JP2001268136A - ネットワークインタフェース回路 - Google Patents
ネットワークインタフェース回路Info
- Publication number
- JP2001268136A JP2001268136A JP2000074663A JP2000074663A JP2001268136A JP 2001268136 A JP2001268136 A JP 2001268136A JP 2000074663 A JP2000074663 A JP 2000074663A JP 2000074663 A JP2000074663 A JP 2000074663A JP 2001268136 A JP2001268136 A JP 2001268136A
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- JP
- Japan
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- buffer
- data
- control unit
- network interface
- interface circuit
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- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 回路構成をシンプルにでき、大規模な受信バ
ッファを必要としないネットワークインタフェース回路
を実現し、受信バッファを内蔵したＡＳＩＣ構成のネッ
トワークインタフェース回路を容易に実現可能にする。 【解決手段】 ＭＡＣ部１がネットワーク３３からの自
局宛のデータフレームを受信バッファ３に格納すると同
時に、ＤＭＡコントロール部４がバス使用権を要求し、
許可されるとシステムメモリ９に受信データを転送する
ように構成したネットワークインタフェース回路におい
て、受信バッファ３を小規模の複数のバッファブロック
３Ａ〜３Ｃで構成する。各ブロック３Ａ〜３Ｃには１フ
レーム分のデータしか格納されない。受信バッファコン
トロール部２は、１つのフレームを受信する際にはバッ
ファブロックを２ブロック使用し、１ブロックは常に待
機させ、受信データを各ブロック単位でバースト転送す
る。
ッファを必要としないネットワークインタフェース回路
を実現し、受信バッファを内蔵したＡＳＩＣ構成のネッ
トワークインタフェース回路を容易に実現可能にする。 【解決手段】 ＭＡＣ部１がネットワーク３３からの自
局宛のデータフレームを受信バッファ３に格納すると同
時に、ＤＭＡコントロール部４がバス使用権を要求し、
許可されるとシステムメモリ９に受信データを転送する
ように構成したネットワークインタフェース回路におい
て、受信バッファ３を小規模の複数のバッファブロック
３Ａ〜３Ｃで構成する。各ブロック３Ａ〜３Ｃには１フ
レーム分のデータしか格納されない。受信バッファコン
トロール部２は、１つのフレームを受信する際にはバッ
ファブロックを２ブロック使用し、１ブロックは常に待
機させ、受信データを各ブロック単位でバースト転送す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複写機、プリン
タ、スキャナ、ファクシミリなどに内蔵されるネットワ
ークインタフェース回路に関し、より詳細には、少ない
受信バッファで効率良くデータ受信を行えるようにした
ネットワークインタフェース回路に関するものである。
タ、スキャナ、ファクシミリなどに内蔵されるネットワ
ークインタフェース回路に関し、より詳細には、少ない
受信バッファで効率良くデータ受信を行えるようにした
ネットワークインタフェース回路に関するものである。
【０００２】
【従来の技術】図３に、一般的なネットワークインタフ
ェース回路の構成例を示す。ネットワークインタフェー
ス回路３０は、ネットワークコントローラ３１と、送受
信バッファ３４とを専用のインタフェースを介して接続
してなる。送受信バッファ３４には汎用のメモリデバイ
ス（ＦＩＦＯ）が使用される。ネットワークコントロー
ラ３１は、ＤＭＡ（Direct Memory Access）コントロー
ラ３７あるいはＰＣＩ（Peripheral Component Interfa
ce）バスインタフェースを有し、ＣＰＵ３５、システム
メモリ３６などと共にシステムバス３２に接続されてい
る。ネットワーク３３側には、ＰＨＹ３８およびトラン
ス等を介して接続されている。ネットワークコントロー
ラ３１は、ネットワーク３３からのデータフレームを、
アドレスフィルタを通すことにより、自局宛のフレーム
のみ受信バッファ３４に格納する。それと同時に内蔵の
ＤＭＡコントローラ３７がバス使用権を要求し、許可さ
れるとシステムメモリ３６に対し受信データを転送す
る。イーサネットのようなネットワークでは、データの
受信はフレーム単位で行われるため、フレームの途中で
受信を止めることはできない。何らかの理由により受信
動作を停止した場合、そのフレームデータは喪失するこ
ととなり、再度データを送信元に要求する必要がある。
このため受信バッファ３４に用いられるＦＩＦＯメモリ
は、１Ｋ〜２Ｋｂｙｔｅというサイズのものが一般的で
ある。そして、メモリの管理はフレーム単位で行われ、
メモリに格納されるフレーム数だけアドレス等の管理を
する必要があるため、最大フレーム数を想定した回路構
成にする必要がある。
ェース回路の構成例を示す。ネットワークインタフェー
ス回路３０は、ネットワークコントローラ３１と、送受
信バッファ３４とを専用のインタフェースを介して接続
してなる。送受信バッファ３４には汎用のメモリデバイ
ス（ＦＩＦＯ）が使用される。ネットワークコントロー
ラ３１は、ＤＭＡ（Direct Memory Access）コントロー
ラ３７あるいはＰＣＩ（Peripheral Component Interfa
ce）バスインタフェースを有し、ＣＰＵ３５、システム
メモリ３６などと共にシステムバス３２に接続されてい
る。ネットワーク３３側には、ＰＨＹ３８およびトラン
ス等を介して接続されている。ネットワークコントロー
ラ３１は、ネットワーク３３からのデータフレームを、
アドレスフィルタを通すことにより、自局宛のフレーム
のみ受信バッファ３４に格納する。それと同時に内蔵の
ＤＭＡコントローラ３７がバス使用権を要求し、許可さ
れるとシステムメモリ３６に対し受信データを転送す
る。イーサネットのようなネットワークでは、データの
受信はフレーム単位で行われるため、フレームの途中で
受信を止めることはできない。何らかの理由により受信
動作を停止した場合、そのフレームデータは喪失するこ
ととなり、再度データを送信元に要求する必要がある。
このため受信バッファ３４に用いられるＦＩＦＯメモリ
は、１Ｋ〜２Ｋｂｙｔｅというサイズのものが一般的で
ある。そして、メモリの管理はフレーム単位で行われ、
メモリに格納されるフレーム数だけアドレス等の管理を
する必要があるため、最大フレーム数を想定した回路構
成にする必要がある。
【０００３】
【発明が解決しようとする課題】最近ではＡＳＩＣ（Ap
plication Specific Integrated Circuit）ベンダーが
提供するＭＡＣコアを利用することで、複数の機能を持
つＡＳＩＣの開発が可能となってきたが、送受信バッフ
ァはＡＳＩＣ外部に接続されることが多い。これは大規
模なＦＩＦＯメモリを内蔵することが難しいためである
が、その結果、メモリ管理が煩雑になるといった問題
や、Ｉ／Ｏピンが不足するといった物理的な制約が発生
している。メモリに複数のフレームを格納する場合、フ
レーム数だけアドレスポインタ等の情報を管理する必要
がある。フレーム数は一定でないことから、最大数を想
定して回路を構成する必要がある。このため複雑な回路
を組む必要があり、ＡＳＩＣの開発期間増長の要因とな
りうる。また、大規模な受信バッファを必要とすること
が、ＡＳＩＣへのバッファ内蔵を妨げる要因となってい
る。本発明が解決しようとする課題は、フレーム管理を
容易にでき、回路構成をシンプルにでき、大規模な受信
バッファを必要としないネットワークインタフェース回
路を提供することにより、受信バッファを内蔵したＡＳ
ＩＣ構成のネットワークインタフェース回路を容易に実
現できるようにすることにある。
plication Specific Integrated Circuit）ベンダーが
提供するＭＡＣコアを利用することで、複数の機能を持
つＡＳＩＣの開発が可能となってきたが、送受信バッフ
ァはＡＳＩＣ外部に接続されることが多い。これは大規
模なＦＩＦＯメモリを内蔵することが難しいためである
が、その結果、メモリ管理が煩雑になるといった問題
や、Ｉ／Ｏピンが不足するといった物理的な制約が発生
している。メモリに複数のフレームを格納する場合、フ
レーム数だけアドレスポインタ等の情報を管理する必要
がある。フレーム数は一定でないことから、最大数を想
定して回路を構成する必要がある。このため複雑な回路
を組む必要があり、ＡＳＩＣの開発期間増長の要因とな
りうる。また、大規模な受信バッファを必要とすること
が、ＡＳＩＣへのバッファ内蔵を妨げる要因となってい
る。本発明が解決しようとする課題は、フレーム管理を
容易にでき、回路構成をシンプルにでき、大規模な受信
バッファを必要としないネットワークインタフェース回
路を提供することにより、受信バッファを内蔵したＡＳ
ＩＣ構成のネットワークインタフェース回路を容易に実
現できるようにすることにある。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ＭＡＣ部と、ＤＭＡコント
ロール部と、受信バッファとを有し、ＭＡＣ部がネット
ワークからの自局宛のデータフレームを受信バッファに
格納すると同時に、ＤＭＡコントロール部がバス使用権
を要求し、許可されるとシステムメモリに対し受信デー
タを転送するように構成したネットワークインタフェー
ス回路において、前記受信バッファを小規模の複数のバ
ッファブロックで構成するとともに、各バッファブロッ
クのデータを管理し、ＭＡＣ部からのデータ受信および
ＤＭＡコントロール部へのデータ送出をコントロールす
る受信バッファコントロール部を備え、各バッファブロ
ックには１フレーム分のデータしか格納されないように
するとともに、前記受信バッファコントロール部が、各
バッファブロック単位で受信データを前記ＤＭＡコント
ロール部へバースト転送するように構成したことを特徴
とする。請求項２記載の発明は、請求項１記載のネット
ワークインタフェース回路において、前記受信バッファ
を少なくとも３つのバッファブロックで構成するととも
に、１つのデータフレームを受信する際には前記バッフ
ァブロックを２ブロック使用し、１ブロックは常に待機
するように構成したことを特徴とする。上記のように、
受信データをフレーム単位で管理するのではなく、受信
バッファを小規模の複数のバッファブロック３Ａ、３
Ｂ、３Ｃの集合体とし、各バッファブロック３Ａ、３
Ｂ、３Ｃには１フレームしか格納されないようにしたこ
とにより、受信フレームの管理が容易になり、回路構成
もシンプルにできる。また、１つのデータフレームを受
信する際にはバッファブロックを２ブロック使用し、１
ブロックは常に待機させておくことにより、受信オーバ
ランの発生を防止できる。また、受信バッファは、３２
〜１２８バイト程度の容量のバッファブロックを３ブロ
ック用意すれば足りるので、受信バッファのＡＳＩＣへ
の内蔵が容易となる。
に、請求項１記載の発明は、ＭＡＣ部と、ＤＭＡコント
ロール部と、受信バッファとを有し、ＭＡＣ部がネット
ワークからの自局宛のデータフレームを受信バッファに
格納すると同時に、ＤＭＡコントロール部がバス使用権
を要求し、許可されるとシステムメモリに対し受信デー
タを転送するように構成したネットワークインタフェー
ス回路において、前記受信バッファを小規模の複数のバ
ッファブロックで構成するとともに、各バッファブロッ
クのデータを管理し、ＭＡＣ部からのデータ受信および
ＤＭＡコントロール部へのデータ送出をコントロールす
る受信バッファコントロール部を備え、各バッファブロ
ックには１フレーム分のデータしか格納されないように
するとともに、前記受信バッファコントロール部が、各
バッファブロック単位で受信データを前記ＤＭＡコント
ロール部へバースト転送するように構成したことを特徴
とする。請求項２記載の発明は、請求項１記載のネット
ワークインタフェース回路において、前記受信バッファ
を少なくとも３つのバッファブロックで構成するととも
に、１つのデータフレームを受信する際には前記バッフ
ァブロックを２ブロック使用し、１ブロックは常に待機
するように構成したことを特徴とする。上記のように、
受信データをフレーム単位で管理するのではなく、受信
バッファを小規模の複数のバッファブロック３Ａ、３
Ｂ、３Ｃの集合体とし、各バッファブロック３Ａ、３
Ｂ、３Ｃには１フレームしか格納されないようにしたこ
とにより、受信フレームの管理が容易になり、回路構成
もシンプルにできる。また、１つのデータフレームを受
信する際にはバッファブロックを２ブロック使用し、１
ブロックは常に待機させておくことにより、受信オーバ
ランの発生を防止できる。また、受信バッファは、３２
〜１２８バイト程度の容量のバッファブロックを３ブロ
ック用意すれば足りるので、受信バッファのＡＳＩＣへ
の内蔵が容易となる。
【０００５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて説明する。図１は本発明にかかるネットワークイン
タフェース回路の構成例を示すブロック図である。この
例に示すネットワークインタフェース回路１００はＡＳ
ＩＣにより実現されている。ネットワーク３３は１００
Ｍｂｐｓもしくは１０Ｍｂｐｓのイーサネットに特定さ
れる。ネットワークインタフェース回路１００は、ＭＡ
Ｃ（Media Access Control）部１と、受信バッファコン
トロール部２と、受信バッファ３と、ＤＭＡコントロー
ル部４と、バスアービタ５と、メモリコントロール部６
と、ＤＭＡコントロール部７とを備えて構成されてい
る。ＭＡＣ部１、受信バッファ３およびＤＭＡコントロ
ール部４は受信バッファコントロール部２に接続されて
いる。ＤＭＡコントロール部４はバスアービタ５に接続
されている。バスアービタ５は、メモリコントロール部
６を介してシステムメモリ９に接続されている。また、
ネットワークインタフェース回路１００を構成するＡＳ
ＩＣの内部バスはＣＰＵ１０に接続されている。ＭＡＣ
部１は、ネットワーク１０１のプロトコルコントロール
を行う。受信バッファコントロール部２は、受信バッフ
ァ３のデータ管理とともに、ＭＡＣ部１からのデータ受
信とＤＭＡコントロール部４へのデータ送出もコントロ
ールしている。受信バッファ３は、小規模かつ同容量の
３つのバッファブロック３Ａ、３Ｂ、３Ｃからなる。バ
スアービタ５は、ＤＭＡコントロール部４と他のＤＭＡ
コントロール部１０との調停を行っている。
いて説明する。図１は本発明にかかるネットワークイン
タフェース回路の構成例を示すブロック図である。この
例に示すネットワークインタフェース回路１００はＡＳ
ＩＣにより実現されている。ネットワーク３３は１００
Ｍｂｐｓもしくは１０Ｍｂｐｓのイーサネットに特定さ
れる。ネットワークインタフェース回路１００は、ＭＡ
Ｃ（Media Access Control）部１と、受信バッファコン
トロール部２と、受信バッファ３と、ＤＭＡコントロー
ル部４と、バスアービタ５と、メモリコントロール部６
と、ＤＭＡコントロール部７とを備えて構成されてい
る。ＭＡＣ部１、受信バッファ３およびＤＭＡコントロ
ール部４は受信バッファコントロール部２に接続されて
いる。ＤＭＡコントロール部４はバスアービタ５に接続
されている。バスアービタ５は、メモリコントロール部
６を介してシステムメモリ９に接続されている。また、
ネットワークインタフェース回路１００を構成するＡＳ
ＩＣの内部バスはＣＰＵ１０に接続されている。ＭＡＣ
部１は、ネットワーク１０１のプロトコルコントロール
を行う。受信バッファコントロール部２は、受信バッフ
ァ３のデータ管理とともに、ＭＡＣ部１からのデータ受
信とＤＭＡコントロール部４へのデータ送出もコントロ
ールしている。受信バッファ３は、小規模かつ同容量の
３つのバッファブロック３Ａ、３Ｂ、３Ｃからなる。バ
スアービタ５は、ＤＭＡコントロール部４と他のＤＭＡ
コントロール部１０との調停を行っている。
【０００６】このネットワークインタフェース回路１０
０の具体的な動作について、図２を用いて説明する。初
期状態において、受信バッファ３のすべてのバッファブ
ロック３Ａ、３Ｂ、３Ｃは空き状態にある。この状態で
フレームが受信された場合は、バッファブロック３Ａ、
３Ｂ、３Ｃの優先順位で格納されるようになっている。
いま、フレーム１が受信されたとする。 状態１：フレーム１は、バッファブロック３Ａに格納さ
れる。 状態２：バッファブロック３Ａがいっぱいになると、フ
レーム１はバッファブロック３Ｂに引き続き格納され
る。それと同時に、ＤＭＡコントロール部４は、バッフ
ァブロック３Ａからデータを読み出し、システムメモリ
９へ転送する。 状態３：ネットワーク３３が１００Ｍｂｐｓのイーサネ
ット（登録商標）の場合、受信バッファ３へのデータ格
納速度は最高で１２.５Ｍｂｙｔｅ/ｓｅｃである。ＡＳ
ＩＣ内部のデータ転送速度をこれ以上にしておくこと
で、バッファブロック３Ｂがいっぱいになる前にバッフ
ァブロック３Ａが空くことになる。 状態４：バッファブロック３Ｂがいっぱいになったら、
フレーム１は再びバッファブロック３Ａに格納される。
同時に、バッファブロック３Ｂからシステムメモリ９へ
のデータ転送が開始される。
０の具体的な動作について、図２を用いて説明する。初
期状態において、受信バッファ３のすべてのバッファブ
ロック３Ａ、３Ｂ、３Ｃは空き状態にある。この状態で
フレームが受信された場合は、バッファブロック３Ａ、
３Ｂ、３Ｃの優先順位で格納されるようになっている。
いま、フレーム１が受信されたとする。 状態１：フレーム１は、バッファブロック３Ａに格納さ
れる。 状態２：バッファブロック３Ａがいっぱいになると、フ
レーム１はバッファブロック３Ｂに引き続き格納され
る。それと同時に、ＤＭＡコントロール部４は、バッフ
ァブロック３Ａからデータを読み出し、システムメモリ
９へ転送する。 状態３：ネットワーク３３が１００Ｍｂｐｓのイーサネ
ット（登録商標）の場合、受信バッファ３へのデータ格
納速度は最高で１２.５Ｍｂｙｔｅ/ｓｅｃである。ＡＳ
ＩＣ内部のデータ転送速度をこれ以上にしておくこと
で、バッファブロック３Ｂがいっぱいになる前にバッフ
ァブロック３Ａが空くことになる。 状態４：バッファブロック３Ｂがいっぱいになったら、
フレーム１は再びバッファブロック３Ａに格納される。
同時に、バッファブロック３Ｂからシステムメモリ９へ
のデータ転送が開始される。
【０００７】状態１〜４において、バッファブロック３
Ｃは常に新規フレームを待ちつづけ、受信動作自体は常
に２つのバッファブロックで行われる。 状態５：フレーム１の受信が終了し次のフレーム（フレ
ーム２）がきた場合、バッファブロック３Ｃに格納され
る。これは、バッファブロック３Ａ、３Ｂの状態によら
ない。前のフレーム受信でバッファブロック３Ａ、３Ｃ
を使用したなら、バッファブロック３Ｂに新しいフレー
ムが格納されることになる。 状態６：バッファブロック３Ｃがいっぱいになる前に、
バッファブロック３Ａまたは３Ｂのいずれかが空く。バ
ッファブロック３Ｃがいっぱいになった時点で、空いて
いるバッファブロックを自動的に選択する。図２の場
合、フレーム２はバッファブロック３Ｃ、３Ｂにより受
信される。受信バッファ３を２つのバッファブロックで
構成した場合、上記状態４から状態５に移る際にいずれ
のバッファブロックも使用できないときがあり、受信オ
ーバランが発生しやすくなるが、この例のように３つの
バッファブロックで構成することで、容易にこの問題を
回避することができる。
Ｃは常に新規フレームを待ちつづけ、受信動作自体は常
に２つのバッファブロックで行われる。 状態５：フレーム１の受信が終了し次のフレーム（フレ
ーム２）がきた場合、バッファブロック３Ｃに格納され
る。これは、バッファブロック３Ａ、３Ｂの状態によら
ない。前のフレーム受信でバッファブロック３Ａ、３Ｃ
を使用したなら、バッファブロック３Ｂに新しいフレー
ムが格納されることになる。 状態６：バッファブロック３Ｃがいっぱいになる前に、
バッファブロック３Ａまたは３Ｂのいずれかが空く。バ
ッファブロック３Ｃがいっぱいになった時点で、空いて
いるバッファブロックを自動的に選択する。図２の場
合、フレーム２はバッファブロック３Ｃ、３Ｂにより受
信される。受信バッファ３を２つのバッファブロックで
構成した場合、上記状態４から状態５に移る際にいずれ
のバッファブロックも使用できないときがあり、受信オ
ーバランが発生しやすくなるが、この例のように３つの
バッファブロックで構成することで、容易にこの問題を
回避することができる。
【０００８】上記のように、受信データをフレーム単位
で管理せずに、受信ブロック３を小規模のバッファブロ
ック３Ａ、３Ｂ、３Ｃの集合体とし、各バッファブロッ
ク３Ａ、３Ｂ、３Ｃには１フレームしか格納されないよ
うにしたことにより、受信フレームの管理が容易にな
り、回路構成もシンプルにできる。また、各バッファブ
ロック３Ａ、３Ｂ、３Ｃの容量は使用するＡＳＩＣの動
作周波数やバスの優先順位等により調整する必要がある
が、ＤＭＡ転送速度が受信速度に対し十分速いならば、
各バッファブロック３Ａ、３Ｂ、３Ｃの容量はＤＭＡの
バースト転送サイズ、たとえば３２バイトとしても問題
ない。この場合３ブロックの合計容量でも９６バイトで
ある。また、画像処理機能などを内蔵する多機能ＡＳＩ
Ｃでは内部バスが優先的に使用できない場合が多いが、
バスの獲得間隔の最大値から受信バッファ３に必要な容
量を算出することで容易にバッファブロック構成を決定
することができるため、あらゆる構成のＡＳＩＣに対し
対応が可能になる。なお、上記実施の形態では受信バッ
ファを３つのバッファブロックで構成した場合について
説明したが、４つ以上のバッファブロックで構成しても
よいことは無論である。
で管理せずに、受信ブロック３を小規模のバッファブロ
ック３Ａ、３Ｂ、３Ｃの集合体とし、各バッファブロッ
ク３Ａ、３Ｂ、３Ｃには１フレームしか格納されないよ
うにしたことにより、受信フレームの管理が容易にな
り、回路構成もシンプルにできる。また、各バッファブ
ロック３Ａ、３Ｂ、３Ｃの容量は使用するＡＳＩＣの動
作周波数やバスの優先順位等により調整する必要がある
が、ＤＭＡ転送速度が受信速度に対し十分速いならば、
各バッファブロック３Ａ、３Ｂ、３Ｃの容量はＤＭＡの
バースト転送サイズ、たとえば３２バイトとしても問題
ない。この場合３ブロックの合計容量でも９６バイトで
ある。また、画像処理機能などを内蔵する多機能ＡＳＩ
Ｃでは内部バスが優先的に使用できない場合が多いが、
バスの獲得間隔の最大値から受信バッファ３に必要な容
量を算出することで容易にバッファブロック構成を決定
することができるため、あらゆる構成のＡＳＩＣに対し
対応が可能になる。なお、上記実施の形態では受信バッ
ファを３つのバッファブロックで構成した場合について
説明したが、４つ以上のバッファブロックで構成しても
よいことは無論である。
【０００９】
【発明の効果】以上説明したように、本発明によれば、
フレーム管理を容易にでき、回路構成をシンプルにで
き、大規模な受信バッファを必要としないネットワーク
インタフェース回路を実現できるので、受信バッファを
内蔵したＡＳＩＣ構成のネットワークインタフェース回
路を容易に実現できるようになる。
フレーム管理を容易にでき、回路構成をシンプルにで
き、大規模な受信バッファを必要としないネットワーク
インタフェース回路を実現できるので、受信バッファを
内蔵したＡＳＩＣ構成のネットワークインタフェース回
路を容易に実現できるようになる。
【図１】本発明にかかるネットワークインタフェース回
路の構成例を示すブロック図である。
路の構成例を示すブロック図である。
【図２】図１に示すネットワークインタフェース回路の
動作説明図である。
動作説明図である。
【図３】従来の一般的なネットワークインタフェース回
路の構成例を示すブロック図である。
路の構成例を示すブロック図である。
１：ＭＡＣ部 ２：受信バッファコントロール部 ３：受信バッファ ４：ＤＭＡコントロール部 ５：バスアービタ ６：メモリコントロール部 ３３：ネットワーク １００：ネットワークインタフェース回路（ＡＳＩＣ）
Claims (2)
- 【請求項１】 ＭＡＣ部と、ＤＭＡコントロール部と、
受信バッファとを有し、ＭＡＣ部がネットワークからの
自局宛のデータフレームを受信バッファに格納すると同
時に、ＤＭＡコントロール部がバス使用権を要求し、許
可されるとシステムメモリに対し受信データを転送する
ように構成したネットワークインタフェース回路におい
て、 前記受信バッファを小規模の複数のバッファブロックで
構成するとともに、 各バッファブロックのデータを管理し、ＭＡＣ部からの
データ受信およびＤＭＡコントロール部へのデータ送出
をコントロールする受信バッファコントロール部を備
え、 各バッファブロックには１フレーム分のデータしか格納
されないようにするとともに、 前記受信バッファコントロール部が、各バッファブロッ
ク単位で受信データを前記ＤＭＡコントロール部へバー
スト転送するように構成したことを特徴とするネットワ
ークインタフェース回路。 - 【請求項２】 前記受信バッファを少なくとも３つのバ
ッファブロックで構成するとともに、１つのデータフレ
ームを受信する際には前記バッファブロックを２ブロッ
ク使用し、１ブロックは常に待機しているように構成し
たことを特徴とする請求項１記載のネットワークインタ
フェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000074663A JP3878785B2 (ja) | 2000-03-16 | 2000-03-16 | ネットワークインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000074663A JP3878785B2 (ja) | 2000-03-16 | 2000-03-16 | ネットワークインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001268136A true JP2001268136A (ja) | 2001-09-28 |
| JP3878785B2 JP3878785B2 (ja) | 2007-02-07 |
Family
ID=18592672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000074663A Expired - Fee Related JP3878785B2 (ja) | 2000-03-16 | 2000-03-16 | ネットワークインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3878785B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098453A1 (en) * | 2002-05-13 | 2003-11-27 | Intel Corporation | Dma controller system including real-time data communication features |
-
2000
- 2000-03-16 JP JP2000074663A patent/JP3878785B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098453A1 (en) * | 2002-05-13 | 2003-11-27 | Intel Corporation | Dma controller system including real-time data communication features |
| US6865622B2 (en) | 2002-05-13 | 2005-03-08 | Intel Corporation | System including real-time data communication features |
| US7099961B2 (en) | 2002-05-13 | 2006-08-29 | Intel Corporation | System including real-time data communication features |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3878785B2 (ja) | 2007-02-07 |
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