JP2001267311A - Ｔｆｔ用ゲート膜等の成膜方法とその装置 - Google Patents
Ｔｆｔ用ゲート膜等の成膜方法とその装置Info
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Abstract
(57)【要約】
【目的】 本発明は、マグネトロンスパッタ装置におい
て、大面積の基板に精度のよい膜を成膜するのに適し、
特にＴＦＴに用いるゲート膜の成膜に適したＴＦＴ用ゲ
ート膜等の成膜方法とその装置に関するものである。 【解決手段】 真空チャンバ内に設けられた一対のター
ゲットを交互に放電させるとともに、ターゲットと基板
との空間部に発生させたプラズマをアンバランスな磁場
で封じ込めることで低ダメージの膜を基板に成膜する点
にある。
て、大面積の基板に精度のよい膜を成膜するのに適し、
特にＴＦＴに用いるゲート膜の成膜に適したＴＦＴ用ゲ
ート膜等の成膜方法とその装置に関するものである。 【解決手段】 真空チャンバ内に設けられた一対のター
ゲットを交互に放電させるとともに、ターゲットと基板
との空間部に発生させたプラズマをアンバランスな磁場
で封じ込めることで低ダメージの膜を基板に成膜する点
にある。
Description
【０００１】
【発明の属する技術分野】本発明は、マグネトロンスパ
ッタ装置において、大面積の基板に精度のよい膜を成膜
するのに適し、特に、ＴＦＴに用いるＡｌゲート膜、又
はＳｉ膜等の成膜に適したＴＦＴ用ゲート膜等の成膜方
法とその装置に関するものである。
ッタ装置において、大面積の基板に精度のよい膜を成膜
するのに適し、特に、ＴＦＴに用いるＡｌゲート膜、又
はＳｉ膜等の成膜に適したＴＦＴ用ゲート膜等の成膜方
法とその装置に関するものである。
【０００２】
【従来の技術】近年、液晶ディスプレイ：Ｌｉｑｕｉｄ
Ｃｒｉｓｔａｌ Ｄｉｓｐｌｙ（以降ＬＣＤ）の画像
品質を高めるために、ＬＣＤ内部（画面内）に半導体装
置である薄膜トランジスター：Ｔｈｉｎ Ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｅｒ（以降ＴＦＴ）を組み込んだ構造の
ＬＣＤが提案され、広く用いられている。
Ｃｒｉｓｔａｌ Ｄｉｓｐｌｙ（以降ＬＣＤ）の画像
品質を高めるために、ＬＣＤ内部（画面内）に半導体装
置である薄膜トランジスター：Ｔｈｉｎ Ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｅｒ（以降ＴＦＴ）を組み込んだ構造の
ＬＣＤが提案され、広く用いられている。
【０００３】この組み込まれたＴＦＴに使用される配線
膜には、ＴＦＴの大型化或いは高精細化の動向より、信
号の遅延を防止するために低抵抗化が最も重要な特性と
なっている。例えば、１０インチ以上の大型カラーＴＦ
Ｔでは比抵抗（電気抵抗値）は１５μΩｃｍ以下にする
必要がある。
膜には、ＴＦＴの大型化或いは高精細化の動向より、信
号の遅延を防止するために低抵抗化が最も重要な特性と
なっている。例えば、１０インチ以上の大型カラーＴＦ
Ｔでは比抵抗（電気抵抗値）は１５μΩｃｍ以下にする
必要がある。
【０００４】かかる低抵抗薄膜材料として、Ａｌが挙げ
られるが、従来のマグネトロンスパッタ装置で成膜する
と、膜中のＡｒ原子が高エネルギー粒子となって膜へ衝
突するために、ストレスマイグレーション（以降ＳＭ）
と呼ばれる発生する内部応力に起因して配線膜のふくれ
（ヒロック、ボイド）及び断線（通電不良）や、エレク
トロマイグレーション（以降ＥＭ）と呼ばれる電気泳動
に起因する薄膜の断線が発生するという欠点があった。
られるが、従来のマグネトロンスパッタ装置で成膜する
と、膜中のＡｒ原子が高エネルギー粒子となって膜へ衝
突するために、ストレスマイグレーション（以降ＳＭ）
と呼ばれる発生する内部応力に起因して配線膜のふくれ
（ヒロック、ボイド）及び断線（通電不良）や、エレク
トロマイグレーション（以降ＥＭ）と呼ばれる電気泳動
に起因する薄膜の断線が発生するという欠点があった。
【０００５】これを解決するために、ターゲットの材質
を改良する方法、即ち、Ａｌのターゲットの場合、Ａｌ
中にＴｉ、Ｓｉ、Ｃｕ等の不純物を混入することで、Ａ
ｌの合金膜とすることも考えられたが、上記ＳＭやＥＭ
を十分に解消することができないという問題点があっ
た。
を改良する方法、即ち、Ａｌのターゲットの場合、Ａｌ
中にＴｉ、Ｓｉ、Ｃｕ等の不純物を混入することで、Ａ
ｌの合金膜とすることも考えられたが、上記ＳＭやＥＭ
を十分に解消することができないという問題点があっ
た。
【０００６】また、Ａｌメタル上にゲート絶縁膜等とし
て成膜するＳｉＮ膜、さらにその上に成膜するＳｉＯ2
膜、α─Ｓｉ膜を成膜する場合は、一般にＣＶＤ法が用
いられる。例えば、プラズマＣＶＤでＳｉＯ2 膜を成膜
すると、比較的高い成膜速度で基板上に成膜することは
可能であるが、蒸発粒子あるいは反応ガスが励起する割
合が極めて低いために、緻密で良質なＳｉＯ2 膜を成膜
することが困難であった。
て成膜するＳｉＮ膜、さらにその上に成膜するＳｉＯ2
膜、α─Ｓｉ膜を成膜する場合は、一般にＣＶＤ法が用
いられる。例えば、プラズマＣＶＤでＳｉＯ2 膜を成膜
すると、比較的高い成膜速度で基板上に成膜することは
可能であるが、蒸発粒子あるいは反応ガスが励起する割
合が極めて低いために、緻密で良質なＳｉＯ2 膜を成膜
することが困難であった。
【０００７】また、ＣＶＤ法は高い温度で時間を要する
結果、コスト高になるという欠点があり、また、大面積
の基板への成膜においては分布が悪いという欠点があっ
た。
結果、コスト高になるという欠点があり、また、大面積
の基板への成膜においては分布が悪いという欠点があっ
た。
【０００８】そこで、この欠点を解消するためには、蒸
着の場合より粒子エネルギーが遙に大きく、基板と膜の
付着力く、大面積への適応性等の点で有利なスパッタ法
を用いることが考えられる。
着の場合より粒子エネルギーが遙に大きく、基板と膜の
付着力く、大面積への適応性等の点で有利なスパッタ法
を用いることが考えられる。
【０００９】しかしながら、従来のマグネトロンスパッ
タ装置は基板の載置された基板ホルダーにアース電位を
おいているために、ＳｉＯ2 膜を成膜する場合は、スパ
ッタ粒子やプラズマ中のイオン、粒子がチャンバ内の側
壁等に衝突して二次スパッタが起こり、この二次スパッ
タにより不純物が膜に混入したり、ヒロック等が発生し
たりする問題点があった。
タ装置は基板の載置された基板ホルダーにアース電位を
おいているために、ＳｉＯ2 膜を成膜する場合は、スパ
ッタ粒子やプラズマ中のイオン、粒子がチャンバ内の側
壁等に衝突して二次スパッタが起こり、この二次スパッ
タにより不純物が膜に混入したり、ヒロック等が発生し
たりする問題点があった。
【００１０】また、α─Ｓｉ：Ｈ膜を上記マグネトロン
スパッタ装置で成膜する場合は、成膜時に膜に取り込ま
れたＡｒ原子がＳｉの結合ネットワークを乱し、あるい
はＡｒが高いエネルギー粒子となって膜へ衝突するため
に、ボイドやダングリングボンドの多い膜になるという
問題点があった。
スパッタ装置で成膜する場合は、成膜時に膜に取り込ま
れたＡｒ原子がＳｉの結合ネットワークを乱し、あるい
はＡｒが高いエネルギー粒子となって膜へ衝突するため
に、ボイドやダングリングボンドの多い膜になるという
問題点があった。
【００１１】そこで、上記各膜（Ａｌ膜、Ｓｉ膜）を精
度よく成膜するためのスパッタ装置として、アンバラン
スな磁場で空間部に発生するプラズマを閉じ込めるべく
図９（イ）に示すような、ターゲットと基板との空間部
の外周に磁石を設けアンバランスな磁場で空間部に発生
するプラズマを閉じ込めるアンバランスマグネトロン型
装置や、同図（ロ）に示すような、空間部をターゲット
で囲んだ状態にして同様に空間部に発生するプラズマを
閉じ込めるホロカソード型の装置が考えられた。
度よく成膜するためのスパッタ装置として、アンバラン
スな磁場で空間部に発生するプラズマを閉じ込めるべく
図９（イ）に示すような、ターゲットと基板との空間部
の外周に磁石を設けアンバランスな磁場で空間部に発生
するプラズマを閉じ込めるアンバランスマグネトロン型
装置や、同図（ロ）に示すような、空間部をターゲット
で囲んだ状態にして同様に空間部に発生するプラズマを
閉じ込めるホロカソード型の装置が考えられた。
【００１２】さらに、同図（ハ）に示すような２つのカ
ソードを交互に放電させ、基板へのＡｒイオンのダメー
ジを少なくしたツインカソード型装置（特表平１１─５
１０５６３号）が考えられた。
ソードを交互に放電させ、基板へのＡｒイオンのダメー
ジを少なくしたツインカソード型装置（特表平１１─５
１０５６３号）が考えられた。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の装置は、それぞれ下記のような問題点があった。即
ち、アンバランスマグネトロン型装置やホロカソード型
装置は、ターゲット上にアンバランスな磁界をかけ、放
電によって発生するプラズマ中の電子をその磁場の中に
閉じ込め、電離効率を上げてプラズマ密度を上げること
により、基板の温度上昇を防ぎ、同時に高い付着速度を
得て、低インピーダンスでの成膜を可能とするが、基板
ホルダーにアース電位が設けられている（ターゲットが
フローティングされていない）ために、二次スパッタに
よる不純物の混入の問題は解消することができないとい
う問題点があり、さらに、ホロカソード型装置は、ター
ゲットの形状が特殊なために、ターゲットの加工に多く
の費用を要するという欠点があった。
来の装置は、それぞれ下記のような問題点があった。即
ち、アンバランスマグネトロン型装置やホロカソード型
装置は、ターゲット上にアンバランスな磁界をかけ、放
電によって発生するプラズマ中の電子をその磁場の中に
閉じ込め、電離効率を上げてプラズマ密度を上げること
により、基板の温度上昇を防ぎ、同時に高い付着速度を
得て、低インピーダンスでの成膜を可能とするが、基板
ホルダーにアース電位が設けられている（ターゲットが
フローティングされていない）ために、二次スパッタに
よる不純物の混入の問題は解消することができないとい
う問題点があり、さらに、ホロカソード型装置は、ター
ゲットの形状が特殊なために、ターゲットの加工に多く
の費用を要するという欠点があった。
【００１４】また、ツインカソード型は、基板ホルダー
を電気的にどこにも接続していない、即ちフローティン
グされた状態であるために二次スパッタ等の問題は解消
できるものの、空間部のプラズマを抑えることが十分に
できていないために、基板へのＡｒイオンのダメージを
少なくすることができない。また、この装置の目的はあ
くまで、アーキングの発生を抑えることで、ボイド、ダ
ングリングボンド、及びエッチングレート等については
追求していないという欠点があった。
を電気的にどこにも接続していない、即ちフローティン
グされた状態であるために二次スパッタ等の問題は解消
できるものの、空間部のプラズマを抑えることが十分に
できていないために、基板へのＡｒイオンのダメージを
少なくすることができない。また、この装置の目的はあ
くまで、アーキングの発生を抑えることで、ボイド、ダ
ングリングボンド、及びエッチングレート等については
追求していないという欠点があった。
【００１５】そこで、本発明は、スパッタ法を用いて、
基板の表面に低インピーダンスで精度の良い膜を成膜す
ることができ、特にＴＦＴ用に用いるゲート膜を成膜す
るのに適するＴＦＴ用ゲート膜等の成膜方法とその装置
を提供することを課題とする。
基板の表面に低インピーダンスで精度の良い膜を成膜す
ることができ、特にＴＦＴ用に用いるゲート膜を成膜す
るのに適するＴＦＴ用ゲート膜等の成膜方法とその装置
を提供することを課題とする。
【００１６】
【課題を解決するための手段】即ち、本発明は上記のよ
うな課題を解決するために、請求項１において、真空チ
ャンバ内に設けられた一対のターゲットを交互に放電さ
せるとともに、ターゲットと基板との空間部に発生させ
たプラズマをアンバランスな磁場で封じ込めることで低
ダメージの膜を基板に成膜することを特徴とする。
うな課題を解決するために、請求項１において、真空チ
ャンバ内に設けられた一対のターゲットを交互に放電さ
せるとともに、ターゲットと基板との空間部に発生させ
たプラズマをアンバランスな磁場で封じ込めることで低
ダメージの膜を基板に成膜することを特徴とする。
【００１７】また、請求項２において、真空チャンバ内
に設けられた近接した一対のターゲットと、ターゲット
の後方に設けられた磁石体と、ターゲットに対向して設
けられた基板の設けられた基板ホルダーと、ターゲット
と基板ホルダーとの空間部の外周、及びターゲット間に
設けられた磁石体とからなり、しかも、一対のターゲッ
トが交互に放電可能に構成されていることを特徴とす
る。
に設けられた近接した一対のターゲットと、ターゲット
の後方に設けられた磁石体と、ターゲットに対向して設
けられた基板の設けられた基板ホルダーと、ターゲット
と基板ホルダーとの空間部の外周、及びターゲット間に
設けられた磁石体とからなり、しかも、一対のターゲッ
トが交互に放電可能に構成されていることを特徴とす
る。
【００１８】また、請求項３において、一対のターゲッ
トが、基板ホルダーに対向して設けられた第１のターゲ
ットと、空間部の外周に設けられ、且つ後方に磁石体の
設けられた第２のターゲットとから構成されていること
である。
トが、基板ホルダーに対向して設けられた第１のターゲ
ットと、空間部の外周に設けられ、且つ後方に磁石体の
設けられた第２のターゲットとから構成されていること
である。
【００１９】具体的には、請求項４に記載のように、空
間部側の第１のターゲットの磁石体の極が、Ｓ極を中心
にＮ極がこれを取り囲むように配置され、第２の磁石体
が第１のターゲットの磁石体側よりＮ極、Ｓ極と配置さ
れていることである。
間部側の第１のターゲットの磁石体の極が、Ｓ極を中心
にＮ極がこれを取り囲むように配置され、第２の磁石体
が第１のターゲットの磁石体側よりＮ極、Ｓ極と配置さ
れていることである。
【００２０】さらに、請求項５に記載のように、一対の
ターゲットからなる成膜装置がチャンバ内に複数設けら
れていることである。
ターゲットからなる成膜装置がチャンバ内に複数設けら
れていることである。
【００２１】
【作用】即ち、本発明は、真空チャンバ内に設けられた
基板ホルダーをどこにも接続されていないフローティン
グ状態にして、近接した一対のターゲットに電圧を交互
に印加することにより、スパッタ粒子やプラズマ中のイ
オン、粒子が電圧を印加さたターゲットより、印加され
ていないターゲット側に移動することにより、粒子等が
チャンバ内の側壁等に衝突する二次スパッタを起こすこ
となく移動するとともに、第１のターゲットと基板との
間の空間部は、第１のターゲットの後方に設けられた第
１の磁石体と、空間部の外周に設けられた第２のターゲ
ットの第２の磁石体、又はターゲット間に設けられた第
２の磁石体によりアンバランスな磁界が形成されている
ので、放電によって発生するプラズマ中の電子をその磁
場の中に閉じ込め、電離効率を上げてプラズマ密度を上
げることができるので、基板の温度上昇を防ぎ、同時に
高い付着速度を得て、低インピーダンスで、スパッタレ
ートを高め、基板へのダメージの少ない、精度（ヒロッ
ク、ボイドのない、又は少ない）の良い膜を成膜するこ
とができるのである。
基板ホルダーをどこにも接続されていないフローティン
グ状態にして、近接した一対のターゲットに電圧を交互
に印加することにより、スパッタ粒子やプラズマ中のイ
オン、粒子が電圧を印加さたターゲットより、印加され
ていないターゲット側に移動することにより、粒子等が
チャンバ内の側壁等に衝突する二次スパッタを起こすこ
となく移動するとともに、第１のターゲットと基板との
間の空間部は、第１のターゲットの後方に設けられた第
１の磁石体と、空間部の外周に設けられた第２のターゲ
ットの第２の磁石体、又はターゲット間に設けられた第
２の磁石体によりアンバランスな磁界が形成されている
ので、放電によって発生するプラズマ中の電子をその磁
場の中に閉じ込め、電離効率を上げてプラズマ密度を上
げることができるので、基板の温度上昇を防ぎ、同時に
高い付着速度を得て、低インピーダンスで、スパッタレ
ートを高め、基板へのダメージの少ない、精度（ヒロッ
ク、ボイドのない、又は少ない）の良い膜を成膜するこ
とができるのである。
【００２２】この際、具体的には各磁石体の極は、空間
部側の第１のターゲットの磁石体の極を、Ｓ極を中心に
Ｎ極がこれを取り囲むように配置し、第２の磁石体の極
を第１のターゲットの磁石体側よりＮ極、Ｓ極と配置す
ることにより、空間部を囲むようにアンバランスな磁場
を形成して、放電によって発生するプラズマ中の電子を
その磁場の中に閉じ込め、プラズマの密度を上げること
が可能となる。
部側の第１のターゲットの磁石体の極を、Ｓ極を中心に
Ｎ極がこれを取り囲むように配置し、第２の磁石体の極
を第１のターゲットの磁石体側よりＮ極、Ｓ極と配置す
ることにより、空間部を囲むようにアンバランスな磁場
を形成して、放電によって発生するプラズマ中の電子を
その磁場の中に閉じ込め、プラズマの密度を上げること
が可能となる。
【００２３】さらに、上記２つのターゲットからなる成
膜装置を、チャンバ内に複数設けることにより、多層構
造の膜、例えばゲード電極膜、Ａｌメタル上にゲート絶
縁膜等として成膜するＳｉＮ膜、さらにその上に成膜す
るＳｉＯ2 膜、及びα─Ｓｉ膜を連続して一度に精度よ
く成膜することができることとなる。
膜装置を、チャンバ内に複数設けることにより、多層構
造の膜、例えばゲード電極膜、Ａｌメタル上にゲート絶
縁膜等として成膜するＳｉＮ膜、さらにその上に成膜す
るＳｉＯ2 膜、及びα─Ｓｉ膜を連続して一度に精度よ
く成膜することができることとなる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を、図
面に沿って説明する。図１、図２は、本発明のＴＦＴ用
ゲード膜の成膜装置の構成を示す、概略断面図、及び概
略斜視図である。
面に沿って説明する。図１、図２は、本発明のＴＦＴ用
ゲード膜の成膜装置の構成を示す、概略断面図、及び概
略斜視図である。
【００２５】この図において、第１のターゲット１（断
面の横方向の長さをｄ）の後方には、ターゲット１側の
極をＳ極を中心にその外周にＮ極が配置された磁石体２
が設けられ、Ｎ極からＳ極への２つの磁場が形成されて
いる。磁石体２の後方にはヨーク２ａが設けられてい
る。
面の横方向の長さをｄ）の後方には、ターゲット１側の
極をＳ極を中心にその外周にＮ極が配置された磁石体２
が設けられ、Ｎ極からＳ極への２つの磁場が形成されて
いる。磁石体２の後方にはヨーク２ａが設けられてい
る。
【００２６】前記第１のターゲット１に対向し、空間部
３を介して基板４を保持するための基板ホルダー５が設
けられている。空間部３の外周には第２のターゲット６
（断面部の縦方向の長さを１／２〜１／４ｄ）及びター
ゲット６の後方にはターゲット６側の極をＮ極、Ｓ極の
順に配置した第２の磁石体７が設けられている。
３を介して基板４を保持するための基板ホルダー５が設
けられている。空間部３の外周には第２のターゲット６
（断面部の縦方向の長さを１／２〜１／４ｄ）及びター
ゲット６の後方にはターゲット６側の極をＮ極、Ｓ極の
順に配置した第２の磁石体７が設けられている。
【００２７】第１のターゲット１と第２のターゲット６
とをスパッタするスパッタ電源９は、各ターゲット１，
６に対して所定の高周波電力を交互に印加すべく設けら
れている。これにより、各ターゲット１，６はフローテ
ィング状態（即ち、ターゲットのカソードに対して基板
ホルダー５が対向電極とならないようにする構成。）と
なり、これによりスパッタ粒子、プラズマ中のイオン、
粒子は、粒子が電力の印加されたターゲットより、印加
されていないターゲット側に、即ち、第１のターゲット
１から第２のターゲット６へと移動、又は第２のターゲ
ット６から第１のターゲット１と移動することとなる。
従って、粒子等がチャンバ内の側壁等に衝突する二次ス
パッタを起こすことなく移動することができる。
とをスパッタするスパッタ電源９は、各ターゲット１，
６に対して所定の高周波電力を交互に印加すべく設けら
れている。これにより、各ターゲット１，６はフローテ
ィング状態（即ち、ターゲットのカソードに対して基板
ホルダー５が対向電極とならないようにする構成。）と
なり、これによりスパッタ粒子、プラズマ中のイオン、
粒子は、粒子が電力の印加されたターゲットより、印加
されていないターゲット側に、即ち、第１のターゲット
１から第２のターゲット６へと移動、又は第２のターゲ
ット６から第１のターゲット１と移動することとなる。
従って、粒子等がチャンバ内の側壁等に衝突する二次ス
パッタを起こすことなく移動することができる。
【００２８】そして、第１の磁石体２と第２の磁石体７
との磁場により、空間部３には図１に示すようなアンバ
ランスな磁場が形成され、放電によって発生するプラズ
マ中の電子をその磁場の中に閉じ込め、電離効率を上げ
てプラズマ密度を上げることができる。これにより、空
間部３でスパッタレートを高くすることができ、且つ基
板４への導入されたＡｒ等のガスイオンのダメージを少
なくすることができる。
との磁場により、空間部３には図１に示すようなアンバ
ランスな磁場が形成され、放電によって発生するプラズ
マ中の電子をその磁場の中に閉じ込め、電離効率を上げ
てプラズマ密度を上げることができる。これにより、空
間部３でスパッタレートを高くすることができ、且つ基
板４への導入されたＡｒ等のガスイオンのダメージを少
なくすることができる。
【００２９】尚、第１のターゲット１の断面の横方向の
長さをｄに対して、第２のターゲット６の断面の横方向
の長さを１／２〜１／４ｄと形成することは、第１のタ
ーゲット１と基板４との間のスパッタ粒子の飛行経路に
より決定される。この際、さらに、第１のターゲット１
の放電面積と、第２のターゲット６の放電面積との電
力、又は電流密度が等しいことが望ましい。
長さをｄに対して、第２のターゲット６の断面の横方向
の長さを１／２〜１／４ｄと形成することは、第１のタ
ーゲット１と基板４との間のスパッタ粒子の飛行経路に
より決定される。この際、さらに、第１のターゲット１
の放電面積と、第２のターゲット６の放電面積との電
力、又は電流密度が等しいことが望ましい。
【００３０】第１のターゲット１と第２のターゲット６
との隙間には、Ａｒ等のガスを各ターゲットの近傍に導
入すべく、ガス導入管８が設けられている。
との隙間には、Ａｒ等のガスを各ターゲットの近傍に導
入すべく、ガス導入管８が設けられている。
【００３１】以上のように、本発明の成膜装置１０は構
成されている。
成されている。
【００３２】次に、上記装置１０を用いて、ＴＦＴ用ゲ
ート膜を成膜する場合について説明する
ート膜を成膜する場合について説明する
【００３３】先ず、図３に示すように、成膜装置１０を
インラン型装置１１の両側面に複数設置する。この複数
の成膜装置１０のスパッタ電源９（電源の周波数を１０
ＫＨZ 〜３００ＫＨZ の交流とする。）の周波数は、そ
れぞれオシレーター１２を介して同期させる。
インラン型装置１１の両側面に複数設置する。この複数
の成膜装置１０のスパッタ電源９（電源の周波数を１０
ＫＨZ 〜３００ＫＨZ の交流とする。）の周波数は、そ
れぞれオシレーター１２を介して同期させる。
【００３４】そして、第１のターゲット１と第２のター
ゲット６とに交互に電力を印加（交互に電力を印加する
構成は、図４に示すようなスイッチング回路が用いら
れ、図５に示すように、スイッチ１とスイッチ３をＯＮ
にする場合と、スイッチ２とスイッチ４をＯＮにする場
合とを交互に繰り返すことにより行う）する。
ゲット６とに交互に電力を印加（交互に電力を印加する
構成は、図４に示すようなスイッチング回路が用いら
れ、図５に示すように、スイッチ１とスイッチ３をＯＮ
にする場合と、スイッチ２とスイッチ４をＯＮにする場
合とを交互に繰り返すことにより行う）する。
【００３５】これにより、フローティング状態であるタ
ーゲット１，６は、図６（イ）に示すように、第１のタ
ーゲット１に電力が印加された場合は、第１のターゲッ
ト１から第２のターゲット６へとスパッタ粒子、プラズ
マ中のイオン、粒子が移動し、同図（ロ）に示すよう
に、第２のターゲット６に電力が印加された場合は、第
２のターゲット６から第１のターゲット１へとスパッタ
粒子、プラズマ中のイオン、粒子が移動することとな
る。従って、粒子等がチャンバ内の側壁等に衝突する二
次スパッタを起こすことがない。
ーゲット１，６は、図６（イ）に示すように、第１のタ
ーゲット１に電力が印加された場合は、第１のターゲッ
ト１から第２のターゲット６へとスパッタ粒子、プラズ
マ中のイオン、粒子が移動し、同図（ロ）に示すよう
に、第２のターゲット６に電力が印加された場合は、第
２のターゲット６から第１のターゲット１へとスパッタ
粒子、プラズマ中のイオン、粒子が移動することとな
る。従って、粒子等がチャンバ内の側壁等に衝突する二
次スパッタを起こすことがない。
【００３６】この状態で、ガス導入管８よりＡｒガスを
導入する。そして、第１の磁石体２と第２の磁石体７と
の磁場により、空間部３にはアンバランスな磁場が形成
され、放電によって発生するプラズマ中の電子をその磁
場の中に閉じ込め、電離効率を上げてプラズマ密度を上
げることができる。これにより、空間部３でスパッタレ
ートを高くすることができ、且つ基板４への導入された
Ａｒ等のガスイオンのダメージを少なくすることができ
る。
導入する。そして、第１の磁石体２と第２の磁石体７と
の磁場により、空間部３にはアンバランスな磁場が形成
され、放電によって発生するプラズマ中の電子をその磁
場の中に閉じ込め、電離効率を上げてプラズマ密度を上
げることができる。これにより、空間部３でスパッタレ
ートを高くすることができ、且つ基板４への導入された
Ａｒ等のガスイオンのダメージを少なくすることができ
る。
【００３７】この状態で、基板４の設けられた基板ホル
ダー５を一列状に移動（移動速度５ｍｍ／ｓｅｃ〜２５
０ｍｍ／ｓｅｃ）することにより、低インピーダンス
で、スパッタレートが高く、Ａｒイオンのダメージが少
ない精度の良い膜を連続して成膜することができる。
ダー５を一列状に移動（移動速度５ｍｍ／ｓｅｃ〜２５
０ｍｍ／ｓｅｃ）することにより、低インピーダンス
で、スパッタレートが高く、Ａｒイオンのダメージが少
ない精度の良い膜を連続して成膜することができる。
【００３８】次に、上記インラン型装置１１を用いて、
例えば、ＴＦＴ用のゲート膜を成膜する場合について図
面に沿って説明する。
例えば、ＴＦＴ用のゲート膜を成膜する場合について図
面に沿って説明する。
【００３９】先ず、インラン型装置１１内の最初の成膜
装置１０により、図７（イ）に示すようなＡｌ膜を基板
４に成膜した後、同図（ロ）に示すようにＡｌ膜を所定
の形状にエッチングする。
装置１０により、図７（イ）に示すようなＡｌ膜を基板
４に成膜した後、同図（ロ）に示すようにＡｌ膜を所定
の形状にエッチングする。
【００４０】そして、次の成膜装置１０のターゲットに
Ｓｉを用い、導入するガスをＡｒ、Ｎ2 にすることによ
り、ＡＩ膜の上方にＳｉＮ膜を成膜し、その後、次の成
膜装置１０にガスＡｒ、Ｈ2 を導入することによりＳｉ
Ｎ膜の上方にα−Ｓｉ：Ｈ膜を成膜し、次の成膜装置１
０にガスをＡｒ、Ｎ2 にすることにより、α−Ｓｉ：Ｈ
膜の上方にＳｉＮ膜を成膜し、さらに次の成膜装置１０
にガスをＡｒ、Ｏ2 を導入することにより、ＳｉＯ2 膜
を成膜することで、同図（ハ）に示すゲート絶縁膜を連
続して成膜することが可能となる。
Ｓｉを用い、導入するガスをＡｒ、Ｎ2 にすることによ
り、ＡＩ膜の上方にＳｉＮ膜を成膜し、その後、次の成
膜装置１０にガスＡｒ、Ｈ2 を導入することによりＳｉ
Ｎ膜の上方にα−Ｓｉ：Ｈ膜を成膜し、次の成膜装置１
０にガスをＡｒ、Ｎ2 にすることにより、α−Ｓｉ：Ｈ
膜の上方にＳｉＮ膜を成膜し、さらに次の成膜装置１０
にガスをＡｒ、Ｏ2 を導入することにより、ＳｉＯ2 膜
を成膜することで、同図（ハ）に示すゲート絶縁膜を連
続して成膜することが可能となる。
【００４１】その後、次の成膜装置１０を用いてＡｌ膜
を上記膜上に成膜し、さらにエッチングすることにより
同図（ニ）に示すようなドレイン、ソース電極を形成す
ることで、ＴＦＴ用のゲート膜が構築されることとな
る。
を上記膜上に成膜し、さらにエッチングすることにより
同図（ニ）に示すようなドレイン、ソース電極を形成す
ることで、ＴＦＴ用のゲート膜が構築されることとな
る。
【００４２】尚、上記実施例では、成膜装置１０の第１
のターゲット１を基板４に対して対向して設け、第２の
ターゲット６を空間部３の外周に設ける構成としたが、
本発明の成膜装置１０のターゲットの設置はこれに限定
されるものでなく、例えば、図８（イ）に示すように、
一対のターゲットを並列状に設け、それぞれのターゲッ
トの空間部側外周に第２の磁石体を設けることにより、
それぞれのターゲットをフローティングして、交互に電
力を印加してターゲット間でスパッタ粒子等の移動を行
い、また、ターゲットと基板との間の空間部にアンバラ
ンスな磁場（それぞれのターゲットの空間部側の磁石体
の極をＳ極を中心にその外周にＮ極を配置した構成で、
第２の磁石体の空間部側の極をそれぞれＮ極として配置
する。）を形成する構成としてもよく、また、同図
（ロ）に示すように、一対のターゲットを並列状に設
け、ターゲット間に一つの磁石を設けることにより、タ
ーゲットに交互に電力を印加し、且つ空間部にアンバラ
ンスの磁場（一方のターゲットは空間部側の磁石体の極
をＳ極を中心にその外周にＮ極を配置し、他方のターゲ
ットは空間部側の磁石体の極をＮ極を中心にその外周に
Ｓ極を配置し、第２の磁石体は、一方のターゲットの空
間部側はＮ極を配置し、他方のターゲットの空間部側は
Ｓ極を配置し、中間の極はＮ極，Ｓ極として配置す
る。）を形成すべく構成することも可能である。
のターゲット１を基板４に対して対向して設け、第２の
ターゲット６を空間部３の外周に設ける構成としたが、
本発明の成膜装置１０のターゲットの設置はこれに限定
されるものでなく、例えば、図８（イ）に示すように、
一対のターゲットを並列状に設け、それぞれのターゲッ
トの空間部側外周に第２の磁石体を設けることにより、
それぞれのターゲットをフローティングして、交互に電
力を印加してターゲット間でスパッタ粒子等の移動を行
い、また、ターゲットと基板との間の空間部にアンバラ
ンスな磁場（それぞれのターゲットの空間部側の磁石体
の極をＳ極を中心にその外周にＮ極を配置した構成で、
第２の磁石体の空間部側の極をそれぞれＮ極として配置
する。）を形成する構成としてもよく、また、同図
（ロ）に示すように、一対のターゲットを並列状に設
け、ターゲット間に一つの磁石を設けることにより、タ
ーゲットに交互に電力を印加し、且つ空間部にアンバラ
ンスの磁場（一方のターゲットは空間部側の磁石体の極
をＳ極を中心にその外周にＮ極を配置し、他方のターゲ
ットは空間部側の磁石体の極をＮ極を中心にその外周に
Ｓ極を配置し、第２の磁石体は、一方のターゲットの空
間部側はＮ極を配置し、他方のターゲットの空間部側は
Ｓ極を配置し、中間の極はＮ極，Ｓ極として配置す
る。）を形成すべく構成することも可能である。
【００４３】又、上記実施例では１つのインライン型装
置１１で上記ゲート膜を成膜したが、１つのインライン
型装置１１内で積層状態のＡｌ膜を基板に成膜し、次の
インライン型装置１１内でＡｌ膜の上に積層されたＳｉ
Ｎ膜を成膜し、その後、次のインライン型装置１１内で
ＳｉＮ膜の上方にα−Ｓｉ：Ｈ膜を成膜し、次のインラ
イン型装置１１内でα−Ｓｉ：Ｈ膜の上方にＳｉＮ膜を
成膜し、さらに次のインライン型装置１１内でＳｉＯ2
膜を成膜し、さらにＡｌ膜を上記膜上に成膜し、さらに
エッチングすることによりドレイン、ソース電極を形成
することも可能である。
置１１で上記ゲート膜を成膜したが、１つのインライン
型装置１１内で積層状態のＡｌ膜を基板に成膜し、次の
インライン型装置１１内でＡｌ膜の上に積層されたＳｉ
Ｎ膜を成膜し、その後、次のインライン型装置１１内で
ＳｉＮ膜の上方にα−Ｓｉ：Ｈ膜を成膜し、次のインラ
イン型装置１１内でα−Ｓｉ：Ｈ膜の上方にＳｉＮ膜を
成膜し、さらに次のインライン型装置１１内でＳｉＯ2
膜を成膜し、さらにＡｌ膜を上記膜上に成膜し、さらに
エッチングすることによりドレイン、ソース電極を形成
することも可能である。
【００４４】又、上記実施例では、成膜装置１０をイン
ライン型の装置に複数設けたが、例えば円形状のチャン
バの側壁に上下方向及び横方向に複数取り付けること
で、同様の基板の連続成膜も可能である。
ライン型の装置に複数設けたが、例えば円形状のチャン
バの側壁に上下方向及び横方向に複数取り付けること
で、同様の基板の連続成膜も可能である。
【００４５】
【発明の効果】このように、本発明による成膜方法及び
装置を用いることで、２つのターゲットへ交互に電力を
印加して、スパッタ粒子等をターゲット間で移動すると
ともに、第１の磁石体と第２の磁石体とにより空間部に
アンバランスな磁場を形成することにより、放電によっ
て発生するプラズマ中の電子をその磁場の中に閉じ込
め、電離効率を上げてプラズマ密度を上げることで、空
間部のスパッタレートを高くすることができ、且つ基板
への導入されたＡｒ等のガスイオンのダメージを少なく
することができ、低インピーダンスで、Ａｒイオン等の
基板へのダメージを抑え、欠陥（ヒロック、ボイド、ダ
ングリングボンド等）の少ない精度の良い膜を容易に成
膜することができるという顕著な効果を得ることができ
た。
装置を用いることで、２つのターゲットへ交互に電力を
印加して、スパッタ粒子等をターゲット間で移動すると
ともに、第１の磁石体と第２の磁石体とにより空間部に
アンバランスな磁場を形成することにより、放電によっ
て発生するプラズマ中の電子をその磁場の中に閉じ込
め、電離効率を上げてプラズマ密度を上げることで、空
間部のスパッタレートを高くすることができ、且つ基板
への導入されたＡｒ等のガスイオンのダメージを少なく
することができ、低インピーダンスで、Ａｒイオン等の
基板へのダメージを抑え、欠陥（ヒロック、ボイド、ダ
ングリングボンド等）の少ない精度の良い膜を容易に成
膜することができるという顕著な効果を得ることができ
た。
【００４６】また、蒸着の場合に比し、長時間安定性が
保持された状態で、大型基板に対して早い速度で、良好
な均一性を有した成膜分布のよい膜を成膜することがで
きるという利点を得た。
保持された状態で、大型基板に対して早い速度で、良好
な均一性を有した成膜分布のよい膜を成膜することがで
きるという利点を得た。
【００４７】又、ターゲットの形状等にも問題なく、低
コストで精度の良い膜を成膜することができるという利
点を得た。
コストで精度の良い膜を成膜することができるという利
点を得た。
【００４８】この成膜装置をチャンバ内に複数設け、基
板をチャンバ内を移動することにより、基板への連続成
膜が可能となり、ＴＦＴ用のゲート膜等を連続して成膜
することが容易に行える。即ち、製造プロセスが簡略化
できるために、コストの面を含め大なる利点を得た。
板をチャンバ内を移動することにより、基板への連続成
膜が可能となり、ＴＦＴ用のゲート膜等を連続して成膜
することが容易に行える。即ち、製造プロセスが簡略化
できるために、コストの面を含め大なる利点を得た。
【図１】は、本発明の成膜装置の構成の一実施例を示す
概略断面図。
概略断面図。
【図２】は、成膜装置を示す概略斜視図。
【図３】は、成膜装置の設けられた、インライン型装置
を示す概略構成図。
を示す概略構成図。
【図４】は、本発明のターゲットへのスイッチング回路
を示す回路図。
を示す回路図。
【図５】は、ターゲットへのスイッチの切替え状態を示
す説明図。
す説明図。
【図６】（イ）、（ロ）は、インライン型装置内におけ
る成膜装置の放電状態を示す概略断面図。
る成膜装置の放電状態を示す概略断面図。
【図７】（イ）、（ロ）、（ハ）、及び（ニ）は本発明
の成膜装置を用いてのＴＦＴ用のゲート膜の作成順を示
す工程図。
の成膜装置を用いてのＴＦＴ用のゲート膜の作成順を示
す工程図。
【図８】（イ）、（ロ）は、本発明の成膜装置の他実施
例を示す概略断面図。
例を示す概略断面図。
【図９】（イ）、（ロ）、（ハ）は、従来のプラズマ装
置を示す概略構成図。
置を示す概略構成図。
１，６…ターゲット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１７Ｊ ５Ｆ１１０ 21/336 ６２７Ｂ Ｆターム(参考） 2H092 JA26 JA34 JA37 JA41 KA18 MA05 MA12 MA35 NA28 4K029 AA02 BA01 BA03 BA46 BA52 BB01 CA05 DC32 DC35 EA06 4M104 AA01 AA08 AA09 BB02 CC01 CC05 DD37 DD39 DD40 DD63 EE03 EE12 EE14 EE17 GG09 HH20 5F045 AA19 AB03 AB32 AB33 AC11 AC15 AC16 BB12 BB16 CA15 5F103 AA08 BB22 DD16 DD27 DD28 GG02 GG03 HH04 LL13 RR02 RR05 RR06 5F110 AA26 BB01 CC07 EE03 EE44 FF02 FF03 FF28 GG02 GG15 GG43 HK03 HK33
Claims (5)
- 【請求項１】 真空チャンバ内に設けられた一対のター
ゲットを交互に放電させるとともに、ターゲットと基板
との空間部に発生させたプラズマをアンバランスな磁場
で封じ込めることで低ダメージの膜を基板に成膜するこ
とを特徴とするＴＦＴ用ゲート膜等の成膜方法。 - 【請求項２】 真空チャンバ内に設けられた近接した一
対のターゲットと、ターゲットの後方に設けられた磁石
体と、ターゲットに対向して設けられた基板の設けられ
た基板ホルダーと、ターゲットと基板ホルダーとの空間
部の外周、及びターゲット間に設けられた磁石体とから
なり、しかも、一対のターゲットが交互に放電可能に構
成されていることを特徴とするＴＦＴ用ゲート膜等の成
膜装置。 - 【請求項３】 一対のターゲットが、基板ホルダーに対
向して設けられた第１のターゲットと、空間部の外周に
設けられ、且つ後方に磁石体の設けられた第２のターゲ
ットとから構成されている請求項２記載のＴＦＴ用ゲー
ト膜等の成膜装置。 - 【請求項４】 空間部側の第１のターゲットの磁石体の
極が、Ｓ極を中心にＮ極がこれを取り囲むように配置さ
れ、第２の磁石体が第１のターゲットの磁石体側よりＮ
極、Ｓ極と配置されている請求項３記載のＴＦＴ用ゲー
ト膜等の成膜装置。 - 【請求項５】 一対のターゲットからなる成膜装置がチ
ャンバ内に複数設けられている請求項２乃至４いずれか
に記載のＴＦＴ用ゲート膜等の成膜装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070071A JP2001267311A (ja) | 2000-03-14 | 2000-03-14 | Ｔｆｔ用ゲート膜等の成膜方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070071A JP2001267311A (ja) | 2000-03-14 | 2000-03-14 | Ｔｆｔ用ゲート膜等の成膜方法とその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267311A true JP2001267311A (ja) | 2001-09-28 |
Family
ID=18588858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000070071A Pending JP2001267311A (ja) | 2000-03-14 | 2000-03-14 | Ｔｆｔ用ゲート膜等の成膜方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001267311A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1892317A1 (de) * | 2006-08-24 | 2008-02-27 | Applied Materials GmbH & Co. KG | Verfahren und Vorrichtung zur Kathodenzerstäubung. |
| JP2009534797A (ja) * | 2006-04-19 | 2009-09-24 | ジェネラル・プラズマ・インコーポレーテッド | デュアルプラズマビーム源および方法 |
| JP2013539219A (ja) * | 2010-09-10 | 2013-10-17 | アプライド マテリアルズ インコーポレイテッド | 薄膜トランジスタを堆積させるための方法およびシステム |
| JP2016513336A (ja) * | 2013-02-06 | 2016-05-12 | アルセロルミッタル インベスティガシオン イ デサロージョ エセ．エレ． | プラズマ源 |
-
2000
- 2000-03-14 JP JP2000070071A patent/JP2001267311A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009534797A (ja) * | 2006-04-19 | 2009-09-24 | ジェネラル・プラズマ・インコーポレーテッド | デュアルプラズマビーム源および方法 |
| EP1892317A1 (de) * | 2006-08-24 | 2008-02-27 | Applied Materials GmbH & Co. KG | Verfahren und Vorrichtung zur Kathodenzerstäubung. |
| JP2013539219A (ja) * | 2010-09-10 | 2013-10-17 | アプライド マテリアルズ インコーポレイテッド | 薄膜トランジスタを堆積させるための方法およびシステム |
| JP2016513336A (ja) * | 2013-02-06 | 2016-05-12 | アルセロルミッタル インベスティガシオン イ デサロージョ エセ．エレ． | プラズマ源 |
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