JP2001256070A - 冗長化プロセッサ装置 - Google Patents
冗長化プロセッサ装置Info
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- JP2001256070A JP2001256070A JP2000068562A JP2000068562A JP2001256070A JP 2001256070 A JP2001256070 A JP 2001256070A JP 2000068562 A JP2000068562 A JP 2000068562A JP 2000068562 A JP2000068562 A JP 2000068562A JP 2001256070 A JP2001256070 A JP 2001256070A
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- microprocessor
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Abstract
(57)【要約】
【課題】 冗長化プロセッサ装置を、異なった命令コー
ドを実行するプロセッサ手段で構成した場合、プログラ
ムを変更することなく、切り替え可能とする。 【解決手段】 システムバスを介して結合された、夫々
が単体で実行可能な第１、第２マイクロプロセッサ１
１, １２の一方が実作業中は他方が同一演算を実行して
同期的に待機するプロセッサ装置ＣＰ１において、前記
第１及び第２マイクロプロセッサの演算結果を照合する
照合手段１３と、前記第１及び第マイクロプロセッサの
種別情報記憶手段１９と、この記憶手段の種別情報に基
づいて前記第１又は第２マイクロプロセッサの命令コー
ドを変換するコード変換手段２０とを具備する。
ドを実行するプロセッサ手段で構成した場合、プログラ
ムを変更することなく、切り替え可能とする。 【解決手段】 システムバスを介して結合された、夫々
が単体で実行可能な第１、第２マイクロプロセッサ１
１, １２の一方が実作業中は他方が同一演算を実行して
同期的に待機するプロセッサ装置ＣＰ１において、前記
第１及び第２マイクロプロセッサの演算結果を照合する
照合手段１３と、前記第１及び第マイクロプロセッサの
種別情報記憶手段１９と、この記憶手段の種別情報に基
づいて前記第１又は第２マイクロプロセッサの命令コー
ドを変換するコード変換手段２０とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセス制御のた
めに適用される冗長化プロセッサ装置に関し、さらに詳
しくは、単体で実行可能な第１, 第２マイクロプロセッ
サの一方が実作業中は他方が同一演算を実行して同期的
に待機する冗長化プロセッサ装置の改良に関する。
めに適用される冗長化プロセッサ装置に関し、さらに詳
しくは、単体で実行可能な第１, 第２マイクロプロセッ
サの一方が実作業中は他方が同一演算を実行して同期的
に待機する冗長化プロセッサ装置の改良に関する。
【０００２】
【従来の技術】冗長化の典型的な手法の例として特開平
６−２４２９７９号記載技術の概要を図４のブロック図
で説明する。ＰＣ１, ＰＣ２は、単体で実行可能な第
１, 第２プロセッサ装置であり、互いにシステムバスＥ
Ｂで結ばれている。
６−２４２９７９号記載技術の概要を図４のブロック図
で説明する。ＰＣ１, ＰＣ２は、単体で実行可能な第
１, 第２プロセッサ装置であり、互いにシステムバスＥ
Ｂで結ばれている。
【０００３】ＰＳ１は第１プロセッサ装置ＰＣ１の動作
電源、ＰＳ２は第２プロセッサ装置ＰＣ２の動作電源で
あり、互いに独立した構成となっている。
電源、ＰＳ２は第２プロセッサ装置ＰＣ２の動作電源で
あり、互いに独立した構成となっている。
【０００４】これらプロセッサ装置ＰＣ１, ＰＣ２は、
互いに同期して動作すると共に、データベースを等値化
されるように構成されていて、一方のプロセッサ装置が
実作業につき、他方のプロセッサ装置実作業に関与せず
待機するようになっている。
互いに同期して動作すると共に、データベースを等値化
されるように構成されていて、一方のプロセッサ装置が
実作業につき、他方のプロセッサ装置実作業に関与せず
待機するようになっている。
【０００５】第１, 第２プロセッサ装置ＰＣ１, ＰＣ２
において、１１, １２は互いに同一の制御演算を行う２
つのマイクロプロセッサ、1３は２つのマイクロプロセ
ッサ１１, １２からの演算結果が一致するか否かを所定
の演算周期で照合する照合手段で、照合結果に応じてい
ずれのかのマイクロプロセッサからの演算データをシス
テムバスＥＢに出力するか否かを決めると共に、システ
ムバスとのインターフェイスとしても機能し、データ・
フロー制御を行う。
において、１１, １２は互いに同一の制御演算を行う２
つのマイクロプロセッサ、1３は２つのマイクロプロセ
ッサ１１, １２からの演算結果が一致するか否かを所定
の演算周期で照合する照合手段で、照合結果に応じてい
ずれのかのマイクロプロセッサからの演算データをシス
テムバスＥＢに出力するか否かを決めると共に、システ
ムバスとのインターフェイスとしても機能し、データ・
フロー制御を行う。
【０００６】即ち、この照合手段１３は、２つのマイク
ロプロセッサ１１, １２から出力される演算結果を照合
し、それらが一致する場合はその演算データをシステム
バスＥＢに出力し、不一致と判断された場合は、その演
算データは出力せず、実作業に関与している一方のプロ
セッサ装置の制御権を待機側となっている他方のプロセ
ッサ装置に切り替えるための制御信号を出力する。
ロプロセッサ１１, １２から出力される演算結果を照合
し、それらが一致する場合はその演算データをシステム
バスＥＢに出力し、不一致と判断された場合は、その演
算データは出力せず、実作業に関与している一方のプロ
セッサ装置の制御権を待機側となっている他方のプロセ
ッサ装置に切り替えるための制御信号を出力する。
【０００７】第１, 第２プロセッサ装置ＰＣ１, ＰＣ２
において、照合手段１３が不一致を判断した場合は、自
身のプロセッサ装置は自己判断行うと共に、その判断結
果、マイクロプロセッサ等のハードウェアに異常が検出
されなかった場合には待機状態で復帰する。
において、照合手段１３が不一致を判断した場合は、自
身のプロセッサ装置は自己判断行うと共に、その判断結
果、マイクロプロセッサ等のハードウェアに異常が検出
されなかった場合には待機状態で復帰する。
【０００８】１４は、照合手段１３と同様にシステムバ
スＥＢを介して結ばれた主記憶装置であり、エラーの検
出・訂正機能を有する。１５, １６は内部バスのインタ
ーフェイス、１７は上位計算機との通信を行う上位通信
インターフェイスで、これらはいずれもシステムバスＥ
Ｂに接続されている。
スＥＢを介して結ばれた主記憶装置であり、エラーの検
出・訂正機能を有する。１５, １６は内部バスのインタ
ーフェイス、１７は上位計算機との通信を行う上位通信
インターフェイスで、これらはいずれもシステムバスＥ
Ｂに接続されている。
【０００９】ＰＩ１は、第１のリモートバスインターフ
ェイス（Ｉ／Ｏ）であり、第１プロセッサ装置ＰＣ１の
バスインターフェイス１５及び, 第２プロセッサ装置Ｐ
Ｃ２のバスインターフェイス１５に接続されている。同
様にＰＩ２は、第２のリモートバスインターフェイス
（Ｉ／Ｏ）であり、第２プロセッサ装置ＰＣ１のバスイ
ンターフェイス１６及び, 第２プロセッサ装置ＰＣ２の
バスインターフェイス１６に接続されている
ェイス（Ｉ／Ｏ）であり、第１プロセッサ装置ＰＣ１の
バスインターフェイス１５及び, 第２プロセッサ装置Ｐ
Ｃ２のバスインターフェイス１５に接続されている。同
様にＰＩ２は、第２のリモートバスインターフェイス
（Ｉ／Ｏ）であり、第２プロセッサ装置ＰＣ１のバスイ
ンターフェイス１６及び, 第２プロセッサ装置ＰＣ２の
バスインターフェイス１６に接続されている
【００１０】
【発明が解決しようとする課題】このような構成におい
て冗長化プロセッサ装置ＰＣ１, ＰＣ２の制御動作切り
替えを、継続性を維持しながら即座に切り替える為に
は、冗長化されたプロセッサ装置内部の主記憶装置の内
容が、制御動作の切り替えを継続可能な範囲で一致して
いなければならない。
て冗長化プロセッサ装置ＰＣ１, ＰＣ２の制御動作切り
替えを、継続性を維持しながら即座に切り替える為に
は、冗長化されたプロセッサ装置内部の主記憶装置の内
容が、制御動作の切り替えを継続可能な範囲で一致して
いなければならない。
【００１１】それを為に、冗長化された第１, 第２プロ
セッサ装置ＰＣ１, ＰＣ２内のマイクロプロセッサ１
１, １２は、各プロセッサ装置内において同一命令を実
行する同一マイクロプロセッサで構成されなければなら
ない。
セッサ装置ＰＣ１, ＰＣ２内のマイクロプロセッサ１
１, １２は、各プロセッサ装置内において同一命令を実
行する同一マイクロプロセッサで構成されなければなら
ない。
【００１２】しかしながら、プロセス制御用の冗長化プ
ロセッサ装置は、製品寿命が長いことより、それを維持
開発する上で、プロセッサ装置の性能（パフォーマン
ス）向上要求、コスト削減、部品（マイクロプロセッサ
等）の製造中止等の様々な理由で製品ラインアップが発
生し、異なったマイクロプロセッサを使用するケースが
多い。
ロセッサ装置は、製品寿命が長いことより、それを維持
開発する上で、プロセッサ装置の性能（パフォーマン
ス）向上要求、コスト削減、部品（マイクロプロセッサ
等）の製造中止等の様々な理由で製品ラインアップが発
生し、異なったマイクロプロセッサを使用するケースが
多い。
【００１３】それらの異なったマイクロプロセッサで構
成されたプロセッサ装置では、命令コードが異なる場合
には、制御側のプログラムを待機側へコピーして実行を
継続することが困難となる。
成されたプロセッサ装置では、命令コードが異なる場合
には、制御側のプログラムを待機側へコピーして実行を
継続することが困難となる。
【００１４】プロセス制御用の冗長化プロセッサ装置で
は、製品ラインアップを維持管理していかなければなら
ないので、製造中止になった部品で構成された装置を長
期に渡り保守してゆくことになり、管理コストが非常に
高くなる問題点がある。
は、製品ラインアップを維持管理していかなければなら
ないので、製造中止になった部品で構成された装置を長
期に渡り保守してゆくことになり、管理コストが非常に
高くなる問題点がある。
【００１５】また、プロセッサ装置のラインアップが複
数あると、プロセッサ装置の障害発生時の代替品として
予備のカードをラインアップ毎に複数用意しなくてはな
らず、やはり保守維持費用が高くなる問題がある。
数あると、プロセッサ装置の障害発生時の代替品として
予備のカードをラインアップ毎に複数用意しなくてはな
らず、やはり保守維持費用が高くなる問題がある。
【００１６】
【課題を解決するための手段】本発明は、このような問
題点を解決する冗長化プロセッサ装置を提供するもので
あり、請求項１記載の発明は、システムバスを介して結
合された、夫々が単体で実行可能な第１、第２マイクロ
プロセッサの一方が実作業中は他方が同一演算を実行し
て同期的に待機するプロセッサ装置において、前記第１
及び第２マイクロプロセッサの演算結果を照合する照合
手段と、前記第１及び第２マイクロプロセッサの種別情
報記憶手段と、この記憶手段の種別情報に基づいて前記
第１又は第２マイクロプロセッサの命令コードを変換す
るコード変換手段とを具備した構成を特徴とする。
題点を解決する冗長化プロセッサ装置を提供するもので
あり、請求項１記載の発明は、システムバスを介して結
合された、夫々が単体で実行可能な第１、第２マイクロ
プロセッサの一方が実作業中は他方が同一演算を実行し
て同期的に待機するプロセッサ装置において、前記第１
及び第２マイクロプロセッサの演算結果を照合する照合
手段と、前記第１及び第２マイクロプロセッサの種別情
報記憶手段と、この記憶手段の種別情報に基づいて前記
第１又は第２マイクロプロセッサの命令コードを変換す
るコード変換手段とを具備した構成を特徴とする。
【００１７】請求項２記載の発明は、システムバスを介
して結合された、夫々が単体で実行可能な第１、第２マ
イクロプロセッサの一方が実作業中は他方が同一演算を
実行して同期的に待機する第１プロセッサ装置と、この
第１プロセッサ装置と同一構成を有する第２プロセッサ
装置よりなる冗長化プロセッサ装置において、前記第１
プロセッサ装置又は第２プロセッサ装置の双方における
前記第１及び第２マイクロプロセッサの演算結果を照合
する照合手段と、前記第１プロセッサ装置又は第２プロ
セッサ装置の一方における前記第１及び第２マイクロプ
ロセッサの種別情報記憶手段と、この記憶手段の種別情
報に基づいて前記第１又は第２マイクロプロセッサの命
令コードを変換するコード変換手段とを具備した構成を
特徴とする。
して結合された、夫々が単体で実行可能な第１、第２マ
イクロプロセッサの一方が実作業中は他方が同一演算を
実行して同期的に待機する第１プロセッサ装置と、この
第１プロセッサ装置と同一構成を有する第２プロセッサ
装置よりなる冗長化プロセッサ装置において、前記第１
プロセッサ装置又は第２プロセッサ装置の双方における
前記第１及び第２マイクロプロセッサの演算結果を照合
する照合手段と、前記第１プロセッサ装置又は第２プロ
セッサ装置の一方における前記第１及び第２マイクロプ
ロセッサの種別情報記憶手段と、この記憶手段の種別情
報に基づいて前記第１又は第２マイクロプロセッサの命
令コードを変換するコード変換手段とを具備した構成を
特徴とする。
【００１８】請求項３記載の発明は、システムバスを介
して結合された、単体で実行可能な第１マイクロプロセ
ッサを有する第１プロセッサ装置と、前記第１マイクロ
プロセッサが実作業中は同一演算を実行して同期的に待
機する第２マイクロプロセッサを有する第２プロセッサ
装置よりなる冗長化プロセッサ装置において、前記第１
及び第２マイクロプロセッサの種別情報記憶手段と、こ
の記憶手段の種別情報に基づいて前記第１又は第２マイ
クロプロセッサの命令コードを変換するコード変換手段
とを具備した構成を特徴とする。
して結合された、単体で実行可能な第１マイクロプロセ
ッサを有する第１プロセッサ装置と、前記第１マイクロ
プロセッサが実作業中は同一演算を実行して同期的に待
機する第２マイクロプロセッサを有する第２プロセッサ
装置よりなる冗長化プロセッサ装置において、前記第１
及び第２マイクロプロセッサの種別情報記憶手段と、こ
の記憶手段の種別情報に基づいて前記第１又は第２マイ
クロプロセッサの命令コードを変換するコード変換手段
とを具備した構成を特徴とする。
【００１９】請求項４記載の発明は、請求項１乃至３記
載の種別情報記憶手段がＢＯＯＴ ＲＯＭ手段で実現さ
れた構成を特徴とする。
載の種別情報記憶手段がＢＯＯＴ ＲＯＭ手段で実現さ
れた構成を特徴とする。
【００２０】
【発明の実施の形態】以下本発明の実施形態を図面によ
り詳細に説明する。図１は、請求項１に対応する本発明
の基本構成を示す実施例である。この実施例は、図４で
示した従来装置におけるプロセッサ装置ＰＣ１に本発明
を適用したものであり、図４と同一要素には同一符号を
付して示す。
り詳細に説明する。図１は、請求項１に対応する本発明
の基本構成を示す実施例である。この実施例は、図４で
示した従来装置におけるプロセッサ装置ＰＣ１に本発明
を適用したものであり、図４と同一要素には同一符号を
付して示す。
【００２１】プロセッサ装置ＰＣ１のマイクロプロセッ
サ１１, １２は、単一マイクロプロセッサ構成とするこ
とができるので、これをブロック１８（μＰ１）とす
る。１９はシステムバスＥＢに接続されたＢＯＯＴ Ｒ
ＯＭ手段であり、これに格納されたプログラムには相手
側プロセッサ装置におけるマイクロプロセッサの種類等
を判別する機能を有する。
サ１１, １２は、単一マイクロプロセッサ構成とするこ
とができるので、これをブロック１８（μＰ１）とす
る。１９はシステムバスＥＢに接続されたＢＯＯＴ Ｒ
ＯＭ手段であり、これに格納されたプログラムには相手
側プロセッサ装置におけるマイクロプロセッサの種類等
を判別する機能を有する。
【００２２】２０は同じくシステムバスＥＢに接続され
たコード変換手段であり、主記手段からマイクロプロセ
ッサが命令コードを読み込む時にこのマイクロプロセッ
サが実行可能な命令コードに変換する機能を有する。
たコード変換手段であり、主記手段からマイクロプロセ
ッサが命令コードを読み込む時にこのマイクロプロセッ
サが実行可能な命令コードに変換する機能を有する。
【００２３】コード変換手段２０は、相手側マイクロプ
ロセッサに応じてコード変換の可否を設定する機能及び
マイクロプロセッサ毎の変換テーブルを有し、それらを
設定により選択できる機能を有する。
ロセッサに応じてコード変換の可否を設定する機能及び
マイクロプロセッサ毎の変換テーブルを有し、それらを
設定により選択できる機能を有する。
【００２４】この結果、ＢＯＯＴ ＲＯＭ手段１９、コ
ード変換手段２０の書き換えメンテナンスをすることに
より、このマイクロプロセッサの選択が極めて柔軟とな
り、製造中止になった部品で構成された装置を長期に渡
り保守してゆく必要もなく、代替品として予備のカード
をラインアップ毎に複数用意する必要もないので、管理
コストを大幅に低減することが可能となる。
ード変換手段２０の書き換えメンテナンスをすることに
より、このマイクロプロセッサの選択が極めて柔軟とな
り、製造中止になった部品で構成された装置を長期に渡
り保守してゆく必要もなく、代替品として予備のカード
をラインアップ毎に複数用意する必要もないので、管理
コストを大幅に低減することが可能となる。
【００２５】図２の実施態様は、図４で示した従来の冗
長化プロセッサ装置に本発明を適用したものであり、本
発明請求項２の構成に対応する。図１との相違点は第２
プロセッサ装置ＰＣ２が追加された構成にある。第２プ
ロセッサ装置ＰＣ２のプロセッサ１１, １２は、1つの
マイクロプロセッサ構成とすることができるので、これ
をブロック２１（μＰ２）とする。プロセッサ装置ＰＣ
２の構成は図４の従来装置のPC2の構成と同一である。
長化プロセッサ装置に本発明を適用したものであり、本
発明請求項２の構成に対応する。図１との相違点は第２
プロセッサ装置ＰＣ２が追加された構成にある。第２プ
ロセッサ装置ＰＣ２のプロセッサ１１, １２は、1つの
マイクロプロセッサ構成とすることができるので、これ
をブロック２１（μＰ２）とする。プロセッサ装置ＰＣ
２の構成は図４の従来装置のPC2の構成と同一である。
【００２６】図３の実施態様は、図２の各プロセッサ装
置のマイクロプロセッサが単一のマイクロプロセッサで
構成された実施例であり、請求項３の構成に対応する。
図２比較した構成上の特徴は、各プロセッサ装置におい
て２個のマイクロプロセッサの演算結果を照合するため
の照合手段を有しない点である。この構成での各プロセ
ッサ装置の故障監視は、夫々が具備している自己診断機
能又は他の異常判断機能（図示せず）を利用する。
置のマイクロプロセッサが単一のマイクロプロセッサで
構成された実施例であり、請求項３の構成に対応する。
図２比較した構成上の特徴は、各プロセッサ装置におい
て２個のマイクロプロセッサの演算結果を照合するため
の照合手段を有しない点である。この構成での各プロセ
ッサ装置の故障監視は、夫々が具備している自己診断機
能又は他の異常判断機能（図示せず）を利用する。
【００２７】なお、図３の実施例で、他方のプロセッサ
装置ＰＣ２にもコード変換手段２０を接続してもよい。
このように構成すると、プロセッサ装置ＰＣ２は旧シス
テムプログラムを実行することができ、プロセッサ装置
ＰＣ２のプログラムを変更する必要がない。
装置ＰＣ２にもコード変換手段２０を接続してもよい。
このように構成すると、プロセッサ装置ＰＣ２は旧シス
テムプログラムを実行することができ、プロセッサ装置
ＰＣ２のプログラムを変更する必要がない。
【００２８】次に冗長化切り替えの動作につき説明す
る。一方のプロセッサ装置ＰＣ１が障害により故障して
他方のプロセッサ装置ＰＣ２が制御側となりバックアッ
プ動作をしているものとし、待機側となったプロセッサ
装置ＰＣ１のマイクロプロセッサを交換メンテナンスす
る場合を想定する。
る。一方のプロセッサ装置ＰＣ１が障害により故障して
他方のプロセッサ装置ＰＣ２が制御側となりバックアッ
プ動作をしているものとし、待機側となったプロセッサ
装置ＰＣ１のマイクロプロセッサを交換メンテナンスす
る場合を想定する。
【００２９】まず、ＢＯＯＴ ＲＯＭ手段１９のプログ
ラムには、相手側プロセッサ装置ＰＣ２のマイクロプロ
セッサの種類等を判別する機能がある。コード変換手段
２０は、相手側マイクロプロセッサに応じてコード変換
の可否を設定する機能及びマイクロプロセッサ毎の変換
テーブルを有し、それらを設定により選択できる機能を
有する。
ラムには、相手側プロセッサ装置ＰＣ２のマイクロプロ
セッサの種類等を判別する機能がある。コード変換手段
２０は、相手側マイクロプロセッサに応じてコード変換
の可否を設定する機能及びマイクロプロセッサ毎の変換
テーブルを有し、それらを設定により選択できる機能を
有する。
【００３０】プロセッサ装置ＰＣ１を代替とした場合
に、ＰＣ１に電源投入あるいはＰＣ１の初期実行が行わ
れる時にＢＯＯＴ ＲＯＭ手段１９のプログラムは相手
装置ＰＣ２側のマイクロプロセッサの種類を判別し、コ
ード変換手段２０に、相手側装置のマイクロプロセッサ
に応じて、コード変換の可否の設定あるいはマイクロプ
ロセッサを選択する設定を実行する。その後、制御側プ
ロセッサ装置ＰＣ２より待機側プロセッサ装置ＰＣ１へ
命令コードとデータのコピーを行い、コピー終了後に両
プロセッサ装置の同期実行をスタートさせる。
に、ＰＣ１に電源投入あるいはＰＣ１の初期実行が行わ
れる時にＢＯＯＴ ＲＯＭ手段１９のプログラムは相手
装置ＰＣ２側のマイクロプロセッサの種類を判別し、コ
ード変換手段２０に、相手側装置のマイクロプロセッサ
に応じて、コード変換の可否の設定あるいはマイクロプ
ロセッサを選択する設定を実行する。その後、制御側プ
ロセッサ装置ＰＣ２より待機側プロセッサ装置ＰＣ１へ
命令コードとデータのコピーを行い、コピー終了後に両
プロセッサ装置の同期実行をスタートさせる。
【００３１】
【発明の効果】以上説明したことから明らかなように、
本発明によれば、プロセス制御用の冗長化プロセッサ装
置ＣＰ１, ＣＰ２を、異なった命令コードを実行するマ
イクロプロセッサで構成した場合、プログラムを変更す
ることなく、制御側のプログラムを待機側にコピーし、
同期実行可能な冗長化プロセッサ装置を実現できる。
本発明によれば、プロセス制御用の冗長化プロセッサ装
置ＣＰ１, ＣＰ２を、異なった命令コードを実行するマ
イクロプロセッサで構成した場合、プログラムを変更す
ることなく、制御側のプログラムを待機側にコピーし、
同期実行可能な冗長化プロセッサ装置を実現できる。
【００３２】これにより、プロセッサ装置の障害発生時
の代替品として製品ラインアップ毎にプロセッサ装置を
維持管理する必要がなくなり、保守管理費用が削減で
き、より長期的な保守メンテナンスが可能となる。
の代替品として製品ラインアップ毎にプロセッサ装置を
維持管理する必要がなくなり、保守管理費用が削減で
き、より長期的な保守メンテナンスが可能となる。
【００３３】また装置のユーザーやサービス部署では、
プロセッサ装置の障害発生時の代替品として予備のカー
ドをラインアップ毎に複数用意する必要がなくなり、保
守維持費用が大幅に削減できる。
プロセッサ装置の障害発生時の代替品として予備のカー
ドをラインアップ毎に複数用意する必要がなくなり、保
守維持費用が大幅に削減できる。
【図１】本発明による冗長化プロセッサ装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】本発明による冗長化プロセッサ装置の他の実施
例を示すブロック図である。
例を示すブロック図である。
【図３】本発明による冗長化プロセッサ装置の更に他の
実施例を示すブロック図である。
実施例を示すブロック図である。
【図４】従来の冗長化プロセッサ装置の一例を示すブロ
ック図である。
ック図である。
ＰＣ１, ＰＣ２ プロセッサ装置 １１, １２ マイクロプロセッサ １３ 照合手段 １４ 主記憶手段 １５，１６ バスインターフェイス １９ ＢＯＯＴ ＲＯＭ手段 ２０ コード変換手段
Claims (4)
- 【請求項１】 システムバスを介して結合された、夫々
が単体で実行可能な第１、第２マイクロプロセッサの一
方が実作業中は他方が同一演算を実行して同期的に待機
する冗長化プロセッサ装置において、前記第１及び第２
マイクロプロセッサの演算結果を照合する照合手段と、
前記第１及び第２マイクロプロセッサの種別情報記憶手
段と、この記憶手段の種別情報に基づいて前記第１又は
第２マイクロプロセッサの命令コードを変換するコード
変換手段と、を具備した冗長化プロセッサ装置。 - 【請求項２】 システムバスを介して結合された、夫々
が単体で実行可能な第１、第２マイクロプロセッサの一
方が実作業中は他方が同一演算を実行して同期的に待機
する第１プロセッサ装置と、この第１プロセッサ装置と
同一構成を有する第２プロセッサ装置よりなる冗長化プ
ロセッサ装置において、前記第１プロセッサ装置又は第
２プロセッサ装置の双方における前記第１及び第２マイ
クロプロセッサの演算結果を照合する照合手段と、前記
第１プロセッサ装置又は第２プロセッサ装置の一方にお
ける前記第１及び第２マイクロプロセッサの種別情報記
憶手段と、この記憶手段の種別情報に基づいて前記第１
又は第２マイクロプロセッサの命令コードを変換するコ
ード変換手段と、を具備した冗長化プロセッサ装置。 - 【請求項３】 システムバスを介して結合された、単体
で実行可能な第１マイクロプロセッサを有する第１プロ
セッサ装置と、前記第１マイクロプロセッサが実作業中
は同一演算を実行して同期的に待機する第２マイクロプ
ロセッサを有する第２プロセッサ装置よりなる冗長化プ
ロセッサ装置において、前記第１及び第２マイクロプロ
セッサの種別情報記憶手段と、この記憶手段の種別情報
に基づいて前記第１又は第２マイクロプロセッサの命令
コードを変換するコード変換手段と、を具備した冗長化
プロセッサ装置。 - 【請求項４】 前記種別情報記憶手段がＢＯＯＴ ＲＯ
Ｍ手段で実現されてなる請求項１乃至３記載の冗長化プ
ロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068562A JP3741256B2 (ja) | 2000-03-13 | 2000-03-13 | 冗長化プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068562A JP3741256B2 (ja) | 2000-03-13 | 2000-03-13 | 冗長化プロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001256070A true JP2001256070A (ja) | 2001-09-21 |
| JP3741256B2 JP3741256B2 (ja) | 2006-02-01 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000068562A Expired - Fee Related JP3741256B2 (ja) | 2000-03-13 | 2000-03-13 | 冗長化プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3741256B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007264754A (ja) * | 2006-03-27 | 2007-10-11 | Yokogawa Electric Corp | 制御モジュール |
| JP2008102686A (ja) * | 2006-10-18 | 2008-05-01 | Yokogawa Electric Corp | フィールド制御装置 |
| JP2009086938A (ja) * | 2007-09-28 | 2009-04-23 | Hitachi Ltd | 高安全制御装置 |
| CN102866690A (zh) * | 2012-09-18 | 2013-01-09 | 南京国电南自美卓控制系统有限公司 | 分散控制系统中冗余过程控制站之间冗余切换方法 |
| CN106094629A (zh) * | 2016-06-28 | 2016-11-09 | 北京安控科技股份有限公司 | 一种二取一架构的功能安全控制器 |
| JP2017151608A (ja) * | 2016-02-23 | 2017-08-31 | アズビル株式会社 | コントローラおよびその制御方法 |
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2000
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| CN102866690A (zh) * | 2012-09-18 | 2013-01-09 | 南京国电南自美卓控制系统有限公司 | 分散控制系统中冗余过程控制站之间冗余切换方法 |
| CN102866690B (zh) * | 2012-09-18 | 2015-09-23 | 南京国电南自美卓控制系统有限公司 | 分散控制系统中冗余过程控制站之间冗余切换方法 |
| JP2017151608A (ja) * | 2016-02-23 | 2017-08-31 | アズビル株式会社 | コントローラおよびその制御方法 |
| CN106094629A (zh) * | 2016-06-28 | 2016-11-09 | 北京安控科技股份有限公司 | 一种二取一架构的功能安全控制器 |
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| Publication number | Publication date |
|---|---|
| JP3741256B2 (ja) | 2006-02-01 |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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