JP2001249808A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、多様な命令を効率よく処理できる情
報処理装置を提供することを目的とする。 【解決手段】種々の処理のうちで特定の処理をそれ以外
の処理よりも頻繁に実行する情報処理装置は、種々の処
理に対応する命令セットを実行可能な第１のプロセッサ
と、該命令セットの一部或いは全てを実行可能であり特
定の処理に対応する該命令セットの一部を第１のプロセ
ッサより効率的に実行可能な第２のプロセッサを含み、
特定の処理を第２のプロセッサが実行し特定の処理以外
の処理を第１のプロセッサが実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に情報処理装置
に関し、詳しくは汎用処理及びトランザクション処理を
行なう情報処理装置に関する。

【０００２】

【従来の技術】現在の汎用高性能プロセッサは、マルチ
メディア処理等を含む幅広い用途に対して高い性能を発
揮することが要求されるため、様々な処理に適した種々
の命令を高速に実行出来るように設計されている。例え
ば、浮動小数点演算部を設けて、浮動少数点演算が必要
な処理を高速に実行できるように構成されている。また
汎用高性能プロセッサは、通常、一連の命令からなる１
つのプログラムを高速に実行することに重点をおいて設
計されている。例えば、分岐方向が確定する前に分岐命
令を実行するために分岐予測をしたり、オペランド待ち
のためのリザベーションを行ったり、オペランドの処理
順序変更のためにリオーダ処理を実行する機能等が設け
られている。

【０００３】しかしながら、近年計算機に対する需要が
特に延びているのは、トランザクション処理のシステム
やウェブサーバシステム等の分野である。トランザクシ
ョン処理やウェブサーバ処理で実行対象となる処理で
は、論理演算・整数演算が中心であり、浮動小数点演算
等の複雑な処理は殆ど必要とされない。またトランザク
ション処理やウェブサーバ処理においては、１つのプロ
グラムの処理を高速に実行することよりも、小規模の処
理を大量かつ並列に実行する機能が重要になる。現在の
汎用高性能プロセッサは、上述のようにオールラウンド
な高性能を重視して設計されているため、単純なトラン
ザクション処理やウェブサーバ処理を実行させるために
は余分な機能が多すぎる。またトランザクション処理や
ウェブサーバ処理では、単純な処理の大量並列実行が必
要であるのに、１つのプログラムの処理を高速に実行す
ることを重視した汎用高性能プロセッサでは、そのよう
な要求に充分に応えることが出来ない。従って、トラン
ザクション処理やウェブサーバ処理等を高速に実行でき
る情報処理装置が望まれている。

【０００４】図１に高性能汎用プロセッサの一例のブロ
ック構成図を示す。

【０００５】高性能汎用プロセッサ１は、命令キャッシ
ュ＆命令フェッチ２、分岐予測部３、プログラムカウン
タ４、チェックポイント部５、固定小数点レジスタ６、
浮動小数点レジスタ７、固定小数点リオーダバッファ
８、浮動小数点リオーダバッファ９、固定小数点リザベ
ーション部１０、浮動小数点リザベーション部１１、ロ
ード／ストアリザベーション部１２、固定小数点演算部
１３、浮動小数点演算部１４、ロード／ストア部１５、
データキャッシュ１６から構成される。

【０００６】命令キャッシュ＆命令フェッチ２は、命令
を保持すると共に、実行する命令をフェッチする。フェ
ッチした命令がデコードされ、デコード結果に従って、
高性能汎用プロセッサ１の各部が制御される。分岐予測
部３は、デコードされた命令の中から条件付分岐命令を
検出して、分岐条件が確定する前に分岐方向を予測す
る。プログラムカウンタ４は、順次実行される命令のア
ドレスを指し示す。チェックポイント部５は、分岐予測
に従って分岐命令を実行したときに、レジスタ値等を含
むプロセッサステータスを格納する。分岐予測がはずれ
たときには、チェックポイント部５に格納された情報を
読み出して、レジスタ値等を含むプロセッサステータス
を分岐前の状態に戻すことで、分岐ミスから回復する。

【０００７】固定小数点レジスタ６は、固定小数点算術
論理演算に対するオペランドを格納し、命令実行に必要
なオペランドを固定小数点リザベーション部１０に供給
すると共に、ロード／ストア命令に対するオペランドを
格納し、命令実行に必要なオペランドをロード／ストア
リザベーション部１２に供給する。固定小数点リオーダ
バッファ８は、固定小数点演算部１３によって計算され
た計算結果を格納すると共に、ロード／ストア部１５に
よって実行されたロード命令の結果を格納する。固定小
数点リオーダバッファ８は、要求される最新のオペラン
ドが固定小数点レジスタ６ではなく固定小数点リオーダ
バッファ８にあることを検出すると、そのオペランドを
固定小数点リザベーション部１０或いはロード／ストア
リザベーション部１２に直接に供給する。また固定小数
点リオーダバッファ８は、命令実行結果を固定小数点レ
ジスタ６に供給することで、オペランドの処理順序が変
更された場合であっても、所定のレジスタへオペランド
を格納して命令実行を終了する。

【０００８】浮動小数点レジスタ７は、浮動小数点算術
演算に対するオペランドを格納し、命令実行に必要なオ
ペランドを浮動小数点リザベーション部１１に供給する
と共に、ロード／ストア命令に対するオペランドを格納
し、命令実行に必要なオペランドをロード／ストアリザ
ベーション部１２に供給する。浮動小数点リオーダバッ
ファ９は、浮動小数点演算部１４によって計算された計
算結果を格納すると共に、ロード／ストア部１５によっ
て実行されたロード命令の結果を格納する。浮動小数点
リオーダバッファ９は、要求される最新のオペランドが
浮動小数点レジスタ７ではなく浮動小数点リオーダバッ
ファ９にあることを検出すると、そのオペランドを浮動
小数点リザベーション部１１或いはロード／ストアリザ
ベーション部１２に直接に供給する。また浮動小数点リ
オーダバッファ９は、命令実行結果を浮動小数点レジス
タ７に供給することで、オペランドの処理順序が変更さ
れた場合であっても、所定のレジスタへオペランドを格
納して命令実行を終了する。

【０００９】固定小数点リザベーション部１０は、実行
する固定小数点命令を保持し、必要なオペランドが固定
小数点レジスタ６或いは固定小数点リオーダバッファ８
から供給されるのを待つ。必要な全てのオペランドが得
られると、その命令は実行可能状態となる。固定小数点
リザベーション部１０は、実行可能状態の命令を選択し
て、固定小数点演算部１３に供給する。固定小数点演算
部１３に同時に供給可能な命令の最大数は、固定小数点
演算部１３に設けられる固定小数点演算ユニットの数に
等しい。

【００１０】浮動小数点リザベーション部１１は、実行
する浮動小数点命令を保持し、必要なオペランドが浮動
小数点レジスタ７或いは浮動小数点リオーダバッファ９
から供給されるのを待つ。必要な全てのオペランドが得
られると、その命令は実行可能状態となる。浮動小数点
リザベーション部１１は、実行可能状態の命令を選択し
て、浮動小数点演算部１４に供給する。浮動小数点演算
部１４に同時に供給可能な命令の最大数は、浮動小数点
演算部１４に設けられる浮動小数点演算ユニットの数に
等しい。

【００１１】ロード／ストアリザベーション部１２は、
実行するロード／ストア命令を保持し、必要なオペラン
ドが固定小数点レジスタ６、浮動小数点レジスタ７、固
定小数点リオーダバッファ８、或いは浮動小数点リオー
ダバッファ９から供給されるのを待つ。必要な全てのオ
ペランドが得られると、その命令は実行可能状態とな
る。ロード／ストアリザベーション部１２は、実行可能
状態の命令を選択して、ロード／ストア部１５に供給す
る。ロード／ストア部１５に同時に供給可能な命令の最
大数は、ロード／ストア部１５に設けられるロード／ス
トア実行ユニットの数に等しい。

【００１２】固定小数点演算部１３は、固定小数点リザ
ベーション部１０から供給された命令を実行し、命令実
行結果を固定小数点リオーダバッファ８に送る。浮動小
数点演算部１４は、浮動小数点リザベーション部１１か
ら供給された命令を実行し、命令実行結果を浮動小数点
リオーダバッファ９に送る。またロード／ストア部１５
は、ロード／ストアリザベーション部１２から供給され
たロード／ストア命令を実行して、その結果を固定小数
点リオーダバッファ８或いは浮動小数点リオーダバッフ
ァ９に供給する。

【００１３】ストア命令を実行すると、ロード／ストア
部１５はデータをデータキャッシュ１６に書き込み、ロ
ード命令を実行すると、ロード／ストア部１５はデータ
をデータキャッシュ１６から読み出す。

【００１４】高性能汎用プロセッサ１は、固定小数点演
算部１３及び浮動小数点演算部１４を有し、論理／整数
演算及び浮動小数点演算の両方に対応可能とされてい
る。また、分岐予測部３、固定小数点リオーダバッファ
８、浮動小数点リオーダバッファ９、固定小数点リザベ
ーション部１０、浮動小数点リザベーション部１１、及
びロード／ストアリザベーション部１２が設けられてお
り、分岐方向が確定する前に分岐命令を実行するために
分岐予測をしたり、オペランド待ちのためのリザベーシ
ョンを行ったり、オペランドの処理順序変更のためにリ
オーダ処理を実行することが可能となっている。

【００１５】このように汎用高性能プロセッサ１では、
オールラウンドな高性能を重視して種々の命令を高速に
実行出来るように設計されていると共に、一連の命令か
らなる１つのプログラムを高速に実行することに重点を
おいて設計されている。

【００１６】なお上記の高性能汎用プロセッサ１では、
固定小数点演算部１３、浮動小数点演算部１４、及びロ
ード／ストア部１５が各々複数ユニットずつ設けられて
おり、ある程度の並列処理が可能である。しかし並列に
処理できる最大命令数は、一般に６〜８命令程度であ
り、大量の処理を並列に実行するように設計されている
のではない。

【００１７】図２はマルチスプレッドトランザクション
処理システムのブロック構成図を示す。

【００１８】マルチスプレッド方式のトランザクション
処理システム１７は、ｎ個のトランザクション処理プロ
セッサコア１８−１〜１８−ｎ、メモリ１９、入出力イ
ンタフェース２０、及びシステムバス２１から構成され
る。

【００１９】トランザクション処理プロセッサコア１８
−１〜１８−ｎの各々は、マルチスレッド処理のために
プログラムカウンタを複数個備え、トランザクション処
理を効率よく実行できる構成とされている。メモリ１９
は、システムバス２１を介してｎ個のトランザクション
処理プロセッサコア１８−１〜１８−ｎと接続されてお
り、ｎ個のトランザクション処理プロセッサコア１８−
１〜１８−ｎによって共有される。

【００２０】入出力インタフェー２０は、外部とシステ
ムバス２１とのインタフェースを提供する。

【００２１】図３はトランザクション処理プロセッサコ
アの一例のブロック構成図を示す。同図中、図１と同一
の構成部分には同一の参照番号を付し、その説明は省略
する。

【００２２】トランザクション処理プロセッサコア１８
−１〜１８−ｎには、トランザクション処理で殆ど使用
されない浮動小数点演算器は設けられていない。また１
つのプログラムを高速に実行するよりは複数のプログラ
ムを並列に大量に実行することに重点がおかれているの
で、分岐予測、リオーダ、及びリザベーション等を実行
するための機能は設けられておらず、マルチスレッド化
のためにプログラムカウンタ２３及びレジスタ２４が複
数個設けられている。例えば、ＡＴＭのトランザクショ
ン処理であれば、あるプログラムカウンタによりユーザ
Ａの引き落とし処理を実行し、別のプログラムカウンタ
によりユーザＢの引き落とし処理を実行するというよう
に、複数の処理を並行して実行することが可能になる。

【００２３】このような構成とすることにより、ある処
理に対応する所定の命令列でメモリの待ち時間が発生し
たとき、他の処理に対応する命令列を処理できるので、
命令の実行効率を向上することができる。このようにし
て、図３に示すトランザクション処理プロセッサは、ト
ランザクション処理を効率よく処理することが出来る。

【００２４】図２に示すマルチスプレッドトランザクシ
ョン処理システム１５は、図３に示すようなトランザク
ション処理プロセッサをｎ個備えることにより、小規模
な処理を大量に並列実行することを可能とし、更に効率
よくトランザクション処理を実行出来る構成となってい
る。なお図３に示すトランザクション処理プロセッサは
回路規模が比較的小さいので、数多くのプロセッサを同
一のチップ上に搭載することが可能である。

【００２５】

【発明が解決しようとする課題】図１に示す高性能汎用
プロセッサ１は、オールラウンドな高性能を重視して設
計されているため、単純なトランザクション処理やウェ
ブサーバ処理を実行させるためには余分な機能が多すぎ
る。またトランザクション処理やウェブサーバ処理で
は、単純な処理の大量並列実行が必要であるのに、１つ
のプログラムの処理を高速に実行することを重視した汎
用高性能プロセッサでは、そのような要求に充分に応え
ることが出来ない。仮に複数のプロセッサを用意しよう
としても、高性能汎用プロセッサは回路規模が大きいた
めに、１チップに搭載できるプロセッサ数に限界があ
り、充分に並列度を上げることが出来ない。

【００２６】また図２に示すマルチスプレッドトランザ
クション処理システム１５だけでウェブサーバシステム
等を構成することは、トランザクション処理の効率化は
達成できても、科学技術演算等の浮動小数点演算を必要
とする複雑な処理に高速に対応できなくなると共に、単
一のプログラムを高速に実行する種々の機能を持たない
ので、単一で大規模な処理或いは複雑な処理が要求され
たときには、効率が著しく低下することになる。

【００２７】本願発明は上記の点に鑑みてなされたもの
で、多様な命令を効率よく処理できる情報処理装置を提
供することを目的とする。

【００２８】

【課題を解決するための手段】本発明によれば、種々の
処理のうちで特定の処理をそれ以外の処理よりも頻繁に
実行する情報処理装置は、種々の処理に対応する命令セ
ットを実行可能な第１のプロセッサと、該命令セットの
一部或いは全てを実行可能であり特定の処理に対応する
該命令セットの一部を第１のプロセッサより効率的に実
行可能な第２のプロセッサを含み、特定の処理を第２の
プロセッサが実行し特定の処理以外の処理を第１のプロ
セッサが実行することを特徴とする。

【００２９】上記発明では、種々の処理を実行可能な第
１のプロセッサと、種々の処理のうち特定の処理を第１
のプロセッサよりも効率的に実行可能な第２のプロセッ
サとを設けて、特定の処理を第２のプロセッサに実行さ
せ特定の処理以外の処理を第１のプロセッサに実行させ
ることで、全体として効率的な処理を実現することが出
来る。

【００３０】本発明のある側面によれば、具体的には、
第１のプロセッサは汎用プロセッサであり、第２のプロ
セッサは特定の処理であるトランザクション処理を効率
的に実行可能なように構成されたトランザクション処理
プロセッサである。またトランザクション処理プロセッ
サは、マルチスレッド方式及びマルチプロセッサ方式の
うちの少なくとも１つの方式により処理を並列に実行す
ることで、特定の処理を汎用プロセッサよりも効率的に
実行可能なように構成されている。

【００３１】上記発明では、オールラウンドな高性能を
重視して設計されると共に、１つのプログラムの処理を
高速に実行することを重視して設計された汎用高性能プ
ロセッサと、小規模な処理を大量に並列実行することを
重視して設計されるマルチスプレッド或いはマルチプロ
セストランザクション処理プロセッサとを設け、トラン
ザクション処理はトランザクション処理プロセッサに割
り当てて、トランザクション処理プロセッサが効率的に
実行できない処理は汎用高性能プロセッサに割り当てる
ことで、多様な命令を効率よく処理できる情報処理装置
を提供することが出来る。

【００３２】また本発明のある側面によれば、上記発明
において、全ての処理は最初に第２のプロセッサに割り
当てられ、特定の処理に対応する命令セットの一部以外
の命令を実行必要な場合に、割り込みにより第２のプロ
セッサから第１のプロセッサに処理を移すことを特徴と
する。

【００３３】上記発明では、トランザクション処理プロ
セッサで、例えば浮動小数点演算を実行する命令が発生
した場合、汎用プロセッサに割り込みをかけて、汎用プ
ロセッサで浮動小数点演算処理以降の処理を実行する。
トランザクション処理プロセッサから汎用プロセッサに
プロセス処理を引き渡す契機となる命令としては、浮動
小数点演算命令以外にも、トランザクション処理では効
率が悪いが汎用プロセッサでは効率的に実行可能な命令
であればよい。

【００３４】

【発明の実施の形態】以下に本発明の実施例を、添付の
図面を用いて詳細に説明する。

【００３５】図４は本発明の第１の実施例によるシステ
ム構成図を示す。

【００３６】本実施例の情報処理装置３１は、汎用プロ
セッサ３２−１、３２−２、トランザクション処理プロ
セッサ３３−１、３３−２、メインメモリ３４、入出力
インタフェース３５、システムコントローラ３６、及び
システムバス３７を含む。

【００３７】汎用プロセッサ３２−１及び３２−２は、
図１に示す汎用プロセッサ１と同様な構成である。即
ち、整数演算及び論理演算並びに浮動小数点演算が実行
可能とされていると共に、分岐方向が確定する前に分岐
命令を実行するために分岐予測をしたり、オペランド待
ちのためのリザベーションを行ったり、オペランドの処
理順序変更のためにリオーダ処理を実行すること等が可
能となっている。なお汎用プロセッサ３２−１及び３２
−２の数は２つに限られるものではなく、任意の数設け
られてよい。

【００３８】トランザクション処理プロセッサ３３−１
及び３３−２は、整数演算及び論理演算以外の複雑な演
算機能や制御機能は含んでいなくてよく、マルチスレッ
ド化及び／又はマルチプロセッサ化されており、トラン
ザクション処理が効率的に実行可能な構成とされる。な
おトランザクション処理プロセッサ３３−１及び３３−
２の数は２つに限られるものではなく、任意の数設けら
れてよい。

【００３９】メインメモリ３４は、ＲＡＭ（Random Acc
ess Memory）から構成され、データを記憶する。メイン
メモリ３４は、システムバス３７を介して汎用プロセッ
サ３２−１、３２−２及びトランザクション処理プロセ
ッサ３３−１、３３−２に接続される。メインメモリ３
４に記憶されたデータは、汎用プロセッサ３２−１、３
２−２及びトランザクション処理プロセッサ３３−１、
３３−２で共有される。

【００４０】入出力インタフェース３５は、システムバ
ス３７と外部周辺装置とのインタフェースを提供する。
システムコントローラ３６は、汎用プロセッサ３２−
１、３２−２、トランザクション処理プロセッサ３３−
１、３３−２からのアクセス要求に応じて、メインメモ
リ３４及びシステムバス３７を制御する。

【００４１】図５は、トランザクション処理プロセッサ
３３−１の構成を示す構成図である。

【００４２】図５のトランザクション処理プロセッサ３
３−１は、トランザクション処理演算部４１及び２次キ
ャッシュメモリ４２を含む。

【００４３】トランザクション処理演算部４１は１つの
半導体チップから構成され、２次キャッシュメモリ４２
が外付けされる。 2次キャッシュメモリ４２は、ＲＡＭ
から構成され、データ及び命令を一時的に記憶する。

【００４４】トランザクション処理演算部４１は、ｍ個
のプロセッサコア４３−１乃至４３−ｍ、２次キャッシ
ュタグ４４、インタフェース４５、及び内部バス４６を
含む。

【００４５】プロセッサコア４３−１乃至４３−ｍは、
図３に示すトランザクション処理プロセッサコアと同様
な構成を有するものでよい。即ち、プロセッサコア４３
−１乃至４３−ｍの各々はマルチスレッド化されて、ト
ランザクション処理を効率よく処理できるように構成さ
れる。また浮動小数点演算等の複雑な演算機能は設けら
れていなくてよく、更に分岐方向が確定する前に分岐命
令を実行するために分岐予測をしたり、オペランド待ち
のためのリザベーションを行ったり、オペランドの処理
順序変更のためにリオーダ処理を実行する等の機能も不
在でよい。

【００４６】なおプロセッサコア４３−１乃至４３−ｍ
が複数個提供されることで、トランザクション処理の並
列実行は可能となるので、各プロセッサコアがマルチス
レッド化されていることは必須要件ではない。また極端
な場合には、プロセッサコア４３−１が１つだけ設けら
れている場合であっても、このプロセッサコアがトラン
ザクション処理に特化されていればよい。

【００４７】プロセッサコア４３−１乃至４３−ｍは、
内部バス４６を介して、２次キャッシュタグ４４及びイ
ンタフェース４５に接続されている。２次キャッシュタ
グ４４は、２次キャッシュメモリ４２の使用状況を管理
する。インタフェース４５は、２次キャッシュメモリ４
２と内部バス４６とのインタフェースを提供する。

【００４８】以下に、本実施例のトランザクション処理
プロセッサ３３−１及び３３−２が実行する処理につい
て説明する。

【００４９】図６は本発明の第１の実施例によるトラン
ザクション処理プロセッサの処理フローチャートを示
す。

【００５０】トランザクション処理プロセッサ３３−１
は、ステップＳ１−１乃至Ｓ１−５を実行する。

【００５１】ステップＳ１−１は、命令を発行する処理
である。ステップＳ１−１で命令が発行されると、次に
ステップＳ１−２が実行される。

【００５２】ステップＳ１−２は、命令が固定小数点演
算か否かを判定する処理である。発行された命令が固定
小数点演算の場合には、ステップＳ１−３が実行され
る。

【００５３】ステップＳ１−３は、命令を実行する処理
である。ステップＳ１−３で命令が実行されると、次に
ステップＳ１−４が実行される。

【００５４】ステップＳ１−４は、次の命令の有無を判
定する処理である。ステップＳ１−４で、次に命令があ
ると判定されると、ステップＳ１−１に戻って次の命令
が発行される。また、ステップＳ１−４で次の命令がな
いと判定されると、処理を終了する。

【００５５】また、ステップＳ１−２で命令が浮動小数
点演算であると判定された場合には、次にステップＳ１
−５が実行される。

【００５６】ステップＳ１−５は、割り込み処理であ
る。ステップＳ１−５の割り込み処理については後述す
る。ステップＳ１−５で、割り込み処理が終了すると処
理を終了する。

【００５７】以下に、ステップＳ１−５の割り込み処理
について詳細に説明する。

【００５８】図７は本発明の第１の実施例によるトラン
ザクション処理プロセッサの割り込み処理の処理フロー
チャートを示す。

【００５９】トランザクション処理プロセッサ３３−１
は、ステップＳ１−５の割り込み処理としてステップＳ
２−１〜Ｓ２−６を実行する。

【００６０】ステップＳ２−１は、発生された割り込み
処理を解析する。ステップＳ２−１で割り込み処理を解
析すると、次にステップＳ２−２を実行する。

【００６１】ステップＳ２−２は、ステップＳ２−１で
の解析結果が通常の割り込み処理か否かを判定する処理
である。ステップＳ２−２で、通常の割り込み処理であ
ると判定すると、次に、ステップＳ２−３が実行され
る。ステップＳ２−３は、通常の割り込み処理を実行す
る処理である。

【００６２】また、ステップＳ２−２で、浮動小数点演
算を実行するための割り込み処理であると判定された場
合には、ステップＳ２−４が実行される。

【００６３】ステップＳ２−４は、実行の引継ぎに必要
なトランザクション処理プロセッサの内部状態をメモリ
に格納し、命令アドレスと状態を格納したメモリアドレ
スとを内部レジスタに格納する処理である。ステップＳ
２−４で、内部レジスタに命令と状態メモリのアドレス
が格納されると、次にステップＳ２−５が実行される。

【００６４】ステップＳ２ー５は、汎用プロセッサ３２
−１又は３２−２に割り込みをかける処理である。この
割り込みは、割り込みと共に上記内部レジスタの内容を
含む割り込みベクトルを、トランザクション処理プロセ
ッサから汎用プロセッサ３２−１又は３２−２に供給す
ることで行われる。

【００６５】以上により、トランザクション処理プロセ
ッサ３３−１、３３−２で浮動小数点演算を実行する命
令が発生した場合に、汎用プロセッサ３２−１又は３２
−２に割り込みがかけられる。

【００６６】次に、汎用プロセッサ３２−１の処理につ
いて説明する。

【００６７】図８は本発明の第１の実施例による汎用プ
ロセッサの処理フローチャートを示す。

【００６８】汎用プロセッサ３２−１は、以下のステッ
プＳ３−１乃至Ｓ３−６に示す処理を実行する。

【００６９】ステップＳ３−１は、他のプロセッサから
の割り込み要求の受信の有無を判定する。ステップＳ３
−１で、他のプロセッサからの割り込み要求がなけれ
ば、ステップＳ３−２が実行され、処理を終了する。ス
テップＳ３−２は、通常の処理を実行する処理である。

【００７０】また、ステップＳ３−１で、他のプロセッ
サから割り込み要求があれば、次にステップＳ３−３が
実行される。

【００７１】ステップＳ３−３は、割り込み要求が命令
の実行依頼か否かを判定する処理である。ステップＳ３
−３で、割り込み要求が命令の実行依頼でなければ、次
にステップＳ３−４が実行され、処理が終了する。ステ
ップＳ３−４は、通常の割り込み処理を実行する処理で
ある。

【００７２】また、ステップＳ３−３で、割り込み要求
が命令の実行依頼であると判定されると、次にステップ
Ｓ３−５が実行される。

【００７３】ステップＳ３−５は、割り込み要求と共に
トランザクション処理プロセッサ３３−１から供給され
た割り込みベクトルを受け取り、割り込みベクトルに含
まれる状態メモリアドレスを用いて汎用プロセッサの内
部に状態を複製し、更にこの割り込みベクトルから命令
アドレスを取り出す処理である。次にステップＳ３−６
が実行される。ステップＳ３−６は、上記命令アドレス
の命令、即ち実行依頼があった命令から実行を開始する
処理である。

【００７４】以上により汎用プロセッサ３２−１、３２
−２で浮動小数点演算とそれ以降の処理が実行される。

【００７５】以上のように本実施例によれば、トランザ
クション処理プロセッサ３２−１、３２−２で、浮動小
数点演算を実行する命令が発生した場合、汎用プロセッ
サ３１−１に割り込みをかけて、汎用プロセッサ３１−
１、３１−２で浮動小数点演算処理を実行する。ここで
浮動小数点演算は、トランザクション処理プロセッサか
ら汎用プロセッサにプロセス処理を引き渡す契機として
の一例であり、このような契機としては浮動小数点演算
以外にも、トランザクション処理では効率が悪いが汎用
プロセッサでは効率的に実行可能な命令であればよく、
本発明はそのような命令実行を契機とする形態一般を含
むものである。

【００７６】本発明においては、上記のような構成とす
ることで、トランザクション処理を主たる処理として実
行しながらも汎用処理に対応したシステムにおいて、ト
ランザクション処理を効率的に実行することが可能とな
る。なおＯＳ（オペレーティングシステム）は、逐次実
行比率が高いので、汎用プロセッサ３１−１又は３１−
２のいずれかで実行するようにする。但しこれは効率の
問題であって、必ずしも汎用プロセッサ３１−１又は３
１−２でＯＳを実行する必要はなく、トランザクション
処理プロセッサ３２−１又は３２−２でＯＳを実行する
ようにしてもよく、そのような構成を排除するものでは
ない。

【００７７】なお上記実施例の構成においては、汎用プ
ロセッサ３１−１及び３１−２とトランザクション処理
プロセッサ３２−１及び３２−２との間でメモリ３４を
共有することにより、プロセスの移行を効率よく行なう
ことができる。

【００７８】次に、命令列をプロセッサに割り当てるプ
ロセス割当方法について説明する。

【００７９】図９は、本発明の第１の実施例によるプロ
セス割当処理の動作説明図である。

【００８０】プロセスキュー７１に蓄えられるプロセス
（或いはスレッド）の割り当ては、ＯＳにより管理され
る。このＯＳのプロセス割り当ての機能は、ディスパッ
チャ７２によって実現される。

【００８１】プロセスキュー７１は、実行すべきプロセ
スを格納する。ディスパッチャ７２は、プロセスキュー
７１が示すプロセスと、汎用プロセッサ３１−１及び３
１−２と、トランザクション処理プロセッサ３２−１及
び３２−２とを監視し、プロセスを何れかのプロセッサ
に割り当てる。本システムは、トランザクション処理が
主たる処理である環境で稼動しているので、好ましく
は、全てのプロセスは最初に汎用プロセッサではなく、
トランザクション処理プロセッサに割り当てられる。

【００８２】或いは、各プロセスを最初に汎用プロセッ
サではなくトランザクション処理プロセッサに択一的に
割り当てるのではなく、例えばトランザクション処理は
トランザクション処理プロセッサに割り当てて、トラン
ザクション処理でないことが最初から判明している処理
は最初から汎用プロセッサに割り当てるようにしてもよ
い。

【００８３】システムコールトラップ７３は、汎用プロ
セッサ３１−１、３１−２、トランザクション処理プロ
セッサ３２−１、３２−２からシステムコール（ＯＳ割
り込み）がかかると、割り込み内容に応じてプロセスの
割当を制御する。

【００８４】図１０は本発明の第１の実施例によるプロ
セス割当制御部の処理フローチャートを示す。

【００８５】システムコールトラップ７３は、ステップ
Ｓ４−１〜Ｓ４−５を実行する。

【００８６】ステップＳ４−１は、汎用プロセッサ３１
−１、３１−２、トランザクション処理プロセッサ３２
−１、３２−２からの割り込みを検出する。ステップＳ
４−１でプロセッサからの割り込みが通知されると、ス
テップＳ４−２が実行される。

【００８７】ステップＳ４−２は、割り込みを通知して
きたプロセスの命令列を、それまでこのプロセスを実行
していたのと同一のプロセッサで、割り込みのかかった
命令から継続して処理可能か否かを判定する処理であ
る。ステップＳ４−２で、命令が継続して実行可能であ
ると判断されると、次にステップＳ４−３が実行され
る。ステップＳ４−３は、プロセスに元のプロセッサを
識別する情報を付与する処理である。

【００８８】ステップＳ４−３で元のプロセッサを識別
する情報が付与されると、ステップＳ４−４が実行され
る。ステップＳ４−４は、情報が付与されたプロセスを
プロセスキュー７１に格納する処理である。この場合の
ように、割り込み後に元のプロセッサでプロセスの実行
が継続されるのは、例えばＩ／Ｏ処理に関して割り込み
が発生した場合等である。但し、それまでこのプロセス
を実行していたプロセッサが、既に別のプロセスに使用
されている場合には、他のプロセッサに割り当てを行な
う。

【００８９】また、ステップＳ４−３で、プロセスが継
続して実行できないと判断された場合には、次にステッ
プＳ４−５が実行される。

【００９０】ステップＳ４−５は、プロセスを実行する
プロセッサを汎用プロセッサ或いはトランザクション処
理プロセッサに制限する情報を付与する処理を行なう。
次に、ステップＳ４−４が実行される。

【００９１】以上により、ディスパッチャ７２がプロセ
スを割り当てるとき、使用プロセッサに制限が課されて
いる場合には、指定されたプロセッサに当該プロセスを
割り当てる。例えば浮動小数点演算を含むプロセスが当
初はトランザクション処理プロセッサに割り当てられる
と、処理過程で割り込みが発生し、汎用プロセッサを指
定する情報と共にプロセスがプロセスキュー７１に格納
される。これを受けて、ディスパッチャ７２は、このプ
ロセスを汎用プロセッサ３１−１又は３１−２に割り当
てる。

【００９２】なお前述のように、トランザクション処理
プロセッサ３２−１或いは３２−２に全てのプロセスを
最初に割り当てることにより、効率的に処理全体を実行
することが出来る。これは本システムの処理の主流がト
ランザクション処理であるためである。或いは、各プロ
セスを最初に汎用プロセッサではなくトランザクション
処理プロセッサに択一的に割り当てるのではなく、例え
ばトランザクション処理はトランザクション処理プロセ
ッサに割り当てて、トランザクション処理でないことが
最初から判明している処理は最初から汎用プロセッサに
割り当てるようにしてもよい。

【００９３】またプロセスの割り付けは、プロセッサの
性能に応じて最適化することが望ましい。プロセッサの
性能評価には、プロセッサに内蔵の通常の性能測定機能
を用いればよい。

【００９４】本実施例において、命令セットは、汎用プ
ロセッサ３１−１、３１−２及びトランザクション処理
プロセッサ３２−１、３２−２で同一であってよい。

【００９５】なお上記実施例では、図４に示すように汎
用プロセッサ３１−１、３１−１及びトランザクション
処理プロセッサ３２−１、３２−２でシステムバス３７
を共用し、メインメモリ３４を共有するシステムについ
て説明したが、クラスタ方式のマルチプロセッサシステ
ムに本発明を適用することも可能である。

【００９６】図１１は本発明の第２の実施例によるシス
テム構成図を示す。

【００９７】本実施例の情報処理装置５１は、汎用プロ
セッサ部５２、トランザクション処理プロセッサ部５
３、入出力インタフェース５４から構成される。

【００９８】汎用プロセッサ部５２は、整数演算及び論
理演算並びに浮動小数点演算が実行可能とされていると
共に、分岐方向が確定する前に分岐命令を実行するため
に分岐予測をしたり、オペランド待ちのためのリザベー
ションを行ったり、オペランドの処理順序変更のために
リオーダ処理を実行すること等が可能となっている。ト
ランザクション処理プロセッサ部５３は、整数演算及び
論理演算以外の複雑な演算機能や制御機能は含んでいな
くてよく、複数のプロセッサ及び／又は複数のプログラ
ムカウンタを備えるなどして、トランザクション処理を
効率的に実行可能な構成とされている。入出力インタフ
ェース５４は、汎用プロセッサ部５２と外部とのインタ
フェースを提供する。

【００９９】汎用プロセッサ部５２は、２つの汎用プロ
セッサ５５−１、５５−２、メモリ５６、システムバス
５７、システムコントローラ５８、クラスタインタフェ
ース５９から構成される。汎用プロセッサ５５−１、５
５−２は、例えば、図１に示すような構成とされてい
る。

【０１００】メモリ５６はＲＡＭから構成され、汎用プ
ロセッサ５５−１及び５５−２とシステムバス５７を介
して接続される。汎用プロセッサ５５−１と汎用プロセ
ッサ５５−２とで、メモリ５６のメモリ空間が共有され
る。

【０１０１】システムコントローラ５８は、汎用プロセ
ッサ５５−１及び５５−２からの要求に応じて、システ
ムバス５７及びメモリ５６を制御する。クラスタインタ
フェース５９は、トランザクション処理プロセッサ部５
３とのインタフェースを提供する。

【０１０２】また、トランザクション処理プロセッサ５
３は、２つのトランザクション処理プロセッサ６０−
１、６０−２、メモリ６１、システムバス６２、システ
ムコントローラ６３、及びクラスタインタフェース６４
を含む。

【０１０３】トランザクション処理プロセッサ６０−１
及び６０−２は、図３に示すトランザクション処理プロ
セッサ１８−ｘと同様な構成でよい。

【０１０４】メモリ６１は、システムバス６２を介して
トランザクション処理プロセッサ６０−１及び６０−２
と接続される。トランザクション処理プロセッサ６０−
１及び６０−２は、メモリ６１のメモリ空間を共有す
る。

【０１０５】システムコントローラ６３は、トランザク
ション処理プロセッサ６０−１及び６０−２からの要求
に応じて、システムバス６２及びメモリ６１を制御す
る。クラスタインタフェース６４は、汎用プロセッサ部
５２のクラスタインタフェース５９と接続されており、
汎用プロセッサ部５２とのインタフェースを提供する。

【０１０６】本実施例では、汎用プロセッサ部５２及び
トランザクション処理プロセッサ部５３は、夫々にメモ
リ５６及びメモリ６１を備えており、独立したメモリ空
間を有する。汎用プロセッサ部５２とトランザクション
処理プロセッサ部５３との間では、クラスタインタフェ
ース５９及び６４を介して通信が行なわれる。トランザ
クション処理プロセッサ部５３で、例えば浮動小数点演
算が必要な命令が発行された場合には、この命令は、ク
ラスタインタフェース６４及び５９を介して汎用プロセ
ッサ部５２に供給され、汎用プロセッサ部５２により実
行される。

【０１０７】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。

【０１０８】

【発明の効果】本発明によれば、オールラウンドな高性
能を重視して設計されると共に、１つのプログラムの処
理を高速に実行することを重視して設計された汎用高性
能プロセッサと、小規模な処理を大量に並列実行するこ
とを重視して設計されるマルチスプレッド及び／或いは
マルチプロセストランザクション処理プロセッサとを設
け、トランザクション処理はトランザクション処理プロ
セッサに割り当てて、トランザクション処理プロセッサ
が効率的に実行できない処理は汎用高性能プロセッサに
割り当てることで、多様な命令を効率よく処理できる情
報処理装置を提供することが出来る。

【図面の簡単な説明】

【図１】高性能汎用プロセッサの一例のブロック構成図
である。

【図２】マルチスプレッドトランザクション処理システ
ムのブロック構成図である。

【図３】トランザクション処理プロセッサの一例のブロ
ック構成図である。

【図４】本発明の一実施例のシステム構成図である。

【図５】本発明の一実施例のトランザクション処理プロ
セッサのブロック構成図である。

【図６】本発明の一実施例のトランザクション処理プロ
セッサの処理フローチャートである。

【図７】本発明の一実施例のトランザクション処理プロ
セッサの割り込み処理の処理フローチャートである。

【図８】本発明の一実施例の汎用プロセッサの処理フロ
ーチャートである。

【図９】本発明の一実施例の命令割り当て処理の動作説
明図である。

【図１０】本発明の一実施例の命令割当制御部の処理フ
ローチャートである。

【図１１】本発明の他の実施例のシステム構成図であ
る。

【符号の説明】

３１ 情報処理システム ３２−１、３２−２ 汎用プロセッサ ３３−１、３３−２ トランザクション処理プロセッサ ３４ メインメモリ ３５ 入出力インタフェース ３６ システムコントローラ ３７ システムバス ４１ トランザクション処理演算部 ４２ ２次キャッシュメモリ ４３−１〜４３−ｍ プロセッサコア ４４ ２次キャッシュタグ ４５ インタフェース

Claims (7)

【特許請求の範囲】
1. 【請求項１】種々の処理のうちで特定の処理をそれ以外
   の処理よりも頻繁に実行する情報処理装置であって、 該種々の処理に対応する命令セットを実行可能な第１の
   プロセッサと、 該命令セットの一部或いは全てを実行可能であり該特定
   の処理に対応する該命令セットの一部を該第１のプロセ
   ッサより効率的に実行可能な第２のプロセッサを含み、
   該特定の処理を該第２のプロセッサが実行し該特定の処
   理以外の処理を該第１のプロセッサが実行することを特
   徴とする情報処理装置。
2. 【請求項２】全ての処理は最初に該第２のプロセッサに
   割り当てられ、該特定の処理に対応する該命令セットの
   一部以外の命令を実行必要な場合に、割り込みにより該
   第２のプロセッサから第１のプロセッサに処理を移すこ
   とを特徴とする請求項１記載の情報処理装置。
3. 【請求項３】全ての処理は最初に該第２のプロセッサに
   割り当てられ、該第２のプロセッサで実行不可能或いは
   効率的な実行が出来ない命令が出現した場合に、割り込
   みにより該第２のプロセッサから第１のプロセッサに処
   理を移すことを特徴とする請求項１記載の情報処理装
   置。
4. 【請求項４】該実行不可能或いは効率的な実行が出来な
   い命令は、浮動小数点演算命令であることを特徴とする
   請求項３記載の情報処理装置。
5. 【請求項５】該第２のプロセッサは、マルチスレッド方
   式及びマルチプロセッサ方式のうちの少なくとも１つの
   方式により処理を並列に実行することで、該特定の処理
   に対応する該命令セットの一部を該第１のプロセッサよ
   り効率的に実行可能であることを特徴とする請求項１記
   載の情報処理装置。
6. 【請求項６】該第１のプロセッサは汎用プロセッサであ
   り、該第２のプロセッサは該特定の処理であるトランザ
   クション処理を効率的に実行可能なように構成されたト
   ランザクション処理プロセッサであることを特徴とする
   請求項１記載の情報処理装置。
7. 【請求項７】該第１のプロセッサ及び該第２のプロセッ
   サがメモリ空間を共有することを特徴とする請求項１記
   載の情報処理装置。