JP2001243064A - プロセッサ装置 - Google Patents

Abstract

(57)【要約】 【解決手段】 起動設定進行部１はプロセッサ装置の起
動設定動作を進行させ、初期設定値記憶部６は初期の起
動設定値を格納し、変更設定値記憶部１２は、変更後の
起動設定値を格納し、変更設定値保持部７は変更後の起
動設定値を一時保持し、サブ制御部１０は上記変更設定
値保持部７から上記変更後の起動設定値を読み出して上
記変更設定値保持部７に一時保持させ、上記起動設定進
行部１の指示するシーケンスに従って上記変更後の起動
設定値に基づいて起動設定を行う。 【効果】 ＣＰＵ２の起動設定値を自由に何回でも変更
することができるようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＰＳ系ＣＰＵ
のリセット時における起動設定値のロード機構に関す
る。

【０００２】

【従来の技術】ＭＩＰＳ系のＣＰＵ（米国ＭＩＰＳ社製
の中央処理装置）は、セットアップ時にデータ転送速
度、クロック分周比、キャッシュ設定等の起動設定値を
シリアルデータとして受け入れる必要がある。この起動
設定値を生成するために起動設定専用回路が外付されて
いる。ＣＰＵは、転送開始信号を受け入れたとき起動設
定用のクロックを出力する。起動設定専用回路は、この
クロックに同期して規定ビット数のシリアルデータに変
換した起動設定値をＣＰＵへ転送する。ＣＰＵは、この
受け入れた起動設定値に基づいて起動設定を行う。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には、次のような解決すべき課題があっ
た。上記起動設定専用回路は、起動設定値が予め固定さ
れているために起動設定値の一部を変更することが容易
ではなかった。

【０００４】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉予め定められたシーケンスに従って中央処理
装置（ＣＰＵ）の起動設定動作を進行させる起動設定進
行部と、変更後の起動設定値を格納する変更設定値記憶
部と、上記変更後の起動設定値を一時保持する変更設定
値保持部と、上記起動設定進行部の進行に従って上記Ｃ
ＰＵの起動設定動作を制御するサブ制御部を備え、上記
サブ制御部は、上記変更設定値記憶部から上記変更後の
起動設定値を読み出して上記変更設定値保持部に一時保
持させ、上記起動設定進行部の指示するシーケンスに従
って上記変更後の起動設定値に基づいて起動設定を行う
ことを特徴とするプロセッサ装置。

【０００５】〈構成２〉構成１に記載のプロセッサ装置
において、更に、初期の起動設定値（デフォルト設定
値）を格納する初期設定値記憶部と、上記変更設定値保
持部が保持する上記変更後の起動設定値と、上記初期設
定値記憶部が格納する初期の起動設定値（デフォルト設
定値）のどちらか一方を選択する設定値切替部と、上記
変更設定値保持部の出力を監視して、上記設定値切替部
によるどちらか一方の選択を決定する監視部とを備え、
上記サブ制御部は、上記設定値切替部によって選択され
た起動設定値に基づいて起動設定を行うことを特徴とす
るプロセッサ装置。

【０００６】〈構成３〉構成１又は構成２に記載された
プロセッサ装置において、上記変更設定値保持部は、共
通バスを介して外部装置から変更後の設定値を受け入れ
て一時保持し、上記サブ制御部は上記変更設定値保持部
が保持する変更後の設定値を読み出して上記変更設定値
記憶部に格納することを特徴とするプロセッサ装置。

【０００７】〈構成４〉構成１に記載されたプロセッサ
装置において、上記プロセッサ内の共通バスを管理して
上記サブ制御部に対してバス使用権の譲渡を決定するバ
ス調停部を備え、上記変更値設定記憶部は、着脱可能な
読み出し専用メモリ（ＲＯＭ）によって構成されること
を特徴とするプロセッサ装置。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。

【０００９】〈具体例１の構成〉図１は、具体例１の構
成のブロック図である。図１より、具体例１のプロセッ
サ装置は、起動設定進行部１と、ＣＰＵ２と、シフトレ
ジスタ３と、設定値切替部４と、監視部５と、初期設定
値記憶部６と、変更設定値保持部７と、セレクタ８と、
ゲート９と、サブ制御部１０と、シフトレジスタ１１
と、変更設定値記憶部１２と、アドレスデコーダ１３
と、共通バス１４を備える。

【００１０】起動設定進行部１は、リセット信号Ａがア
サートからネゲートに変化するか、又は後に説明する変
更設定値保持部７のアップデート選択信号がアサートさ
れたとき予め定められた順番に従ってプロセッサ装置の
起動設定動作を進行する部分である。又、この起動設定
進行部１は、転送開始信号ＢをＣＰＵ２へ、シフトイネ
ーブル信号Ｅをシフトレジスタ３へ、アクセスリクエス
ト信号Ｐとリードライト信号Ｏをサブ制御部１０へ、そ
れぞれ送出する部分でもある。

【００１１】ＣＰＵ２は、本発明によってセットアップ
時にデータ転送速度、クロック分周比、キャッシュ設定
等の起動設定値をシリアルデータとして受け入れるＭＩ
ＰＳ系のＣＰＵである。モードデータクロックＣをシフ
トレジスタ３へ送出し、シフトレジスタ３からモードデ
ータＤを受け入れる。

【００１２】シフトレジスタ３は、パラレルデータを受
け入れてシリアルデータに変換する部分である。ＣＰＵ
２のセットアップする全ビット数の幅を持っている。但
し本具体例では一例として８ビットに限定して説明す
る。アクセス完了信号Ｈのアサートにより、モードデー
タＦを受け入れる。このデータは、シフトイネーブル信
号ＥがアサートされているときモードデータクロックＣ
に同期してシフトされる。

【００１３】設定値切替部４は、セレクト信号Ｇの値に
よって出力信号Ｆの値をデフォルトデータＩとＲＡＭデ
ータＪに切り替える部分である。即ち、セレクト信号Ｇ
がアサートされているいる期間は、モードデータＦの値
をＲＡＭデータＪの値と一致させ、セレクト信号Ｇがネ
ゲートされている期間は、モードデータＦの値をデフォ
ルトデータＩの値と一致させる。ここでデフォルトデー
タとは、メーカがＣＰＵの出荷時に標準としてセッティ
ングした初期設定値を言う。

【００１４】監視部５は、ＲＡＭデータＪの値が正しい
かどうかを判断する部分である。この判断のためにＲＡ
ＭデータＪの先頭部に、１バイトの判定用チェックサム
領域が付加されている。判定用チェックサム領域のビッ
トは設定値切替部４へは転送されずに監視部５に転送さ
れる。監視部５はＲＡＭデータのデータ領域と判定用チ
ェックサム領域を比較して双方が一致する時セレクト信
号Ｇをアサートする。更に、ＲＡＭデータのデータ領域
が全て０又は１の時は、変更設定値記憶部１２が接続さ
れていないか、変更設定値記憶部１２が初期化されてい
ないか、又は変更設定値記憶部１２が異常であると判定
して、仮にデータ領域と判定用チェックサム領域が一致
していてもセレクト信号Ｇをネゲートのままに維持す
る。

【００１５】初期設定値記憶部６は、最も安定にＣＰＵ
を起動できるデフォルトデータＩ（初期設定値）が格納
されている部分であり、このデフォルトデータＩ（初期
設定値）を設定値切替部４へ送出する部分である。通常
読み出し専用メモリ（ＲＯＭ）が用いられる。

【００１６】変更設定値保持部７は、一例として８ビッ
ト幅を持ち、変更設定値全ビット数と判定用チェックサ
ム領域の全てを収める容量を持つデータ保持部分（ＲＡ
Ｍ）であり通常レジスタで構成される。又、ストローブ
信号Ｋのアサートを検出したときにアドレス信号Ｌの指
定する領域にデータＭの値をセットする部分でもある。
更に、読み出しデータＮとしてアドレス信号Ｌで指定し
た領域の値、即ち変更設定値を常時出力する。またＲＡ
ＭデータＪとしての全領域をパラレルデータとして出力
する部分でもある。尚、ここで変更設定値とは、ＣＰＵ
が設定された後にユーザーによって変更された起動設定
値である。

【００１７】セレクタ８は、ＲＡＭアクセス選択信号Ａ
Ｅによって、出力信号であるストローブ信号Ｋ、アドレ
ス信号Ｌ、データＭを切り替える部分である。即ち、Ｒ
ＡＭアクセス選択信号ＡＥがアサートされている期間は
ストローブ信号Ｋの値をライトイネーブル信号Ｙに、ア
ドレス信号Ｌの値をアドレス信号Ｚに、データＭの値を
入力データＡＡと一致させる。ＲＡＭアクセス選択信号
ＡＥがネゲートされている期間はストローブ信号Ｋの値
をパラレルデータラッチ信号Ｖに、アドレス信号Ｌの値
をストローブアドレスＷに、データＭの値を受信データ
Ｘと一致させる部分でもある。

【００１８】ゲート９は、リードイネーブル信号ＡＦの
値によって出力データＡＧの値を共通バスＡＨへ出力す
る部分である。即ち、リードイネーブル信号ＡＦがアサ
ートされた時出力データＡＧの値を読み出しデータＮと
一致させ、リードイネーブル信号ＡＦがネゲートされた
時出力データＡＧへの読み出しデータＮ出力を遮断して
共通バスＡＨへの影響を無くする。

【００１９】サブ制御部１０は、アクセスリクエスト信
号Ｐのアサートによって動作を開始するシーケンサであ
る。アクセスリクエスト信号Ｐのアサート時にリードラ
イト信号Ｏの値によって変更設定値記憶部１２に対する
リードコマンド及びライトコマンドの選択を行う部分で
もある。

【００２０】シフトレジスタ１１は、シリアルデータを
受け入れてパラレルデータを出力する部分である。一例
として８ビットの幅をもつシフトレジスタによって構成
される。受信イネーブル信号Ｕがアサートされている
時、転送クロックＳに同期して入力データＴを受け入れ
ると同時に内部データをシフトさせる部分である。

【００２１】変更設定値記憶部１２は、変更された起動
設定値を記憶する部分であり、通常シリアル入出力型の
電気的に消去可能なＲＯＭ（ＥＥＰＲＯＭ）で構成され
る。リードアクセスの場合は、イネーブル信号Ｒがアサ
ートされている時、転送クロックＳに同期して出力デー
タＱによってコマンドとアドレスが指定されると、対応
する入力データＴを出力する部分である。更に、ライト
アクセスの場合は、イネーブル信号Ｒがアサートされて
いる時、出力データＱによってコマンドとアドレスとデ
ータが入力されて書き込まれる部分でもある。

【００２２】アドレスデコーダ１３は、アドレス信号Ｚ
と、アドレスストローブ信号ＡＢと、リードライト信号
ＡＣの組み合わせによって出力を切り替えるデコーダで
ある。共通バス１４は、周辺装置を接続する共通の信号
路である。

【００２３】〈具体例１の動作〉最初に動作の概要を以
下の３通りに分けて図１を用いて説明する。 １．初期設定値（デフォルトデータ）による動作 ２．変更設定値記憶部１２に格納されている変更後の起
動設定値による動作 ３．変更設定値記憶部１２に格納されている変更後の起
動設定値を再度変更する動作 上記３点について順に説明する。

【００２４】１．初期設定値（デフォルトデータ）によ
る動作 監視部５がＲＡＭデータＪの先頭に付加されているチェ
ックサム領域とＲＡＭデータＪのデータ領域を比較して
双方が一致しない場合、又は、データ領域のビットが全
て０又は１の場合、変更設定値記憶部１２が接続されて
いないか、変更設定値記憶部１２が初期化されていない
か、又は変更設定値記憶部１２が異常であると判断して
セレクト信号Ｇをネゲートに維持する。

【００２５】この状態の時、初期設定値記憶部６に格納
されている初期の起動設定値（デフォルトデータ）が、
設定値切替部４とシフトレジスタ３を通ってＣＰＵ２に
送出される。ＣＰＵ２は、初期設定値（デフォルトデー
タ）に基づいて起動設定を行う。以上の動作は従来技術
による起動設定と等価である。

【００２６】２．変更設定値記憶部１２に格納されてい
る変更後の起動設定値による動作 変更設定値記憶部１２に格納されている変更後の起動設
定値に基づいて起動設定される場合である。起動設定進
行部１の手順に従ってサブ制御部１０が動作して変更設
定値記憶部１２に格納されている変更後の起動設定値は
シリアルデータとしてシフトレジスタ１１に送られる。

【００２７】このシリアルデータはシフトレジスタ１１
でパラレルデータに変換されてセレクタ８を介して変更
設定値保持部７へ送られる。このパラレルデータは変更
設定値保持部７に一旦保持されたあとＲＡＭデータＪ
（一例として８ビットのパラレルデータ）となって設定
値切替部４に向けて送出される。このＲＡＭデータＪの
先頭には、チェックサム領域が付加されている。

【００２８】監視部５がＲＡＭデータＪのチェックサム
領域とＲＡＭデータＪのデータ領域を比較して双方が一
致していることを確認した時セレクト信号Ｇをアサート
する。セレクト信号Ｇがアサートされると設定値切替部
４はＲＡＭデータＪを受け入れてシフトレジスタ３へ送
る。シフトレジスタ３はこのＲＡＭデータＪをシリアル
データに変換してＣＰＵ２へ送る。ＣＰＵ２は、この変
更後の起動設定値に基づいて起動設定を行う。

【００２９】３．変更設定値記憶部１２に格納されてい
る変更後の起動設定値を再度変更する動作 共通バスＡＨ１４上に変更設定値保持部７へのライトア
クセスが発生する。アドレスデコーダ１３がＲＡＭアク
セス選択信号ＡＥをセレクタ８へ送出する。セレクタ８
は、このＲＡＭアクセス選択信号ＡＥを受け入れたとき
アドレスデコーダからライトイネーブル信号を受け入
れ、共通バスＡＨ１４からアドレス信号Ｚと入力データ
ＡＡを受け入れて変更設定値保持部７へ転送する。

【００３０】変更設定値保持部７は、これらのデータを
一旦内部に保持した後、ＲＡＭデータＪに変換して設定
値切替部４とサブ制御部１０へ転送する。サブ制御部１
０は、このＲＡＭデータＪを受け入れた時シリアルデー
タに変換して変更設定値記憶部１２へ転送する。変更設
定値記憶部１２はこのデータを格納して変更後の起動設
定値の再度の変更動作を終了する。以上で具体例１の動
作の概要説明を終了し、次にタイミングチャートを用い
て上記動作の概要２と３について詳細に説明する。１に
ついては従来の技術と等価なので概要２の中でその一例
として説明を割愛する。

【００３１】図２は、具体例１の動作説明図（その１）
である。図３は、具体例１の動作説明図（その２）であ
る。図２の上から、（ａ）リセット信号Ａ、（ｂ）アク
セスリクエスト信号Ｐ、（ｃ）アクセス完了信号Ｈ、
（ｄ）転送クロックＳ、（ｅ）リードライト信号ＡＣ、
（ｆ）出力データＱ、（ｇ）イネーブル信号Ｒ、（ｈ）
入力データＴ、（ｉ）受信イネーブル信号Ｕ、それぞれ
の信号波形を表している。

【００３２】図３の上から、（ａ）受信データＸ、
（ｂ）パラレルデータラッチ信号Ｖ、（ｃ）ストローブ
アドレスＷ、（ｄ）ＲＡＭデータＪ、（ｅ）セレクト信
号Ｇ、（ｆ）シフトレジスタ３の内部、（ｇ）転送開始
信号Ｂ、（ｈ）モードデータクロックＣ、（ｉ）モード
データＤ、それぞれの信号波形を表している。上記、図
２、図３の横軸は時刻ｔを表している。

【００３３】上記、２．変更設定値記憶部１２に格納さ
れている変更後の起動設定値による動作の詳細について
図１、図２、図３を用いて説明する。共通バス１４（図
１）から起動設定進行部１（図１）に転送されるリセッ
ト信号Ａがアサートからネゲートに変化すると（図２
（ａ））、起動設定進行部１（図１）はリードライト信
号ＡＣをリード極性とするアクセスリクエスト信号Ｐを
アサートする（図２（ｂ））。以下、図１を参照しなが
ら図２、図３の時刻順に従って説明する。

【００３４】時刻ｔ１ サブ制御部１０（図１）は、アクセスリクエスト信号Ｐ
のアサートを検出し、変更設定値記憶部１２（図１）に
対してイネーブル信号Ｒをアサートし（図２（ｇ））、
転送クロック（図２（ｄ））を送出する。この転送クロ
ックに同期させて出力データＱとして変更設定値記憶部
１２（図１）のアドレス０から順にリードコマンド信号
を送出する（図２（ｆ））。

【００３５】時刻ｔ２ サブ制御部１０（図１）は、受信イネーブル信号Ｕをア
サートする（図２（ｉ））。変更設定値記憶部１２（図
１）は、指定されたアドレスのデータを入力データＴと
してサブ制御部１０（図１）へ送出する。

【００３６】時刻ｔ３ シフトレジスタ１１は、受信イネーブル信号Ｕがアサー
トされているので（図２（ｉ））、転送クロックＳの立
ち上がり部分で入力データＴ上のデータ（０）を取り込
む（図２（ｈ））。

【００３７】時刻ｔ４ シフトレジスタ１１（図１）は、取り込んだデータをシ
フトすると同時に入力データＴ上のデータ（１）を取り
込む（図２（ｈ））。従って受信データ上にデータ
（０）を送出する（図３（ａ））。

【００３８】時刻ｔ５ サブ制御部１０（図１）パラレルデータラッチ信号Ｖを
アサートする（図３（ｂ））。同時にシフトレジスタ１
１（図１）は、データ（７）をラッチし（図２
（ｈ））、シフトレジスタ１１（図１）内部の８ビット
全てに有効データが揃う。この時点ではまだＣＰＵ２は
起動してないので、共通バス１４上にアクセスが発生す
ることはない。この状態でＲＡＭアクセス選択信号ＡＥ
（図１）がネゲート状態なので、セレクタ８（図１）
は、パラレルデータラッチ信号Ｖ（図１）をストローブ
信号Ｋ（図１）へ、ストローブアドレスＷ（図１）をア
ドレス信号Ｌ（図１）へ、受信データＸ（図１）をデー
タＭ（図１）へ、それぞれ転送する。

【００３９】時刻ｔ６ 変更設定値保持部７は、ストローブ信号Ｋ（図１）とな
ったパラレルデータラッチ信号Ｖ（図１）と、アドレス
信号Ｌ（図１）となったストローブアドレスＷ（図１）
と、データＭ（図１）となった受信データＸ（図１）を
受け入れる。同時にストローブアドレスＷ（図１）の指
定するアドレス（この１個のアドレスの格納容量は８ビ
ット）に受信データＸ（図１）を８ビット単位で格納す
る。この時刻ｔ６以降、シフトレジスタ１１（図１）に
データが８ビット揃う毎にパラレルデータラッチ信号Ｖ
がアサートされて、同様の動作を繰り返す。

【００４０】時刻ｔ７ サブ制御部１０（図１）は、最後のビットを受け入れた
ときイネーブル信号Ｒをネゲートして（図２（ｇ））変
更設定値記憶部１２（図１）に対してデータ供給停止を
伝える。このイネーブル信号Ｒは、転送クロックＳでラ
ッチされるため変更設定値記憶部１２（図１）からは最
後のビット（ｎ）が送出される（図２（ｈ））。

【００４１】時刻ｔ８ 最後のビット（ｎ）は、シフトレジスタ１１（図１）に
取り込まれ、シフトレジスタ１１（図１）の内部にビッ
ト（ｎ−７）から（ｎ）の最後のバイトが揃う。同時に
サブ制御部１０（図１）によってパラレルデータラッチ
信号Ｖがアサートされる（図３（ｂ））。この時刻ｔ８
でシフトレジスタ１１（図１）は、最後のシフトを完了
しているので以後においてシフト操作が発生しないよう
に受信イネーブル信号Ｕがネゲートされる（図２
（ｉ））。

【００４２】時刻ｔ９ 変更設定値保持部７（図１）は、アドレス信号Ｌの指定
するアドレスへ受信データＸを格納する。このアドレス
への受信データＸの格納が完了すると変更設定値保持部
７（図１）は、ＲＡＭデータＪへビット（０）からビッ
ト（ｎ）の値を出力する（図３（ｄ））。サブ制御部１
０（図１）は、最後のバイトが変更設定値保持部７（図
１）に格納された後アクセス完了信号Ｈをアサートして
起動設定進行部１（図１）へ変更設定値記憶部１２（図
１）とのアクセスが完了したことを通知する（図２
（ｃ））。

【００４３】監視部５（図１）は、常時ＲＡＭデータＪ
を監視しているが、時刻ｔ９でＲＡＭデータＪ上のデー
タ領域とチェックサム領域を検査し、正常ならばセレク
ト信号Ｇをアサートする（図３（ｅ））。この時セレク
タ８は、ＲＡＭデータＪのデータ領域をモードデータＦ
としてシフトレジスタ３へ転送する。一方監視部５（図
１）が、時刻ｔ９でＲＡＭデータＪ上のデータ領域とチ
ェックサム領域を検査して、不正と判断したときは、セ
レクト信号Ｇはネゲートされ初期設定値記憶部６（図
１）からデフォルトデータＩがモードデータＤとしてシ
フトレジスタ３（図１）へ転送される。この動作が上記
１の初期設定値による動作である。

【００４４】時刻ｔ１０ 起動設定進行部１は、アクセス完了信号Ｈのアサートを
検出し、アクセスリクエスト信号Ｐをネゲートし（図２
（ｂ））、転送開始信号Ｂをアサートし（図３
（ｇ））、ＣＰＵ２へモードデータの転送開始を通知す
る。同時にシフトレジスタ３は、モードデータＤをＣＰ
Ｕ２へ転送する（図３（ｉ））。

【００４５】時刻ｔ１１ ＣＰＵ２（図１）はモードデータクロックＣに同期させ
てモードデータＤを取り込む。ＣＰＵ２（図１）のセッ
トアップが完了するまで行われる。以上で、上記、２．
変更設定値記憶部１２に格納されている変更後の起動設
定値による動作の詳細についての説明を終了する。

【００４６】次に図を用いて、上記３．変更設定値記憶
部１２に格納されている変更後の起動設定値を再度変更
する動作の詳細について説明する。図４は、具体例１の
動作説明図（その３）である。図４の上から（ａ）アド
レス信号Ｚ、（ｂ）アドレスストローブ信号ＡＢ、
（ｃ）リードライト信号ＡＣ、（ｄ）ＥＥＰＲＯＭアッ
プデート信号ＡＤ、（ｅ）アクセスリクエスト信号Ｐ、
（ｆ）リードライト信号Ｏ、（ｇ）アクセス完了信号
Ｈ、（ｈ）転送クロックＳ、（ｉ）イネーブル信号Ｒ、
（ｊ）出力データＱ、（ｋ）入力データＴを、それぞれ
表している。

【００４７】図１を参照しながら図４の時刻順に従って
上記３の動作の詳細について説明する。 時刻ｔ１２ 共通バス１４（図１）上に変更設定値保持部７（図１）
に対するライトアクセスが発生する（図４（ａ））。ア
ドレスデコーダ１３（図１）へアドレス信号Ｚから変更
設定値保持部７（図１）への物理アドレスが入力され
る。同時にアドレスストローブ信号ＡＢがアサートされ
（図４（ｂ））、リードライト信号ＡＣがライト極性で
入力される（図４（ｃ））。アドレスストローブ信号Ａ
Ｂとリードライト信号ＡＣを受け入れたアドレスデコー
ダ１３は、ＥＥＰＲＯＭアップデート信号ＡＤをアサー
トする（図４（ｄ））。

【００４８】時刻ｔ１３ 起動設定進行部１（図１）は、ＥＥＰＲＯＭアップデー
ト信号ＡＤのアサートを検出すると、リードライト信号
Ｏをライト極性にして（図４（ｆ））アクセスリクエス
ト信号Ｐをアサートする（図４（ｅ））。

【００４９】時刻ｔ１４ サブ制御部１０（図１）は、アクセスリクエスト信号Ｐ
のアサートを検出すると、転送クロックＳを出力する
（図４（ｈ））。同時にイネーブル信号Ｒをアサート
（図４（ｉ））して出力データＱから書き込み禁止解除
コマンドとアドレス０からのライトコマンドを変更設定
値記憶部１２（図１）へ送出する。コマンドとアドレス
は、時刻ｔ１４から時刻ｔ１５の間に転送される。

【００５０】時刻ｔ１５ サブ制御部１０（図１）は、ＲＡＭデータＪの値（ビッ
ト（０〜ｎ））を取り込み、出力データＱとしてビット
（０）を変更設定値記憶部（図１）へ送出する。 時刻ｔ１６ 変更設定値記憶部１２（図１）は、最初のビット（０）
を受け入れると同時にサブ制御部１０は、次のビット
（１）を送出する。

【００５１】時刻ｔ１７ 以降転送クロックＳに同期してＲＡＭデータＪの値（ビ
ット（０〜ｎ））を送出し続ける。最後のビット（ｎ）
を変更設定値記憶部１２（図１）が受け入れると同時に
サブ制御部１０は、イネーブル信号Ｒをネゲートする
（図４（ｉ））。 時刻ｔ１８ サブ制御部１０（図１）は、入力データＴによって書き
込み成功のステートを確認し（図４（ｋ））たとき、書
き込み禁止コマンドを生成して出力データとして出力す
る。

【００５２】時刻ｔ１９ 変更設定値記憶部１２（図１）は、書き込み禁止コマン
ドを受け入れて内容アップデートが完了する。以上で上
記３．変更設定値記憶部１２（図１）に格納されている
変更後の起動設定値を再度変更する動作の詳細について
説明を終了する。尚、以上の説明では、変更設定値記憶
部１２（図１）としてシリアル入出力型の電気的に消去
可能なＲＯＭ（ＥＥＰＲＯＭ）を適用した例に限定して
説明したが、本発明は、この例に限定されるものではな
い。即ち、変更設定値記憶部１２（図１）としてパラレ
ル入出力型の電気的に消去可能なＲＯＭ（ＥＥＰＲＯ
Ｍ）を適用することも可能である。この場合は、シフト
レジスタ１１（図１）は不要になる。

【００５３】〈具体例１の効果〉以上説明したように変
更設定値記憶部１２と変更設定値保持部７を配置するこ
とによって以下の効果を得る。 １．ＣＰＵ２の起動設定値を自由に何回でも変更するこ
とができるようになる。 ２．その変更は、ソフトウェアの変更によって実行され
るので、容易かつローコストで実現可能になる。 ３．又、初期設定値記憶部６と監視部５を配置したの
で、任意にエラーを発生させて上記変更設定値記憶部１
２と変更設定値保持部７を非稼働状態にして、初期設定
値記憶部６に格納されている初期設定値（デフォルトデ
ータ）によって起動することも可能になる。 ４．更に、変更設定値保持部７とセレクタ８とアドレス
デコーダ１３を配置することによって変更設定値記憶部
１２の内容をプログラムによって変更することが可能に
なり、製品出荷後のフィールドでの起動設定値の変更が
容易になる。

【００５４】〈具体例２の構成〉図５は、具体例２の構
成のブロック図である。図５より、具体例２のプロセッ
サ装置は、起動設定進行部１と、ＣＰＵ２と、シフトレ
ジスタ３と、変更設定値保持部７と、共通バス１４と、
と、バス調停部２１と、アドレスデコーダ２２と、起動
設定値記憶部２３とサブ制御部２４を備える。

【００５５】バス調停部２１は、サブ制御部２４の制御
に基づいて、共通バス１４でバスマスタとなる全ての構
成部に対してバス権の管理を行う部分である。バス要求
信号ＡＩ又はバス要求信号ＡＬのアサートによって、予
め定められている優先度に基づいて特定の構成部にバス
権を譲渡する。このバス権を譲渡する構成部に対してバ
ス譲渡信号ＡＪ又はバス譲渡信号ＡＫをアサートする。

【００５６】アドレスデコーダ２２は、サブ制御部２４
の制御に基づいて、チップセレクト信号ＡＳを送出して
起動設定値記憶部２３を選択する部分である。起動設定
値記憶部２３は、初期設定値（デフォルトデータ）が格
納されているＲＯＭ・０、変更設定値１が格納されてい
るＲＯＭ・１、変更設定値２が格納されているＲＯＭ・
２…変更設定値ｎが格納されているＲＯＭ・ｎと、それ
ぞれ個別に異なる起動設定値が格納されているＲＯＭで
ある。仕様に応じて着脱変更が可能な個別のＲＯＭであ
る。

【００５７】サブ制御部２４は、起動設定進行部１のシ
ーケンスに従って上記構成部分を制御してＣＰＵ２の起
動設定を行う部分である。他の構成部分は具体例１と同
様なので説明を割愛する。

【００５８】〈具体例２の動作〉最初に動作の概要につ
いて図１を用いて説明する。リセット信号Ａがアサート
からネゲートに変化すると起動設定進行部１の手順に従
ってサブ制御部２４が動作を開始する。サブ制御部２４
はバス要求信号ＡＩをバス調停部に送出して共通バス１
４のバス権を獲得する。

【００５９】次にサブ制御部２４は、起動設定値記憶部
２３に格納されている起動設定値を読み出す。読み出さ
れた起動設定値は、変更設定値保持部７へ転送されて保
持される。その後、この起動設定値は、シフトレジスタ
３を介してＣＰＵ２へ転送されたあと一連の動作を終了
する。

【００６０】以上の動作で留意すべき点は以下の通りで
ある。既に説明したように、起動設定値記憶部２３は、
個別に異なる起動設定値が格納されているＲＯＭであ
り、仕様に応じて着脱変更が可能である。従って、製品
出荷時に装着されていた初期設定値（デフォルトデー
タ）を製品出荷後にフィールドで変更するには、初期設
定値（デフォルトデータ）が格納されているＲＯＭを仕
様に合わせた他のＲＯＭで置き換えるだけの操作で実現
可能になる、ということである。以上で動作の概要説明
を終了して以下に図を用いて具体例２の動作について詳
細に説明する。

【００６１】図６は、具体例２の動作説明図（その１）
である。図７は、具体例２の動作説明図（その２）であ
る。図６の上から（ａ）リセット信号Ａと、（ｂ）アク
セスリクエスト信号Ｐと、（ｃ）アクセス完了信号Ｈ
と、（ｄ）バス要求信号ＡＩと、（ｅ）バス譲渡信号Ａ
Ｊと、（ｆ）ＲＡＭアドレス信号Ｌと、（ｇ）ＲＯＭア
ドレス信号ＡＭ／ＡＲ＋ＡＴと、（ｈ）チップセレクト
信号ＡＳを表している。

【００６２】図７の上から（ａ）ＲＯＭデータＡＵ／Ａ
Ａと、（ｂ）データレディ信号ＡＷ／ＡＶと、（ｃ）ス
トローブ信号Ｋと、（ｄ）シフトイネーブル信号Ｅと、
（ｅ）モードデータ（３内部）と、（ｆ）転送開始信号
Ｂと、（ｇ）モードデータクロックＣ、（ｈ）モードデ
ータＤを表している。横軸には時刻を表している。

【００６３】図５を参照しながら図６、図７の時刻順に
従って説明する。 時刻ｔ１ リセット信号Ａがアサートからネゲートに変化すると
（図６（ａ））起動設定進行部１（図５）は、アクセス
リクエスト信号Ｐをアサートする（図６（ｂ））。サブ
制御部２４（図５）は、アクセスリクエスト信号Ｐのア
サートを検出してバス要求信号ＡＩをバス調停部１５
（図５）へ送出する（図６（ｄ））。

【００６４】時刻ｔ２ バス調停部１５（図５）はバス要求信号ＡＩを受け入れ
たとき共通バス１４（図５）上にアクセスがないことを
確認した後バス譲渡信号ＡＪをアサートする（図６
（ｅ））。この結果バス権がサブ制御部２４（図５）へ
移る。

【００６５】時刻ｔ３ サブ制御部２４（図５）は、ＲＡＭアドレス信号Ｌ上に
アドレス０を出力する（図６（ｆ））。同時にＲＯＭア
ドレス信号ＡＭ上に起動設定値記憶部２３（図５）で、
設定値情報が格納されている領域のアドレスを出力する
（図６（ｇ））。更に、アドレスストローブ信号ＡＮを
アサートし、リードライト信号ＡＯをリード属性で出力
する。

【００６６】サブ制御部２４（図５）から出力されるＲ
ＯＭアドレス信号ＡＭとアドレスストローブ信号ＡＮと
リードライト信号ＡＯは、共通バス１４（図５）を経由
する。ＲＯＭアドレス信号ＡＭの上位ビットは上位アド
レス信号ＡＲとしてアドレスデコーダ２２（図５）に入
力され、ＲＯＭアドレス信号ＡＭの下位ビットは下位ア
ドレス信号ＡＴとして起動設定値記憶部２３（図５）に
入力される。アドレスストローブ信号ＡＮは、アドレス
ストローブ信号ＡＰとしてアドレスデコーダ２２（図
５）へ入力され、リードライト信号ＡＯは、リードライ
ト信号ＡＱとしてアドレスデコーダ２２（図５）へ入力
される。

【００６７】時刻ｔ４ アドレスデコーダ２２（図５）は、入力された上位アド
レスが起動設定値記憶部２３（図５）へのアクセスであ
ると判断してチップセレクト信号ＡＳをアサートする
（図６（ｈ））。

【００６８】時刻ｔ５ 起動設定値記憶部２３は、チップセレクト信号ＡＳに応
答して下位アドレス信号ＡＴに対応する領域のデータを
出力データＡＵとして出力する。このデータは、共通バ
ス１４（図５）を経由して入力データＡＡとして変更設
定値保持部７（図５）へ転送される（図７（ａ））。

【００６９】時刻ｔ６ アドレスデコーダ２２は、データレディ信号ＡＷをアサ
ートし共通バス１４（図５）上に有効データがあること
を通知する（図７（ｂ））。データレディ信号ＡＷは、
共通バス１４（図５）を経由してデータレディ信号ＡＶ
としてサブ制御部２４（図５）へ転送される。

【００７０】時刻ｔ７ サブ制御部２４（図５）は、データレディ信号ＡＶを検
出してＲＡＭアドレス信号Ｌと、ＲＯＭアドレス信号Ａ
Ｍを次の領域へ変化させる（図６（ｆ）、（ｇ））。

【００７１】時刻ｔ８ サブ制御部２４（図５）は、起動設定値記憶部２３（図
５）から規定数の読み出しを終わるとアドレスストロー
ブ信号ＡＮとバス要求信号ＡＩをネゲートし、アクセス
完了信号Ｈをアサートする（図６（ｃ））。

【００７２】時刻ｔ９ バス調停部２１（図５）は、バス要求信号ＡＩのネゲー
トを検出したときバス譲渡信号ＡＪをネゲートする。従
ってサブ制御部２４（図５）は、バス権を放棄する。同
時にシフトレジスタ３（図５）は、アクセス完了信号Ｈ
を検出した後モードデータＦの値を受け入れる（図７
（ｅ））。このモードデータＦはシリアルのモードデー
タＤとなってＣＰＵ２（図５）へ転送される。同時に起
動設定進行部１（図５）は、アクセス完了信号Ｈを検出
した時シフトイネーブル信号Ｅと、転送開始信号Ｂをア
サートする（図７（ｄ）、（ｆ））。

【００７３】時刻ｔ１０ ＣＰＵ２（図５）は、転送開始信号Ｂのアサートを検出
したときモードデータクロックＣの送出を開始する（図
７（ｇ））。

【００７４】時刻ｔ１１ ＣＰＵ２（図５）は、モードデータクロックＣの立ち上
がりエッジでモードデータＤの値を受け入れる（図７
（ｈ））。同時にシフトレジスタ３（図５）は、内部の
値をシフトする（図７（ｅ））。以後モードデータクロ
ックＣの立ち上がりエッジ毎に同様の動作が繰り返され
ＣＰＵ２（図５）の起動設定完了まで継続する。以上で
具体例２の動作説明を終了する。

【００７５】以上の説明では、サブ制御部２４は、ＣＰ
Ｕ２の起動設定のみを行うように説明したが、これは一
例であって本発明がこの例に限定されるものではない。
即ち、起動設定値記憶部２３（図１）の起動設定値情報
領域にレジスタアドレスと初期設定値を用意することに
よってＣＰＵ２の起動設定終了後にシステム全体の起動
設定を行うようにすることもできる。

【００７６】〈具体例２の効果〉以上説明したように個
別に異なる起動設定値が格納されている起動設定値記憶
部２３とサブ制御部２４を備えることにより以下の効果
を得る。 １．製品出荷時に装着されていた初期設定値（デフォル
トデータ）を製品出荷後にフィールドで容易に変更可能
になるため、プログラム毎に最適な起動設定値を選択す
ることができるようになる。 ２．更に、ローコストでＣＰＵ２の初期起動設定並びに
起動設定値の変更が可能になる。

【図面の簡単な説明】

【図１】具体例１の構成のブロック図である。

【図２】具体例１の動作説明図（その１）である。

【図３】具体例１の動作説明図（その２）である。

【図４】具体例１の動作説明図（その３）である。

【図５】具体例２の構成のブロック図である。

【図６】具体例２の動作説明図（その１）である。

【図７】具体例２の動作説明図（その２）である。

【符号の説明】

１ 起動設定進行部 ２ ＣＰＵ ３ シフトレジスタ ４ 設定値切替部 ５ 監視部 ６ 初期設定値記憶部 ７ 変更設定値保持部 ８ セレクタ ９ ゲート １０ サブ制御部 １１ シフトレジスタ １２ 変更設定値記憶部 １３ アドレスデコーダ １４ 共通バス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 予め定められたシーケンスに従って中央
   処理装置（ＣＰＵ）の起動設定動作を進行させる起動設
   定進行部と、 変更後の起動設定値を格納する変更設定値記憶部と、 前記変更後の起動設定値を一時保持する変更設定値保持
   部と、 前記起動設定進行部の進行に従って前記ＣＰＵの起動設
   定動作を制御するサブ制御部を備え、 前記サブ制御部は、 前記変更設定値記憶部から前記変更後の起動設定値を読
   み出して前記変更設定値保持部に一時保持させ、前記起
   動設定進行部の指示するシーケンスに従って前記変更後
   の起動設定値に基づいて起動設定を行うことを特徴とす
   るプロセッサ装置。
2. 【請求項２】 請求項１に記載のプロセッサ装置におい
   て、 更に、初期の起動設定値（デフォルト設定値）を格納す
   る初期設定値記憶部と、 前記変更設定値保持部が保持する前記変更後の起動設定
   値と、前記初期設定値記憶部が格納する初期の起動設定
   値（デフォルト設定値）のどちらか一方を選択する設定
   値切替部と、 前記変更設定値保持部の出力を監視して、前記設定値切
   替部によるどちらか一方の選択を決定する監視部とを備
   え、 前記サブ制御部は、 前記設定値切替部によって選択された起動設定値に基づ
   いて起動設定を行うことを特徴とするプロセッサ装置。
3. 【請求項３】 請求項１又は請求項２に記載されたプロ
   セッサ装置において、 前記変更設定値保持部は、 共通バスを介して外部装置から変更後の設定値を受け入
   れて一時保持し、 前記サブ制御部は前記変更設定値保持部が保持する変更
   後の設定値を読み出して前記変更設定値記憶部に格納す
   ることを特徴とするプロセッサ装置。
4. 【請求項４】 請求項１に記載されたプロセッサ装置に
   おいて、 前記プロセッサ内の共通バスを管理して前記サブ制御部
   に対してバス使用権の譲渡を決定するバス調停部を備
   え、 前記変更値設定記憶部は、着脱可能な読み出し専用メモ
   リ（ＲＯＭ）によって構成されることを特徴とするプロ
   セッサ装置。