JP2001223277A - I/o protective circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、内部素子を保護す
るための入出力保護回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output protection circuit for protecting internal elements.
【０００２】[0002]
【従来の技術】図５は、従来の入出力保護回路の一構成
例を示す図であり、（ａ）は上面図、（ｂ）は（ａ）に
示したＡ−Ａ’断面図である。2. Description of the Related Art FIGS. 5A and 5B show a configuration example of a conventional input / output protection circuit. FIG. 5A is a top view, and FIG. 5B is a sectional view taken along line AA 'in FIG. .
【０００３】本従来例は図５に示すように、Ｐ型半導体
基板５０１と、Ｐ型半導体基板５０１上に設けられてい
る入出力パッド５０２、高電位電源配線５０３及び低電
位電源配線５０４と、入出力パッド５０２と高電位電源
配線５０３との間に形成されているＰｃｈ−ＭＯＳオフ
バッファ型ダイオード領域５３０と、入出力パッド５０
２と低電位電源配線５０４との間に形成されているＮｃ
ｈ−ＭＯＳオフバッファ型ダイオード領域５４０とから
構成されている。In this conventional example, as shown in FIG. 5, a P-type semiconductor substrate 501, input / output pads 502 provided on the P-type semiconductor substrate 501, a high-potential power supply wiring 503 and a low-potential power supply wiring 504, A Pch-MOS off-buffer diode region 530 formed between the input / output pad 502 and the high potential power supply wiring 503;
Nc formed between the second power supply line 2 and the low-potential power supply wiring 504
and an h-MOS off-buffer diode region 540.
【０００４】Ｐｃｈ−ＭＯＳオフバッファ型ダイオード
領域５３０は、高電位電源配線５０３と接続されている
ループ型のゲート電極５３１と、入出力パッド５０２及
びゲート電極５３１と接続されている高濃度のＰ型ドレ
イン領域５３２と、Ｐ型ドレイン領域５３２の周囲に設
けられ、高電位電源配線５０３及びゲート電極５３１と
接続されている高濃度のＰ型ソース領域５３３と、Ｐ型
ソース領域５３３の周囲に設けられ、Ｐ型ソース領域５
３３及び素子分離酸化膜５０５と接続されている高濃度
のＮ型バックゲート５３４とから構成されており、ま
た、Ｎｃｈ−ＭＯＳオフバッファ型ダイオード領域５４
０は、低電位電源配線５０４と接続されているループ型
のゲート電極５４１と、入出力パッド５０２及びゲート
電極５４１と接続されている高濃度のＮ型ドレイン領域
５４２と、Ｎ型ドレイン領域５４２の周囲に設けられ、
低電位電源配線５０４及びゲート電極５４１と接続され
ている高濃度のＮ型ソース領域５４３と、Ｎ型ソース領
域５４３の周囲に設けられ、Ｎ型ソース領域５４３及び
素子分離酸化膜５０５と接続されている高濃度のＰ型バ
ックゲート５４４とから構成されている（特開昭６３−
２０２０５６号公報参照）。The Pch-MOS off-buffer diode region 530 includes a loop-type gate electrode 531 connected to the high-potential power supply wiring 503 and a high-concentration P-type electrode connected to the input / output pad 502 and the gate electrode 531. A high-concentration P-type source region 533 provided around the drain region 532 and the P-type drain region 532 and connected to the high-potential power supply wiring 503 and the gate electrode 531, and provided around the P-type source region 533. , P-type source region 5
33 and a high-concentration N-type back gate 534 connected to the element isolation oxide film 505, and an Nch-MOS off-buffer diode region 54.
0 denotes a loop-shaped gate electrode 541 connected to the low-potential power supply wiring 504, a high-concentration N-type drain region 542 connected to the input / output pad 502 and the gate electrode 541, and a N-type drain region 542. It is provided around,
A high-concentration N-type source region 543 connected to the low-potential power supply wiring 504 and the gate electrode 541, and provided around the N-type source region 543 and connected to the N-type source region 543 and the element isolation oxide film 505 And a high-concentration P-type back gate 544 (Japanese Patent Laid-Open No.
202056).
【０００５】このように、Ｐ型ドレイン領域５３２及び
Ｎ型ドレイン領域５４２を、Ｐ型ソース領域５３３及び
Ｎ型ソース領域５４３、並びに、Ｎ型バックゲート５３
４及びＰ型バックゲート５４４によって囲む構成とする
ことにより、Ｐ型ドレイン領域５３２及びＮ型ドレイン
領域５４２を外部から隔離し、静電パルス等をこのダイ
オード内で吸収させている。[0005] As described above, the P-type drain region 532 and the N-type drain region 542 are replaced with the P-type source region 533 and the N-type source region 543 and the N-type back gate 53.
4 and the P-type back gate 544, the P-type drain region 532 and the N-type drain region 542 are isolated from the outside, and an electrostatic pulse or the like is absorbed in the diode.
【０００６】近年、集積回路装置においては、多入出力
化が進んでいるが、入出力間の狭ピッチ化が図られてい
る製品では、各入出力それぞれに保護回路が接続されて
いるため、入出力端子の増加に伴ってチップ面積が増大
してしまう。そのため、入出力保護回路のシュリンク化
が必要となってきている。In recent years, the number of inputs and outputs has been increasing in integrated circuit devices. However, in products in which the pitch between inputs and outputs is narrowed, a protection circuit is connected to each input and output. The chip area increases as the number of input / output terminals increases. Therefore, it is necessary to shrink the input / output protection circuit.
【０００７】したがって、このような構成において占有
面積を小さくする場合は、入出力保護用のＰｃｈ−ＭＯ
Ｓダイオード領域とＮｃｈ−ＭＯＳダイオード領域との
間を狭くすることが考えられる。Therefore, in order to reduce the occupied area in such a configuration, a Pch-MO for input / output protection is required.
It is conceivable to narrow the space between the S diode region and the Nch-MOS diode region.
【０００８】[0008]
【発明が解決しようとする課題】図６は、図５に示した
入出力保護回路の等価回路を示す回路図である。FIG. 6 is a circuit diagram showing an equivalent circuit of the input / output protection circuit shown in FIG.
【０００９】図６に示すように、図５に示したようなレ
イアウトの入出力保護回路においては、入出力端子６０
２と高電位電源端子６０３との間に接続されているＰｃ
ｈ−ＭＯＳオフバッファ型ダイオード６３０のソース
（Ｎウェル中の高濃度Ｐ型拡散層）と、入出力端子６０
２と低電位電源端子６０４との間に接続されているＮｃ
ｈ−ＭＯＳオフバッファ型ダイオード６４０のソース
（Ｐ型半導体基板中の高濃度Ｎ型拡散層）との間に寄生
サイリスタ６４５が形成されている。As shown in FIG. 6, in the input / output protection circuit having the layout shown in FIG.
Pc connected between the power supply terminal 2 and the high-potential power supply terminal 603
The source of the h-MOS off-buffer diode 630 (high-concentration P-type diffusion layer in the N-well) and the input / output terminal 60
Nc connected between the power supply terminal 2 and the low potential power supply terminal 604
A parasitic thyristor 645 is formed between the source of the h-MOS off-buffer diode 640 (a high-concentration N-type diffusion layer in a P-type semiconductor substrate).
【００１０】ここで、寄生サイリスタが形成されている
回路においては、寄生サイリスタの動作を抑制するため
に、Ｐｃｈ−ＭＯＳ型ダイオードとＮｃｈ−ＭＯＳ型ダ
イオードとを一定以上の距離をあけて配置することが必
要とされている。Here, in a circuit in which a parasitic thyristor is formed, in order to suppress the operation of the parasitic thyristor, the Pch-MOS type diode and the Nch-MOS type diode are arranged at a certain distance or more. Is needed.
【００１１】そのため、回路の集積度を向上させるため
にＰｃｈ−ＭＯＳオフバッファ型ダイオード６３０とＮ
ｃｈ−ＭＯＳオフバッファ型ダイオード６４０との間を
狭くした場合、外部からのノイズ等がトリガーとなっ
て、寄生サイリスタ６４５が動作しやすくなり、それに
より、ラッチアップが発生する虞れがある。Therefore, in order to improve the degree of circuit integration, the Pch-MOS off-buffer diode 630 and N
When the distance between the channel and the ch-MOS off-buffer diode 640 is reduced, external noise or the like is used as a trigger to easily operate the parasitic thyristor 645, which may cause latch-up.
【００１２】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、Ｐｃｈ−Ｍ
ＯＳ型ダイオードとＮｃｈ−ＭＯＳ型ダイオードとを近
接して配置可能とし、それにより、集積度を向上させる
ことができる入出力保護回路を提供することを目的とす
る。The present invention has been made in view of the above-mentioned problems of the prior art, and has been developed in consideration of the Pch-M
It is an object of the present invention to provide an input / output protection circuit in which an OS type diode and an Nch-MOS type diode can be arranged close to each other, whereby the degree of integration can be improved.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するため
に本発明は、第１導電型を有する半導体基板と、該半導
体基板上の一部に形成され、前記半導体基板とは逆の導
電型の第２導電型の領域と、該第２導電型の領域内また
は周辺部に形成されている複数の拡散層と、該拡散層と
外部との信号のやりとりを行うとともに外部からの信号
を内部素子に供給するための入出力パッドと、該拡散層
に対して第１の電位を印加するための第１の電位電源配
線と、該拡散層に対して第２の電位を印加するための第
２の電位電源配線とを有してなる入出力保護回路におい
て、前記拡散層は、前記入出力パッドと接続されている
第１導電型の第１の拡散層と、前記第１の電位電源配線
と接続されている第２導電型の第２の拡散層と、前記第
２の電位電源配線と接続されている第１導電型の第３の
拡散層とを有し、前記入出力パッドは、前記第１の拡散
層及び前記内部素子にのみ接続されていることを特徴と
する。In order to achieve the above object, the present invention provides a semiconductor substrate having a first conductivity type and a conductivity type formed on a part of the semiconductor substrate and having a conductivity type opposite to the semiconductor substrate. A region of the second conductivity type, a plurality of diffusion layers formed in or around the region of the second conductivity type, exchange signals between the diffusion layer and the outside, and transmit signals from the outside to the inside. An input / output pad for supplying an element, a first potential power supply line for applying a first potential to the diffusion layer, and a second potential supply line for applying a second potential to the diffusion layer. An input / output protection circuit comprising: a first conductive type first diffusion layer connected to the input / output pad; and a first potential power supply line. A second diffusion layer of a second conductivity type connected to the second potential power supply line; And a first conductivity type third diffusion layer of which is connected, the output pad is characterized by being connected only to said first diffusion layer and the inner element.
【００１４】また、前記第１導電型はＰ型であり、前記
第２導電型はＮ型であることを特徴とする。The first conductivity type is P-type, and the second conductivity type is N-type.
【００１５】また、前記第１導電型はＮ型であり、前記
第２導電型はＰ型であることを特徴とする。Further, the first conductivity type is N-type, and the second conductivity type is P-type.
【００１６】また、前記第１の電位電源配線が高電位電
源配線であり、前記第２の電位電源配線が低電位電源配
線であり、前記第２の拡散層が、前記入出力パッドと前
記高電位電源配線との間に前記入出力パッド側をアノー
ドとして接続されているダイオードのカソード側を構成
し、前記第１の拡散層が、前記入出力パッドと前記低電
位電源配線との間に前記入出力パッド側をエミッタと
し、前記低電位電源配線側をコレクタとして接続されて
いるトランジスタのエミッタを構成し、前記第３の拡散
層が、前記トランジスタのコレクタを構成し、前記第２
導電型の領域が、前記トランジスタのベースと前記高電
位電源配線との間に接続されている寄生抵抗を構成して
いることを特徴とする。Further, the first potential power supply wiring is a high potential power supply wiring, the second potential power supply wiring is a low potential power supply wiring, and the second diffusion layer is provided between the input / output pad and the high potential power supply wiring. A cathode side of a diode connected to the potential power supply wiring with the input / output pad side as an anode, wherein the first diffusion layer is provided between the input / output pad and the low potential power supply wiring; The write output pad side is used as an emitter, and the low potential power supply wiring side is used as a collector to constitute an emitter of a transistor, the third diffusion layer constitutes a collector of the transistor, and the second diffusion layer constitutes a collector of the transistor.
The conductive type region forms a parasitic resistance connected between the base of the transistor and the high potential power supply wiring.
【００１７】また、前記第１の電位電源配線が低電位電
源配線であり、前記第２の電位電源配線が高電位電源配
線であり、前記第２の拡散層が、前記入出力パッドと前
記低電位電源配線との間に前記入出力パッド側をカソー
ドとして接続されているダイオードのアノード側を構成
し、前記第１の拡散層が、前記入出力パッドと前記高電
位電源配線との間に前記入出力パッド側をエミッタと
し、前記高電位電源配線側をコレクタとして接続されて
いるトランジスタのエミッタを構成し、前記第３の拡散
層が、前記トランジスタのコレクタを構成し、前記第２
導電型の領域が、前記トランジスタのベースと前記低電
位電源配線との間に接続されている寄生抵抗を構成して
いることを特徴とする。Further, the first potential power supply wiring is a low potential power supply wiring, the second potential power supply wiring is a high potential power supply wiring, and the second diffusion layer is provided between the input / output pad and the low potential power supply wiring. An anode side of a diode connected to the potential power supply wiring with the input / output pad side as a cathode, wherein the first diffusion layer is disposed between the input / output pad and the high potential power supply wiring; The write output pad side is used as an emitter, and the high potential power supply wiring side is used as a collector to constitute an emitter of a transistor, the third diffusion layer constitutes a collector of the transistor, and the second
The region of the conductivity type constitutes a parasitic resistance connected between the base of the transistor and the low-potential power supply wiring.
【００１８】（作用）上記のように構成された本発明に
おいては、第１導電型を有する半導体基板上の一部に形
成された第２導電型の領域内または周辺部に形成されて
いる第１導電型の第１の拡散層が入出力パッドと接続さ
れ、また、第１導電型の第３の拡散層が低電位電源配線
に接続されており、これにより、バイポーラトランジス
タが形成されている。(Operation) In the present invention configured as described above, the second conductive type region formed in a part of the semiconductor substrate having the first conductive type or formed in the peripheral portion is formed in the peripheral region. A first diffusion layer of one conductivity type is connected to the input / output pad, and a third diffusion layer of the first conductivity type is connected to the low potential power supply wiring, thereby forming a bipolar transistor. .
【００１９】また、第１導電型を有する半導体基板上の
一部に形成された第２導電型の領域内に形成されている
第２導電型の第２の拡散層が高電位電源配線に接続され
ており、それにより、入出力パッドと高電位電源配線と
の間にダイオードが形成されている。A second conductive type second diffusion layer formed in a second conductive type region formed in a part of the semiconductor substrate having the first conductive type is connected to the high potential power supply wiring. As a result, a diode is formed between the input / output pad and the high-potential power supply wiring.
【００２０】このように、バイポーラトランジスタ及び
ダイオードが形成されるので、入出力パッドに静電パル
スが印加された場合、印加された静電パルスが吸収され
る。As described above, since the bipolar transistor and the diode are formed, when the electrostatic pulse is applied to the input / output pad, the applied electrostatic pulse is absorbed.
【００２１】また、第１導電型を有する半導体基板上の
一部に形成された第２導電型の領域内に、高電位電源配
線に接続される第１導電型の拡散層が存在しないので、
素子を近接させて配置した場合においてもラッチアップ
が生じることはない。Further, since the first conductivity type diffusion layer connected to the high potential power supply wiring does not exist in the second conductivity type region formed in a part of the semiconductor substrate having the first conductivity type,
Even when the elements are arranged close to each other, no latch-up occurs.
【００２２】[0022]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２３】図１は、本発明の入出力保護回路の実施の
一形態の等価回路を示す回路図であり、Ｐ型半導体基
板、Ｎウェル構成を有する入出力保護回路の等価回路を
示す。FIG. 1 is a circuit diagram showing an equivalent circuit of one embodiment of the input / output protection circuit of the present invention, and shows an equivalent circuit of an input / output protection circuit having a P-type semiconductor substrate and an N-well structure.
【００２４】本形態の等価回路は図１に示すように、外
部との信号のやりとりが行われる入出力端子１０２と、
高電圧が印加される高電位電源端子１０３と、低電圧が
印加される低電位電源端子１０４と、入出力端子１０
３、高電位電源端子１０３及び低電位電源端子１０４に
接続されている被保護素子である内部素子１０６と、入
出力端子１０２と高電位電源端子１０３との間に入出力
端子１０２側をアノードとして接続されているＮウェル
−高濃度Ｐ型拡散層ダイオード１０７と、入出力端子１
０２と低電位電源端子１０４との間に入出力端子１０２
側をエミッタとし、低電位電源１０４側をコレクタとし
て接続されているＰＮＰ型バイポーラトランジスタ１１
０と、ＰＮＰ型バイポーラトランジスタ１１０のベース
と高電位電源端子１０３との間に接続されている寄生Ｎ
ウェル抵抗１０８とから構成されている。As shown in FIG. 1, the equivalent circuit of this embodiment has an input / output terminal 102 for exchanging signals with the outside,
A high-potential power supply terminal 103 to which a high voltage is applied; a low-potential power supply terminal 104 to which a low voltage is applied;
3. Between the input / output terminal 102 and the high-potential power terminal 103, the internal element 106, which is a protected element, connected to the high-potential power terminal 103 and the low-potential power terminal 104; N-well-high-concentration P-type diffusion layer diode 107 connected to input / output terminal 1
02 and the low potential power supply terminal 104
PNP-type bipolar transistor 11 connected to the low-potential power supply 104 side as a collector,
0 and a parasitic N connected between the base of the PNP bipolar transistor 110 and the high potential power supply terminal 103.
And a well resistor 108.
【００２５】上記のように構成された回路においては、
入出力端子１０２と高電位電源端子１０３との間にＮウ
ェル−高濃度Ｐ型拡散層ダイオード１０７が接続され、
また、入出力端子１０２と低電位電源端子１０４との間
に設けられているＰＮＰ型バイポーラトランジスタ１１
０のゲートが寄生Ｎウェル抵抗１０８を介して高電位電
源端子１０３に接続されていることによって、入出力端
子１０２に印加される静電パルスがクランプされ、それ
により、内部素子１０６が保護されている。In the circuit configured as described above,
An N well-high concentration P type diffusion layer diode 107 is connected between the input / output terminal 102 and the high potential power supply terminal 103,
A PNP type bipolar transistor 11 provided between the input / output terminal 102 and the low potential power supply terminal 104
Since the zero gate is connected to the high potential power supply terminal 103 via the parasitic N-well resistor 108, the electrostatic pulse applied to the input / output terminal 102 is clamped, thereby protecting the internal element 106. I have.
【００２６】さらに、Ｎウェル−高濃度Ｐ型拡散層ダイ
オード１０７のカソードが高電位電源端子１０３に、Ｐ
ＮＰ型バイポーラトランジスタ１１０のコレクタが低電
位電源端子１０４にそれぞれ接続されていることによっ
て、サイリスタ構成となることが回避されている。Further, the cathode of the N-well high-concentration P-type diffusion layer diode 107 is connected to the high-potential power supply terminal 103,
Since the collector of the NP-type bipolar transistor 110 is connected to the low potential power supply terminal 104, a thyristor configuration is avoided.
【００２７】また、図２は、本発明の入出力保護回路の
実施の他の形態の等価回路を示す回路図であり、Ｎ型半
導体基板、Ｐウェル構成を有する入出力保護回路の等価
回路を示す。FIG. 2 is a circuit diagram showing an equivalent circuit of another embodiment of the input / output protection circuit of the present invention. The equivalent circuit of the input / output protection circuit having an N-type semiconductor substrate and a P-well structure is shown. Show.
【００２８】本形態の等価回路は図２に示すように、外
部との信号のやりとりが行われる入出力端子１０２と、
高電圧が印加される高電位電源端子１０３と、低電圧が
印加される低電位電源端子１０４と、入出力端子１０
３、高電位電源端子１０３及び低電位電源端子１０４に
接続されている被保護素子である内部素子１０６と、入
出力端子１０２と低電位電源端子１０４との間に入出力
端子１０２側をカソードとして接続されているＰウェル
−高濃度Ｎ型拡散層ダイオード２０７と、入出力端子１
０２と高電位電源端子１０３との間に入出力端子１０２
側をエミッタとし、高電位電源端子１０３側をコレクタ
として接続されているＮＰＮ型バイポーラトランジスタ
２１０と、ＮＰＮ型バイポーラトランジスタ２１０のベ
ースと低電位電源端子１０４との間に接続されている寄
生Ｐウェル抵抗２０８とから構成されている。As shown in FIG. 2, the equivalent circuit of this embodiment has an input / output terminal 102 for exchanging signals with the outside,
A high-potential power supply terminal 103 to which a high voltage is applied; a low-potential power supply terminal 104 to which a low voltage is applied;
3. Between the input / output terminal 102 and the low-potential power supply terminal 104, between the input / output terminal 102 and the low-potential power supply terminal 104, with the cathode as the cathode, Connected P-well-high concentration N-type diffusion layer diode 207 and input / output terminal 1
02 and the high-potential power supply terminal 103
NPN-type bipolar transistor 210 connected to the high-side power supply terminal 103 as a collector, and a parasitic P-well resistor connected between the base of the NPN-type bipolar transistor 210 and the low-potential power supply terminal 104. 208.
【００２９】上記のように構成された回路においても、
図１に示した回路と同様の効果が得られる。In the circuit configured as described above,
The same effect as the circuit shown in FIG. 1 can be obtained.
【００３０】さらに、内部素子１０６の耐圧を考慮し
て、高濃度拡散層を高濃度拡散層と同一の導電型の低濃
度拡散層で覆うことにより、高耐圧の回路にも適用する
ことができる。Further, by considering the breakdown voltage of the internal element 106, the high-concentration diffusion layer is covered with a low-concentration diffusion layer of the same conductivity type as that of the high-concentration diffusion layer, so that it can be applied to a circuit having a high withstand voltage. .
【００３１】[0031]
【実施例】以下に、上述した回路構成となる入出力保護
回路の実施例について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an input / output protection circuit having the above-described circuit configuration will be described below.
【００３２】（第１の実施例）図３は、図１に示した回
路構成となる入出力保護回路の第１の実施例を示す図で
あり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−
Ａ’断面図である。(First Embodiment) FIGS. 3A and 3B are diagrams showing a first embodiment of an input / output protection circuit having the circuit configuration shown in FIG. 1, wherein FIG. 3A is a top view, and FIG. A- shown in (a)
It is A 'sectional drawing.
【００３３】図３に示すように本形態においては、不純
物濃度が１０Ｅ１４〜１０Ｅ１６［ａｔｏｍｓ／ｃ
ｍ3］程度のＰ型半導体基板３０１中の表面部に、接合
深さが２〜１０μｍ、表面不純物濃度が１０Ｅ１５〜１
０Ｅ１７［ａｔｏｍｓ／ｃｍ3］程度のＮウェル３３５
が形成されており、このＮウェル３３５の表面部に、深
さが０．２〜１μｍ、表面不純物濃度が１０Ｅ１９〜１
０Ｅ２０［ａｔｏｍｓ／ｃｍ3］程度の高濃度拡散層と
なる第１の拡散層である高濃度Ｐ型エミッタ３１１、第
２の拡散層である高濃度Ｎ型ベース３１２及び第３の拡
散層である高濃度Ｐ型コレクタ３１３が形成されてい
る。なお、この高濃度拡散層は、酸化膜厚が３００〜１
０００ｎｍの素子分離酸化膜３０５で囲まれており、ま
た、素子分離酸化膜３０５と入出力パッド３０２との間
には層間絶縁膜３０６が設けられている。さらに、高濃
度Ｐ型エミッタ３１１には外部との信号のやりとりを行
うための入出力パッド３０２が、高濃度Ｎ型ベース３１
２には高電圧が印加される高電位電源配線３０３が、高
濃度Ｐ型コレクタ３１３には低電圧が印加される低電位
電源配線３０４がそれぞれ接続されている。As shown in FIG. 3, in this embodiment, the impurity concentration is 10E14 to 10E16 [atoms / c.
m 3 ], a junction depth of 2 to 10 μm and a surface impurity concentration of 10E15 to 1
N well 335 of about 0E17 [atoms / cm 3 ]
Are formed on the surface of the N well 335 at a depth of 0.2 to 1 μm and a surface impurity concentration of 10E19 to 1E19.
A high-concentration P-type emitter 311, which is a first diffusion layer which is a high-concentration diffusion layer of about 0E20 [atoms / cm 3 ]; a high-concentration N-type base 312, which is a second diffusion layer; and a third diffusion layer. A high concentration P-type collector 313 is formed. The high-concentration diffusion layer has an oxide film thickness of 300 to 1
It is surrounded by a 000 nm device isolation oxide film 305, and an interlayer insulating film 306 is provided between the device isolation oxide film 305 and the input / output pad 302. Further, the high-concentration P-type emitter 311 has an input / output pad 302 for exchanging signals with the outside, and the high-concentration N-type base 31.
2 is connected to a high-potential power supply wiring 303 to which a high voltage is applied, and a high-concentration P-type collector 313 is connected to a low-potential power supply wiring 304 to which a low voltage is applied.
【００３４】上述した高濃度拡散層、素子分離酸化膜３
０５、層間絶縁膜３０６及びコンタクトの形成、並びに
配線方法については従来から知られている方法でそれぞ
れ行われる。The above-described high concentration diffusion layer and element isolation oxide film 3
05, the formation of the interlayer insulating film 306 and the contact, and the wiring method are each performed by a conventionally known method.
【００３５】以下に、上述した高濃度拡散層の構成につ
いて詳細に説明する。Hereinafter, the configuration of the high concentration diffusion layer will be described in detail.
【００３６】高濃度拡散層は５本１組で構成され、長さ
は４０〜４００μｍ、太さは５〜２０μｍであり、それ
ぞれの間隔は０．１〜５μｍである。１組が５本から構
成されていれば、２組またはそれ以上の構成でも構わな
い。また、両側の２本については、他の入出力端子用の
保護回路と共用することができる。The high-concentration diffusion layer is constituted by a set of five, and has a length of 40 to 400 μm, a thickness of 5 to 20 μm, and an interval of 0.1 to 5 μm. If one set is composed of five, two or more sets may be used. Further, the two on both sides can be shared with the protection circuits for other input / output terminals.
【００３７】中心部には、Ｎウェル３３５と逆の導電型
で、低電位電源配線３０４に接続されている高濃度Ｐ型
コレクタ３１３が配置され、高濃度Ｐ型コレクタ３１３
の両側には、Ｎウェル３３５と逆の導電型で、入出力パ
ッド３０２に接続されている高濃度Ｐ型エミッタ３１１
が、高濃度Ｐ型コレクタ３１３に近接して配置されてい
る。At the center, a high-concentration P-type collector 313 having the conductivity type opposite to that of the N-well 335 and connected to the low-potential power supply wiring 304 is arranged.
On both sides of the high-concentration P-type emitter 311 having the conductivity type opposite to that of the N-well 335 and connected to the input / output pad 302.
Are arranged close to the high-concentration P-type collector 313.
【００３８】これにより、図１に示したように、入出力
端子１０２と低電位電源端子１０４との間にＰＮＰ型バ
イポーラトランジスタ１１０が形成されることになる。Thus, as shown in FIG. 1, a PNP-type bipolar transistor 110 is formed between the input / output terminal 102 and the low potential power supply terminal 104.
【００３９】さらに、高濃度Ｐ型エミッタ３１１の高濃
度Ｐ型コレクタ３１３が設けられていない側には、Ｎウ
ェル３３５と同じ導電型で、高電位電源配線３０３に接
続されている高濃度Ｎ型ベース３１２が、高濃度Ｐ型エ
ミッタ３１１に近接して配置されている。Further, on the side of the high-concentration P-type emitter 311 where the high-concentration P-type collector 313 is not provided, the high-concentration N-type which is of the same conductivity type as the N-well 335 and is connected to the high-potential power supply wiring 303 The base 312 is arranged close to the high-concentration P-type emitter 311.
【００４０】これにより、図１に示したように、入出力
端子１０２と高電位電源端子１０３との間にＮウェル−
高濃度Ｐ型拡散層ダイオード１０７が形成されることに
なる。As a result, as shown in FIG. 1, an N-well is connected between the input / output terminal 102 and the high-potential power supply terminal 103.
Thus, a high-concentration P-type diffusion layer diode 107 is formed.
【００４１】また、ＰＮＰ型バイポーラトランジスタ１
１０の高濃度Ｎ型ベース３１２と高電位電源配線３０３
とは、寄生Ｎウェル抵抗１０８を介して接続される構成
となる。The PNP type bipolar transistor 1
Ten high-concentration N-type bases 312 and high-potential power supply wiring 303
Is configured to be connected via the parasitic N-well resistor 108.
【００４２】これにより、入出力端子１０２に静電パル
スが印加された場合、印加された静電パルスが、Ｎウェ
ル−高濃度Ｐ型拡散層ダイオード１０７またはＰＮＰバ
イポーラトランジスタ１１０によりクランプされ、内部
素子１０６が保護される。Thus, when an electrostatic pulse is applied to the input / output terminal 102, the applied electrostatic pulse is clamped by the N well-high concentration P type diffusion layer diode 107 or the PNP bipolar transistor 110, and the internal element 106 is protected.
【００４３】さらに、従来の入出力保護回路のように、
Ｎウェル中に高電位に接続されている高濃度Ｐ型拡散層
を設ける必要がないため、寄生サイリスタは構成されな
い。よって、入出力に対して高電位及び低電位に挿入す
る保護素子を分離して配置する必要がなく、Ｎウェル３
３５内に集約して形成することが可能となる。Further, as in the conventional input / output protection circuit,
Since there is no need to provide a high-concentration P-type diffusion layer connected to a high potential in the N well, no parasitic thyristor is formed. Therefore, it is not necessary to separately dispose the protection elements inserted at the high potential and the low potential with respect to the input and output.
35 can be formed collectively.
【００４４】（第２の実施例）図４は、図１に示した回
路構成となる入出力保護回路の第２の実施例を示す図で
あり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−
Ａ’断面図である。(Second Embodiment) FIGS. 4A and 4B are diagrams showing a second embodiment of the input / output protection circuit having the circuit configuration shown in FIG. 1, wherein FIG. 4A is a top view, and FIG. A- shown in (a)
It is A 'sectional drawing.
【００４５】図４に示すように本形態においては、不純
物濃度が１０Ｅ１４〜１０Ｅ１６［ａｔｏｍｓ／ｃ
ｍ3］程度のＰ型半導体基板４０１中の表面部に、接合
深さが２〜１０μｍ、表面不純物濃度が１０Ｅ１５〜１
０Ｅ１７［ａｔｏｍｓ／ｃｍ3］程度のＮウェル４３５
が形成されており、このＮウェル４３５の表面部及び周
辺部に、深さが０．２〜１μｍ、表面不純物濃度が１０
Ｅ１９〜１０Ｅ２０［ａｔｏｍｓ／ｃｍ3］程度の高濃
度拡散層となる第１の拡散層である高濃度Ｐ型エミッタ
４１１、第２の拡散層である高濃度Ｎ型ベース４１２及
び第３の拡散層である高濃度Ｐ型コレクタ４１３が形成
されている。なお、この高濃度拡散層は、酸化膜厚が３
００〜１０００ｎｍの素子分離酸化膜４０５で囲まれて
おり、また、素子分離酸化膜４０５と入出力パッド４０
２との間には層間絶縁膜４０６が設けられている。さら
に、高濃度Ｐ型エミッタ４１１には外部との信号のやり
とりを行うための入出力パッド４０２が、高濃度Ｎ型ベ
ース４１２には高電圧が印加される高電位電源配線４０
３が、高濃度Ｐ型コレクタ４１３には低電圧が印加され
る低電位電源配線４０４がそれぞれ接続されている。As shown in FIG. 4, in this embodiment, the impurity concentration is 10E14 to 10E16 [atoms / c.
m 3 ], a junction depth of 2 to 10 μm and a surface impurity concentration of 10E15 to 1
N well 435 of about 0E17 [atoms / cm 3 ]
Are formed on the surface and the periphery of the N well 435 at a depth of 0.2 to 1 μm and a surface impurity concentration of 10 μm.
A high-concentration P-type emitter 411, which is a first diffusion layer which is a high-concentration diffusion layer of about E19 to 10E20 [atoms / cm 3 ], a high-concentration N-type base 412, which is a second diffusion layer, and a third diffusion layer The high concentration P-type collector 413 is formed. The high-concentration diffusion layer has an oxide film thickness of 3
It is surrounded by a device isolation oxide film 405 having a thickness of 100 to 1000 nm.
2, an interlayer insulating film 406 is provided. Further, the high-concentration P-type emitter 411 has an input / output pad 402 for exchanging signals with the outside, and the high-concentration N-type base 412 has a high-potential power supply wiring 40 to which a high voltage is applied.
3 is connected to a high-concentration P-type collector 413 to a low-potential power supply wiring 404 to which a low voltage is applied.
【００４６】上述した高濃度拡散層、素子分離酸化膜４
０５、層間絶縁膜４０６及びコンタクトの形成、並びに
配線方法については従来から知られている方法でそれぞ
れ行われる。The above-described high concentration diffusion layer and element isolation oxide film 4
05, the formation of the interlayer insulating film 406 and the contact, and the wiring method are each performed by a conventionally known method.
【００４７】以下に、上述した高濃度拡散層の構成につ
いて詳細に説明する。Hereinafter, the structure of the high concentration diffusion layer will be described in detail.
【００４８】高濃度拡散層は５本１組で構成され、長さ
は４０〜４００μｍ、太さは５〜２０μｍであり、それ
ぞれの間隔は０．１〜５μｍである。１組が５本から構
成されていれば、２組またはそれ以上の構成でも構わな
い。また、両側の２本については、他の入出力端子用の
保護回路と共用することができる。The high-concentration diffusion layer is constituted by a set of five layers, and has a length of 40 to 400 μm, a thickness of 5 to 20 μm, and an interval of 0.1 to 5 μm. If one set is composed of five, two or more sets may be used. Further, the two on both sides can be shared with the protection circuits for other input / output terminals.
【００４９】中心部には、Ｎウェル４３５と同じ導電型
で、高電位電源配線４０３に接続されている高濃度Ｎ型
ベース４１２が配置され、高濃度Ｎ型ベース４１２の両
側には、Ｎウェル４３５と逆の導電型で、入出力パッド
４０２に接続されている高濃度Ｐ型エミッタ４１１が、
高濃度Ｎ型ベース４１２に近接して配置されている。At the center, a high-concentration N-type base 412 having the same conductivity type as the N-well 435 and connected to the high-potential power supply wiring 403 is arranged. A high-concentration P-type emitter 411 connected to the input / output pad 402 and having a conductivity type opposite to that of
It is arranged close to the high concentration N-type base 412.
【００５０】これにより、図１に示したように、入出力
端子１０２と高電位電源端子１０３との間にＮウェル−
高濃度Ｐ型拡散層ダイオード１０７が形成されることに
なる。As a result, as shown in FIG. 1, an N-well is connected between the input / output terminal 102 and the high-potential power supply terminal 103.
Thus, a high-concentration P-type diffusion layer diode 107 is formed.
【００５１】さらに、高濃度Ｐ型エミッタ４１１の高濃
度Ｎ型ベース４１２が設けられていない側のＮウェル４
３５の周辺部には、Ｎウェル４３５と逆の導電型で、低
電位電源配線４０４に接続されている高濃度Ｐ型コレク
タ４１３が、高濃度Ｐ型エミッタ４１１に近接して配置
されている。Further, the N well 4 on the side of the high concentration P-type emitter 411 on which the high concentration N-type base 412 is not provided.
A high-concentration P-type collector 413 having a conductivity type opposite to that of the N-well 435 and connected to the low-potential power supply wiring 404 is disposed in the vicinity of the high-concentration P-type emitter 411 in the periphery of the P-type emitter 411.
【００５２】これにより、図１に示したように、入出力
端子１０２と低電位電源端子１０４との間にＰＮＰ型バ
イポーラトランジスタ１１０が形成されることになる。Thus, as shown in FIG. 1, a PNP bipolar transistor 110 is formed between the input / output terminal 102 and the low potential power supply terminal 104.
【００５３】また、ＰＮＰ型バイポーラトランジスタ１
１０の高濃度Ｎ型ベース４１２と高電位電源配線４０３
とは、寄生Ｎウェル抵抗１０８を介して接続される構成
となる。The PNP type bipolar transistor 1
Ten high-concentration N-type bases 412 and high-potential power supply wiring 403
Is configured to be connected via the parasitic N-well resistor 108.
【００５４】これにより、入出力端子１０２に静電パル
スが印加された場合、印加された静電パルスが、Ｎウェ
ル−高濃度Ｐ型拡散層ダイオード１０７またはＰＮＰバ
イポーラトランジスタ１１０によりクランプされ、内部
素子１０６が保護される。Thus, when an electrostatic pulse is applied to the input / output terminal 102, the applied electrostatic pulse is clamped by the N-well / high-concentration P-type diffusion layer diode 107 or the PNP bipolar transistor 110, and the internal element 106 is protected.
【００５５】さらに、従来の入出力保護回路のように、
Ｎウェル中に高電位に接続されている高濃度Ｐ型拡散層
を設ける必要がないため、寄生サイリスタは構成されな
い。よって、入出力に対して高電位及び低電位に挿入す
る保護素子を分離して配置する必要がなく、Ｎウェル３
３５内に集約して形成することが可能となる。Further, as in the conventional input / output protection circuit,
Since there is no need to provide a high-concentration P-type diffusion layer connected to a high potential in the N well, no parasitic thyristor is formed. Therefore, it is not necessary to separately dispose the protection elements inserted at the high potential and the low potential with respect to the input and output.
35 can be formed collectively.
【００５６】本実施例においては、回路の集積度を２０
〜４０％向上させることができた。In this embodiment, the degree of circuit integration is set to 20.
４０40% could be improved.
【００５７】なお、上述した第１及び第２の実施例にお
いては、図１に示した回路構成となる保護回路について
説明したが、第１及び第２の実施例において説明した導
電型（Ｐ型とＮ型）を逆にすれば、図２に示した回路構
成となる。Although the protection circuit having the circuit configuration shown in FIG. 1 has been described in the first and second embodiments, the conductivity type (P-type) described in the first and second embodiments is used. And N type), the circuit configuration shown in FIG. 2 is obtained.
【００５８】[0058]
【発明の効果】以上説明したように本発明においては、
寄生サイリスタが形成されず、素子を近接させて配置し
た場合においてもラッチアップが生じることはないた
め、回路の集積度を向上させることができる。As described above, in the present invention,
Since a parasitic thyristor is not formed and latch-up does not occur even when elements are arranged close to each other, the degree of circuit integration can be improved.
【図１】本発明の入出力保護回路の実施の一形態の等価
回路を示す回路図である。FIG. 1 is a circuit diagram showing an equivalent circuit of one embodiment of an input / output protection circuit of the present invention.
【図２】本発明の入出力保護回路の実施の他の形態の等
価回路を示す回路図である。FIG. 2 is a circuit diagram showing an equivalent circuit of another embodiment of the input / output protection circuit of the present invention.
【図３】図１に示した回路構成となる入出力保護回路の
第１の実施例を示す図であり、（ａ）は上面図、（ｂ）
は（ａ）に示したＡ−Ａ’断面図である。3A and 3B are diagrams showing a first embodiment of an input / output protection circuit having the circuit configuration shown in FIG. 1, wherein FIG. 3A is a top view and FIG.
FIG. 3 is a sectional view taken along the line AA ′ shown in FIG.
【図４】図１に示した回路構成となる入出力保護回路の
第２の実施例を示す図であり、（ａ）は上面図、（ｂ）
は（ａ）に示したＡ−Ａ’断面図である。4A and 4B are diagrams showing a second embodiment of the input / output protection circuit having the circuit configuration shown in FIG. 1, wherein FIG. 4A is a top view and FIG.
FIG. 3 is a sectional view taken along the line AA ′ shown in FIG.
【図５】従来の入出力保護回路の一構成例を示す図であ
り、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−Ａ’
断面図である。5A and 5B are diagrams illustrating a configuration example of a conventional input / output protection circuit, where FIG. 5A is a top view and FIG. 5B is a cross-sectional view taken along line AA ′ of FIG.
It is sectional drawing.
【図６】図５に示した入出力保護回路の等価回路を示す
回路図である。6 is a circuit diagram showing an equivalent circuit of the input / output protection circuit shown in FIG.
１０２ 入出力端子 １０３ 高電位電源端子 １０４ 低電位電源端子 １０６ 内部素子 １０７ Ｎウェル−高濃度Ｐ型拡散層ダイオード １０８ 寄生Ｎウェル抵抗 １１０ ＰＮＰバイポーラトランジスタ ２０７ Ｐウェル−高濃度Ｎ型拡散層ダイオード ２０８ 寄生Ｐウェル抵抗 ２１０ ＮＰＮバイポーラトランジスタ ３０１，４０１ Ｐ型半導体基板 ３０２，４０２ 入出力パッド ３０３，４０３ 高電位電源配線 ３０４，４０４ 低電位電源配線 ３０５，４０５ 素子分離酸化膜 ３０６，４０６ 層間絶縁膜 ３１１，４１１ 高濃度Ｐ型エミッタ ３１２，４１２ 高濃度Ｎ型ベース ３１３，４１３ 高濃度Ｐ型コレクタ ３３５，４３５ Ｎウェル Reference Signs List 102 input / output terminal 103 high-potential power supply terminal 104 low-potential power supply terminal 106 internal element 107 N-well-high-concentration P-type diffusion layer diode 108 parasitic N-well resistance 110 PNP bipolar transistor 207 P-well-high-concentration N-type diffusion layer diode 208 parasite P-well resistance 210 NPN bipolar transistor 301, 401 P-type semiconductor substrate 302, 402 I / O pad 303, 403 High-potential power supply wiring 304, 404 Low-potential power supply wiring 305, 405 Element isolation oxide film 306, 406 Interlayer insulating film 311, 411 High concentration P type emitter 312,412 High concentration N type base 313,413 High concentration P type collector 335,435 N well
Claims (5)
導体基板上の一部に形成され、前記半導体基板とは逆の
導電型の第２導電型の領域と、該第２導電型の領域内ま
たは周辺部に形成されている複数の拡散層と、該拡散層
と外部との信号のやりとりを行うとともに外部からの信
号を内部素子に供給するための入出力パッドと、該拡散
層に対して第１の電位を印加するための第１の電位電源
配線と、該拡散層に対して第２の電位を印加するための
第２の電位電源配線とを有してなる入出力保護回路にお
いて、 前記拡散層は、 前記入出力パッドと接続されている第１導電型の第１の
拡散層と、 前記第１の電位電源配線と接続されている第２導電型の
第２の拡散層と、 前記第２の電位電源配線と接続されている第１導電型の
第３の拡散層とを有し、 前記入出力パッドは、前記第１の拡散層及び前記内部素
子にのみ接続されていることを特徴とする入出力保護回
路。A semiconductor substrate having a first conductivity type; a second conductivity type region formed on a portion of the semiconductor substrate and having a conductivity type opposite to the semiconductor substrate; A plurality of diffusion layers formed in a region or a peripheral portion; input / output pads for exchanging signals between the diffusion layers and the outside and supplying signals from the outside to internal elements; An input / output protection circuit having a first potential power supply line for applying a first potential to the semiconductor device and a second potential power supply line for applying a second potential to the diffusion layer In the above, the diffusion layer may be a first diffusion layer of a first conductivity type connected to the input / output pad, and a second diffusion layer of a second conductivity type connected to the first potential power supply wiring And a third diffusion layer of the first conductivity type connected to the second potential power supply wiring. The input pad, output protection circuit, characterized in that it is connected only to said first diffusion layer and the inner element.
て、 前記第１導電型はＰ型であり、 前記第２導電型はＮ型であることを特徴とする入出力保
護回路。2. The input / output protection circuit according to claim 1, wherein said first conductivity type is P-type, and said second conductivity type is N-type.
て、 前記第１導電型はＮ型であり、 前記第２導電型はＰ型であることを特徴とする入出力保
護回路。3. The input / output protection circuit according to claim 1, wherein said first conductivity type is N-type, and said second conductivity type is P-type.
て、 前記第１の電位電源配線が高電位電源配線であり、 前記第２の電位電源配線が低電位電源配線であり、 前記第２の拡散層が、前記入出力パッドと前記高電位電
源配線との間に前記入出力パッド側をアノードとして接
続されているダイオードのカソード側を構成し、 前記第１の拡散層が、前記入出力パッドと前記低電位電
源配線との間に前記入出力パッド側をエミッタとし、前
記低電位電源配線側をコレクタとして接続されているト
ランジスタのエミッタを構成し、 前記第３の拡散層が、前記トランジスタのコレクタを構
成し、 前記第２導電型の領域が、前記トランジスタのベースと
前記高電位電源配線との間に接続されている寄生抵抗を
構成していることを特徴とする入出力保護回路。4. The input / output protection circuit according to claim 2, wherein the first potential power wiring is a high potential power wiring, the second potential power wiring is a low potential power wiring, and the second potential power wiring is a low potential power wiring. A cathode side of a diode connected between the input / output pad and the high-potential power supply wiring with the input / output pad side as an anode, wherein the first diffusion layer is The input / output pad side is used as an emitter between the pad and the low-potential power supply wiring, and the emitter of a transistor connected using the low-potential power supply wiring side as a collector constitutes the transistor. Wherein the region of the second conductivity type forms a parasitic resistance connected between the base of the transistor and the high-potential power supply wiring. circuit.
て、 前記第１の電位電源配線が低電位電源配線であり、 前記第２の電位電源配線が高電位電源配線であり、 前記第２の拡散層が、前記入出力パッドと前記低電位電
源配線との間に前記入出力パッド側をカソードとして接
続されているダイオードのアノード側を構成し、 前記第１の拡散層が、前記入出力パッドと前記高電位電
源配線との間に前記入出力パッド側をエミッタとし、前
記高電位電源配線側をコレクタとして接続されているト
ランジスタのエミッタを構成し、 前記第３の拡散層が、前記トランジスタのコレクタを構
成し、 前記第２導電型の領域が、前記トランジスタのベースと
前記低電位電源配線との間に接続されている寄生抵抗を
構成していることを特徴とする入出力保護回路。5. The input / output protection circuit according to claim 3, wherein the first potential power wiring is a low potential power wiring, the second potential power wiring is a high potential power wiring, and the second potential power wiring is a high potential power wiring. Of the diode connected between the input / output pad and the low-potential power supply wiring with the input / output pad side as the cathode, and the first diffusion layer is connected to the input / output pad. The input / output pad side is used as an emitter between the pad and the high-potential power supply wiring, and the emitter of a transistor connected using the high-potential power supply wiring side as a collector constitutes the transistor. Wherein the region of the second conductivity type forms a parasitic resistor connected between the base of the transistor and the low potential power supply wiring. circuit.
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040401 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040609 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041020 |