JP2001217877A - 送信信号バッファリング方法 - Google Patents
送信信号バッファリング方法Info
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Abstract
(57)【要約】
【課題】 制御ソフトにおいて送信遅延に対する対策処
理などが不要となり構造の簡略化、処理の高速化を実現
する送信信号バッファリング方法を提供すること。 【解決手段】 異なる信号源から供給される複数の送信
信号を夫々対応する送信信号処理手段で処理し、送信信
号がある送信信号処理手段はそれら送信信号処理手段に
共通に設けられた非同期送信手段に送信要求を出し、該
非同期送信手段は上記送信要求を受けた時、上記送信要
求を出した送信信号処理手段を複数の非同期送信ＦＩＦ
Ｏメモリの中の１つに接続して、該送信信号処理手段の
送信信号を非同期送信ＦＩＦＯメモリに転送し、その後
複数の非同期送信ＦＩＦＯメモリの内容を時間割り当て
方式で要求順に送信する。
理などが不要となり構造の簡略化、処理の高速化を実現
する送信信号バッファリング方法を提供すること。 【解決手段】 異なる信号源から供給される複数の送信
信号を夫々対応する送信信号処理手段で処理し、送信信
号がある送信信号処理手段はそれら送信信号処理手段に
共通に設けられた非同期送信手段に送信要求を出し、該
非同期送信手段は上記送信要求を受けた時、上記送信要
求を出した送信信号処理手段を複数の非同期送信ＦＩＦ
Ｏメモリの中の１つに接続して、該送信信号処理手段の
送信信号を非同期送信ＦＩＦＯメモリに転送し、その後
複数の非同期送信ＦＩＦＯメモリの内容を時間割り当て
方式で要求順に送信する。
Description
【０００１】
【発明の属する技術分野】本発明は、非同期通信におけ
る送信信号のバッファリング方法に関する。
る送信信号のバッファリング方法に関する。
【０００２】
【従来の技術】バス上に接続された複数の機器間で通信
を行う場合の従来のシステム構成について、図面を参照
して、下記に説明する。図６は、従来のバスシステムの
構成を示す。同図において、バス上に並列に接続された
機器Ａ、機器Ｂ，機器Ｃ，機器Ｄは、ＶＴＲ（ビデオ・
テープレコーダ），ＴＶ（テレビジョン），ＰＣ（コン
ピュータ）等から成る。図７は、上記機器の一例を概念
的に図示したもので、ボード上にはＶＴＲ，制御マイコ
ン等が搭載されている。制御マイコンは、インターフェ
ース集積回路（Ｉ／Ｆ−ＩＣ）とバス・インターフェー
ス（Ｉ／Ｆ）を介してバス・ラインに接続される。
を行う場合の従来のシステム構成について、図面を参照
して、下記に説明する。図６は、従来のバスシステムの
構成を示す。同図において、バス上に並列に接続された
機器Ａ、機器Ｂ，機器Ｃ，機器Ｄは、ＶＴＲ（ビデオ・
テープレコーダ），ＴＶ（テレビジョン），ＰＣ（コン
ピュータ）等から成る。図７は、上記機器の一例を概念
的に図示したもので、ボード上にはＶＴＲ，制御マイコ
ン等が搭載されている。制御マイコンは、インターフェ
ース集積回路（Ｉ／Ｆ−ＩＣ）とバス・インターフェー
ス（Ｉ／Ｆ）を介してバス・ラインに接続される。
【０００３】図８は、バス上の信号を表したもので、Ｉ
ｓｏはアイソクロノス通信信号を表し、斜線で塗りつぶ
した矩形は非同期（Ａ−Ｓｙｎｃ）通信の伝送信号を表
している。アイソクロノス通信は、デジタル・オーディ
オや動画の伝送等を念頭においた通信で、通信周期内に
必ず１回伝送が行われる。それに対して、非同期通信は
不定期な通信でコマンド送信等に使われる。
ｓｏはアイソクロノス通信信号を表し、斜線で塗りつぶ
した矩形は非同期（Ａ−Ｓｙｎｃ）通信の伝送信号を表
している。アイソクロノス通信は、デジタル・オーディ
オや動画の伝送等を念頭においた通信で、通信周期内に
必ず１回伝送が行われる。それに対して、非同期通信は
不定期な通信でコマンド送信等に使われる。
【０００４】図９は、非同期通信の動作フローを示す。
複数の処理ブロックＡ、Ｂ，Ｃから、１つの非同期送信
処理ブロックを通して非同期（Ａ−Ｓｙｎｃ）送信ＦＩ
ＦＯメモリに信号送信を行うことができるようになって
おり、信号の送信をする場合には、非同期送信処理ブロ
ックに対して送信を行おうとする処理ブロックから送信
要求を出し、該処理ブロックからの信号をインターフェ
ース集積回路の送信信号ＦＩＦＯメモリへ転送する。そ
の後、送信信号ＦＩＦＯメモリの内容が送信される。
複数の処理ブロックＡ、Ｂ，Ｃから、１つの非同期送信
処理ブロックを通して非同期（Ａ−Ｓｙｎｃ）送信ＦＩ
ＦＯメモリに信号送信を行うことができるようになって
おり、信号の送信をする場合には、非同期送信処理ブロ
ックに対して送信を行おうとする処理ブロックから送信
要求を出し、該処理ブロックからの信号をインターフェ
ース集積回路の送信信号ＦＩＦＯメモリへ転送する。そ
の後、送信信号ＦＩＦＯメモリの内容が送信される。
【０００５】図１０は、図９のシステム構成において、
送信が遅延する場合の送信信号配列を示す。同図に示す
とおり、処理ブロックＡ、Ｂ、Ｃが夫々送信要求を出し
ている場合、送信要求に従って処理ブロックＡからの
信号を送信する。もし、送信先で信号の受信ができない
場合には、送信に失敗したものとして、同じ信号を再送
する。再送した信号が再び受信できなかった場合には、
更に再送する。こうして、所定回数送信しても未だ受信
できなかった場合には、再送を止めて次の送信要求に
対する信号の送信に進む。所定回数以内に送信先で送信
信号を受信できれば送信成功として、次の処理ブロック
Ｂからの送信要求に対応する信号の送信に進む。同様
にして、送信に成功したか所定回数失敗すると、次の送
信要求に対する信号送信を行う。
送信が遅延する場合の送信信号配列を示す。同図に示す
とおり、処理ブロックＡ、Ｂ、Ｃが夫々送信要求を出し
ている場合、送信要求に従って処理ブロックＡからの
信号を送信する。もし、送信先で信号の受信ができない
場合には、送信に失敗したものとして、同じ信号を再送
する。再送した信号が再び受信できなかった場合には、
更に再送する。こうして、所定回数送信しても未だ受信
できなかった場合には、再送を止めて次の送信要求に
対する信号の送信に進む。所定回数以内に送信先で送信
信号を受信できれば送信成功として、次の処理ブロック
Ｂからの送信要求に対応する信号の送信に進む。同様
にして、送信に成功したか所定回数失敗すると、次の送
信要求に対する信号送信を行う。
【０００６】非同期（Ａ−Ｓｙｎｃ）通信機能を用いる
バス・システム内で使用する機器において、図９に示す
ような送信信号ＦＩＦＯメモリを一つしか持たない通信
インターフェース（Ｉ／Ｆ）ＩＣを使用した場合、制御
上の複数の処理単位が夫々独立にＡ−Ｓｙｎｃ送信を要
求すると、最初の要求による送信処理が終了するまでは
次の送信要求に対する処理は開始できず送信に遅延を生
じることがある。また、その送信処理の停滞に伴いその
処理単位内で引き続き別の処理においても遅れを生じる
ことになる。
バス・システム内で使用する機器において、図９に示す
ような送信信号ＦＩＦＯメモリを一つしか持たない通信
インターフェース（Ｉ／Ｆ）ＩＣを使用した場合、制御
上の複数の処理単位が夫々独立にＡ−Ｓｙｎｃ送信を要
求すると、最初の要求による送信処理が終了するまでは
次の送信要求に対する処理は開始できず送信に遅延を生
じることがある。また、その送信処理の停滞に伴いその
処理単位内で引き続き別の処理においても遅れを生じる
ことになる。
【０００７】
【発明が解決しようとする課題】通常Ａ−Ｓｙｎｃ送信
を行う場合には送信が成功したか失敗したかを確認し、
失敗した場合には、別に定めた回数だけ再送を試みる。
成功・失敗によらず送信が終了するまでは次の送信要求
を開始することができない。そのため、ＦＩＦＯサイズ
を大きくすることにより一つの処理単位が送信要求を出
すだけ出して（ＦＩＦＯへの書込み）次の処理に移るこ
とで処理の停滞はある程度防げるが、送信遅延は免れな
いし、また送信処理部の構造が送信信号数の管理や送信
終了の通達管理など複雑になる。
を行う場合には送信が成功したか失敗したかを確認し、
失敗した場合には、別に定めた回数だけ再送を試みる。
成功・失敗によらず送信が終了するまでは次の送信要求
を開始することができない。そのため、ＦＩＦＯサイズ
を大きくすることにより一つの処理単位が送信要求を出
すだけ出して（ＦＩＦＯへの書込み）次の処理に移るこ
とで処理の停滞はある程度防げるが、送信遅延は免れな
いし、また送信処理部の構造が送信信号数の管理や送信
終了の通達管理など複雑になる。
【０００８】本発明は、上記従来の方法の欠点を克服す
ることを課題とする。特に、Ａ−Ｓｙｎｃ通信を使うシ
ステム内の機器において、又はマルチタスク構成の機器
において、Ａ−Ｓｙｎｃ通信を用いて複数の通信先との
やり取りが必要な場合、或通信先への送信が再送処理等
で時間がかかったとしても、他の通信先への送信は遅延
無く行うことができる送信信号バッファリング方法を提
供することを課題とする。
ることを課題とする。特に、Ａ−Ｓｙｎｃ通信を使うシ
ステム内の機器において、又はマルチタスク構成の機器
において、Ａ−Ｓｙｎｃ通信を用いて複数の通信先との
やり取りが必要な場合、或通信先への送信が再送処理等
で時間がかかったとしても、他の通信先への送信は遅延
無く行うことができる送信信号バッファリング方法を提
供することを課題とする。
【０００９】また本発明は、制御ソフトにおいても送信
遅延に対する対策処理などが不要となり構造の簡略化、
処理の高速化を実現することができる装置を提供するこ
とを課題とする。
遅延に対する対策処理などが不要となり構造の簡略化、
処理の高速化を実現することができる装置を提供するこ
とを課題とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、下記の手段を含む送信信号バッファリン
グ方法を提供する。即ち、本発明の第１の観点に従え
ば、異なる信号源から供給される複数の送信信号を夫々
対応する送信信号処理手段で処理し、送信信号がある送
信信号処理手段はそれら送信信号処理手段に共通に設け
られた非同期送信手段に送信要求を出し、該非同期送信
手段は上記送信要求を受けた時、上記送信要求を出した
送信信号処理手段を複数の非同期送信ＦＩＦＯメモリの
中の１つに接続して、該送信信号処理手段の送信信号を
非同期送信ＦＩＦＯメモリに転送し、その後複数の非同
期送信ＦＩＦＯメモリの内容を時間割り当て方式で要求
順に送信する送信信号バッファリング方法を提供する。
本発明の他の観点に従えば、上記送信信号バッファリン
グ方法において、或送信要求に対する信号送信に失敗し
た場合には当該送信要求の次のサイクルで再送するよう
にする送信信号バッファリング方法を提供する。
に、本発明は、下記の手段を含む送信信号バッファリン
グ方法を提供する。即ち、本発明の第１の観点に従え
ば、異なる信号源から供給される複数の送信信号を夫々
対応する送信信号処理手段で処理し、送信信号がある送
信信号処理手段はそれら送信信号処理手段に共通に設け
られた非同期送信手段に送信要求を出し、該非同期送信
手段は上記送信要求を受けた時、上記送信要求を出した
送信信号処理手段を複数の非同期送信ＦＩＦＯメモリの
中の１つに接続して、該送信信号処理手段の送信信号を
非同期送信ＦＩＦＯメモリに転送し、その後複数の非同
期送信ＦＩＦＯメモリの内容を時間割り当て方式で要求
順に送信する送信信号バッファリング方法を提供する。
本発明の他の観点に従えば、上記送信信号バッファリン
グ方法において、或送信要求に対する信号送信に失敗し
た場合には当該送信要求の次のサイクルで再送するよう
にする送信信号バッファリング方法を提供する。
【００１１】本発明の更に他の観点に従えば、異なる信
号源から供給される複数の送信信号を夫々対応する送信
信号処理手段で処理し、送信信号がある送信信号処理手
段は複数の非同期送信手段に対して順次送信要求を出
し、該要求を受けた非同期送信手段は空き状態であれ
ば、上記送信要求を出した送信信号処理手段を当該非同
期送信手段に対応して設けられた非同期送信ＦＩＦＯメ
モリに接続して、該送信信号処理手段の送信信号を該非
同期送信ＦＩＦＯメモリに転送し、その後複数の非同期
送信ＦＩＦＯメモリの内容を時間割り当て方式で順次送
信する送信信号バッファリング方法を提供する。本発明
の更に他の観点に従えば、上記送信信号バッファリング
方法において、或送信要求に対する信号送信に失敗した
場合には当該送信要求の次のサイクルで再送するように
する送信信号バッファリング方法を提供する。
号源から供給される複数の送信信号を夫々対応する送信
信号処理手段で処理し、送信信号がある送信信号処理手
段は複数の非同期送信手段に対して順次送信要求を出
し、該要求を受けた非同期送信手段は空き状態であれ
ば、上記送信要求を出した送信信号処理手段を当該非同
期送信手段に対応して設けられた非同期送信ＦＩＦＯメ
モリに接続して、該送信信号処理手段の送信信号を該非
同期送信ＦＩＦＯメモリに転送し、その後複数の非同期
送信ＦＩＦＯメモリの内容を時間割り当て方式で順次送
信する送信信号バッファリング方法を提供する。本発明
の更に他の観点に従えば、上記送信信号バッファリング
方法において、或送信要求に対する信号送信に失敗した
場合には当該送信要求の次のサイクルで再送するように
する送信信号バッファリング方法を提供する。
【００１２】本発明の更に他の観点に従えば、１つの信
号源から供給される送信信号を複数の非同期送信ＦＩＦ
Ｏメモリに順次分配し、それら複数の非同期送信ＦＩＦ
Ｏメモリの内容を書き込み時と同じ順序で読み取って時
間割り当て方式で同一送り先機器に送信する送信信号バ
ッファリング方法を提供する。
号源から供給される送信信号を複数の非同期送信ＦＩＦ
Ｏメモリに順次分配し、それら複数の非同期送信ＦＩＦ
Ｏメモリの内容を書き込み時と同じ順序で読み取って時
間割り当て方式で同一送り先機器に送信する送信信号バ
ッファリング方法を提供する。
【００１３】
【発明の実施の形態】本発明の送信信号バッファリング
方法の実施形態について、図面を参照して、下記に説明
する。本発明の送信信号バッファリング方法は、通信イ
ンターフェースＩＣに非同期（Ａ−Ｓｙｎｃ）送信用Ｆ
ＩＦＯメモリを複数個設け、夫々のＦＩＦＯメモリが独
立に送信処理を行えるようにする。
方法の実施形態について、図面を参照して、下記に説明
する。本発明の送信信号バッファリング方法は、通信イ
ンターフェースＩＣに非同期（Ａ−Ｓｙｎｃ）送信用Ｆ
ＩＦＯメモリを複数個設け、夫々のＦＩＦＯメモリが独
立に送信処理を行えるようにする。
【００１４】図１は、本発明の一実施形態の送信信号バ
ッファリング方法及び送信用バッファ装置を説明するた
めのシステム構成ブロック図である。同図に示すとお
り、本実施形態の装置においては、送信する信号をＡ，
Ｂ，Ｃの３つの信号処理回路又は信号処理単位（ソフト
で行う場合）からの信号とする。図１中では、これらの
信号処理回路又は信号処理単位を処理ブロックＡ，Ｂ，
Ｃとして表している。これら３つの処理ブロックＡ，
Ｂ，Ｃから供給される信号は、共通に設けられた非同期
送信信号処理回路又は信号処理単位から成る非同期（Ａ
−Ｓｙｎｃ）送信処理ブロックで順次処理して、対応す
る非同期送信ＦＩＦＯ（先入れ先出し）メモリＡ，Ｂ，
Ｃに送られる。同図から明らかなとおり、この実施形態
においては、非同期送信処理ブロックが一つであり、こ
の送信処理ブロック内でどの非同期（Ａ−Ｓｙｎｃ）送
信ＦＩＦＯメモリを使うかを選択するようになってい
る。
ッファリング方法及び送信用バッファ装置を説明するた
めのシステム構成ブロック図である。同図に示すとお
り、本実施形態の装置においては、送信する信号をＡ，
Ｂ，Ｃの３つの信号処理回路又は信号処理単位（ソフト
で行う場合）からの信号とする。図１中では、これらの
信号処理回路又は信号処理単位を処理ブロックＡ，Ｂ，
Ｃとして表している。これら３つの処理ブロックＡ，
Ｂ，Ｃから供給される信号は、共通に設けられた非同期
送信信号処理回路又は信号処理単位から成る非同期（Ａ
−Ｓｙｎｃ）送信処理ブロックで順次処理して、対応す
る非同期送信ＦＩＦＯ（先入れ先出し）メモリＡ，Ｂ，
Ｃに送られる。同図から明らかなとおり、この実施形態
においては、非同期送信処理ブロックが一つであり、こ
の送信処理ブロック内でどの非同期（Ａ−Ｓｙｎｃ）送
信ＦＩＦＯメモリを使うかを選択するようになってい
る。
【００１５】図２は、本発明の他の実施形態の送信信号
バッファリング方法を示すブロック図である。本実施形
態において、送信する信号の信号処理回路又は信号処理
単位は上記と同じく３つの処理ブロックＡ，Ｂ，Ｃから
成る。非同期（Ａ−Ｓｙｎｃ）送信処理ブロックは非同
期送信ＦＩＦＯメモリの数と同じ数だけ、即ち図示の例
ではＡ，Ｂ，Ｃの３個設けられ、それぞれの非同期送信
処理ブロックは決まった非同期（Ａ−Ｓｙｎｃ）送信Ｆ
ＩＦＯメモリへデータを送る働きを有し、送信要求を出
す処理ブロックがどのＡ−Ｓｙｎｃ送信ＦＩＦＯメモリ
を使うかを選択する。
バッファリング方法を示すブロック図である。本実施形
態において、送信する信号の信号処理回路又は信号処理
単位は上記と同じく３つの処理ブロックＡ，Ｂ，Ｃから
成る。非同期（Ａ−Ｓｙｎｃ）送信処理ブロックは非同
期送信ＦＩＦＯメモリの数と同じ数だけ、即ち図示の例
ではＡ，Ｂ，Ｃの３個設けられ、それぞれの非同期送信
処理ブロックは決まった非同期（Ａ−Ｓｙｎｃ）送信Ｆ
ＩＦＯメモリへデータを送る働きを有し、送信要求を出
す処理ブロックがどのＡ−Ｓｙｎｃ送信ＦＩＦＯメモリ
を使うかを選択する。
【００１６】本実施形態の送信信号バッファリング方法
を採用すれば、一つの処理ブロックにおけるＡ−Ｓｙｎ
ｃ送信要求に対する信号送信が、信号の再送等で長い時
間を費やしても他の処理ブロックからのＡ−Ｓｙｎｃ送
信要求に対する信号の送信はそれによる影響を受けな
い。
を採用すれば、一つの処理ブロックにおけるＡ−Ｓｙｎ
ｃ送信要求に対する信号送信が、信号の再送等で長い時
間を費やしても他の処理ブロックからのＡ−Ｓｙｎｃ送
信要求に対する信号の送信はそれによる影響を受けな
い。
【００１７】この様子を図３を参照して、下記に説明す
る。図示した回路システムにおいて、複数の処理ブロッ
ク（Ａ，Ｂ，Ｃ）がほぼ同時にＡ−Ｓｙｎｃ送信要求を
出したい場合、（図示していない）送信処理ブロック
は、空いているＡ−Ｓｙｎｃ送信ＦＩＦＯメモリ（Ａ，
Ｂ，Ｃ）を捕捉して対応付けられた処理ブロック（Ａ，
Ｂ，Ｃ）からの送信信号をそのＡ−Ｓｙｎｃ送信ＦＩＦ
Ｏメモリに転送する（あるいは、各処理ブロックが空い
ているＡ−Ｓｙｎｃ送信ＦＩＦＯメモリを選び、その送
信ＦＩＦＯメモリを使う）。
る。図示した回路システムにおいて、複数の処理ブロッ
ク（Ａ，Ｂ，Ｃ）がほぼ同時にＡ−Ｓｙｎｃ送信要求を
出したい場合、（図示していない）送信処理ブロック
は、空いているＡ−Ｓｙｎｃ送信ＦＩＦＯメモリ（Ａ，
Ｂ，Ｃ）を捕捉して対応付けられた処理ブロック（Ａ，
Ｂ，Ｃ）からの送信信号をそのＡ−Ｓｙｎｃ送信ＦＩＦ
Ｏメモリに転送する（あるいは、各処理ブロックが空い
ているＡ−Ｓｙｎｃ送信ＦＩＦＯメモリを選び、その送
信ＦＩＦＯメモリを使う）。
【００１８】今、処理ブロックＡからの信号がＡ−Ｓｙ
ｎｃ送信ＦＩＦＯメモリＡに一次的に記憶された後機器
Ｂに送信され、処理ブロックＢからの信号がＡ−Ｓｙｎ
ｃ送信ＦＩＦＯメモリＢに一次的に記憶された後機器Ｃ
に送信され、処理ブロックＣからの信号がＡ−Ｓｙｎｃ
送信ＦＩＦＯメモリＣに一次的に記憶された後機器Ｄに
送信されるものとし、その送信要求の順番をで示
す。
ｎｃ送信ＦＩＦＯメモリＡに一次的に記憶された後機器
Ｂに送信され、処理ブロックＢからの信号がＡ−Ｓｙｎ
ｃ送信ＦＩＦＯメモリＢに一次的に記憶された後機器Ｃ
に送信され、処理ブロックＣからの信号がＡ−Ｓｙｎｃ
送信ＦＩＦＯメモリＣに一次的に記憶された後機器Ｄに
送信されるものとし、その送信要求の順番をで示
す。
【００１９】Ａ−Ｓｙｎｃ送信ＦＩＦＯメモリＡの出力
が要求の信号として送信され、送信後、送信失敗であ
ることを検出しても、それにより遅延されることなく、
Ａ−Ｓｙｎｃ送信ＦＩＦＯメモリＢの出力が要求に対
する信号として送信される。更に、次の時間には要求
に対する信号としてＡ−Ｓｙｎｃ送信ＦＩＦＯメモリＣ
からの出力が送信される。３つのＡ−Ｓｙｎｃ送信ＦＩ
ＦＯメモリの内容が送信し終わると再び要求に戻って
Ａ−Ｓｙｎｃ送信ＦＩＦＯメモリＡの出力が再送される
が、その送信後、依然として送信失敗であれば、次のサ
イクルの自己の時間が来るまで待って再送する。
が要求の信号として送信され、送信後、送信失敗であ
ることを検出しても、それにより遅延されることなく、
Ａ−Ｓｙｎｃ送信ＦＩＦＯメモリＢの出力が要求に対
する信号として送信される。更に、次の時間には要求
に対する信号としてＡ−Ｓｙｎｃ送信ＦＩＦＯメモリＣ
からの出力が送信される。３つのＡ−Ｓｙｎｃ送信ＦＩ
ＦＯメモリの内容が送信し終わると再び要求に戻って
Ａ−Ｓｙｎｃ送信ＦＩＦＯメモリＡの出力が再送される
が、その送信後、依然として送信失敗であれば、次のサ
イクルの自己の時間が来るまで待って再送する。
【００２０】上記に説明したとおり、先行する要求に従
うＡ−Ｓｙｎｃ送信が、送信先（図では機器Ｂ）の都合
等で受信されなかったため再送処理に入ったとしても、
後続のＡ−Ｓｙｎｃ送信要求が別のＡ−Ｓｙｎｃ送信Ｆ
ＩＦＯメモリからのものであれば、後続の信号はバス上
に送信可能であり、先行信号の送信処理の終了を待つ必
要がない。従って、複数のＡ−Ｓｙｎｃ送信ＦＩＦＯメ
モリを使うことにより送信処理における遅延を防ぐこと
ができる。
うＡ−Ｓｙｎｃ送信が、送信先（図では機器Ｂ）の都合
等で受信されなかったため再送処理に入ったとしても、
後続のＡ−Ｓｙｎｃ送信要求が別のＡ−Ｓｙｎｃ送信Ｆ
ＩＦＯメモリからのものであれば、後続の信号はバス上
に送信可能であり、先行信号の送信処理の終了を待つ必
要がない。従って、複数のＡ−Ｓｙｎｃ送信ＦＩＦＯメ
モリを使うことにより送信処理における遅延を防ぐこと
ができる。
【００２１】次に、本発明の更に他の実施形態について
説明する。或る種のアプリケーションは、同一の送信先
に大量のＡ−Ｓｙｎｃデータを送信する必要がある。例
えば、画像データを分割して伝送する場合等にそのよう
な必要がある。そのような場合は、複数のＡ−Ｓｙｎｃ
送信ＦＩＦＯメモリの出力の送信先を一つに固定してお
き、それぞれのＡ−Ｓｙｎｃ送信ＦＩＦＯメモリに同一
の信号源にかかる複数のデータを分割して設定すること
により、アプリケーションの実行速度を速くすることが
できる。
説明する。或る種のアプリケーションは、同一の送信先
に大量のＡ−Ｓｙｎｃデータを送信する必要がある。例
えば、画像データを分割して伝送する場合等にそのよう
な必要がある。そのような場合は、複数のＡ−Ｓｙｎｃ
送信ＦＩＦＯメモリの出力の送信先を一つに固定してお
き、それぞれのＡ−Ｓｙｎｃ送信ＦＩＦＯメモリに同一
の信号源にかかる複数のデータを分割して設定すること
により、アプリケーションの実行速度を速くすることが
できる。
【００２２】この様子を図４、図５を参照して下記に説
明する。図４は、１つのアプリケーション信号処理回路
又は信号処理単位を表すアプリケーション処理ブロック
に対してＡ−Ｓｙｎｃ送信ＦＩＦＯメモリを１つしか持
たない場合の送信信号バッファリング方法について、送
信信号の流れを図示したものである。
明する。図４は、１つのアプリケーション信号処理回路
又は信号処理単位を表すアプリケーション処理ブロック
に対してＡ−Ｓｙｎｃ送信ＦＩＦＯメモリを１つしか持
たない場合の送信信号バッファリング方法について、送
信信号の流れを図示したものである。
【００２３】Ａ−Ｓｙｎｃ送信ＦＩＦＯメモリに一時記
憶された送信信号は送信要求に応答して送信先の機器
Ｂに送信される。Ａ−Ｓｙｎｃ送信ＦＩＦＯメモリに記
憶された次の信号は送信要求に応答して同じ送信先機
器Ｂに送信される。更に、次の信号は送信要求に応答
して同一機器Ｂに送られる。
憶された送信信号は送信要求に応答して送信先の機器
Ｂに送信される。Ａ−Ｓｙｎｃ送信ＦＩＦＯメモリに記
憶された次の信号は送信要求に応答して同じ送信先機
器Ｂに送信される。更に、次の信号は送信要求に応答
して同一機器Ｂに送られる。
【００２４】この方法で信号の送信を行えば、同一機器
Ｂに大量の送信情報を送ることができるが、処理ブロッ
クで送信信号の処理を行うのに必要な処理時間を考慮し
た信号間の間隔（処理間隔）が長くなっているために、
送信に要する時間が長くなってしまう。しかも、信号送
信が行われていない時間が残っている。
Ｂに大量の送信情報を送ることができるが、処理ブロッ
クで送信信号の処理を行うのに必要な処理時間を考慮し
た信号間の間隔（処理間隔）が長くなっているために、
送信に要する時間が長くなってしまう。しかも、信号送
信が行われていない時間が残っている。
【００２５】図５は、１つのアプリケーション処理ブロ
ックに対してＡ−Ｓｙｎｃ送信ＦＩＦＯメモリが３つ
（Ａ，Ｂ，Ｃ）あり、それらのＦＩＦＯメモリＡ，Ｂ，
Ｃに対して送信信号が順次割り当てられるとともに、そ
れらのＦＩＦＯの出力の送信先が同一の機器Ｂになって
いる。このシステム構成によれば、処理ブロックの処理
間隔内にＦＩＦＯメモリＡ，Ｂ，Ｃからの送信要求
に従って対応する信号が直列に伝送されることがわか
る。これを、上記の図４に示す送信信号と比較すると、
送信速度が３倍になっていることがわかる。
ックに対してＡ−Ｓｙｎｃ送信ＦＩＦＯメモリが３つ
（Ａ，Ｂ，Ｃ）あり、それらのＦＩＦＯメモリＡ，Ｂ，
Ｃに対して送信信号が順次割り当てられるとともに、そ
れらのＦＩＦＯの出力の送信先が同一の機器Ｂになって
いる。このシステム構成によれば、処理ブロックの処理
間隔内にＦＩＦＯメモリＡ，Ｂ，Ｃからの送信要求
に従って対応する信号が直列に伝送されることがわか
る。これを、上記の図４に示す送信信号と比較すると、
送信速度が３倍になっていることがわかる。
【００２６】以上本発明の送信信号バッファリング方法
について説明したが、この方法をバス上に接続された機
器に適用する場合、ＦＩＦＯを複数個持つことにより制
御ソフトによる送信制御の効率化を図った通信インター
フェースを実現することができる。また、通信インター
フェースはＩＣ（集積回路）で作れば回路構成が小型化
できる。
について説明したが、この方法をバス上に接続された機
器に適用する場合、ＦＩＦＯを複数個持つことにより制
御ソフトによる送信制御の効率化を図った通信インター
フェースを実現することができる。また、通信インター
フェースはＩＣ（集積回路）で作れば回路構成が小型化
できる。
【００２７】
【発明の効果】本発明の送信信号バッファリング方法
は、Ａ−Ｓｙｎｃ通信を使うシステム内の機器、又はマ
ルチタスク構成の機器に適用すると、Ａ−Ｓｙｎｃ通信
を用いて複数の通信先とのやり取りが必要な場合、ある
通信先への送信が再送処理などで時間がかかったとして
も、他の通信先への送信は遅延無く行うことができる。
また、本発明の送信信号バッファリング方法は、制御ソ
フトにおいて送信遅延に対する対策処理などが不要とな
り構造の簡略化、処理の高速化を実現することができ
る。本発明の送信信号バッファリング方法は、一つのレ
ジスタに多数のデータ（多パケットのデータ）を送る必
要があるような場合に、アプリケーションを高速化する
ことができる。
は、Ａ−Ｓｙｎｃ通信を使うシステム内の機器、又はマ
ルチタスク構成の機器に適用すると、Ａ−Ｓｙｎｃ通信
を用いて複数の通信先とのやり取りが必要な場合、ある
通信先への送信が再送処理などで時間がかかったとして
も、他の通信先への送信は遅延無く行うことができる。
また、本発明の送信信号バッファリング方法は、制御ソ
フトにおいて送信遅延に対する対策処理などが不要とな
り構造の簡略化、処理の高速化を実現することができ
る。本発明の送信信号バッファリング方法は、一つのレ
ジスタに多数のデータ（多パケットのデータ）を送る必
要があるような場合に、アプリケーションを高速化する
ことができる。
【図１】本発明の送信信号バッファリング方法の一実施
形態を示すブロック図である。
形態を示すブロック図である。
【図２】本発明の送信信号バッファリング方法の他の実
施形態を示すブロック図である。
施形態を示すブロック図である。
【図３】図１、図２のシステム構成にたいする動作説明
図である。
図である。
【図４】図５に示す動作説明に参照する参考図である。
【図５】本発明の送信バッファリング方法の更に他の実
施形態を示すフロック図である。
施形態を示すフロック図である。
【図６】バスシステムの構成を示す線図である。
【図７】バス上に接続される機器の一例を示すブロック
図である。
図である。
【図８】バス上のアイソクロノス信号と非同期信号を概
念的に示す線図である。
念的に示す線図である。
【図９】非同期送信ＦＩＦＯが１つの場合のシステム構
成図である。
成図である。
【図１０】図９のシステム構成において送信信号の再送
を行う様子を示す線図である。
を行う様子を示す線図である。
Ｓ１〜Ｓ３・・・ 信号処理ブロック、Ｒ１〜Ｒ３・・・ 非同
期送信要求、Ｐ・・・ 非同期送信処理ブロック、Ｍ１〜Ｍ
３・・・ 非同期送信バッファメモリ、Ｄ１〜Ｄ３・・・ 送信
信号
期送信要求、Ｐ・・・ 非同期送信処理ブロック、Ｍ１〜Ｍ
３・・・ 非同期送信バッファメモリ、Ｄ１〜Ｄ３・・・ 送信
信号
Claims (5)
- 【請求項１】 異なる信号源から供給される複数の送信
信号を夫々対応する送信信号処理手段で処理し、送信信
号がある送信信号処理手段はそれら送信信号処理手段に
共通に設けられた非同期送信手段に送信要求を出し、該
非同期送信手段は上記送信要求を受けた時、上記送信要
求を出した送信信号処理手段を複数の非同期送信ＦＩＦ
Ｏメモリの中の１つに接続して、該送信信号処理手段の
送信信号を非同期送信ＦＩＦＯメモリに転送し、その後
複数の非同期送信ＦＩＦＯメモリの内容を時間割り当て
方式で要求順に送信する送信信号バッファリング方法。 - 【請求項２】 請求項１に記載の送信信号バッファリン
グ方法において、或送信要求に対する信号送信に失敗し
た場合には当該送信要求の次のサイクルで再送するよう
にする送信信号バッファリング方法。 - 【請求項３】 異なる信号源から供給される複数の送信
信号を夫々対応する送信信号処理手段で処理し、送信信
号がある送信信号処理手段は複数の非同期送信手段に対
して順次送信要求を出し、該要求を受けた非同期送信手
段は空き状態であれば、上記送信要求を出した送信信号
処理手段を当該非同期送信手段に対応して設けられた非
同期送信ＦＩＦＯメモリに接続して、該送信信号処理手
段の送信信号を該非同期送信ＦＩＦＯメモリに転送し、
その後複数の非同期送信ＦＩＦＯメモリの内容を時間割
り当て方式で順次送信する送信信号バッファリング方
法。 - 【請求項４】 請求項３に記載の送信信号バッファリン
グ方法において、或送信要求に対する信号送信に失敗し
た場合には当該送信要求の次のサイクルで再送するよう
にする送信信号バッファリング方法。 - 【請求項５】 １つの信号源から供給される送信信号を
複数の非同期送信ＦＩＦＯメモリに順次分配し、それら
複数の非同期送信ＦＩＦＯメモリの内容を書き込み時と
同じ順序で読み取って時間割り当て方式で同一送り先機
器に送信する送信信号バッファリング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026535A JP2001217877A (ja) | 2000-02-03 | 2000-02-03 | 送信信号バッファリング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026535A JP2001217877A (ja) | 2000-02-03 | 2000-02-03 | 送信信号バッファリング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217877A true JP2001217877A (ja) | 2001-08-10 |
Family
ID=18552255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000026535A Pending JP2001217877A (ja) | 2000-02-03 | 2000-02-03 | 送信信号バッファリング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217877A (ja) |
-
2000
- 2000-02-03 JP JP2000026535A patent/JP2001217877A/ja active Pending
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