JP2001217713A - Ａ／ｄ変換モジュールのデータ補正装置 - Google Patents
Ａ／ｄ変換モジュールのデータ補正装置Info
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- JP2001217713A JP2001217713A JP2000025505A JP2000025505A JP2001217713A JP 2001217713 A JP2001217713 A JP 2001217713A JP 2000025505 A JP2000025505 A JP 2000025505A JP 2000025505 A JP2000025505 A JP 2000025505A JP 2001217713 A JP2001217713 A JP 2001217713A
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Abstract
(57)【要約】
【課題】 ゲイン・アンプの初期調整を省略したために
生ずるＡ／Ｄ変換データのチャネル間のばらつきを抑え
るために補正を行うＡ／Ｄ変換モジュールのデータ補正
装置を提供する。 【解決手段】 Ａ／Ｄ変換モジュールに、Ａ／Ｄ変換デ
ータを補正するためのパラメータを全入力点数分記憶し
たメモリを設け、かつモジュール内のＡ／Ｄ変換器のゲ
イン、オフセット調整部に各ゲイン・アンプの初期調整
機能を包含させ、Ａ／Ｄ変換データ補正時には、前記メ
モリの有する補正パラメータに基きＡ／Ｄ変換器の出力
データの補正を行う。
生ずるＡ／Ｄ変換データのチャネル間のばらつきを抑え
るために補正を行うＡ／Ｄ変換モジュールのデータ補正
装置を提供する。 【解決手段】 Ａ／Ｄ変換モジュールに、Ａ／Ｄ変換デ
ータを補正するためのパラメータを全入力点数分記憶し
たメモリを設け、かつモジュール内のＡ／Ｄ変換器のゲ
イン、オフセット調整部に各ゲイン・アンプの初期調整
機能を包含させ、Ａ／Ｄ変換データ補正時には、前記メ
モリの有する補正パラメータに基きＡ／Ｄ変換器の出力
データの補正を行う。
Description
【０００１】
【産業上の利用分野】本発明は、計装装置、計測装置の
Ａ／Ｄ変換モジュールに係り、特にＡ／Ｄ変換データの
補正を行うＡ／Ｄ変換モジュールのデータ補正装置に関
するものである。
Ａ／Ｄ変換モジュールに係り、特にＡ／Ｄ変換データの
補正を行うＡ／Ｄ変換モジュールのデータ補正装置に関
するものである。
【０００２】
【従来の技術】図４はＡ／Ｄ変換モジュールの構成例を
示したもので、同図において入力回路部（１−０、２−
０、・・・ｎ−０）は、それぞれ不要な周波数帯域を遮
断するローパス・フィルタ（１１、２１、・・・ｎ
１）、入力信号レベルをＡ／Ｄ変換最適なレベルまで増
幅するゲイン・アンプ（１２−０、２２−０、・・・ｎ
２−０）、および、Ａ／Ｄ変換に際し入力信号を保持す
るサンプル／ホールド（１３、２３、・・・ｎ３）から
構成される。アナログ・マルチプレクサ１００は、コン
トロール回路１０４から出力された入力データ選択信号
Ｓ１１に基づき、そのデータ入力端子に接続された入力
回路部信号を選択し、Ａ／Ｄ変換器１０１−０へ出力す
る。Ａ／Ｄ変換器１０１−０は、コントロール回路１０
４からのＡ／Ｄ変換開始信号Ｓ１０を受付け後、所定の
変換時間を経過した後に、変換したディジタル値をフォ
ト・カプラ１０５へ出力する。ＣＰＵ１０８は、Ｉ／Ｏ
ユニット１０７を介してフォト・カプラ１０５で光絶縁
されたＡ／Ｄ変換器の出力を取り込む。ＲＯＭ１０９
は、Ａ／Ｄ変換モジュールの制御プログラム、及び、設
定の初期値を蓄えるリード・オンリー・メモリであり、
ＲＡＭ１１０は、１時記憶用ランダム・アクセス・メモ
リである。コントロール回路１０４は、ＣＰＵ１０８か
らＩ／Ｏユニット１０７を介してフォト・カプラ１０６
で光絶縁された指示信号を基に、Ａ／Ｄ変換開始信号Ｓ
１０、入力データ選択信号Ｓ１１、ホールド信号Ｓ１
２、ゲイン・アンプのゲイン設定バス信号Ｓ１３、およ
び、ゲイン設定ラッチ・バッファ（１４、２４、・・・
ｎ４）のラッチ用ストローブ信号（Ｓ１、Ｓ２、・・・
Ｓｎ）を生成する。
示したもので、同図において入力回路部（１−０、２−
０、・・・ｎ−０）は、それぞれ不要な周波数帯域を遮
断するローパス・フィルタ（１１、２１、・・・ｎ
１）、入力信号レベルをＡ／Ｄ変換最適なレベルまで増
幅するゲイン・アンプ（１２−０、２２−０、・・・ｎ
２−０）、および、Ａ／Ｄ変換に際し入力信号を保持す
るサンプル／ホールド（１３、２３、・・・ｎ３）から
構成される。アナログ・マルチプレクサ１００は、コン
トロール回路１０４から出力された入力データ選択信号
Ｓ１１に基づき、そのデータ入力端子に接続された入力
回路部信号を選択し、Ａ／Ｄ変換器１０１−０へ出力す
る。Ａ／Ｄ変換器１０１−０は、コントロール回路１０
４からのＡ／Ｄ変換開始信号Ｓ１０を受付け後、所定の
変換時間を経過した後に、変換したディジタル値をフォ
ト・カプラ１０５へ出力する。ＣＰＵ１０８は、Ｉ／Ｏ
ユニット１０７を介してフォト・カプラ１０５で光絶縁
されたＡ／Ｄ変換器の出力を取り込む。ＲＯＭ１０９
は、Ａ／Ｄ変換モジュールの制御プログラム、及び、設
定の初期値を蓄えるリード・オンリー・メモリであり、
ＲＡＭ１１０は、１時記憶用ランダム・アクセス・メモ
リである。コントロール回路１０４は、ＣＰＵ１０８か
らＩ／Ｏユニット１０７を介してフォト・カプラ１０６
で光絶縁された指示信号を基に、Ａ／Ｄ変換開始信号Ｓ
１０、入力データ選択信号Ｓ１１、ホールド信号Ｓ１
２、ゲイン・アンプのゲイン設定バス信号Ｓ１３、およ
び、ゲイン設定ラッチ・バッファ（１４、２４、・・・
ｎ４）のラッチ用ストローブ信号（Ｓ１、Ｓ２、・・・
Ｓｎ）を生成する。
【０００３】
【発明が解決しようとする課題】微弱信号から大信号ま
でを満遍なく最適にＡ／Ｄ変換させるためには、入力回
路部にゲイン・アンプを具備し、ゲイン・アンプのゲイ
ンを可変させる必要がある。しかし、ゲイン・アンプを
使用するためには、初期調整としてゲイン・アンプのオ
フセット、ゲイン調整が必要であり、これを省略する
と、同一信号を各チャネルに入力してもＡ／Ｄ変換デー
タがチャネル間でばらつく問題があった。したがって、
本発明は、ゲイン・アンプの初期調整を省略したために
生ずるＡ／Ｄ変換データのチャネル間のばらつきを抑え
るために補正を行うＡ／Ｄ変換ジュールのデータ補正装
置を提供せんとするものである。
でを満遍なく最適にＡ／Ｄ変換させるためには、入力回
路部にゲイン・アンプを具備し、ゲイン・アンプのゲイ
ンを可変させる必要がある。しかし、ゲイン・アンプを
使用するためには、初期調整としてゲイン・アンプのオ
フセット、ゲイン調整が必要であり、これを省略する
と、同一信号を各チャネルに入力してもＡ／Ｄ変換デー
タがチャネル間でばらつく問題があった。したがって、
本発明は、ゲイン・アンプの初期調整を省略したために
生ずるＡ／Ｄ変換データのチャネル間のばらつきを抑え
るために補正を行うＡ／Ｄ変換ジュールのデータ補正装
置を提供せんとするものである。
【０００４】
【課題を解決するための手段】本発明は、入力信号を増
幅させるゲイン・アンプを含んだ入力回路部を入力点数
分具備し、各々の入力回路部の出力をアナログ・マルチ
プレクサの入力に出力し、そのアナログ・マルチプレク
サの出力をＡ／Ｄ変換器の入力に出力し、ＣＰＵからの
制御によりＡ／Ｄ変換を行う構成のＡ／Ｄ変換モジュー
ルにおいて、前記Ａ／Ｄ変換モジュールに、Ａ／Ｄ変換
データを補正するためのパラメータを全入力点数分記憶
したメモリを設け、かつ前記Ａ／Ｄ変換器のゲイン、オ
フセット調整部に各ゲイン・アンプの初期調整機能を包
含させ、Ａ／Ｄ変換データ補正時には、前記メモリの有
する補正パラメータに基きＡ／Ｄ変換器の出力データの
補正を行うものである。
幅させるゲイン・アンプを含んだ入力回路部を入力点数
分具備し、各々の入力回路部の出力をアナログ・マルチ
プレクサの入力に出力し、そのアナログ・マルチプレク
サの出力をＡ／Ｄ変換器の入力に出力し、ＣＰＵからの
制御によりＡ／Ｄ変換を行う構成のＡ／Ｄ変換モジュー
ルにおいて、前記Ａ／Ｄ変換モジュールに、Ａ／Ｄ変換
データを補正するためのパラメータを全入力点数分記憶
したメモリを設け、かつ前記Ａ／Ｄ変換器のゲイン、オ
フセット調整部に各ゲイン・アンプの初期調整機能を包
含させ、Ａ／Ｄ変換データ補正時には、前記メモリの有
する補正パラメータに基きＡ／Ｄ変換器の出力データの
補正を行うものである。
【０００５】
【発明の実施の形態】図１は本発明の実施例を示すＡ／
Ｄ変換モジュールの構成図である。同図において、１１
１はフラッシュ・メモリで、Ａ／Ｄ変換器１０１−１の
オフセット、ゲイン調整時に得られるＡ／Ｄ変換データ
の補正パラメータを全チャネル分記憶し、読出す機能を
有する。入力回路部（１−１、２−１、・・・ｎ−１）
は、構成要素であるゲイン・アンプ（１２−１、２２−
１、・・・ｎ２−１）が各々初期調整回路を具備しない
ものであることを除き図４に示す入力回路部と同等であ
る。他の構成については、図４と同様であるので省略す
る。
Ｄ変換モジュールの構成図である。同図において、１１
１はフラッシュ・メモリで、Ａ／Ｄ変換器１０１−１の
オフセット、ゲイン調整時に得られるＡ／Ｄ変換データ
の補正パラメータを全チャネル分記憶し、読出す機能を
有する。入力回路部（１−１、２−１、・・・ｎ−１）
は、構成要素であるゲイン・アンプ（１２−１、２２−
１、・・・ｎ２−１）が各々初期調整回路を具備しない
ものであることを除き図４に示す入力回路部と同等であ
る。他の構成については、図４と同様であるので省略す
る。
【０００６】図２は本発明の根幹を示すデータ補正の概
念図である。同図において、Ａ／Ｄ変換器出力の分解能
を１２ビットで表示しているが、他の分解能においても
同様であることは勿論である。また、同図中の”ｈ”
は、１６進数を示す記号である。以下、Ａ／Ｄ変換器の
分解能が１２ビット、入力レンジが−１０〜＋１０Ｖ、
入力コードはオフセット・バイナリで−１０Ｖ入力時に
０００ｈ、及び、＋１０Ｖ入力時にＦＦＦｈを出力させ
た例を用いて、実施例を説明する。
念図である。同図において、Ａ／Ｄ変換器出力の分解能
を１２ビットで表示しているが、他の分解能においても
同様であることは勿論である。また、同図中の”ｈ”
は、１６進数を示す記号である。以下、Ａ／Ｄ変換器の
分解能が１２ビット、入力レンジが−１０〜＋１０Ｖ、
入力コードはオフセット・バイナリで−１０Ｖ入力時に
０００ｈ、及び、＋１０Ｖ入力時にＦＦＦｈを出力させ
た例を用いて、実施例を説明する。
【０００７】全チャネルのゲイン・アンプにおいて、ゲ
インが１０となるようにＣＰＵから各チャネルのラッチ
（１４、２４、・・・ｎ４）へ設定値を書き込む。全チ
ャネルの入力端子に−１．００００Ｖを印加すると、ゲ
イン・アンプのゲインが１０であるので、Ａ／Ｄ変換器
にはｙｎ＝−１０Ｖ程度の電圧が印加される。この時、
各チャネルのＡ／Ｄ変換器出力データで最小のものが０
００ｈとなるようにＡ／Ｄ変換器のオフセットをオフセ
ット調整用ボリューム１０２で調整し、その変換値をｘ
Ｌ（ｉ）とする。したがって、Ａ／Ｄ変換器出力データ
ｘＬ（ｉ）は０００ｈと同じか、より大きな値を持つ。
ここで、ｉはチャネル番号を示す。このようにして得ら
れるｘＬ（ｉ）を全チャネル分、フラッシュ・メモリへ
書き込み記憶させる。全チャネルの入力端子に＋１．０
０００Ｖを印加すると、ゲイン・アンプのゲインが１０
であるので、Ａ／Ｄ変換器にはｙｐ＝＋１０Ｖ程度の電
圧が印加される。この時、各チャネルのＡ／Ｄ変換器出
力データで最大のものがＦＦＦｈとなるようにＡ／Ｄ変
換器のゲインをゲイン調整用ボリューム１０３で調整
し、その変換値をｘＨ（ｉ）とする。したがって、Ａ／
Ｄ変換器出力データｘＨ（ｉ）はＦＦＦｈと同じか、よ
り小さな値を持つ。ここで、ｉはチャネル番号を示す。
このようにして得られるｘＨ（ｉ）を全チャネル分、フ
ラッシュ・メモリへ書き込み記憶させる。上記、ｘＬ
（ｉ）、ｘＨ（ｉ）で定まる直線が各チャネルに入力さ
れた信号のＡ／Ｄ変換器出力データ（図２で示した入力
直線）となる。この直線を図２で示した理想曲線に合う
ように補正量を計算する。即ち、ｘＬ（ｉ）〜ｘＨ
（ｉ）のＡ／Ｄ変換器出力データに対し、０００ｈ〜Ｆ
ＦＦｈに補正変換し、これをＡ／Ｄ変換モジュールの出
力とする。Ａ／Ｄ変換器出力データに対する補正後のＡ
／Ｄ変換データをｙ（ｉ）、Ａ／Ｄ変換器出力データを
ｘ（ｉ）とすると、以下の関係が成立する。ここで、ｉ
はチャネル番号を示す。 ｙ（ｉ）＝ｍ（ｉ）・ｘ（ｉ）＋ｋ（ｉ） （式１．１） ここで、傾きｍ（ｉ）、切片ｋ（ｉ）は以下で与えられ
る。 ｍ（ｉ）＝（ｙｐ−ｙｎ）／（ｘＨ（ｉ）−ｘＬ（ｉ）） （式１．２） ｋ（ｉ）＝（ｙｎ・ｘＨ（ｉ）−ｙｐ・ｘＬ（ｉ））／ （ｘＨ（ｉ）−ｘＬ（ｉ）） （式１．３） したがって、以下を得る。 ｙ（ｉ）＝（ｙｐ−ｙｎ）・ｘ（ｉ）／（ｘＨ（ｉ）−ｘＬ（ｉ）） ＋（ｙｎ・ｘＨ（ｉ）−ｙｐ・ｘＬ（ｉ））／ （ｘＨ（ｉ）−ｘＬ（ｉ）） （式１．４） 即ち、Ａ／Ｄ変換器出力データｘ（ｉ）と、Ａ／Ｄ変換
器のオフセット、ゲイン調整時に得られるｘＬ（ｉ）、
ｘＨ（ｉ）により、アナログ入力値に対応する理想直線
上のＡ／Ｄ変換値が（式１．４）より求まる。
インが１０となるようにＣＰＵから各チャネルのラッチ
（１４、２４、・・・ｎ４）へ設定値を書き込む。全チ
ャネルの入力端子に−１．００００Ｖを印加すると、ゲ
イン・アンプのゲインが１０であるので、Ａ／Ｄ変換器
にはｙｎ＝−１０Ｖ程度の電圧が印加される。この時、
各チャネルのＡ／Ｄ変換器出力データで最小のものが０
００ｈとなるようにＡ／Ｄ変換器のオフセットをオフセ
ット調整用ボリューム１０２で調整し、その変換値をｘ
Ｌ（ｉ）とする。したがって、Ａ／Ｄ変換器出力データ
ｘＬ（ｉ）は０００ｈと同じか、より大きな値を持つ。
ここで、ｉはチャネル番号を示す。このようにして得ら
れるｘＬ（ｉ）を全チャネル分、フラッシュ・メモリへ
書き込み記憶させる。全チャネルの入力端子に＋１．０
０００Ｖを印加すると、ゲイン・アンプのゲインが１０
であるので、Ａ／Ｄ変換器にはｙｐ＝＋１０Ｖ程度の電
圧が印加される。この時、各チャネルのＡ／Ｄ変換器出
力データで最大のものがＦＦＦｈとなるようにＡ／Ｄ変
換器のゲインをゲイン調整用ボリューム１０３で調整
し、その変換値をｘＨ（ｉ）とする。したがって、Ａ／
Ｄ変換器出力データｘＨ（ｉ）はＦＦＦｈと同じか、よ
り小さな値を持つ。ここで、ｉはチャネル番号を示す。
このようにして得られるｘＨ（ｉ）を全チャネル分、フ
ラッシュ・メモリへ書き込み記憶させる。上記、ｘＬ
（ｉ）、ｘＨ（ｉ）で定まる直線が各チャネルに入力さ
れた信号のＡ／Ｄ変換器出力データ（図２で示した入力
直線）となる。この直線を図２で示した理想曲線に合う
ように補正量を計算する。即ち、ｘＬ（ｉ）〜ｘＨ
（ｉ）のＡ／Ｄ変換器出力データに対し、０００ｈ〜Ｆ
ＦＦｈに補正変換し、これをＡ／Ｄ変換モジュールの出
力とする。Ａ／Ｄ変換器出力データに対する補正後のＡ
／Ｄ変換データをｙ（ｉ）、Ａ／Ｄ変換器出力データを
ｘ（ｉ）とすると、以下の関係が成立する。ここで、ｉ
はチャネル番号を示す。 ｙ（ｉ）＝ｍ（ｉ）・ｘ（ｉ）＋ｋ（ｉ） （式１．１） ここで、傾きｍ（ｉ）、切片ｋ（ｉ）は以下で与えられ
る。 ｍ（ｉ）＝（ｙｐ−ｙｎ）／（ｘＨ（ｉ）−ｘＬ（ｉ）） （式１．２） ｋ（ｉ）＝（ｙｎ・ｘＨ（ｉ）−ｙｐ・ｘＬ（ｉ））／ （ｘＨ（ｉ）−ｘＬ（ｉ）） （式１．３） したがって、以下を得る。 ｙ（ｉ）＝（ｙｐ−ｙｎ）・ｘ（ｉ）／（ｘＨ（ｉ）−ｘＬ（ｉ）） ＋（ｙｎ・ｘＨ（ｉ）−ｙｐ・ｘＬ（ｉ））／ （ｘＨ（ｉ）−ｘＬ（ｉ）） （式１．４） 即ち、Ａ／Ｄ変換器出力データｘ（ｉ）と、Ａ／Ｄ変換
器のオフセット、ゲイン調整時に得られるｘＬ（ｉ）、
ｘＨ（ｉ）により、アナログ入力値に対応する理想直線
上のＡ／Ｄ変換値が（式１．４）より求まる。
【０００８】以上より、各チャネル毎にｘＨ（ｉ）、ｘ
Ｌ（ｉ）をフラッシュ・メモリから読出すことにより、
各チャネルのゲイン・アンプの差異によるにばらつきの
ない理想直線への補正が可能となる。
Ｌ（ｉ）をフラッシュ・メモリから読出すことにより、
各チャネルのゲイン・アンプの差異によるにばらつきの
ない理想直線への補正が可能となる。
【０００９】図３はＡ／Ｄ変換モジュールのＡ／Ｄ変換
理論直線を示す。同図は、Ａ／Ｄ変換器の分解能が１２
ビット、入力レンジが−１０〜＋１０Ｖ、入力コードは
オフセット・バイナリで−１０Ｖ入力時に０００ｈ、及
び、＋１０Ｖ入力時にＦＦＦｈを出力させた例を示す。
理論直線を示す。同図は、Ａ／Ｄ変換器の分解能が１２
ビット、入力レンジが−１０〜＋１０Ｖ、入力コードは
オフセット・バイナリで−１０Ｖ入力時に０００ｈ、及
び、＋１０Ｖ入力時にＦＦＦｈを出力させた例を示す。
【００１０】
【発明の効果】以上のように本発明によれば、Ａ／Ｄ変
換器のオフセット調整時にゲイン・アンプのオフセット
調整を兼用させ、また、Ａ／Ｄ変換器のゲイン調整時に
ゲイン・アンプのゲイン調整を兼用させ、かつ、各々の
チャネルにおけるＡ／Ｄ変換データのばらつきを補正す
ると共に、各チャネル用補正データをフラッシュ・メモ
リに蓄積する構成にしたものであるから、ゲイン・アン
プの初期調整が不要となり、同一信号入力時において
は、Ａ／Ｄ変換データ補正後のチャネル間のばらつきが
極めて小さく抑えられる。
換器のオフセット調整時にゲイン・アンプのオフセット
調整を兼用させ、また、Ａ／Ｄ変換器のゲイン調整時に
ゲイン・アンプのゲイン調整を兼用させ、かつ、各々の
チャネルにおけるＡ／Ｄ変換データのばらつきを補正す
ると共に、各チャネル用補正データをフラッシュ・メモ
リに蓄積する構成にしたものであるから、ゲイン・アン
プの初期調整が不要となり、同一信号入力時において
は、Ａ／Ｄ変換データ補正後のチャネル間のばらつきが
極めて小さく抑えられる。
【００１１】さらに、本発明を用いれば、各々のチャネ
ルのゲイン・アンプの初期調整回路部が不要となるた
め、図１の入力回路部（１−１、２−１、・・・ｎ−
１）を各々ハイブリッドＩＣ１個に集積化し、Ａ／Ｄ変
換モジュール基板上の入力回路部の専有面積を小さくす
ることができる。したがって、入力点数の増加が可能と
なり、コスト・パフォーマンスを向上させることができ
る。
ルのゲイン・アンプの初期調整回路部が不要となるた
め、図１の入力回路部（１−１、２−１、・・・ｎ−
１）を各々ハイブリッドＩＣ１個に集積化し、Ａ／Ｄ変
換モジュール基板上の入力回路部の専有面積を小さくす
ることができる。したがって、入力点数の増加が可能と
なり、コスト・パフォーマンスを向上させることができ
る。
【図１】本発明の実施例を示すＡ／Ｄ変換モジュール構
成例
成例
【図２】データ補正の概念図
【図３】Ａ／Ｄ変換理論直線
【図４】従来のＡ／Ｄ変換モジュール構成例
Claims (1)
- 【請求項１】 入力信号を増幅させるゲイン・アンプを
含んだ入力回路部を入力点数分具備し、各々の入力回路
部の出力をアナログ・マルチプレクサの入力に出力し、
そのアナログ・マルチプレクサの出力をＡ／Ｄ変換器の
入力に出力し、ＣＰＵからの制御によりＡ／Ｄ変換を行
う構成のＡ／Ｄ変換モジュールにおいて、前記Ａ／Ｄ変
換モジュールに、Ａ／Ｄ変換データを補正するためのパ
ラメータを全入力点数分記憶したメモリを設け、かつ前
記Ａ／Ｄ変換器のゲイン、オフセット調整部に各ゲイン
・アンプの初期調整機能を包含させ、Ａ／Ｄ変換データ
補正時には、前記メモリの有する補正パラメータに基き
Ａ／Ｄ変換器の出力データの補正を行うことを特徴とす
るＡ／Ｄ変換モジュールのデータ補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025505A JP2001217713A (ja) | 2000-02-02 | 2000-02-02 | Ａ／ｄ変換モジュールのデータ補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025505A JP2001217713A (ja) | 2000-02-02 | 2000-02-02 | Ａ／ｄ変換モジュールのデータ補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217713A true JP2001217713A (ja) | 2001-08-10 |
Family
ID=18551359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000025505A Pending JP2001217713A (ja) | 2000-02-02 | 2000-02-02 | Ａ／ｄ変換モジュールのデータ補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217713A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5178964B1 (ja) * | 2012-05-11 | 2013-04-10 | 三菱電機株式会社 | アナログ変換装置およびプログラマブルコントローラシステム |
| WO2014119247A1 (ja) * | 2013-01-31 | 2014-08-07 | 株式会社デンソー | センサ信号処理装置およびセンサ装置 |
-
2000
- 2000-02-02 JP JP2000025505A patent/JP2001217713A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5178964B1 (ja) * | 2012-05-11 | 2013-04-10 | 三菱電機株式会社 | アナログ変換装置およびプログラマブルコントローラシステム |
| WO2013168284A1 (ja) * | 2012-05-11 | 2013-11-14 | 三菱電機株式会社 | アナログ変換装置およびプログラマブルコントローラシステム |
| KR20140132772A (ko) * | 2012-05-11 | 2014-11-18 | 미쓰비시덴키 가부시키가이샤 | 아날로그 변환 장치 및 프로그래머블 컨트롤러 시스템 |
| TWI503639B (zh) * | 2012-05-11 | 2015-10-11 | Mitsubishi Electric Corp | 類比變換裝置及可程式控制器系統 |
| KR101586163B1 (ko) | 2012-05-11 | 2016-01-15 | 미쓰비시덴키 가부시키가이샤 | 아날로그 변환 장치 및 프로그래머블 컨트롤러 시스템 |
| US9729161B2 (en) | 2012-05-11 | 2017-08-08 | Mitsubishi Electric Corporation | Analog converter and programmable logic controller system |
| WO2014119247A1 (ja) * | 2013-01-31 | 2014-08-07 | 株式会社デンソー | センサ信号処理装置およびセンサ装置 |
| JP2014150338A (ja) * | 2013-01-31 | 2014-08-21 | Denso Corp | センサ信号処理装置およびセンサ装置 |
| CN104969473A (zh) * | 2013-01-31 | 2015-10-07 | 株式会社电装 | 传感器信号处理装置及传感器装置 |
| US9350370B2 (en) | 2013-01-31 | 2016-05-24 | Denso Corporation | Sensor signal processing apparatus and sensor apparatus |
| CN104969473B (zh) * | 2013-01-31 | 2017-12-05 | 株式会社电装 | 传感器信号处理装置及传感器装置 |
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