JP2001209370A

JP2001209370A - 画像データ転送方法及び装置並びに画像表示処理システム

Info

Publication number: JP2001209370A
Application number: JP2000017522A
Authority: JP
Inventors: Yasuhiro Enomoto; 保宏榎本
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2000-01-26
Filing date: 2000-01-26
Publication date: 2001-08-03
Anticipated expiration: 2020-01-26
Also published as: JP3846142B2

Abstract

(57)【要約】【課題】効率的に画像処理及び転送データ制御等を行う
ことで、画像データの高速転送が可能な画像データ転送
方法及び装置並びに画像表示処理システムを提供する。【解決手段】画像データ転送装置は、指定された転送
元領域及び転送先領域に関するパラメータに基づいて画
像データ記憶装置に記憶された前記転送元領域の画像デ
ータと前記転送先領域の画像データとを演算処理した後
に前記転送先領域に転送する装置であり、１ピクセルが
１又は複数のバイトで構成された画像データを、前記１
ピクセルの画像データよりも大きい複数バイトからなる
ブロック単位で転送し、且つ転送元領域と転送先領域と
でブロック内における位置合わせを行って前記演算処理
を実行する。画像表示処理システムは、画像データを記
憶する画像データ記憶装置と、画像データの転送元領域
及び転送先領域に関するパラメータを出力する中央処理
装置と、このパラメータに基づいて前記転送元領域の画
像データと前記転送先領域の画像データとを演算処理し
た後に前記転送先領域に転送する画像データ転送装置
と、画像データを表示する画像表示装置とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＣＲＴ（Cathode
Ray Tube）等のラスタースキャン型表示装置において、
平面上に表現された画像を構成するデータの画像表示処
理システムに関し、特に特定領域の画像データを転送す
る画像データ転送方法及び装置並びに画像表示処理シス
テムに関する。

【０００２】

【従来の技術】従来より、ＣＲＴ等のラスタースキャン
型表示装置を使用した２次元画像データ処理装置として
は、例えば特開昭６０−２１４３９２号公報に開示され
ているものなどが知られている。

【０００３】この種の画像表示処理システムは、中央演
算処理装置（ＣＰＵ）の負担を軽減するため、画像表示
処理のためのディスプレイコントローラが備えられる。

【０００４】このような装置の構成は、例えば図３０に
示すようなものになる。同図に示すディスプレイコント
ローラ（以下、ＤＣと略称する。）１０１内部の画像デ
ータ処理回路１１０は、ＣＲＴ表示装置１０５の画面の
走査速度に対応してビデオＲＡＭ（以下、ＶＲＡＭと呼
ぶ。）１０４内に記憶されている静止画像データ及び動
画像データ等をインターフェイス１１１を介して読み出
すと共に、ＣＲＴ表示装置１０５へ画像の走査に必要な
同期信号ＳＹＮＣを出力する。

【０００５】この場合の静止画及び動画像データは、表
示画面上のドットの色を指定する２，４又は８ビットの
カラーコードからなり、画像データ処理回路１１０は、
読み出したカラーコードをカラーパレット１１２に出力
する。カラーパレット１１２は、読み出したカラーコー
ドをＲＧＢ（赤，緑，青）信号に変換してＣＲＴ表示装
置に供給する。

【０００６】また、画像データ処理回路１１０は、ＣＰ
Ｕ１０２からインターフェイス１１３を介して供給され
る画像データを、画面の非表示期間（垂直帰線期間等）
にＶＲＡＭ１０４に書き込む。更に、ＶＲＡＭ１０４を
アクセスしているとき（書き込み及び読み出し時）は、
信号Ｓ１をコマンド処理回路１１５に供給してアクセス
中であることを知らせる。

【０００７】コマンド処理回路１１５は、ＣＰＵ２から
インターフェイス１１３を介して供給される各種のコマ
ンドに対応する処理を行う回路である。

【０００８】上記の構成の画像表示処理システムにおい
ては、静止画像を含む矩形領域の移動を短時間でＣＰＵ
を介さずに行うことや、上述したカラーコードの転送に
際して、転送すべきドットのカラーコードの各ビットと
転送先のドットのカラーコードの各ビットとの間の論理
演算を行い、この結果を転送先のドットに対応するＶＲ
ＡＭ１０４の記憶エリアへ書き込む論理演算処理及び転
送元領域の各ドットのカラーコードのうち透明のカラー
コードについてはカラーコードの転送を行わず、それ以
外のカラーコードについてのみ転送を行う透明処理（ト
ランスペアレント処理）等を行うことができる。

【０００９】また、このシステムでは、カラーコードを
ドット単位で転送するドット単位転送モードと、カラー
コードをバイト単位で転送するバイト単位転送モードと
を備えている。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た従来の画像表示処理システムでは、高速転送を実現し
つつ所定の論理演算処理や透明処理を実行することがで
きなかった。特に現在では画像処理技術の著しい向上や
それに伴う画像データ転送量の急激な増大等によって、
上述したような装置ではもはや高速転送と細かな画像処
理の要請に答えることが困難になってきた。

【００１１】この発明は、このような問題点に鑑みてな
されたもので、更に効率的に画像処理及び転送データ制
御等を行うことができる画像データ転送方法及び装置並
びに画像表示処理システムを提供することを目的とす
る。

【００１２】

【課題を解決するための手段】本発明に係る画像データ
転送方法及び装置は、指定された転送元領域及び転送先
領域に関するパラメータに基づいて画像データ記憶装置
に記憶された前記転送元領域の画像データと前記転送先
領域の画像データとを演算処理した後に前記転送先領域
に転送する画像データ転送装置において、前記画像デー
タは、１ピクセルが１又は複数バイトで構成された画像
データであり、前記１ピクセルの画像データよりも大き
い複数バイトからなるブロック単位で画像データを転送
し、且つ転送元領域と転送先領域とでブロック内におけ
る位置合わせを行って前記演算処理を実行することを特
徴とする。

【００１３】また、本発明に係る画像表示処理システム
は、画像データを記憶する画像データ記憶装置と、この
画像データ記憶装置内に記憶された画像データの転送元
領域及び転送先領域に関するパラメータを出力する中央
処理装置と、この中央処理装置から出力された転送元領
域及び転送先領域に関するパラメータに基づいて画像デ
ータ記憶装置に記憶された前記転送元領域の画像データ
と前記転送先領域の画像データとを演算処理した後に前
記転送先領域に転送する画像データ転送装置と、前記画
像データ記憶装置に記憶された画像データを表示する画
像表示装置とを備えた画像表示処理システムにおいて、
前記画像データは、１ピクセルが１又は複数のバイトで
構成された画像データであり、前記中央処理装置は、前
記１ピクセルを構成するバイト数を前記画像データ転送
装置に出力し、前記画像データ転送装置は、前記１ピク
セルの画像データよりも大きい複数バイトからなるブロ
ック単位で画像データを転送し、且つ転送元領域と転送
先領域とでブロック内における位置合わせを行って前記
演算処理を実行したのち、前記画像データ記憶装置に格
納するものであることを特徴とする。

【００１４】画像データ転送装置は、好ましくは前記指
定された転送元領域及び転送先領域に関するパラメータ
及び１ピクセル当たりのバイト数に基づいて、前記転送
元領域及び転送先領域を含む各走査ライン毎に転送開始
ブロックアドレス及び転送終了ブロックアドレスを算出
し、前記転送開始ブロックアドレスを含む転送開始ブロ
ックから前記転送終了ブロックアドレスを含む転送終了
ブロックまで連続的に前記画像データを転送するもので
ある。

【００１５】また、画像データ転送方法及び装置におい
ては、好ましくは前記各ブロック内の転送画像開始バイ
トアドレス及び転送画像終了バイトアドレスに基づいて
前記転送元領域及び転送先領域以外の領域をマスクする
マスクパターンを生成すると共に、このマスクパターン
を使用して前記転送元領域と転送先領域とでブロック内
における位置合わせを行う。

【００１６】画像データ転送装置の前記１ピクセル分の
画像データは、バイト毎にカラータグが設定されたもの
であり、前記ブロック内の転送画像開始バイトアドレス
に基づいて各バイトのカラータグが設定されるものであ
ることが望ましい。

【００１７】この発明によれば、指定された転送元及び
転送先領域（以下、この段落のみ「転送領域」とす
る。）に関するパラメータに基づき、画像データ記憶装
置に記憶された転送領域の画像データを演算処理し転送
する際に、画像データを１ピクセルが１又は複数のバイ
トで構成された画像データであるとして、この１ピクセ
ルの画像データよりも大きい複数バイトからなるブロッ
ク単位で画像データを転送し、転送領域でブロック内に
おける位置合わせを行い演算処理を実行する画像データ
転送方法及び装置を採用することで、画像データの高速
転送をすることができる。また、この画像データ転送装
置は、各走査ライン毎に転送開始及び転送終了ブロック
アドレスを算出し、転送開始ブロックから転送終了ブロ
ックまで連続的に画像データを転送するので、画像デー
タを高速に転送することができる。更に、この画像デー
タ転送方法及び装置では、各ブロック内の転送画像開始
及び終了バイトアドレスに基づき転送領域以外をマスク
するマスクパターンを生成し、転送領域でブロック内に
おける位置合わせを行うので、高速に画像データを転送
することができる。また、画像データ１ピクセル分のバ
イト毎にカラータグが設定されブロック内の転送画像開
始バイトアドレスに基づき各バイトのカラータグが設定
されることにより、画像表示処理効率が向上する。従っ
て、画像表示処理システムにこの画像データ転送装置を
組み込むことで、画像表示処理の高速化及び高効率化を
図ることが可能となる。

【００１８】

【発明の実施の形態】以下、図面を参照して、この発明
に係る画像表示処理システムの実施例を説明する。

【００１９】図１は、この発明の一実施例に係る画像表
示処理システムの基本構成を説明するためのブロック図
である。

【００２０】この画像表示処理システムは、表示すべき
画像データが記憶されるＤＲＡＭ（Dynamic Random Acc
ess Memory）等からなるローカルメモリ４と、このロー
カルメモリ４に記憶された画像データの任意の矩形領域
を転送するための種々のパラメータを出力するＣＰＵ１
と、このＣＰＵ１から与えられるパラメータに基づいて
前記ローカルメモリ４上の矩形領域の画像データを転送
処理する画像データ転送装置２と、この画像データ転送
装置２とローカルメモリ４との間のインターフェイスで
あって画像データのアクセスを制御するメモリコントロ
ーラ３と、ローカルメモリ４のスクリーンエリアの画像
データを表示するＣＲＴディスプレイ、液晶ディスプレ
イ等の表示装置５とを備えて構成されている。

【００２１】このうち画像データ転送装置２は、図２に
その機能を概略的に示すように、ＣＰＵ１から与えられ
る転送元データ（以下、ソースデータと呼ぶ。）Ｓの矩
形領域及び転送元データ（以下、デスティネーションデ
ータと呼ぶ。）Ｄの矩形領域をそれぞれ定義するパラメ
ータ、並びにソースデータＳに付加される任意のパター
ンデータＰの矩形領域を定義するパラメータを受け取
り、ローカルメモリ４からソース、デスティネーション
及びパターンの各データを取り込み、これらのデータ間
で所定のラスタ演算処理を施してデスティネーションエ
リアに書き込む処理を実行する。

【００２２】以下、この画像データ転送装置２について
詳細に説明する。図３は、この画像データ転送装置２の
詳細な構成を示すブロック図である。

【００２３】ＣＰＵ１から送られてくるデスティネーシ
ョンエリア、ソースエリア及びパターンエリアに特定す
るパラメータは、インターフェイス１１を介してデステ
ィネーションアドレス計算回路１２、ソースアドレス計
算回路１３及びパターンアドレス計算回路１４にそれぞ
れ供給される。これらのアドレス計算回路１２，１３，
１４では、１スキャンライン毎にデスティネーションエ
リア、ソースエリア及びパターンエリアのローカルメモ
リ４上での転送開始を示すスタートアドレスと転送終了
を示すエンドアドレスとを次のように計算する。

【００２４】即ち、図４（ａ）は、転送矩形領域を含む
画像データの矩形（表示）領域を更に詳細に示す図であ
る。この矩形領域は、ソースデータＳ及びデスティネー
ションデータＤについてはスクリーン領域、パターンデ
ータＰについてはオフスクリーン領域に対応する。この
例では、１ピクセルが１〜４バイトから構成される。こ
の１ピクセルを構成するバイト数を、ここではＢＰＰ
（バイト・パー・ピクセル）と呼ぶ。ここに表示された
各パラメータは、前述したようにＣＰＵ１から画像デー
タ転送装置２に与えられるものであって、次の通りであ
る。

【００２５】ＢＡＳＥ：転送矩形領域を含む矩形領域の
基準位置（通常は領域の最も左上の画素の位置）に対応
するローカルメモリ４上の座標値をバイトで表したデー
タ。スクリーンエリアの基点を示す場合もあれば、オフ
スクリーンエリアの基点を示す場合もある。ＰＴＣＨ：
転送矩形領域を含む矩形領域の１ラインの幅をバイト数
で表したデータ。ＸＳ：転送矩形領域の転送開始Ｘ座標値をピクセルで表
したデータ。ＹＳ：転送矩形領域の転送開始Ｙ座標値をスキャンライ
ンで表したデータ。ＸＥＸＴ：転送矩形領域のＸ方向の幅をピクセル数で表
したデータ。ＹＥＸＴ：転送矩形領域のＹ方向の幅をスキャンライン
数で表したデータ。ＸＤＩＲ：転送がＸの正・負のいずれの方向から行われ
るかを示したデータで、０のとき正（右向き）で、１の
とき負（左向き）。即ち、図５に示すように、ＸＤＩＲ
が０の場合、ＸＳは転送矩形領域の左端となり、ＸはＸ
Ｓから正の方向に更新される。また、ＸＤＩＲが１の場
合、ＸＳは転送矩形領域の右端となり、ＸはＸＳから負
の方向に更新される。ＹＤＩＲ：転送がＹの正・負のいずれの方向から行われ
るかを示したデータで、０のとき正（下向き）で、１の
とき負（上向き）。即ち、図５に示すように、ＹＤＩＲ
が０の場合、ＹＳは転送矩形領域の上端となり、ＹはＹ
Ｓから正の方向に更新される。また、ＹＤＩＲが１の場
合、ＹＳは転送矩形領域の下端となり、ＹはＹＳから負
の方向に更新される。

【００２６】なお、ＸＤＩＲ／ＹＤＩＲは、図５にも示
すように、ソースエリアＳとデスティネーションエリア
Ｄとが重なる場合に、転送すべきピクセルが転送前に書
き替えられないように転送順序を指定するために必要に
なる。

【００２７】ここで、スキャンラインＹ＝ｎで与えられ
たときの第ｎライン内のスタートアドレス（ＦＢＳＰ
ｎ）及びエンドアドレス（ＦＢＥＰｎ）は、ＸＤＩＲ＝
０のとき、次式で与えられる。

【００２８】

【数１】ＦＢＳＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋ＸＳ×
ＢＰＰＦＢＥＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋（ＸＳ＋ＸＥＸ
Ｔ）×ＢＰＰ−１

【００２９】また、ＸＤＩＲ＝１のときは、次式で与え
られる。

【００３０】

【数２】ＦＢＳＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋（ＸＳ
＋１）×ＢＰＰ−１ＦＢＥＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋（ＸＳ−ＸＥＸ
Ｔ＋１）×ＢＰＰ

【００３１】図４（ｂ）は、ＢＡＳＥ＝０としたときの
Ｙ＝Ｙｎにおけるスタートアドレス（ＦＢＳＰｎ）及び
エンドアドレス（ＦＢＥＰｎ）をローカルメモリ４上の
連続したデータとして示した図である。

【００３２】このように、デスティネーションアドレス
計算回路１２、ソースアドレス計算回路１３及びパター
ンアドレス計算回路１４でそれぞれ計算されたスタート
アドレスとエンドアドレスとは、デスティネーションア
ドレスカウンタ１５、ソースアドレスカウンタ１６及び
パターンアドレスカウンタ１７に１スキャンライン毎に
セットされる。

【００３３】一方、この画像データ転送装置２には、ロ
ーカルメモリ４から転送された画像データを一時格納す
るための３つのＳＲＡＭ（Static Random Access Memor
y）、即ち、デスティネーションＳＲＡＭ１８、ソース
ＳＲＡＭ１９及びパターンＳＲＡＭ２０が備えられてい
る。各アドレスカウンタ１５，１６，１７は、ローカル
メモリ４を階層化し、画像データ転送装置２とローカル
メモリ４とのインターフェイスを、メモリコントローラ
３を経由して一連の連続したデータ単位毎に行うこと
で、効率的にデータを転送する。このため、アドレスを
次のように分解する。

【００３４】即ち、各アドレスカウンタ１５，１６，１
７は、受け取ったスタートアドレス（ＦＢＳＰｎ）とエ
ンドアドレス（ＦＢＥＰｎ）とを、図６（ａ）に示すよ
うに、上位側からセクタアドレスＵビット、ブロックア
ドレスＶビット及びバイトアドレスＷビットに分解する
ことで、ローカルメモリ４を階層化する。全体のビット
数は、同図（ｂ）に示すように、Ｕ＋Ｖ＋Ｗビットとな
り、ローカルメモリ４の容量は、最大２^U+V+Wバイトと
なる。換言すると、ローカルメモリ４は、２^U個のセク
タで構成され、１セクタは２^V個のブロックで構成され
る。１ブロックは、２^Wバイトから構成される。図６
（ａ）の例は、Ｖ＝３，Ｗ＝３の例である。

【００３５】１ブロックのバイト数２^Wバイトは、ロー
カルメモリ４のデータバス幅と等しい。即ち、ローカル
メモリ４への１アドレスのアクセスで２^Wバイト（１ブ
ロック）分のデータを転送することができる。ローカル
メモリ４へのアクセスは、２ ^Wバイト（１ブロック）を
単位として連続的に行われる。２^Wバイト（１ブロッ
ク）分のデータ転送が最小で１回、最大で２^V回連続
し、最大の場合には、１セクタ分のデータが連続して転
送されることになる。各ＳＲＡＭのデータバス幅は、ロ
ーカルメモリ４のバス幅と等しい２^Wバイトであり、ア
ドレスはＶビットとなる。これは１セクタ分のデータの
サイズと等しい。

【００３６】図６（ｂ）に示すように、ローカルメモリ
４のアドレスの上位をローアドレス、下位をカラムアド
レスとし、ローアドレスを固定、カラムアドレスのみを
連続的に変化させるページモード伝送によって更に高速
のデータ転送が実現される。

【００３７】また、転送開始と転送終了の際の１ブロッ
クの転送データには、転送すべきピクセルデータ以外の
データが含まれることがあるので、各アドレスカウンタ
１５，１６，１７は、これらのデータをマスクするため
のマスクデータを生成し、マスク演算回路２３に供給す
る。マスク演算回路２３は、入力されたマスクデータに
基づいて、各ＳＲＡＭ１８，１９，２０からデータを読
み出して、ラスタ演算回路２１にデータを送るための計
算を実行する。ラスタ演算回路２１は、各ＳＲＡＭ１
８，１９，２０からセクタデータを１ブロック単位で読
み出し、マスク演算回路２３からの演算結果も読み出し
てラスタ演算を行い、その演算結果を出力ＦＩＦＯ２２
に格納する。コントローラ２４は、ＣＰＵ１からの制御
命令に従い、各回路をコントロールする。

【００３８】図７は、画像データ転送装置２の処理の流
れを示すフローチャートである。まず、各アドレス計算
回路１２，１３，１４の内部に設定される転送スキャン
ラインＹの初期値としてＹ＝ＹＳがロードされる（Ｓ
１）。次に、そのスキャンラインのスタートアドレス
（ＦＢＳＰｎ）とエンドアドレス（ＦＢＥＰｎ）とが、
それぞれアドレス計算回路１２，１３，１４で計算され
（Ｓ２）、その値がそれぞれアドレスカウンタ１５，１
６，１７に渡される。各アドレスカウンタ１５，１６，
１７で生成されるアドレスに従ってローカルメモリ４か
ら各ＳＲＡＭ１８，１９，２０に１セクタ分のデスティ
ネーションデータＤ、ソースデータＳ及びパターンデー
タＰがそれぞれ転送される（Ｓ３，Ｓ４）。ＳＲＡＭ１
８，１９，２０への転送後は、１ブロック単位で、各Ｓ
ＲＡＭ１８，１９，２０からデータを読み出す。読み出
されたデータは、マスク演算回路２３による演算結果に
従い、ラスタ演算回路２１にてラスタ演算され、出力Ｆ
ＩＦＯ２２にストアされる（Ｓ５）。

【００３９】もし、ソースＳＲＡＭ１９にストアさてい
るセクタデータの処理が終了した場合には（Ｓ７）、次
のセクタデータを転送する（Ｓ４）。また、デスティネ
ーションＳＲＡＭ１８にストアされているセクタデータ
の処理が終了した場合には、ラスタ演算終了後、出力Ｆ
ＩＦＯ２２にストアされたデータをローカルメモリ４に
書き込み（Ｓ８）、新たなセクタデータをデスティネー
ションＳＲＡＭ１８に転送する（Ｓ２）。また、パター
ンＳＲＡＭ２０にストアされているセクタデータの処理
が終了した場合には（Ｓ７）、次のセクタデータを転送
する（Ｓ４）。

【００４０】以上の処理を繰り返し、１ライン分のデー
タの処理が終了したら（Ｓ９）、Ｙを更新し（Ｓ１
０）、次のラインの処理に移る。そして、最後のライン
の処理を終了したら、矩形領域の処理は終了する（Ｓ１
１）。

【００４１】図８は、アドレスカウンタ１５〜１７内の
基本構成を示す図である。なお、パターンアドレスカウ
ンタ１７においてのみ、カラータグ計算用カウンタ４０
はないものとする。

【００４２】スタートアドレス（ＦＢＳＰ）は、スター
トアドレスレジスタ３０にロードされる。同時にＦＢＳ
Ｐは、アドレス更新回路３１を経由して、上位Ｕビット
（ＦＢＳＰ［Ｕ＋Ｖ＋Ｗ−１：Ｖ＋Ｗ］）がセクタアド
レスレジスタ３２に、中央のＶビット（ＦＢＳＰ［Ｖ＋
Ｗ−１：Ｗ］）がブロックアドレスレジスタ３３に、下
位Ｗビット（ＦＢＳＰ［Ｗ−１：０］）がバイトアドレ
スレジスタ３４にそれぞれロードされる。エンドアドレ
ス（ＦＢＥＰ）は、エンドアドレスレジスタ３５にロー
ドされる。

【００４３】最初に、デスティネーションＳＲＡＭ１
８，ソースＳＲＡＭ１９，パターンＳＲＡＭ２０にロー
カルメモリ４内のデータを転送するために、レジスタ３
２に格納されたローカルメモリ４のセクタのアドレスを
示すセクタアドレス（ＳＥＣ）がメモリコントローラ３
に出力されると共に、そのセクタにおいて転送すべきブ
ロック数（ＢＬＫＣＮＴ）及びセクタ内の転送すべき最
初のブロックのアドレス（セクタ内のブロックがスター
トするアドレス）を示すブロックスタートアドレス（Ｂ
ＬＫＳＴＲ）がセクタ内ブロック演算回路４５等で計算
され、メモリコントローラ３に送られる。また、セクタ
内ブロック演算回路４５は、上述したブロック数（ＢＬ
ＫＣＮＴ）及びブロックスタートアドレス（ＢＬＫＳＴ
Ｒ）の他、セクタ内のブロックが終了するアドレスを示
すブロックエンドアドレス（ＢＬＫＥＮＤ）も計算す
る。

【００４４】このセクタ内ブロック演算回路４５での計
算には、セクタスタートコンパレータ３７の出力である
セクタスタートフラグ（ＳＥＣＳＴＲＦ）、セクタエン
ドコンパレータ３６の出力であるセクタエンドフラグ
（ＳＥＣＥＮＤＦ）、スタートアドレスレジスタ３０に
格納されたブロックスタートアドレス（ＦＢＳＰ［Ｖ＋
Ｗ−１：Ｗ］）、エンドアドレスレジスタ３５に格納さ
れたブロックアドレス（ＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］）
及び転送のＸの方向を表すＸＤＩＲ等が入力され用いら
れる。

【００４５】セクタスタートコンパレータ３７はスター
トアドレスレジスタ３０からのスタートアドレスのセク
タアドレス（ＦＢＳＰ［Ｕ＋Ｖ＋Ｗ−１：Ｖ＋Ｗ］）と
セクタアドレスレジスタ３２からのセクタアドレス（Ｓ
ＥＣ）とを比較し、等しいときはその出力データ（ＳＥ
ＣＳＴＲＦ）を１とし、等しくないときは０とする。ま
た、セクタエンドコンパレータ３６はエンドアドレスレ
ジスタ３５からのエンドアドレスのセクタアドレス（Ｆ
ＢＥＰ［Ｕ＋Ｖ＋Ｗ−１：Ｖ＋Ｗ］）とセクタアドレス
レジスタ３２からのセクタアドレス（ＳＥＣ）とを比較
し、等しいときはその出力データ（ＳＥＣＥＮＤＦ）を
１とし、等しくないときは０とする。

【００４６】図９は、セクタアドレスレジスタ３２に格
納されているセクタデータを説明するための図である。

【００４７】例えば、ＸＤＩＲ＝０と定義され、ＳＥＣ
ＳＴＲＦ，ＳＥＣＥＮＤＦが０のとき、セクタアドレス
レジスタ３２に格納されているセクタアドレスは、図９
（ａ）に示すように、矩形領域を構成するラインの最初
のセクタではなく、最後のセクタでもないことがわか
る。この場合、セクタ内にあるブロックの数（ＢＬＫＣ
ＮＴ）は２^V個で、ブロックのスタートアドレス（ＢＬ
ＫＳＴＲ）は０、エンドアドレス（ＢＬＫＥＮＤ）は２
^V−１となる。

【００４８】ＳＥＣＳＴＲＦが１でＳＥＣＥＮＤＦが０
のとき、セクタアドレスレジスタ３２に格納されている
セクタは、矩形領域を構成するラインの最初のセクタで
あることが同図（ｂ）から分かる。この場合、セクタ内
にあるブロックの数は、２^V−ＦＢＳＰ［Ｖ＋Ｗ−１：
Ｗ］個となり、ブロックのスタートアドレスはＦＢＳＰ
［Ｖ＋Ｗ−１：Ｗ］、エンドアドレスは２^V−１とな
る。

【００４９】また、ＳＥＣＳＴＲＦが０でＳＥＣＥＮＤ
Ｆが１のとき、セクタアドレスレジスタ３２に格納され
ているセクタは、矩形領域を構成するラインの最後のセ
クタであることが同図（ｃ）から分かる。この場合、セ
クタ内にあるブロックの数はＦＢＥＰ［Ｖ＋Ｗ−１：
Ｗ］＋１個となり、ブロックのスタートアドレスは０で
エンドアドレスはＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］となる。

【００５０】更に、ＳＥＣＳＴＲＦ，ＳＥＣＥＮＤＦと
もに１のとき、セクタアドレスレジスタ３２に格納され
ているセクタは、矩形領域を構成するラインの最初のセ
クタであり、最後のセクタでもあることが同図（ｄ）か
ら分かる。この場合、ブロックの数は、ＦＢＥＰ［Ｖ＋
Ｗ−１：Ｗ］−ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］＋１個とな
り、ブロックのスタートアドレスはＦＢＳＰ［Ｖ＋Ｗ−
１：Ｗ］、エンドアドレスはＦＢＥＰ［Ｖ＋Ｗ−１：
Ｗ］となるのである。上記の結果と、新たにＸＤＩＲ＝
１のときのそれぞれの場合を追加した形で表にまとめる
と、図１０に示すようなものになる。

【００５１】ブロックスタートコンパレータ３９は、ス
タートアドレスレジスタ３０のブロックアドレス（ＦＢ
ＳＰ［Ｖ＋Ｗ−１：Ｗ］）部分とブロックアドレスレジ
スタ３３に格納されたブロックアドレス（ＢＬＫ）とを
比較し、等しいときはその出力データ（ＢＬＫＳＴＲ
Ｆ）を１、等しくないときは０として出力するものであ
る。また、ブロックエンドコンパレータ３８は、エンド
アドレスレジスタ３５のブロックアドレス（ＦＢＥＰ
［Ｖ＋Ｗ−１：Ｗ］）部分とブロックアドレスレジスタ
３３に格納されたブロックアドレス（ＢＬＫ）とを比較
し、等しいときはその出力データ（ＢＬＫＥＮＤＦ）を
１、等しくないときは０として出力するものである。

【００５２】上述の各コンパレータ３６〜３９の出力Ｓ
ＥＣＥＮＤＦ，ＳＥＣＳＴＲＦ，ＢＬＫＥＮＤＦ，ＢＬ
ＫＳＴＲＦに基づき、スタートマスク演算回路４６でス
タートマスク（ＳＴＲＭＳＫ）、エンドマスク演算回路
４７でエンドマスク（ＥＮＤＭＳＫ）がそれぞれ計算さ
れる。図１１に示すように、スタート及びエンドマスク
は共に０又は１のデータからなる連続した２^Wビットの
パターンであり、各マスクの１ビットが各ＳＲＡＭ１
８，１９，２０から読み出された１バイト分のデータに
対応し、２^Wビットのパターンは１ブロック分のデータ
に対応するものである。

【００５３】マスク論理積演算回路４８は、スタート及
びエンドマスク演算回路４６，４７からの出力データで
あるスタート及びエンドマスクを入力し、これらの論理
積データ（ＡＭＳＫ）を計算することで、スタートアド
レス（ＦＢＳＰ）とエンドアドレス（ＦＢＥＰ）との間
に存在するバイトには１を、それ以外には０をフラグと
して与える役割を担っている。

【００５４】例えば、図１２（ａ）に示すように、スタ
ートマスク演算回路４６でのスタートマスクの計算は、
ＸＤＩＲ＝０のときは、Ｗビット内のすべて１である２
進数パターン（２^W−１）をバイトアドレスレジスタ３
４内のバイトアドレス（ＢＹＴ）だけ右にシフトして左
から０を詰めることで行われる。同様に、同図（ｂ）に
示すように、ＸＤＩＲ＝１のときのスタートマスクの計
算は、Ｗビット内のすべて１である２進数パターン（２
^W−１）を２^W−１−ＢＹＴ（バイトアドレス）だけ左に
シフトし、右から０を詰めることで行われる。この場
合、スタートアドレス（ＦＢＳＰ）がブロック内にある
ときはＳＥＣＳＴＲＦ及びＢＬＫＳＴＲＦが共に１とな
る。また、ブロック内スタートアドレス演算回路４９
は、このときのマスクがスタートするブロック内のアド
レス（ＢＹＴＳＴＲ）を計算する。

【００５５】一方、同図（ｃ）に示すように、エンドマ
スク演算回路４７でのエンドマスクの計算は、ＸＤＩＲ
＝０のとき、エンドアドレス（ＦＢＥＰ）のバイトアド
レスがＦＢＥＰ［Ｗ−１：０］とすると、Ｗビット内の
すべて１である２進数パターン（２^W−１）を２^W−１−
ＦＢＥＰ［Ｗ−１：０］だけ左にシフトし、右から０を
詰めることで行われる。同様に、同図（ｄ）に示すよう
に、ＸＤＩＲ＝１のときのエンドマスクの計算は、Ｗビ
ット内のすべて１である２進数パターン（２^W−１）を
ＦＢＥＰ［Ｗ−１：０］だけ右にシフトし、左から０を
詰めることで行われる。この場合もスタートアドレスが
ブロック内にあるときはＳＥＣＳＴＲＦ及びＢＬＫＳＴ
ＲＦが共に１であるときといえる。このようにして計算
された各マスクは、ブロック毎にマスク演算回路２３に
送られるのである。

【００５６】スタートフラグ回路５０は、セクタスター
トコンパレータ３７の出力ＳＥＣＳＴＲＦ及びブロック
スタートコンパレータ３９の出力ＢＬＫＳＴＲＦを入力
してスタートフラグＸＳＴＲＦを出力する。エンドフラ
グ回路５１は、セクタエンドコンパレータ３６の出力Ｓ
ＥＣＥＮＤＦ及びブロックエンドコンパレータ３８の出
力ＢＬＫＥＮＤＦを入力してエンドフラグＸＥＮＤＦを
出力する。

【００５７】次に、カラータグ計算用カウンタ４０とア
ドレス更新回路３１について説明する。カラータグ計算
用カウンタ４０は、トランスペアレント処理（透明処
理）の計算のために後段で用いられるものであり、スタ
ートアドレス（ＦＢＳＰ）及びエンドアドレス（ＦＢＥ
Ｐ）が入力されるときに初期化するように設定されてい
る。このカラータグ計算用カウンタ４０は、ブロックア
ドレスレジスタ３３からの出力ＢＬＫが更新されるのに
同期して、その出力タグブロックアドレス（ＴＧＢＬ
Ｋ）を更新する。

【００５８】その更新パターンは、ＢＢＰとＸＤＩＲと
によって決まるもので、初期値と更新パターンとは、図
１３に示すようなものになる。例えば、１ピクセル当た
り２バイト（ＢＢＰが２）でＸＤＩＲが０のときは、Ｔ
ＧＢＬＫは０，１，０，１…を繰り返すように更新され
る。なお、デスティネーションアドレスカウンタ１５及
びソースアドレスカウンタ１６内のカラータグ計算用カ
ウンタ４０の出力ＴＧＢＬＫは、後述するように、それ
ぞれデスティネーションＳＲＡＭ１８，ソースＳＲＡＭ
１９へ送られ、各ＳＲＡＭ内にあるタグ選択回路９３の
出力を選択するのに利用される。

【００５９】アドレス更新回路３１は、セクタアドレス
レジスタ３２からの出力セクタアドレス（ＳＥＣ）とブ
ロックアドレスレジスタ３３からの出力ブロックアドレ
ス（ＢＬＫ）とを一連の値として捉え、コントローラ２
４からの指示によりエンドアドレスレジスタ３５内の値
と一致するまでＢＬＫ単位でアドレスをインクリメント
し、上記セクタアドレス（ＳＥＣ）とブロックアドレス
（ＢＬＫ）を更新する。この場合、エンドアドレスレジ
スタ３５内の値と一致するかどうかは、エンドフラグ回
路５１にてＳＥＣＥＮＤＦ及びＢＬＫＥＮＤＦが共に１
であることにより検出される。

【００６０】次に、この画像データ転送装置２内のマス
ク演算回路２３について説明する。

【００６１】マスク演算回路２３は、主に各アドレスカ
ウンタ１５，１６，１７から送られてきたデスティネー
ション，ソース，パターンの各マスクデータＡＭＳＫ
（以下、これをそれぞれＤＳＴＭＳＫ，ＳＲＣＭＳＫ，
ＰＡＴＭＳＫと呼ぶ。）及び各ブロック内スタートアド
レスＢＹＴＳＴＲ（以下、これをそれぞれＤＢＹＴＳＴ
Ｒ，ＳＢＹＴＳＴＲ，ＰＢＹＴＳＴＲと呼ぶ。）等に基
づき、画像表示装置５のデータ転送を制御するための計
算を行うものである。なお、各スタートアドレスは、そ
のときのマスクがスタートするアドレスを表しているも
のである。

【００６２】図１４に示すように、デスティネーショ
ン，ソース，パターンの各スタートアドレス（ＦＢＳ
Ｐ）は、ローカルメモリ４内の任意のアドレスを指して
いる。マスク演算回路２３は、これらのアドレスに基づ
いて、データ転送時にデスティネーション，ソース，パ
ターンの各バイトが転送のスタートバイトからそれぞれ
１対１で転送されるように対応させ、転送を制御してい
る。

【００６３】図１５は、このマスク演算回路２３の内部
構成を示すブロック図である。マスク演算回路２３は、
ローカルメモリ４からＳＲＡＭ１８〜２０にそれぞれ転
送されたデスティネーション，ソース，パターンのいず
れかのセクタデータがなくなるまで、各ＳＲＡＭ１８，
１９，２０からそのデータを読み出してラスタ演算回路
２１に出力するための計算を行う。

【００６４】はじめに、図１６（ａ）に示すように、デ
スティネーションアドレスカウンタ１５からのＤＳＴＭ
ＳＫと、ソースアドレスカウンタ１６からのＳＲＣＭＳ
Ｋと、パターンアドレスカウンタ１７からのＰＡＴＭＳ
Ｋとがマスク演算回路２３に入力され、各マスクセレク
タ５３，５４，５５を通過し、それぞれのレジスタ５
６，５７，５８に格納される。一方、上記各アドレスカ
ウンタ１５，１６，１７からの各ブロック内スタートア
ドレスＤＢＹＴＳＴＲ，ＳＢＹＴＳＴＲ，ＰＢＹＴＳＴ
Ｒは、各アドレスセレクタ６０，６１，６２を通って後
段の減算器６３，６４，６５，６６に入力される。

【００６５】減算器６３は、ＤＳＴＭＳＫとＳＲＣＭＳ
Ｋのマスクがスタートする１ブロック内のアドレス差
（ＳＲＣＳＦＴ）を計算しレジスタ６７に出力する。同
様に減算器６５は、ＤＳＡＴＭＳＫとＰＡＴＭＳＫのマ
スクがスタートする１ブロック内のアドレス差（ＰＡＴ
ＳＦＴ）を計算しレジスタ６９に出力する。減算器６
３，６５から出力されレジスタ６７，６９に格納された
アドレス差ＳＲＣＳＦＴ，ＰＡＴＳＦＴとＸＤＩＲとを
シフタ７１，７２は入力し、シフタ７１がソースマスク
データＳＲＣＭＳＫを、シフタ７２がパターンマスクデ
ータＰＡＴＭＳＫをそれぞれそのマスクのスタートがＤ
ＳＴＭＳＫに一致するまでシフトする。このときのシフ
トは、ＤＳＴＭＳＫに対して正・負の両方向に可能なも
のである。そして、その結果は、マスクデータ（ＳＲＣ
ＡＤＪ，ＰＡＴＡＤＪ）としてそれぞれシフタ７１，７
２から論理演算回路７３に出力される。論理演算回路７
３は、これらのマスクデータの他、ＤＳＴＭＳＫを入力
し論理積を計算することでＤＳＴＭＳＫ内で処理すべき
バイトを決定する役割を担っている。

【００６６】同時に、減算器６４，６６は、シフタ７
１，７２がアドレス差ＳＲＣＳＦＴ，ＰＡＴＳＦＴに基
づきシフトした方向と反対の方向へのシフトにあたるシ
フト数（ＳＲＣＲＥＶ，ＰＡＴＲＥＶ）を計算してレジ
スタ６８，７０に出力する。シフタ７４，７５は、レジ
スタ６８，７０から格納されたシフト数ＳＲＣＲＥＶ，
ＰＡＴＲＥＶを入力し、論理演算回路７３からの出力マ
スクデータ（ＰＲＣＭＳＫ）をそれぞれ上記シフト数だ
けシフトしてマスク（ＳＲＣＲＭＶ，ＰＡＴＲＭＶ）を
算出しソースマスク論理演算回路７７，パターンマスク
論理演算回路７９にそれぞれ出力している。このマスク
ＳＲＣＲＭＶ，ＰＡＴＲＭＶは、ソースマスクＳＲＣＭ
ＳＫとパターンマスクＰＡＴＭＳＫのうち、デスティネ
ーションマスクＤＳＴＭＳＫとの計算に寄与した部分を
示している。

【００６７】図１６（ｃ）及び（ｄ）に示すように、ソ
ースマスク論理演算回路７７及びパターンマスク論理演
算回路７９は、ソースマスクＳＲＣＭＳＫ，パターンマ
スクＰＡＴＭＳＫから、それぞれマスクＳＲＣＲＥＶ及
びＰＡＴＲＥＶに対応する部分のマスクを取り除く演算
をする。その結果、取り除かれ出力されたマスク（ＳＲ
ＣＵＤＴ，ＰＡＴＵＤＴ）が次に計算すべきＳＲＣＭＳ
Ｋ，ＰＡＴＭＳＫとして更新されると共に、これらはそ
れぞれソースマスクセレクタ５４及びパターンマスクセ
レクタ５５を通り、レジスタ５７，５８に格納される。
また、両論理演算回路７７，７９は、マスクが存在しな
いことが分かった時点でマスクがゼロとなったことを表
す信号（ＳＲＣＺＲ，ＰＡＴＺＲ）をそれぞれコントロ
ーラ２４に対して出力する。この信号ＳＲＣＺＲ及びＰ
ＡＴＺＲを受けたコントローラ２４は、新たな１ブロッ
ク分のマスクデータをソース及びパターンマスクセレク
タ５４，５５を通してレジスタ５７，５８に格納するよ
うに制御を行う。

【００６８】また、このときコントローラ２４は、ソー
ス及びパターンアドレスカウンタ１６，１７にブロック
を更新するように指示を出し、各アドレスカウンタ１
６，１７から出力された新たな１ブロック分のマスクデ
ータがレジスタ５７，５８に格納される。このマスクデ
ータがレジスタ５７，５８に格納されるのと同時に、新
たなスタートアドレスＳＢＹＴＳＴＲ，ＰＢＹＴＳＴＲ
が各アドレスカウンタ１６，１７からソース及びパター
ンアドレスセレクタに入力され、その後マスクスタート
アドレス（ＳＳＴＡＤ，ＰＳＴＡＤ）として前述のよう
に減算器６３〜６６に出力される。

【００６９】このように更新されたソース及びパターン
マスク（ＳＲＣＭＳＫ，ＰＡＴＭＳＫ）は、それぞれソ
ースプライオリティエンコーダ（ＳＰＲＩＥＮＣ）８
１，パターンプライオリティエンコーダ（ＰＰＲＩＥＮ
Ｃ）８０に入力され、マスクがスタートするアドレスＳ
ＸＵＤＴ，ＰＸＵＤＴが計算される。また、更新された
マスクがゼロでない場合、ソース及びパターンアドレス
セレクタ６１，６２は、先に計算されたアドレスＳＸＵ
ＤＴ，ＰＸＵＤＴをマスクスタートアドレスＳＳＴＡ
Ｄ，ＰＳＴＡＤとして、ＳＳＴＡＤは減算器６３，６４
へ、ＰＳＴＡＤは減算器６５，６６へとそれぞれ出力す
る。

【００７０】一方、図１６（ｂ）に示すように、デステ
ィネーションマスク論理演算回路７６は、入力したデス
ティネーションマスクデータＤＳＴＭＳＫの論理演算回
路７３からのＰＲＣＭＳＫと一致する部分を取り除く処
理をする。その出力である取り除かれたマスクＤＳＴＵ
ＤＴは、次に計算すべきＤＳＴＭＳＫとして更新され、
デスティネーションマスクセレクタ５３を通ってレジス
タ５６に格納されるものである。この論理演算回路７６
もまた、マスクが存在しないとわかった場合、マスクが
ゼロとなったことを表す信号ＤＳＴＺＲをコントローラ
２４に出力する。この信号ＤＳＴＺＲを受けたコントロ
ーラ２４は、デスティネーションアドレスカウンタ１５
にブロックを更新させ、新たな１ブロック分のマスクデ
ータを出力させる。このマスクデータは、デスティネー
ションマスクセレクタ５３に入力され、レジスタ５６に
格納される。

【００７１】この更新されたデスティネーションマスク
ＤＳＴＭＳＫは、デスティネーションプライオリティエ
ンコーダ（ＤＰＲＩＥＮＣ）８２に入力され、そこでマ
スクがスタートするアドレスＤＸＵＤＴが計算される。
更新されたマスクがゼロでない場合、デスティネーショ
ンアドレスセレクタ６０は、先に計算されたアドレスＤ
ＸＵＤＴをマスクスタートアドレスＤＳＴＡＤとして、
減算器６３〜６６へとそれぞれ出力する。

【００７２】上述のようなマスク演算処理過程におい
て、例えばソースのマスクがゼロとなり、且つソースＳ
ＲＡＭ１９にローカルメモリ４から転送された１セクタ
内の全ブロックの更新が終了した場合、コントローラ２
４は、次のセクタデータをソースＳＲＡＭ１９に転送す
るように制御を行う。また、デスティネーションのマス
クがゼロとなり、且つデスティネーションＳＲＡＭ１８
にローカルメモリ４から転送された１セクタ内の全ブロ
ックの更新が終了した場合、コントローラ２４は、ラス
タ演算回路２１によるラスタ演算の終了を待って出力Ｆ
ＩＦＯ２２に格納された更新後のデスティネーションデ
ータをローカルメモリ４に書き込み、次のセクタデータ
をデスティネーションＳＲＡＭ１８に転送する制御を行
う。更に、パターンのマスクがゼロとなり、且つパター
ンＳＲＡＭ２０にローカルメモリ４から転送された１セ
クタ内の全ブロックの更新が終了した場合、コントロー
ラ２４は、次のセクタデータをパターンＳＲＡＭ２０に
転送するように制御を行う。

【００７３】また、このとき論理演算回路７８は、ソー
スデータのバイトパターンの中で、ＰＲＣＭＳＫに寄与
のある部分を示すマスク（ＳＲＣＰＲＣ）を計算する。
このマスクＳＲＣＰＲＣは、以下のような計算によって
得ることができる。即ち、ＳＲＣＰＲＣがゼロのバイト
はＰＲＣＭＳＫに対して寄与しないが、ＳＲＣＰＲＣが
１のバイトはＰＲＣＭＳＫに対して寄与することが前提
としてある場合は、ＳＲＣＰＲＣ＝ＳＲＣＭＳＫ＆ＳＲ
ＣＲＭＶとして求めることができる。これは、後段のラ
スタ演算回路２１にて、イネーブルフラグの計算に用い
られるものである。

【００７４】次に、この画像データ転送装置２内の各Ｓ
ＲＡＭ１８〜２０で行われるカラータグ演算処理につい
て、各ＳＲＡＭ１８〜２０の内部構成を示す図である図
１７を参照しながら説明する。但し、パターンＳＲＡＭ
２０内には、スタートバイトレジスタ９０，タグブロッ
クレジスタ９１，タグ計算回路９２，タグ選択回路９３
及びトランスペアレントフラグ計算回路（ＴＲＰ）９５
はないものとする。

【００７５】デスティネーション，ソース及びパターン
ＳＲＡＭ１８〜２０内のラインアドレスカウンタ（ＣＮ
ＴＲ）８５は、それぞれ対応するデスティネーション，
ソース及びパターンアドレスカウンタ１５，１６，１７
からブロックスタート信号（ＢＬＫＳＴＲ）及びブロッ
クカウンタ信号（ＢＬＫＣＮＴ）を受け取る。これらの
信号は、同時にメモリコントローラ３へも出力される。

【００７６】メモリコントローラ３は、ローカルメモリ
４からセクタアドレスＳＥＣと、ＢＬＫＳＴＲにより指
定されるアドレスからＢＬＫＣＮＴで指定されるだけの
データを読み出し、画像表示装置５内にあるＳＲＡＭ等
のメモリ（図示せず）にこのデータを転送する。このＢ
ＬＫＳＴＲは、ＳＲＡＭ８８のライトアドレスのスター
トとなり、そのアドレスからＢＬＫＣＮＴで与えられる
アドレス分だけローカルメモリ４からデータが転送さ
れ、その転送されたデータがＳＲＡＭ８８に書き込まれ
る。データがＳＲＡＭ８８に転送された後に、今度はデ
ータの読み出しが行われる。このデータは、各アドレス
カウンタ１５，１６，１７から送られるそれぞれの対応
するブロックアドレス（ＢＬＫ）により読み出される。

【００７７】このとき、ＳＲＡＭ８８のアドレスは、コ
ントローラ２４からの指示により、セレクタ８６で各ア
ドレスカウンタ１５〜１７のそれぞれが出力するＢＬＫ
側に切り換えられ、このＢＬＫによりＳＲＡＭ８８から
読み出された１ブロック分のデータは、後段のラスタ演
算回路２１に転送される。

【００７８】またこのとき、カラータグを用いて、各Ｓ
ＲＡＭ１８〜２０でトランスペアレント処理（透明処
理）のための計算も同時に行われる。以下にこれを説明
する。

【００７９】スタートバイトレジスタ９０は、矩形領域
を構成する１ラインの最初のＦＢＳＰのバイトアドレス
を１ラインの処理が継続する間中保持し続ける。タグブ
ロックレジスタ９１は、各ブロックごとのタグブロック
を保持するレジスタであり、ブロックの処理ごとに更新
されるものである。このスタートバイトレジスタ９０の
出力データＢＹＴＳＴＲは、続くタグ計算回路（ＴＡＧ
ＴＢＬ）９２をアクセスし、タグブロックレジスタ９１
の出力データＴＧＢＬＫは、タグ選択回路（ＭＵＸ）９
３をアクセスする。このタグ選択回路９３は、タグ計算
回路９２からの複数の出力データＴＡＧＴＢＬのうちの
１つを選択する役割を担っている。

【００８０】ここで、図１８に示すように、１ピクセル
は最大４バイトのデータで構成され、この最大４バイト
のピクセルデータに対して、各バイトに０から３までの
カラータグ（ＣＴ）を定義すると、１ピクセルが１バイ
トのときカラータグは０となることが分かる。同図よ
り、１ピクセルが２バイトのときは上位側のバイトが１
で下位側が０、３バイトのときは上位側から２，１，
０、４バイトのときは上位側から３，２，１，０となる
ことが分かる。

【００８１】このカラータグは、図１９に示すように、
スタートアドレスＦＢＳＰで指定される最初のバイトか
ら順番に割り付けられ、ＢＰＰの単位でエンドアドレス
ＦＢＥＰまで繰り返される。ここで、ＢＰＰの最大が４
バイトであることから、タグ計算回路９２は、最大で２
^W×４バイト分のカラータグを出力することが分かる。
２^Wバイトのデータを同時に処理することから、２^Wバイ
ト分ごとのカラータグをタグブロックＴＧＢＬＫとする
と、その構成は図２０に示すように定義される。

【００８２】このようにして定義されたカラータグ，タ
グブロック，ＢＰＰの関係をタグ計算回路９２の出力Ｔ
ＡＧＴＢＬとして考えると、図２１〜２３に示すように
なる。なお、この場合の下位ビットＷは、Ｗ＝３とす
る。

【００８３】図２１（ａ）に示すように、ＢＰＰが１バ
イトのときのカラータグの値は常にゼロとなる。ＢＰＰ
が２バイトのときのカラータグの値は、ＸＤＩＲ及びス
タートアドレスのバイト部分ＢＹＴＳＴＲのＬＳＢ（Le
ast Significant Bit/Byte）により決まる。ＸＤＩＲ＝０でＢＹＴＳＴＲ［０］＝０のとき、又はＸ
ＤＩＲ＝１でＢＹＴＳＴＲ［０］＝１のときは同図
（ｂ）に示すように、ＸＤＩＲ＝０でＢＹＴＳＴＲ
［０］＝１のとき、又はＸＤＩＲ＝１でＢＹＴＳＴＲ
［０］＝０のときは同図（ｃ）に示すようになる。

【００８４】また、ＢＰＰが３バイトのときのカラータ
グの値は、図２２に示すようにＸＤＩＲ及びスタートア
ドレスのバイト部分ＢＹＴＳＴＲのＬＳＢ側３ビットに
より決まる。ＸＤＩＲ＝０でＢＹＴＳＴＲ［２：０］＝０，３，６の
とき、又はＸＤＩＲ＝１でＢＹＴＳＴＲ［２：０］＝
１，４，７のときは同図（ａ）に示すように、ＸＤＩＲ
＝０でＢＹＴＳＴＲ［２：０］＝２，５のとき、又はＸ
ＤＩＲ＝１でＢＹＴＳＴＲ［２：０］＝０，３，６のと
きは同図（ｂ）に示すように、ＸＤＩＲ＝０でＢＹＴＳ
ＴＲ［２：０］＝１，４，７のとき、又はＸＤＩＲ＝１
でＢＹＴＳＴＲ［２：０］＝２，５のときは同図（Ｃ）
に示すようにそれぞれ定義される。

【００８５】更に、ＢＰＰが４バイトのときのカラータ
グの値は、図２３に示すようにＸＤＩＲ及びＢＹＴＳＴ
ＲのＬＳＢ側２ビットにより決まる。ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝０のとき、又
はＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］＝３のときは
同図（ａ）に示すように、ＸＤＩＲ＝０でＢＹＴＳＴＲ
［１：０］＝３のとき、又はＸＤＩＲ＝１でＢＹＴＳＴ
Ｒ［１：０］＝２のときは同図（ｂ）に示すようにな
る。同様に、ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝
２のとき、又はＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］
＝１のときは同図（ｃ）に示すように、ＸＤＩＲ＝０で
ＢＹＴＳＴＲ［１：０］＝１のとき、又はＸＤＩＲ＝１
でＢＹＴＳＴＲ［１：０］＝１のときは同図（ｄ）に示
すようにそれぞれ定義されるのである。

【００８６】タグ計算回路９２の出力であるＴＡＧＴＢ
Ｌは、タグ選択回路９３に入力され、そこでデスティネ
ーション及びソースアドレスカウンタ１５，１６内のカ
ラータグ計算用カウンタ４０で計算されたＴＧＢＬＫで
指定された部分が選択され、カラータグ（ＣＴ）とな
る。カラータグは、２ビットから構成される２^W個のデ
ータであり、１ブロック内の各バイトデータのカラータ
グを示す。このカラータグは、トランスペアレント計算
のためにトランスペアレント計算回路（ＴＲＰ）９５に
出力される。

【００８７】ここで、トランスペアレント計算回路（Ｔ
ＲＰ）９５について説明する。図２４は、このトランス
ペアレント計算回路９５の内部構成を示す図である。

【００８８】トランスペアレント計算回路９５は、主に
ＦＧ／ＢＧセレクタ１２０，２^W個のセレクタ１２１〜
１２６，２^W個の比較器１２７〜１３２，２^W個のレジス
タ１３３〜１３８，２^W個の演算器１３９〜１４４，レ
ジスタ１４５及びＲ／Ｌセレクタ１４６から構成され
る。なお、２^W個からなるセレクタ，比較器，レジス
タ，演算器は、それぞれ１ブロック内にある各バイトデ
ータに対応して設けられているものである。

【００８９】ＦＧ／ＢＧセレクタ１２０は、図示しない
インターフェイスから送られてくる転送先領域の背景色
（ＦＧ：フォアグラウンドカラー）と転送元領域の背景
色（ＢＧ：バックグラウンドカラー）とを、同じく送ら
れてくる前トランスペアレントカラーデータ（ＦＧＴ
Ｒ）を利用して選択し、どちらをトランスペアレントカ
ラーとするかを決定する。その結果、このＦＧ／ＢＧセ
レクタ１２０の出力ＴＲＣＯＬが、新たなトランスペア
レントカラーとなる。このトランスペアレント計算回路
９５は、デスティネーション領域又はソース領域に格納
されているピクセルデータとトランスペアレントカラー
とをピクセル単位で比較し、その結果等しい場合は、そ
のピクセルデータはトランスペアレントであるとし、図
１７に示すように新しいデータに書き換えないようにす
るためのフラグ（ＴＲＰＦ）を後段に出力する。

【００９０】ＦＧ／ＢＧセレクタ１２０から出力された
ＴＲＣＯＬは、ＢＰＰの定義より、最大で４バイトとな
る。各セレクタ１２１〜１２６は、カラータグ（ＣＴ０
〜ＣＴ２^W−１）により、ＴＲＣＯＬを構成するバイト
成分をカラータグの値で選択し、各比較器１２７〜１３
２に出力する。これを受けて各比較器１２７〜１３２
は、図示しないメモリからの出力データ（ＲＤＴ）と選
択されたトランスペアレントカラー成分とをバイト単位
で比較し、等しいときには１、等しくないときには０と
定義して、比較結果ＮＥＱを出力する。各レジスタ１３
３〜１３８は、各比較器１２７〜１３２で比較された結
果ＮＥＱとそれに対応するカラータグ（ＣＴ）とを一時
的に保持し、保持されたＮＥＱとＣＴとをカレントデー
タのＣＥＱ，ＣＣＴとして出力する。レジスタ１４５
は、このカレントの比較結果ＣＥＱを保持し、それらを
ＰＥＱとしてＲ／Ｌセレクタ１４６に出力する。

【００９１】ここで、図２５に示すように、１ブロック
内でバイトアドレスのゼロバイトに近づく方向を左、２
^W−１バイトに近づく方向を右とすると、ＢＰＰの最大
が４バイトであることから、現在のカラータグを含めて
最大で左右に３バイト分の各比較器１２７〜１３２での
比較結果を参照すれば、そのピクセルがトランスペアレ
ントとして与えられたカラーと等しいかどうかを判断す
ることができる。

【００９２】また、このとき、１ピクセル内のバイトデ
ータがブロック間をまたぐ場合があり、この場合、図２
６に示すように、現在処理中のブロックの一つ前又は一
つ後のブロックデータの各比較器１２７〜１３２での比
較結果を参照する。

【００９３】更に、ＰＥＱは、現在の処理に対して一つ
前に処理されたブロックの各比較器１２７〜１３２での
比較結果となり、ＮＥＱは、現在の処理に対して一つ後
に処理されるブロックの各比較器１２７〜１３２での比
較結果となる。現在の処理の各比較器１２７〜１３２で
の比較結果ＣＥＱのゼロバイトから２^W−１バイトまで
の各バイトに対する左右に隣接するそれぞれ３バイト
は、図２７で示すように表すことができる。

【００９４】この図２７の表（ａ），（ｂ）から、ＣＥ
Ｑ０に対するｌｅｆｔ３，ｌｅｆｔ２，ｌｅｆｔ１と、
ＣＥＱ１に対するｌｅｆｔ３，ｌｅｆｔ２と、ＣＥＱ２
に対するｌｅｆｔ３と、ＣＥＱ２^W−３に対するｒｉｇ
ｈｔ３と、ＣＥＱ２^W−２に対するｒｉｇｈｔ３，ｒｉ
ｇｈｔ２と、ＣＥＱ２^W−１に対するｒｉｇｈｔ３，ｒ
ｉｇｈｔ２，ｒｉｇｈｔ１とが、ＸＤＩＲにより異なっ
ているということが導き出せる。

【００９５】Ｒ／Ｌセレクタ１４６は、上述のＮＥＱ，
ＰＥＱ及びＸＤＩＲを入力して選択し、適切なものをＣ
ＥＱ２^W−１，ＣＥＱ２^W−２，ＣＥＱ２^W−３，ＣＥＱ
２，ＣＥＱ１，ＣＥＱ０の各演算器１３９〜１４４に出
力する。各演算器１３９〜１４４は、入力したＣＣＴと
ＢＰＰにより、左右のどの各比較器１２７〜１３２での
比較結果を参照すればよいかを知ることができる。例え
ば、ＢＰＰが１のとき、ゼロバイトから２^W−１バイト
までの各比較器１２７〜１３２での比較結果が、そのま
まトランスペアレントかどうかを示しているということ
ができる。このとき、０ならトランスペアレントではな
く、１ならトランスペアレントであるといえる。

【００９６】例えば、図２８（ａ）に示すように、ＢＰ
Ｐが２のときは、現在の処理に対して左右に１バイトず
つの各比較器１２７〜１３２での比較結果を参照すれ
ば、左右どちらかの比較結果を参照すべきかは、現在処
理中のカラータグの値により決まる。現在の処理のカラ
ータグがゼロの場合、右の１バイトが同一ピクセルであ
り、現在の処理のカラータグが１の場合、左の１バイト
が同一ピクセルであることが分かる。もし、各比較器１
２７〜１３２での比較結果が共に１であるならば、この
ピクセルはトランスペアレントであるということができ
る。図２８では、白地以外の部分が同一ピクセルである
ことを示している。

【００９７】また、ＢＢＰが３のときは、現在の処理に
対して最大２バイトずつの各比較器１２７〜１３２での
比較結果を参照することができる。もし、同一ピクセル
部分の各比較器１２７〜１３２での比較結果がすべて１
ならば、このピクセルはトランスペアレントであるとい
うことができる。

【００９８】更に、ＢＰＰが４のときは、現在の処理に
対して左右に最大３バイトずつの各比較器１２７〜１３
２での比較結果を参照することができる。従って、上記
と同様に同一ピクセル部分の各比較器１２７〜１３２で
の比較結果がすべて１であるならば、このピクセルはト
ランスペアレントであるということができる。以上のよ
うに各比較器１２７〜１３２で計算された結果が、ＴＲ
ＰＦとしてラスタ演算回路２１に出力される。

【００９９】最後に、この画像データ転送装置２内のラ
スタ演算回路２１について簡単に説明する。図２９は、
ラスタ演算回路２１の内部構成を示す図であり、このラ
スタ演算回路２１は、デスティネーション，ソース，パ
ターンの各ＳＲＡＭ１８，１９，２０から読み出したデ
ータに対してラスタ演算するものである。

【０１００】ラスタ演算回路２１は、主にソースＳＲＡ
Ｍ１９からの１ブロック分のデータを、バイトデータを
単位としてシフトするＳＢシフタ１５０，パターンＳＲ
ＡＭ２０からの１ブロック分のデータを、同じくバイト
データを単位としてシフトするＰＢシフタ１５１，８ビ
ットのラスタ演算を実行する２^W個の８ビットラスタ演
算回路１５２₁〜１５２_n，書き込みイネーブルのデータ
を計算するイネーブルデータ計算回路１５３，このイネ
ーブルデータ計算回路１５３内で、ソーストランスペア
レントフラグをシフトするシフタ（図示せず），ラスタ
演算の結果を格納する２^W個のレジスタ１５４₁〜１５４
_n等から構成されている。

【０１０１】まず、デスティネーションＳＲＡＭ１８か
ら読み出された２^Wバイトのデスティネーションデータ
は、それぞれ対応する８ビットラスタ演算回路１５２₁
〜１５２_nに入力される。ソースＳＲＡＭ１９から読み
出された２^Wバイトのソースデータは、マスク演算回路
２３で計算されたシフト分データである１ブロック内の
アドレス差ＳＲＣＳＦＴと等しい分だけＳＢシフタ１５
０にてバイト単位でシフトされ、デスティネーションデ
ータと対応させられる。同様に、パターンＳＲＡＭ２０
から読み出された２^Wバイトのパターンデータも、マス
ク演算回路２３で計算されたＰＡＴＳＦＴと等しい分だ
けＰＢシフタ１５１にてバイト単位でシフトされ、デス
ティネーションデータと対応させられる。８ビットラス
タ演算回路１５２₁〜１５２_nは、指定されたコードによ
り、これらのデスティネーション，ソース，パターンデ
ータでラスタ演算を行い、この結果をレジスタ１５４₁
〜１５４_nに格納する。このとき、マスク演算回路２３
で計算されたＰＲＣＭＳＫを各レジスタ１５４₁〜１５
４_nは入力し、ＰＲＣＭＳＫが１になるデータのみを格
納している。

【０１０２】イネーブルデータ計算回路１５３は、デス
ティネーションＳＲＡＭ１８からのトランスペアレント
フラグ（ＤＴＲＰＦ），ソースＳＲＡＭ１９からのトラ
ンスペアレントフラグ（ＳＴＲＰＦ），マスク演算回路
２３からのＳＲＣＰＲＣ，ＳＲＣＳＦＴ，ＰＲＣＭＳＫ
等を入力する。これらの入力情報に基づき、イネーブル
データ計算回路１５３は、各バイトデータ毎のローカル
メモリ４への書き込みが行われるかどうかを決定するイ
ネーブルフラグＥＮを計算する。トランスペアレントの
場合は、ローカルメモリ４への書き込みが行われず、以
前の値がそのままローカルメモリ４内で維持されるよう
に、イネーブルフラグＥＮを変更する。

【０１０３】このラスタ演算回路２１の後段にある出力
ＦＩＦＯ２２は、１ブロック内のすべてのバイトデータ
のラスタ演算が終了したところで、レジスタ１５４₁〜
１５４_nに格納されている結果を自身のメモリ（図示せ
ず）に書き込む。デスティネーションの１セクタ分のデ
ータがすべて出力ＦＩＦＯ２２内にあるメモリに書き込
まれたところで、メモリコントローラ３に１セクタ分の
データを連続的に出力し、そのデータをローカルメモリ
４に書き込むことで、データの転送を行っている。

【０１０４】

【発明の効果】以上述べたように、この発明によれば、
画像データを演算処理し転送する際に、画像データを
１ピクセルが１又は複数のバイトで構成された画像デー
タとして、この１ピクセルの画像データよりも大きい複
数バイトからなるブロック単位で画像データを転送し位
置合わせを行い演算処理を実行する、各走査ライン毎
に転送開始及び転送終了ブロックアドレスを算出し転送
開始ブロックから転送終了ブロックまで連続的に画像デ
ータを転送する、各ブロック内の転送画像開始及び終
了バイトアドレスに基づき転送領域以外をマスクするマ
スクパターンを生成し転送領域でブロック内における位
置合わせを行う、画像データ１ピクセル分のバイト毎
にカラータグが設定されブロック内の転送画像開始バイ
トアドレスに基づき各バイトのカラータグが設定され
る、という画像データ転送方法及び装置を採用し画像表
示処理システムにこの画像データ転送装置を組み込むこ
とで、画像表示処理の高速化及び高効率化を図ることが
できるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の一実施例に係る画像表示処理シス
テムの基本構成を説明するためのブロック図である。

【図２】同システムにおける画像データ転送装置の機
能を概略的に示す図である。

【図３】同装置の詳細な構成を示すブロック図であ
る。

【図４】同装置における転送矩形領域を含む画像デー
タの矩形（表示）領域を更に詳細に示す図である。

【図５】同装置における転送矩形領域のＸＤＩＲ，Ｙ
ＤＩＲを概略的に示す図である。

【図６】同装置におけるローカルメモリ内に構築され
ている画像データの構成を示す図である。

【図７】同装置の処理の流れを示すフローチャートで
ある。

【図８】同装置内のアドレスカウンタ内部の基本構成
を示す図である。

【図９】同カウンタ内部のセクタアドレスレジスタに
格納されているセクタデータを説明するための図であ
る。

【図１０】同カウンタ内部のセクタアドレスレジスタ
に格納されているセクタデータを示す図である。

【図１１】同カウンタ内部におけるマスク演算処理時
の各データの構成を説明するための図である。

【図１２】同カウンタ内部におけるマスク演算処理の
結果を説明するための図である。

【図１３】同カウンタ内部におけるカラータグ計算用
カウンタの初期値と更新パターンとを示す図である。

【図１４】同装置におけるデスティネーション，ソー
ス，パターンの各スタートアドレスのローカルメモリ内
の構成を示す図である。

【図１５】同装置におけるマスク演算回路の内部構成
を示すブロック図である。

【図１６】同装置におけるマスク演算回路での各デー
タの処理を説明するための図である。

【図１７】同装置における各ＳＲＡＭの内部構成を示
す図である。

【図１８】同装置における各ＳＲＡＭでのカラータグ
演算処理のデータ構成を説明するための図である。

【図１９】同処理のデータ構成を説明するための図で
ある。

【図２０】同処理のデータ構成を説明するための図で
ある。

【図２１】同処理におけるカラータグ，タグブロッ
ク，ＢＰＰの関係を示す図である。

【図２２】同処理におけるカラータグ，タグブロッ
ク，ＢＰＰの関係を示す図である。

【図２３】同カラータグ演算処理におけるカラータ
グ，タグブロック，ＢＰＰの関係示す図である。

【図２４】同装置における各ＳＲＡＭにあるトランス
ペアレント計算回路の内部構成を示す図である。

【図２５】同回路におけるトランスペアレント計算処
理のデータの構成を説明するための図である。

【図２６】同処理におけるデータの比較方法を説明す
るための図である。

【図２７】同処理におけるデータの比較結果の構成を
表した図である。

【図２８】同処理におけるデータの比較結果を表した
図である。

【図２９】同装置におけるラスタ演算回路の内部構成
を示す図である。

【図３０】従来の画像表示処理システムの構成を示す
ブロック図である。

【符号の説明】

１…ＣＰＵ、２…画像データ転送装置、３…メモリコン
トローラ、４…ローカルメモリ、５…表示装置、１１…
インターフェイス、１２…デスティネーションアドレス
計算回路、１３…ソースアドレス計算回路、１４…パタ
ーンアドレス計算回路、１５…デスティネーションアド
レスカウンタ、１６…ソースアドレスカウンタ、１７…
パターンアドレスカウンタ、１８…デスティネーション
ＳＲＡＭ、１９…ソースＳＲＡＭ、２０…パターンＳＲ
ＡＭ、２１…ラスタ演算回路、２２…出力ＦＩＦＯ、２
３…マスク演算回路、２４…コントローラ。

Claims

【特許請求の範囲】

【請求項１】指定された転送元領域及び転送先領域に
関するパラメータに基づいて画像データ記憶装置に記憶
された前記転送元領域の画像データと前記転送先領域の
画像データとを演算処理した後に前記転送先領域に転送
する画像データ転送方法において、前記画像データは、１ピクセルが１又は複数のバイトで
構成された画像データであり、前記１ピクセルの画像デ
ータよりも大きい複数バイトからなるブロック単位で画
像データを転送し、且つ転送元領域と転送先領域とでブ
ロック内における位置合わせを行って前記演算処理を実
行することを特徴とする画像データ転送方法。
【請求項２】前記各ブロック内の転送画像開始バイト
アドレス及び転送画像終了バイトアドレスに基づいて前
記転送元領域及び転送先領域以外の領域をマスクするマ
スクパターンを生成すると共に、このマスクパターンを
使用して前記転送元領域と転送先領域とでブロック内に
おける位置合わせを行うことを特徴とする請求項１記載
の画像データ転送方法。
【請求項３】指定された転送元領域及び転送先領域に
関するパラメータに基づいて画像データ記憶装置に記憶
された前記転送元領域の画像データと前記転送先領域の
画像データとを演算処理した後に前記転送先領域に転送
する画像データ転送装置において、前記画像データは、１ピクセルが１又は複数のバイトで
構成された画像データであり、前記１ピクセルの画像デ
ータよりも大きい複数バイトからなるブロック単位で画
像データを転送し、且つ転送元領域と転送先領域とでブ
ロック内における位置合わせを行って前記演算処理を実
行することを特徴とする画像データ転送装置。
【請求項４】前記指定された転送元領域及び転送先領
域に関するパラメータ及び１ピクセル当たりのバイト数
に基づいて、前記転送元領域及び転送先領域を含む各走
査ライン毎に転送開始ブロックアドレス及び転送終了ブ
ロックアドレスを算出し、前記転送開始ブロックアドレスを含む転送開始ブロック
から前記転送終了ブロックアドレスを含む転送終了ブロ
ックまで連続的に前記画像データを転送するものである
ことを特徴とする請求項３記載の画像データ転送装置。
【請求項５】前記各ブロック内の転送画像開始バイト
アドレス及び転送画像終了バイトアドレスに基づいて前
記転送元領域及び転送先領域以外の領域をマスクするマ
スクパターンを生成すると共に、このマスクパターンを
使用して前記転送元領域と転送先領域とでブロック内に
おける位置合わせを行うことを特徴とする請求項３又は
４記載の画像データ転送装置。
【請求項６】前記１ピクセル分の画像データは、バイ
ト毎にカラータグが設定されたものであり、前記ブロッ
ク内の転送画像開始バイトアドレスに基づいて各バイト
のカラータグが設定されるものであることを特徴とする
請求項３〜５のいずれか１項記載の画像データ転送装
置。
【請求項７】画像データを記憶する画像データ記憶装
置と、この画像データ記憶装置内に記憶された画像データの転
送元領域及び転送先領域に関するパラメータを出力する
中央処理装置と、この中央処理装置から出力された転送元領域及び転送先
領域に関するパラメータに基づいて画像データ記憶装置
に記憶された前記転送元領域の画像データと前記転送先
領域の画像データとを演算処理した後に前記転送先領域
に転送する画像データ転送装置と、前記画像データ記憶装置に記憶された画像データを表示
する画像表示装置とを備えた画像表示処理システムにお
いて、前記画像データは、１ピクセルが１又は複数のバイトで
構成された画像データであり、前記中央処理装置は、前記１ピクセルを構成するバイト
数を前記画像データ転送装置に出力し、前記画像データ転送装置は、前記１ピクセルの画像デー
タよりも大きい複数バイトからなるブロック単位で画像
データを転送し、且つ転送元領域と転送先領域とでブロ
ック内における位置合わせを行って前記演算処理を実行
したのち、前記画像データ記憶装置に格納するものであ
ることを特徴とする画像表示処理システム。
【請求項８】前記画像データ転送装置は、前記指定さ
れた転送元領域及び転送先領域に関するパラメータ及び
１ピクセル当たりのバイト数に基づいて、前記転送元領
域及び転送先領域を含む各走査ライン毎に転送開始ブロ
ックアドレス及び転送終了ブロックアドレスを算出し、前記転送開始ブロックアドレスを含む転送開始ブロック
から前記転送終了ブロックアドレスを含む転送終了ブロ
ックまで連続的に前記画像データを転送するものである
ことを特徴とする請求項７記載の画像表示処理システ
ム。
【請求項９】前記画像データ転送装置は、前記各ブロック内の転送画像開始バイトアドレス及び転
送画像終了バイトアドレスに基づいて前記転送元領域及
び転送先領域以外の領域をマスクするマスクパターンを
生成すると共に、このマスクパターンを使用して前記転
送元領域と転送先領域とでブロック内における位置合わ
せを行うものであることを特徴とする請求項７又は８記
載の画像表示処理システム。
【請求項１０】前記１ピクセル分の画像データは、バ
イト毎にカラータグが設定されたものであり、前記画像データ転送装置は、前記ブロック内の転送画像
開始バイトアドレスに基づいて各バイトのカラータグを
設定するものであることを特徴とする請求項７〜９のい
ずれか１項記載の画像表示処理システム。