JP2001196853A - 帯域スイッチされる集積電圧制御発振器 - Google Patents

帯域スイッチされる集積電圧制御発振器

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Abstract

(57)【要約】 【課題】 帯域スイッチされる集積電圧制御発振器を提
供すること。 【解決手段】 並列共振回路へスイッチし、また並列共
振回路からはずすことができる２端子容量デバイスを形
成するようにソースとドレインを互いに電気的に接続す
ることによって、ＦＥＴデバイスのソース対ドレイン容
量を使用する。すなわち、ソースとドレインが互いに接
続されたＦＥＴデバイスの組を、複数の異なる個々の帯
域内で同調可能な周波数の出力電圧信号を生成する回路
で使用する。得られた電圧制御発振器は、セルラ電話お
よび関係する無線システムで、または集積された高周波
電圧制御発振器回路が所望される他の状況で、特に有用
である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に電圧制御発
振器構成要素および回路を対象とする。より詳細には、
本発明は、容量が印加電圧の関数として変化する回路素
子として電界効果トランジスタを使用した、帯域スイッ
チされる集積電圧制御発振器を対象とする。さらに詳細
には、本発明は、周波数合成器で特に有用であり、セル
ラ電話システムおよびデバイスでとりわけ有用である電
圧制御発振器回路を対象とする。
【０００２】
【従来の技術】電圧制御発振器（ＶＣＯ）は、一般に無
線電子装置で使用され、その他に周波数合成器システム
の一部として使用されている。しかし、これまで、これ
らの回路を集積回路デバイスに組み込むことには抵抗が
あった。実質的に全てのセルラ電話において、これらの
回路はディスクリート構成要素と共に構築される。しか
し、ディスクリート設計では、そのようなシステムの設
計者に多くの問題が提起されている。
【０００３】具体的には、ディスクリート構成要素は物
理的に大きい。さらに、高周波動作は、ディスクリート
・サイズの構成要素によって生じる寄生効果の存在によ
り、しばしば非常に困難にあるいは不可能になる。さら
に、ディスクリート構成要素のコストは、個別コストの
点でも組立てコストの点でも高いものである。
【０００４】ＶＣＯ回路は、いくつかの理由で、集積回
路の形で製作するのが非常に困難であった。特に、これ
らの回路は可変リアクタを必要とする。具体的には、キ
ャパシタが任意のＶＣＯ回路の不可欠な構成要素と見な
されていると考えられてきた。しかし、標準の集積回路
製造プロセスは、そのようなデバイスを生産するように
最適化も設計もされておらず、それらが製作される状況
では、オンチップ構成要素の品質は低い。特に、集積バ
ラクタは、損失が大きく非線型であると考えられてき
た。
【０００５】本発明の動機づけは無線セルラ電話の問題
から生じたにもかかわらず、電圧制御発振器の応用が本
質的に普遍的な性質のものであるケースであることに留
意されたい。ＶＣＯは基本的なシステム構成要素の構成
単位であると考えられる。具体的には、これらの回路
は、ディスク・ドライブや、印加同調電圧によって発振
周波数を制御することが望まれる他の任意のシステムに
見られる。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
一目的は、改善された電圧制御発振器を提供することで
ある。本発明の他の目的は、可変キャパシタとして使用
できるような形でＦＥＴデバイスの特性を利用すること
である。
【０００７】本発明の別の目的は、標準的な集積回路製
造プロセスに従って回路チップ上に集積できる電圧制御
発振器回路を提供することである。
【０００８】本発明の別の目的は、損失は大きくない
が、線形応答を与える集積可変キャパシタを提供するこ
とである。
【０００９】本発明の別の目的は、無線電子装置で特に
有用であり、セルラ電話およびセルラ電話システムでと
りわけ有用である電圧制御発振器回路を提供することで
ある。
【００１０】本発明の別の目的は、高い周波数動作特性
を示し、寄生効果の影響を比較的受けにくい（immune）
電圧制御発振器回路を提供することである。
【００１１】本発明の別の目的は、比較的低コストの電
圧制御発振器を提供することである。
【００１２】本発明の別の目的は、普通なら必要とされ
るはずのオンチップ集積回路構成要素の品質が低いこと
に関連する問題を解決することである。
【００１３】本発明の別の目的は、複数の異なる周波数
帯域にスイッチでき、または様々な周波数帯域からはず
すことができる電圧制御発振器回路を提供することであ
る。
【００１４】最後に、ただしこれだけに限られるもので
はないが、本発明の一目的は、集積回路パッケージ内で
高性能電圧制御発振器を提供することである。
【００１５】本発明の様々な実施形態によって満たされ
る望ましい目的のリストをここに示したが、これは、こ
れらの目的のいずれかまたは全てが、本発明の最も一般
的な実施形態またはより具体的ないずれかの実施形態に
おいて、個別にまたは集合的に不可欠または必要な特徴
として存在することを、暗示または示唆するものではな
い。
【００１６】
【課題を解決するための手段】本発明の好ましい一実施
形態によれば、電界効果トランジスタが、可変容量デバ
イスとして使用される。電界効果トランジスタでこの機
能を実現するために、このデバイスのソースとドレイン
が互いに電気的に接続されて、２端子キャパシタの第１
の端子を形成する。ゲートが他方の端子を形成する。
【００１７】本発明の別の実施形態によれば、電圧制御
同調回路は、キャパシタと複数の容量素子対とを含む共
振回路を備える。各容量素子はそれぞれ電界効果トラン
ジスタから形成され、そのソースとドレインが電気的に
互いに接続されて、実質的に、前の段落に記載した方式
で可変キャパシタとして動作する。複数の容量素子対
が、第１のキャパシタと並列に接続される。容量素子対
のうち選択された対の実効容量を変更する手段が提供さ
れる。このようにして、容量素子対のうち様々な対を所
望の容量状態にスイッチすることができ、また所望の容
量状態からはずすことができる。たとえば、そのような
対を４対含めることによって、４ビット入力により１６
個までの様々な帯域の選択が可能になる。
【００１８】
【発明の実施の形態】本発明は、ＭＯＳＦＥＴなどであ
る電界効果トランジスタ・デバイスのソースとドレイン
が互いに接続されたとき、デバイスが可変キャパシタと
して動作可能であることを利用する。具体的には、本発
明は、ゲートとソース／ドレイン間の容量が印加電圧と
共に著しく変化することを利用する。この回路素子はい
くつかの重要な利点を提供する。具体的には、容量損失
が、代替ＰＮダイオードと比較するとはるかに小さい。
さらに、印加電圧によって誘起される容量性モードへの
スイッチングが急速である。このため、変更されたＦＥ
Ｔ回路素子は、デジタル・スイッチング回路での使用に
とって理想的なものになる。具体的には、そのような回
路は、特に、セルラ電話内やある種のコンピュータ・デ
ィスク・デバイス回路内における高周波動作に電圧制御
発振器が使用される場合に有用であることに留意された
い。
【００１９】本発明による電圧制御発振器を図２に示
す。変形形態を図３に示す。図２に関して、トランジス
タＱ1およびＱ2は標準発振器回路に接続され、発振周波
数はインダクタＬ0、Ｌ1およびキャパシタＣ8の共振周
波数と、図示のＦＥＴデバイスＭ1〜Ｍ8によって与えら
れる可変キャパシタンスとによって決まることに留意さ
れたい。より具体的には、４対の可変容量素子が示され
ている。たとえば、Ｍ1およびＭ2はそのような１対を構
成し、Ｍ3およびＭ4、次いでＭ5およびＭ6、最後にＭ7
およびＭ8も同様にそのような１対を構成する。それぞ
れの場合に、ＦＥＴデバイスはそのソースおよびドレイ
ンが、図１に示すように接続されている。より詳細に
は、抵抗Ｒ4〜Ｒ7を介して帯域選択電圧を印加すること
によって、キャパシタＣ8を用いる共振回路に様々なレ
ベルの実効容量が追加できる。したがってＣ8は、図示
の電圧制御発振器用の周波数制御として作用するＬＣ共
振回路の下限容量を定義する。抵抗Ｒ8を介してダイオ
ードＤ0とＤ1の接合部に印加される同調電圧によって、
これらのデバイスの容量は選択帯域内で変化する。
【００２０】図４に、中間周波帯周波数領域内での同調
電圧の関数としての周波数の変化を示す。この図は、複
数の周波数帯域にわたって約５０ＭＨｚの周波数変化が
実現可能であることを示す。同様に、１６帯域システム
で、様々な帯域間の周波数の重なりを図５に示す。
【００２１】本発明の好ましい実施形態では、インダク
タＬ0およびＬ1は１ナノヘンリ・デバイスであり、キャ
パシタＣ8は１ピコファラッド・キャパシタであり、抵
抗Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、Ｒ6、Ｒ7、Ｒ8は全て１キ
ロオーム・デバイスである。同様に、キャパシタＣ3、
Ｃ5、Ｃ4、Ｃ7は１ピコファラッド・デバイスである。
図４のキャパシタＣ6およびＣ7の場合も同様である。Ｒ
9も１キロオーム抵抗である。
【００２２】したがって、上記回路と本発明のＦＥＴの
使用は、本発明に関して先に示した全ての目的に合致す
ることを理解されたい。特に、本発明によって、回路サ
イズの不利益（penalty）が殆どなしに、単一の電圧制
御発振器で数十の帯域のスイッチングが可能になること
に留意されたい。このことは、ランプ・サム（lump su
m）量ずつ容量を追加し、または差し引いて共振周波数
を変えることによって可能になる。２進重み（binary w
eight）を有するランプ（lump）を使用することによっ
て、別個のデコーダ回路を必要とせずに、単一の２進ワ
ード（binary word）で帯域が直接選択される。特に、
本発明では、ＦＥＴデバイスのゲート対ソース容量が直
接使用され、この適用例では完全に合致することがわか
る。より具体的には、ゲート対ソース容量は、２つの状
態（ＦＥＴがオンのとき、およびＦＥＴがオフのとき
の）間の有意の変化を示し、これは、どちらの状態にお
いても高い線形性を示す低損失デバイスである。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２４】（１）ソース、ゲート、およびドレインを
有する電界効果トランジスタと、それらに対する電気的
接続部とを備え、前記ソースと前記ドレインがそれによ
って互いに電気的に接続されてキャパシタの第１端子を
形成し、前記ゲート接続部がキャパシタの第２端子を形
成する２端子キャパシタ。 （２）前記トランジスタがＭＯＳＦＥＴである、上記
（１）に記載のキャパシタ。 （３）キャパシタを含む共振回路と、複数の容量素子対
であって、容量素子の少なくとも１つがＦＥＴデバイス
を含み、そのソースとドレインが互いに接続されて２端
子容量素子の一方の端子を形成し、前記ＦＥＴデバイス
のゲートが前記少なくとも１つの容量素子の第２端子で
あり、容量素子対の各メンバが直列に接続され、容量素
子対が前記共振回路のキャパシタと並列に接続された、
複数の容量素子対と、前記素子対のうち選択された対の
容量を変更する手段とを備える電圧制御同調回路。 （４）前記変更手段が、前記ゲートの１つを選択するた
めに電圧を印加する回路を含む、上記（３）に記載の回
路。 （５）前記各容量素子対がＦＥＴデバイスを含む、上記
（３）に記載の回路。
【図面の簡単な説明】
【図１】可変容量回路素子として動作可能になるように
ソースとドレインが接続された電界効果トランジスタ・
デバイスの使用を示す概略図である。
【図２】本発明による、図１に示すＦＥＴ／容量回路を
使用する電圧制御発振器を示す概略回路図である。
【図３】本発明による電圧制御発振器の代替バージョン
の概略図である。
【図４】周波数と同調電圧の関係をプロットしたグラフ
である。
【図５】本発明の動作で行われるような電圧制御発振器
帯域スイッチングを示す、シミュレーション・グラフで
ある。
【符号の説明】
Ｑ1 トランジスタ Ｑ2 トランジスタ Ｍ1 ＦＥＴデバイス Ｍ2 ＦＥＴデバイス Ｍ3 ＦＥＴデバイス Ｍ4 ＦＥＴデバイス Ｍ5 ＥＴデバイス Ｍ6 ＦＥＴデバイス Ｍ7 ＦＥＴデバイス Ｍ8 ＦＥＴデバイス Ｌ0 インダクタ Ｌ1 インダクタ Ｃ3 キャパシタ Ｃ4 キャパシタ Ｃ5 キャパシタ Ｃ6 キャパシタ Ｃ7 キャパシタ Ｃ8 キャパシタ Ｒ4 抵抗 Ｒ5 抵抗 Ｒ6 抵抗 Ｒ7 抵抗 Ｒ8 抵抗 Ｄ0 ダイオード Ｄ1 ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・インボーノン アメリカ合衆国01844 マサチューセッツ 州メシュエン アージラ・ロード 21

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ソース、ゲート、およびドレインを有する
    電界効果トランジスタと、 それらに対する電気的接続部とを備え、前記ソースと前
    記ドレインがそれによって互いに電気的に接続されてキ
    ャパシタの第１端子を形成し、前記ゲート接続部がキャ
    パシタの第２端子を形成する２端子キャパシタ。
  2. 【請求項２】前記トランジスタがＭＯＳＦＥＴである、
    請求項１に記載のキャパシタ。
  3. 【請求項３】キャパシタを含む共振回路と、 複数の容量素子対であって、容量素子の少なくとも１つ
    がＦＥＴデバイスを含み、そのソースとドレインが互い
    に接続されて２端子容量素子の一方の端子を形成し、前
    記ＦＥＴデバイスのゲートが前記少なくとも１つの容量
    素子の第２端子であり、容量素子対の各メンバが直列に
    接続され、容量素子対が前記共振回路のキャパシタと並
    列に接続された、複数の容量素子対と、 前記素子対のうち選択された対の容量を変更する手段と
    を備える電圧制御同調回路。
  4. 【請求項４】前記変更手段が、前記ゲートの１つを選択
    するために電圧を印加する回路を含む、請求項３に記載
    の回路。
  5. 【請求項５】前記各容量素子対がＦＥＴデバイスを含
    む、請求項３に記載の回路。
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