JP2001184207A - マイクロ命令における分岐命令制御方式 - Google Patents

Abstract

(57)【要約】 【課題】 分岐命令によるパイプライン処理効率の低下
を極力押さえる。 【解決手段】 この発明のマイクロ命令における分岐命
令制御方式は、分岐に成功した条件分岐命令のマイクロ
命令格納メモリ２における格納位置と、この条件分岐命
令を起動したソフトウェア命令のメモリにおける格納位
置と、有効情報を示す情報ビットとからなる分岐予測情
報を生成する分岐予測情報メモリ格納情報生成回路１５
と、分岐予測情報が格納される分岐予測情報メモリ１０
と、起動された条件分岐命令のマイクロ命令格納メモリ
２における格納位置及びこの条件分岐命令を起動したソ
フトウェア命令のメモリにおける格納位置と、分岐予測
情報とが比較されて、これらの格納位置と分岐予測情報
とが合致し、かつ情報ビットが有効情報であることを示
している場合のみ次命令を分岐先命令とし、その他は次
命令を後続命令とするように制御する予測方向決定回路
１６とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パイプライン処
理を行うＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔ
ｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）型マイクロプロセ
ッサを有する電子計算機に関し、特にマイクロ命令の分
岐予測制御に関する。

【０００２】

【従来の技術】パイプライン処理は、複数の命令を少し
ずつずらして同時並行的に実行する実行方式であり、マ
イクロプロセッサを高速化する技術として一般的に使用
されている。パイプライン処理においては、１命令の実
行に必要な作業がパイプライン・ステージと呼ばれるい
くつかのステップに分割され、これらのステップが連続
して並べられてパイプラインが構成されており、命令は
パイプラインの一方の端から処理を開始され、一連のパ
イプライン・ステージを経てパイプラインの反対側の端
で処理を終了する。一般的なパイプラインは、命令フェ
ッチ、命令デコード、命令実行、メモリ・アクセス、レ
ジスタ書き込みの各ステージがこの順に並べられてい
る。

【０００３】この場合、各パイプライン・ステージは、
所定のクロックサイクルで処理を終えると、次の命令の
処理を実行することができるので、１つの命令の完了を
待たずに次の命令の処理を開始することができる。この
ように、パイプライン処理は個々の命令の実行時間を短
縮するのではなく、命令のスループットを向上させるこ
とにより処理の高速化を図るものである。このため、パ
イプライン処理においては、前の命令の処理が終わらな
いと処理を開始できない命令がある場合、前の命令の処
理が終わるまでパイプラインの中の命令をストール（停
止）させる必要があり、処理効率が低下する。

【０００４】このようなパイプライン処理効率を低下さ
せる要因の一つとして分岐命令に起因するものがある。
分岐命令では、分岐するか否かの分岐判定は、メモリ・
アクセスステージに至るまでなされないため、分岐命令
の次に実行するべき命令をフェッチする（取り出す）た
めに分岐が完了するまでパイプラインをストールさせな
ければならない。分岐命令をフェッチした場合にパイプ
ラインのストールを避けるための一般的な解決策として
は、分岐が不成功と仮定して後続命令の実行を継続する
方法がある。この方法では、分岐が成功した場合にはフ
ェッチ、デコードを進めた命令を放棄し、分岐先の命令
から処理を続行する。このように分岐方向を固定にした
方法は、分岐成功または不成功の確率が予測できる場合
に、少ないコストでパイプライン処理効率を向上させる
有効な方法である。

【０００５】しかしながら、実際には分岐命令が成功す
るか否かはプログラムの性質に依存する傾向が高く、分
岐方向を固定にした方法でパイプライン処理効率を向上
させることができる可能性は少ない。また、プログラム
には、一度分岐に成功した命令は次に実行される場合に
も分岐に成功する確率が高く、逆に、分岐に失敗した命
令は次も分岐に失敗する確率が高いという現象がある。
この現象は、プログラムでループ処理をコーディングし
た場合に、同じ分岐命令が何回も出現した時には分岐方
向が一定の方向に傾くことから容易に推測できる。よっ
て、分岐命令ごとに分岐方向を予測して分岐先を決定す
るソフトウェア分岐予測方式（以後、ＳＷ分岐予測方式
と記す）にすることでパイプライン処理効率を向上させ
ることができる可能性がある。

【０００６】ところで、一般的なマイクロプロセッサで
は、個々の命令は単純な処理を行う命令を複数組み合わ
せて所定の機能を果たすように構成されており、これら
の単純な処理を行う命令はマイクロ命令と呼ばれてい
る。これらのマイクロ命令の動作においても、パイプラ
イン処理が行われている。なお、ここではマイクロ命令
を複数組み合わせて所定の機能を果たすように構成され
た命令をソフトウェア命令（以後、ＳＷ命令と記す）と
呼ぶ。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
ＳＷ分岐予測方式をマイクロ命令にあてはめた場合、同
じＳＷ命令から起動された同じマイクロ命令でも分岐方
向が異なる可能性があり、パイプライン処理効率の向上
にはつながらないという問題がある。これは、同じＳＷ
命令であってもＳＷ命令が格納されているメモリ上のア
ドレスを示すソフトウェア命令カウンタの値が異なる場
合には、処理内容が異なるため同じマイクロ命令を実行
しても分岐方向が同じ方向性をもつ保証はないためであ
る。この発明は、ＳＷ分岐予測方式をマイクロ命令に活
用した場合の上記問題点を解消し、分岐命令によるパイ
プライン処理効率の低下を極力押さえることを目的とし
ている。

【０００８】

【課題を解決するための手段】上述した課題を解決する
ために、この発明のマイクロ命令における分岐制御方式
は、パイプライン処理が行われるマイクロ命令におい
て、分岐に成功した条件分岐命令の格納位置とこの条件
分岐命令を起動したソフトウェア命令の格納位置と有効
情報を示す情報ビットとからなる分岐予測情報を生成す
る分岐予測情報生成手段と、分岐予測情報が格納される
分岐予測情報メモリと、この分岐予測情報メモリの分岐
予測情報を索引して、実行中の条件分岐命令の格納位置
及びこの条件分岐命令を起動したソフトウェア命令の格
納位置と比較し、これらが合致し、かつ情報ビットが有
効情報である場合のみ次命令を分岐先命令とし、これ以
外は次命令を後続命令とするように制御する予測方向決
定手段とを備えていることによって特徴づけられる。

【０００９】また、この発明のマイクロ命令における分
岐制御方式の一構成例は、パイプライン処理を行うＲＩ
ＳＣ型マイクロプロセッサを有する電子計算機におい
て、複数のソフトウェア命令を含む処理プログラムの少
なくとも一部が格納されるメモリと、条件分岐命令を含
む複数のマイクロ命令が格納されたマイクロ命令格納メ
モリと、ソフトウェア命令により起動されたマイクロ命
令のパイプライン処理を行うパイプライン処理手段と、
パイプライン処理により分岐に成功した条件分岐命令の
マイクロ命令格納メモリにおける格納位置とこの条件分
岐命令を起動したソフトウェア命令のメモリにおける格
納位置と有効情報を示す情報ビットとからなる分岐予測
情報を生成する分岐予測情報生成手段と、分岐予測情報
が格納される分岐予測情報メモリと、起動されたマイク
ロ命令が条件分岐命令のときに、パイプライン処理に先
立ち、分岐予測情報メモリの分岐予測情報を索引して、
この条件分岐命令のマイクロ命令格納メモリにおける格
納位置及びこの条件分岐命令を起動したソフトウェア命
令のメモリにおける格納位置と比較し、これらが合致
し、かつ情報ビットが有効情報である場合のみ次命令を
分岐先命令とし、これ以外は次命令を後続命令とするよ
うに制御する予測方向決定手段とを備えている。

【００１０】また、前述したマイクロ命令における分岐
制御方式の別の構成例は、ソフトウェア命令が処理速度
性能の優先度を示す付加情報を有し、分岐予測情報生成
手段は、付加情報を参照して処理速度性能を優先させる
場合のみ、分岐予測情報を生成するように構成されてい
る。

【００１１】

【発明の実施の形態】以下に図を用いてこの発明の実施
の形態を説明する。図１は、この発明の第１の実施の形
態を示すブロック図であり、パイプライン処理を行うＲ
ＩＳＣ型マイクロプロセッサを有する電子計算機に用い
られる、ＳＷ命令により起動されるマイクロ命令のパイ
プライン処理装置の構成を示している。

【００１２】このパイプライン処理装置は、電子計算機
に設けられたメモリ（図示せず）に格納された処理プロ
グラムに含まれるＳＷ命令と関連付けられたプログラム
カウンタ１と、このプログラムカウンタ１が指し示すア
ドレスによって索引される条件分岐命令を含む複数のマ
イクロ命令を格納するマイクロ命令格納メモリ２と、マ
イクロ命令格納メモリ２から索引されたマイクロ命令を
デコードするデコーダ３と、デコードされた結果を格納
する命令レジスタ４と、アドレス計算を行うアドレス生
成回路５と、オペランドデータの取り出しを行うオペラ
ンド取り出し回路６と、演算結果を格納する演算結果格
納レジスタ７と、条件分岐命令によって指定された演算
結果格納レジスタ７内のデータから分岐判定を行う分岐
判定回路８と、分岐判定結果からパイプライン上のデー
タや命令を放棄するパイプラインキャンセル判定回路９
とから構成される従来のパイプライン処理装置と同様の
構成ユニットを備えている。

【００１３】また、このパイプライン処理装置は、マイ
クロ命令格納メモリ２内の条件分岐命令に対応した分岐
方向予測情報を格納する分岐予測情報メモリ１０と、分
岐方向予測情報を分岐命令と同期してパイプラインを持
ち回るための予測情報レジスタ１１，１２，１３，１４
と、分岐予測情報メモリ１０へ登録するデータを生成す
る分岐予測情報メモリ格納情報生成回路１５と、分岐予
測情報メモリ１０及びデコーダ３の情報から分岐予測方
向を決定し、分岐命令の次命令の索引を制御する予測方
向決定回路１６とを備えている。

【００１４】次に、図１を参照してこの発明の分岐命令
制御方式の動作を説明する。ＳＷ命令により起動される
マイクロ命令のパイプライン処理装置において、マイク
ロ命令格納メモリ２は、プログラムカウンタ１によって
指し示されたアドレスに格納されているマイクロ命令を
発行する。このマイクロ命令は、デコーダ３を介して命
令レジスタ４（Ｄステージと定義）に格納され、その
後、アドレス生成回路５（Ａステージと定義）、オペラ
ンド取り出し回路６（Ｏステージと定義）を経て演算結
果格納レジスタ７（Ｗステージと定義）に結果の格納を
行うというパイプライン動作が行われる。

【００１５】このとき、デコーダ３でマイクロ命令をデ
コードした結果が条件分岐命令であった場合には、マイ
クロ命令格納メモリ２と同期して索引が行われる分岐予
測情報メモリ１０から出力される有効情報を示す情報ビ
ット（以後、Ｖビットと記す）、分岐に成功した条件分
岐命令のマイクロ命令格納メモリ２における格納位置情
報（以後、ＴＡＧビットと記す）及びこの条件分岐命令
を起動したソフトウェア命令のメモリにおける格納位置
情報（以後、ＩＣ値と記す）と、実行中のソフトウェア
命令のメモリ内における先頭アドレスを示すソフトウェ
ア命令カウンタ（図示せず）を参照して得られる現在実
行中のＳＷ命令のＩＣ値と、プログラムカウンタ１から
出力される条件分岐命令アドレスとを予測方向決定回路
１６に入力し、条件分岐命令の次に発行するべき命令の
選択が行われる。

【００１６】ここで、分岐予測情報メモリからのＶビッ
トが”０”か、ＴＡＧビットが条件分岐命令のアドレス
と一致しないか、または、ＩＣ値が現在実行中のＳＷ命
令のＩＣと一致しない場合には、予測ＮＯＧＯ（分岐予
測不成功）と判断される。この場合、予測方向決定回路
１６は予測ＮＯＧＯ動作を起動し、プログラムカウンタ
１は、条件分岐命令のアドレスにマイクロ命令語長を加
算してマイクロ命令格納メモリ２及び分岐予測情報メモ
リ１０を索引する。

【００１７】また逆に、Ｖビットが”１”でＴＡＧビッ
トが条件分岐命令のアドレスと一致し、かつＩＣ値が現
在実行中のＳＷ命令のＩＣ値と一致した場合には予測Ｇ
Ｏ（分岐予測成功）と判断され、プログラムカウンタ１
には分岐先アドレスがセットされる。ここで、分岐命令
の命令形式を図２に示す。マイクロ命令の分岐命令形式
は、命令語を示すＯＰコードと、分岐判定に使用する分
岐判定用レジスタナンバーと、分岐先命令のアドレスを
示す分岐先アドレスとで構成される。そのため、プログ
ラムカウンタ１へ入力する分岐先アドレスとしては分岐
命令語から示される分岐先アドレスを入力すればよい。
また、予測方向決定回路１６は、予測ＮＯＧＯ又は予測
ＧＯを予測方向情報として出力する。

【００１８】次に、予測情報レジスタ１１、１２、１
３、１４への登録内容について図３を使用して説明す
る。予測情報レジスタ１１、１２、１３、１４への登録
内容は、予測情報が有効であるかどうかを示すＶビット
と、予測方向決定回路１６で判定した予測方向情報と、
予測が失敗した場合にマイクロ命令格納メモリを再索引
するための分岐命令アドレスと分岐先アドレスとで構成
される。Ｖビットは分岐予測情報メモリ１０からの出力
を使用し、予測方向情報は予測方向決定回路１６からの
出力を使用し、分岐命令アドレスはプログラムカウンタ
１の出力を使用し、分岐先アドレスはデコーダ３からの
出力を使用する。

【００１９】この予測情報は、分岐命令と同期してパイ
プラインを持ち回り、分岐判定を行うＷステージまで持
ち回る。Ｗステージでは分岐命令語中の分岐判定用レジ
スタナンバーが指し示す演算結果格納レジスタ７内の内
容から分岐判定を実行する。このとき、予測情報レジス
タ１４内の予測方向情報を参照し、予測ＧＯでかつ分岐
判定が成功であったならば予測は成功となるため、パイ
プラインキャンセル判定回路９はキャンセル無しと判断
する。逆に、予測ＧＯでかつ分岐判定が不成功であった
場合、予測は失敗したことになるためパイプラインキャ
ンセル判定回路９はキャンセル有りと判断し、パイプラ
イン上の命令を無効化（パイプキャンセル）する。

【００２０】予測方向は２方向（成功、不成功）、分岐
判定も２方向（成功、不成功）あるため、分岐予測が成
功する条件は、予測ＧＯかつ分岐判定成功と予測ＮＯＧ
Ｏかつ分岐判定不成功の場合であり、このときはパイプ
キャンセルは行われない。それ以外の場合には予測が失
敗したことになるためパイプキャンセルを行い正しい命
令の再索引を行う。正しい命令の再索引を行うには、予
測情報レジスタ１４内にある分岐先アドレスか分岐命令
アドレスをプログラムカウンタ１への入力とすればよ
い。

【００２１】次に分岐予測情報メモリ格納情報生成回路
１５について図４を使用して説明する。分岐予測情報メ
モリ格納情報生成回路１５では、分岐判定回路８にて分
岐成功と判断された場合にのみ、図４に示すような、デ
ータの有効性を示すＶビットと分岐命令のＴＡＧビット
とマイクロ命令を起動したＳＷ命令のＩＣ値とで構成さ
れる分岐予測情報を生成し、分岐予測情報メモリ１０へ
書き込む。この場合、Ｖビットは”１”とし、分岐命令
のＴＡＧビットは予測情報レジスタ１４内にある分岐命
令アドレスとする。また、ＳＷ命令のＩＣ値は、ソフト
ウェア命令カウンタを参照して得られたアドレスとす
る。

【００２２】このようにすることにより、１種類のＳＷ
命令に対して、起動されるマイクロ命令の分岐予測を複
数もたせることができ、同じＳＷ命令から起動された同
じマイクロ命令でも使用されるプログラムによって分岐
方向が異なる可能性があるという問題に対応することが
でき、分岐命令によるパイプライン処理効率の低下を極
力押さえることが可能となる。なお、ＳＷ命令が格納さ
れた分岐予測を行うメモリは、主記憶メモリであっても
よいし、主記憶メモリとＲＩＳＣ型マイクロプロセッサ
の間に設けられたキャッシュメモリであってもよい。キ
ャッシュメモリを用いる場合、ミスヒット時に分岐予測
情報メモリ１０の内容を消去することが望ましい。この
ようにすることで、不必要な情報がなくなり索引に要す
る時間を短縮することができる。

【００２３】次に、この発明の第２の実施の形態を説明
する。この発明の第２の実施の形態に係るマイクロ命令
における分岐制御方式が第１の実施の形態と異なる点
は、ＳＷ命令を構成する命令コードに処理速度性能の優
先度を示す情報が付加されたことと、分岐予測情報メモ
リ格納情報生成回路１５がこの付加情報を参照して、処
理速度性能を優先させる場合のみ、分岐予測情報を生成
するように構成されていることである。

【００２４】この実施の形態では、分岐予測情報生成回
路１５に処理中のＳＷ命令の処理速度性能に関する情報
が入力されて、このＳＷ命令が処理速度性能を優先する
命令か否か識別され、その結果処理速度性能を優先する
命令であり、かつ、分岐判定回路８にて分岐成功と判断
された場合のみ、データの有効性を示すＶビットと分岐
命令のＴＡＧビット、マイクロ命令を起動したＳＷ命令
のＩＣ値とで構成された分岐予測情報が分岐予測情報メ
モリ１０へ書き込まれる。これにより、分岐予測対象が
処理速度性能を優先するＳＷ命令に限定されるので、分
岐予測情報メモリ１０を有効利用でき、メモリ容量を小
さくすることができる。よって、必要最低限のハードウ
ェア増加で効率のよい分岐予測が行えるという効果があ
る。

【００２５】また、処理速度性能の優先度を示す付加情
報の設定をコンパイル時に行うようにすると、同じＳＷ
命令であっても、処理速度性能を優先するプログラムに
使用するときにのみ、処理速度優先情報を与えることが
可能となるので、分岐予測情報メモリ１０をより有効利
用することができる。

【００２６】

【発明の効果】以上説明したように、この発明のマイク
ロ命令における分岐命令制御方式は、パイプライン処理
を行うＲＩＳＣ型マイクロプロセッサを有する電子計算
機において、マイクロ命令のアドレス及びＳＷ命令のア
ドレスにより分岐予測方向を管理する予測情報情報メモ
リを持つことによって、マイクロ命令及びＳＷ命令が割
り付けられたアドレス単位で予測方向を決定することに
より分岐命令の成功又は不成功による命令フェッチのや
り直しを極力減らすことができるという効果が得られ
る。また、処理速度性能を優先するＳＷ命令のみを予測
対象とすることにより分岐予測情報メモリの有効利用が
可能となり、必要最低限のハードウェア増加で効率のよ
い分岐予測が行える効果がある。

【図面の簡単な説明】

【図１】 この発明の第１の実施の形態を示すブロック
図である。

【図２】 分岐命令の命令形式を示す図である。

【図３】 予測情報レジスタの登録内容を示す図であ
る。

【図４】 分岐予測情報メモリ格納情報生成回路が生成
する分岐予測情報の内容を示す図である。

【符号の説明】

１…プログラムカウンタ、２…マイクロ命令格納メモ
リ、３…デコーダ、４…命令レジスタ、５…アドレス生
成回路、６…オペランド取り出し回路、７…演算結果格
納レジスタ、８…分岐判定回路、９…パイプラインキャ
ンセル判定回路、１０…分岐予測情報メモリ、１１，１
２，１３，１４…予測情報レジスタ、１５…分岐予測情
報メモリ格納情報生成回路、１６…予測方向決定回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 パイプライン処理が行われるマイクロ命
   令における分岐命令制御方式において、 分岐に成功した条件分岐命令の格納位置とこの条件分岐
   命令を起動したソフトウェア命令の格納位置と有効情報
   を示す情報ビットとからなる分岐予測情報を生成する分
   岐予測情報生成手段と、 前記分岐予測情報が格納される分岐予測情報メモリと、 この分岐予測情報メモリの前記分岐予測情報を索引し
   て、実行中の条件分岐命令の格納位置及びこの条件分岐
   命令を起動したソフトウェア命令の格納位置と比較し、
   これらが合致し、かつ前記情報ビットが有効情報である
   場合のみ次命令を分岐先命令とし、これ以外は次命令を
   後続命令とするように制御する予測方向決定手段とを備
   えたことを特徴とするマイクロ命令における分岐命令制
   御方式。
2. 【請求項２】 パイプライン処理を行うＲＩＳＣ型マイ
   クロプロセッサを有する電子計算機のマイクロ命令にお
   ける分岐命令制御方式であって、 複数のソフトウェア命令を含む処理プログラムの少なく
   とも一部が格納されるメモリと、 条件分岐命令を含む複数のマイクロ命令が格納されたマ
   イクロ命令格納メモリと、 前記ソフトウェア命令により起動された前記マイクロ命
   令のパイプライン処理を行うパイプライン処理手段と、 前記パイプライン処理により分岐に成功した前記条件分
   岐命令の前記マイクロ命令格納メモリにおける格納位置
   とこの条件分岐命令を起動した前記ソフトウェア命令の
   前記メモリにおける格納位置と有効情報を示す情報ビッ
   トとからなる分岐予測情報を生成する分岐予測情報生成
   手段と、 前記分岐予測情報が格納される分岐予測情報メモリと、 起動された前記マイクロ命令が条件分岐命令のときに、
   前記パイプライン処理に先立ち、前記分岐予測情報メモ
   リの前記分岐予測情報を索引して、この条件分岐命令の
   前記マイクロ命令格納メモリにおける格納位置及びこの
   条件分岐命令を起動した前記ソフトウェア命令の前記メ
   モリにおける格納位置と比較し、これらが合致し、かつ
   前記情報ビットが有効情報である場合のみ次命令を分岐
   先命令とし、これ以外は次命令を後続命令とするように
   制御する予測方向決定手段とを備えたことを特徴とする
   マイクロ命令における分岐命令制御方式。
3. 【請求項３】 前記ソフトウェア命令は、処理速度性能
   の優先度を示す付加情報を有し、 前記分岐予測情報生成手段は、前記付加情報を参照し
   て、処理速度性能を優先させる場合のみ、前記分岐予測
   情報を生成するように構成されていることを特徴とする
   請求項１又は２に記載のマイクロ命令における分岐命令
   制御方式。