JP2001156258A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 瞬間的なピーク電流値を低減して、高機能化
のために大規模な回路を搭載できる半導体集積回路を提
供することを目的とする。 【解決手段】 タイミング制御回路１０では、低消費コ
ア１１Ａの動作時期を決定するタイミング信号ＣＫ１と
タイミング信号ＣＫ１とは位相差を有し低消費コア１１
Ｂの動作時期を決定するタイミング信号ＣＫ２を作成
し、回路ブロックや前記機能ブロック毎に位相差を持た
せてピーク電流値を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非接触で外部から
給電し、非接触で読み書きする非接触ＩＣカードとそれ
に使用するＬＳＩに関するものである。

【０００２】

【従来の技術】近年、テレホンカードをはじめとして、
各種の非接触ＩＣカードの市場規模が大きく拡大してき
ている。また、更なる高機能化に向けて、搭載するメモ
リ容量の増大やマイクロコントローラによる処理能力の
増強、セキュリティ回路によるセキュリティ機能の強化
に対する要望が高まってきている。

【０００３】これらの非接触ＩＣカードの高機能化への
要望に対して、従来は、非接触ＩＣカードがアンテナで
受信した電波を源に、ＬＳＩ内部の電源発生回路を用い
て発生する電源供給能力に限界があるため、ＬＳＩが消
費できる電流も制限されていた。これに対して、個々の
回路ブロックや機能ブロック毎に低消費化の取り組みを
行なってきた。それでもなお、ＬＳＩの消費電流を低減
させるために、非接触ＩＣカード用ＬＳＩに搭載できる
機能としては、簡単な制御ロジックと小容量メモリに絞
られてきた。このため、高機能な非接触ＩＣカードの実
現に必要なＬＳＩの機能を強化するためには、非接触Ｉ
Ｃカード用ＬＳＩのロジック部とメモリ部の機能を強化
すると同時に、これらのロジック部とメモリ部の全体で
の低消費化を実現することが必須課題であった。

【０００４】図３は従来の非接触ＩＣカード用ＬＳＩの
構成を示す。非接触ＩＣカード用ＬＳＩ１は、（ロジッ
ク部＋メモリ部）２と、アンテナ部３と、電源発生回路
４と、検波回路５と、変調回路６と、復調回路７と、送
信回路８とで構成されている。（ロジック部＋メモリ
部）２は、入力回路９と、タイミング制御回路１０と、
低消費コア１１Ａ，１１Ｂと、低消費コア１１Ａの出力
信号１２Ａならびに低消費コア１１Ｂの出力信号１２Ｂ
とが入力に接続された出力回路１３とで構成されてい
る。

【０００５】なお、１４は電源電圧、１５は入力信号、
１６はクロック信号、１７は出力信号である。このよう
に構成された非接触ＩＣカード用ＬＳＩについて、以下
その動作を説明する。まず、アンテナ部３で受信した電
波を源に電源発生回路４で電源電圧１４を発生し、この
電源を非接触ＩＣカード用ＬＳＩ１の全体に供給する。
また、アンテナ部３で受信した電波から、検波回路５に
より受信信号とクロック信号１６を整形し、受信信号は
変調回路６に入力され、入力信号１５を出力する。

【０００６】これらの入力信号１５とクロック信号１６
を（ロジック部＋メモリ部）２に入力することにより、
低消費コア１１Ａ，１１Ｂに搭載されているセキュリテ
ィ保護機能やメモリへのアクセスを行なう。この時、低
消費コア１１Ａ，１１Ｂを動作させるための入力信号１
５は入力回路９により処理されて各々のコアに与えられ
る。これらの低消費コア１１Ａ，１１Ｂは各コア毎に電
源電流の低消費化として、動作時の平均電流や待機時電
流の低減対策が施されているものを使用している。

【０００７】また、低消費コア１１Ａ，１１Ｂを動作さ
せるためのクロック信号１６はタイミング制御回路１０
により必要な周波数に分周されて各々のコアに共通のタ
イミング信号ＣＫ０として与えられる。この共通のタイ
ミング信号ＣＫ０により（ロジック部＋メモリ部）２の
動作時にはタイミング信号の切り替わりに同期して、各
々の低消費コアはスイッチング動作やバス信号線の充放
電を行ない、同時に大きな瞬時電流が各々の低消費コア
に流れる。

【０００８】この瞬時的な大電流が流れることにより、
非接触ＩＣカード用ＬＳＩ１全体に供給されている電源
電圧１４が瞬間的に低下してしまい、非接触ＩＣカード
用ＬＳＩ１が誤動作してしまうことが懸念されていた。
このため、（ロジック部＋メモリ部）２の消費電流は各
低消費コア毎の動作時の平均電流や待機時電流の低減対
策が施されていても、瞬間的なピーク電流値が電源発生
回路４の電源供給能力を超過すると、電源電圧１４の電
圧が非接触ＩＣカード用ＬＳＩ１として動作可能な範囲
よりも降下してしまっていた。このことにより、（ロジ
ック部＋メモリ部）２として搭載可能な機能が制限され
ていた。よって、非接触ＩＣカード用ＬＳＩ１に高機能
化に向けたメモリ容量の増大やマイクロコントローラに
よる処理能力の増強、セキュリティ回路によるセキュリ
ティ機能の強化に対する要望を満たすための大規模なＬ
ＳＩを搭載することが現状では困難である。

【０００９】

【発明が解決しようとする課題】このように上記従来の
構成では、非接触ＩＣカード用ＬＳＩの高機能化のため
に大規模なＬＳＩを搭載しようとすると、瞬間的な大電
流（ピーク電流）値が電源発生回路の電源供給能力を超
過し電源電圧が非接触ＩＣカード用ＬＳＩとして動作可
能な範囲よりも降下してしまうため、大規模なＬＳＩを
搭載することは不可能であるという問題点を有してい
た。

【００１０】本発明は上記従来の問題点を解決するもの
で、非接触ＩＣカード用ＬＳＩの高機能化のために大規
模なＬＳＩを搭載しても、瞬間的な大電流（ピーク電
流）値が電源発生回路の電源供給能力を超過せず、電源
電圧が非接触ＩＣカード用ＬＳＩとして動作可能な範囲
よりも降下しない半導体集積回路を提供することを目的
とする。

【００１１】

【課題を解決するための手段】本発明の半導体集積回路
は、回路ブロックや機能ブロックの動作時に、電源と接
地電位間を瞬時的に流れる電流が極大となる時間を、前
記回路ブロックや前記機能ブロック毎に位相差を持たせ
るように構成したことを特徴とする。この構成によれ
ば、非接触ＩＣカード用ＬＳＩの高機能化のために大規
模なＬＳＩを搭載しても、瞬間的な大電流（ピーク電
流）値が電源発生回路の電源供給能力を超過せず、電源
電圧が非接触ＩＣカード用ＬＳＩとして動作可能な範囲
よりも降下しない半導体集積回路を実現できる。

【００１２】

【発明の実施の形態】本発明の請求項１記載の半導体集
積回路は、回路ブロック、複数の回路ブロックを有する
ことである特性の機能を実現する機能ブロック、入力回
路、出力回路、およびクロック信号を分周して前記回路
ブロックと前記機能ブロックの動作タイミングを同期的
に時分割に制御するタイミング制御回路を有する半導体
集積回路であって、、前記タイミング制御回路を、前記
回路ブロックや機能ブロックの動作時に、電源と接地電
位間を瞬時的に流れる電流が極大となる時間を、前記回
路ブロックや前記機能ブロック毎に位相差を持たせるよ
うに構成したことを特徴とする。

【００１３】本発明の請求項２記載の半導体集積回路
は、請求項１において、タイミング制御回路は複数のデ
ータ読み出し回路を有するメモリブロックの読み出し動
作のタイミングを同期的に時分割に制御する回路を有
し、前記メモリブロックからの複数のデータ読み出し動
作のタイミングに位相差を持たせるように構成したこと
を特徴とする。

【００１４】本発明の請求項３記載の半導体集積回路
は、請求項１または請求項２において、複数のデータ読
み出し回路を有するメモリブロックからの各々の読み出
しデータを複数のデータ出力バス信号線に出力し、前記
複数のデータ出力バス信号線のデータを取り込み、か
つ、保持動作を行なう出力回路に入力し、前記出力回路
に保持された読み出しデータを同期的に一括して出力回
路のデータ出力バスに出力する動作を行ない、前記出力
回路のデータ出力バスの個々の負荷容量が、前記メモリ
ブロックからのデータ出力バス信号線の個々の負荷容量
に比較して小さいことを特徴とする。

【００１５】以下、本発明の実施の形態について、図面
を参照しながら説明する。（実施の形態１）図１は本発
明の（実施の形態１）を示す。この（実施の形態１）と
従来例を示す図３とは、タイミング制御回路１０と低消
費コア１１Ａ，１１Ｂの関係が異なるだけで、動作タイ
ミングの他は従来例と同じである。

【００１６】この半導体集積回路としての非接触ＩＣカ
ード用ＬＳＩの、各部の（ロジック部＋メモリ部）２、
アンテナ部３、電源発生回路４、検波回路５、変調回路
６、復調回路７、送信回路８、入力回路９、低消費コア
１１Ａ、低消費コア１１Ｂ、クロック信号１６は出力信
号１７は従来のそれと同じであって、同一の符号が付け
られている。

【００１７】低消費コア１１Ａと低消費コア１１Ｂを動
作させるためのクロック信号１６は、タイミング制御回
路１０により必要な周波数に分周されて各々のコア毎に
位相差のある別々のタイミング信号ＣＫ１，ＣＫ２とし
て与えられる。ここでは低消費コア１１Ａはタイミング
信号ＣＫ１で動作し、低消費コア１１Ｂはタイミング信
号ＣＫ２で動作する。

【００１８】この別々のタイミング信号により、（ロジ
ック部＋メモリ部）２の動作時にはコア毎に各々のタイ
ミング信号の切り替わりに同期して、各々のコアは前記
位相差を保ちつつスイッチング動作を行ない、コア毎の
大きな瞬時電流は各々のコアに位相差を保ったタイミン
グに同期して分散して流れる。この瞬時的な大電流がコ
ア毎に別々のタイミングで流れることにより、（ロジッ
ク部＋メモリ部）２全体の瞬間的な大電流（ピーク電
流）値はコア毎のピーク電流値の総和ではなく、各低消
費コア１１Ａ，１１Ｂの個別のピーク電流にほぼ等しく
なるため、電源発生回路４からの電源供給能力を超過す
ることが防げる。

【００１９】よって、電源電圧１４の電圧が非接触ＩＣ
カード用ＬＳＩ１として動作可能な範囲よりも降下して
しまうことを防ぐことが可能となる。このことにより、
（ロジック部＋メモリ部）２として必要な複数の機能ブ
ロックを増やすことが可能となり、非接触ＩＣカード用
ＬＳＩ１に高機能化に向けたメモリ容量の増大やマイク
ロコントローラによる処理能力の増強、セキュリティ回
路によるセキュリティ機能の強化に対する要望を満たす
ことが可能になる。

【００２０】なお、本実施の形態においては、２つの低
消費コアに関して説明しているが、３つ以上の低消費コ
アに関しても同様であることは言うまでもない。 （実施の形態２）図２は、本発明の（実施の形態２）を
示す。なお、（実施の形態１）の図１の構成と同一の構
成には同一の符号を付して説明する。

【００２１】本発明の（実施の形態２）においては、新
たに出力データ保持機能付きの出力回路１３、低消費メ
モリコア１８、低消費メモリコアのデータ出力バス１９
Ａ，１９Ｂ、データ読み出し回路２０Ａ，２０Ｂ、配線
負荷容量２１Ａ，２１Ｂ、２２、出力回路のデータ出力
バス２３を設けている。以上のように構成された非接触
ＩＣカード用ＬＳＩについて、以下その動作について説
明する。

【００２２】まず、入力信号１５とクロック信号１６を
（ロジック部＋メモリ部）２に入力することにより、低
消費メモリコア１８の読み出し動作を行なう。この時、
低消費メモリコア１８を動作させるための入力信号１５
は入力回路９により処理される。この低消費メモリコア
１８は低消費化として、動作時の平均電流や待機時電流
の低減対策が施されているものを使用している。

【００２３】また、低消費メモリコア１８のデータ出力
バスは１９Ａ，１９Ｂに分割され、かつ、データ読み出
し回路も２０Ａ，２０Ｂに分割され、各々の信号の出力
タイミングを制御するためのクロック信号１６がタイミ
ング制御回路１０により必要な周波数に分周されたタイ
ミング信号ＣＫ１，ＣＫ２として与えられる。そして、
データ出力バス１９Ａ，１９Ｂからは、タイミング信号
に同期して、かつ、各々のデータ出力の動作が同時に発
生しないようにタイミング信号の交互、かつ、別々の位
相を用いて交互にデータ読み出し回路２０Ａ，２０Ｂを
動作させ、データ出力回路１３のスイッチング動作を行
ない、データ出力バス２３にデータが出力される。

【００２４】データ出力バス１９Ａ，１９Ｂから交互に
出力された低消費メモリコア１８の読み出しデータは、
出力回路１３に一時保持された後、出力回路１３から一
括してデータ出力バス２３にデータを出力する。この
時、出力回路１３のデータ出力バス２３の本数は、デー
タ出力バス１９Ａ，１９Ｂの和となる。この時、出力回
路１３のレイアウト上の配置を復調回路７に近づけるこ
とにより、出力回路１３のデータ出力バス２３の個々の
負荷容量２２を、低消費メモリコア１８からのデータ出
力バス信号線の個々の負荷容量２１Ａ，２１Ｂに比較し
て小さくし、かつ、出力回路１３のデータ出力タイミン
グと低消費メモリコア１８からのデータ出力タイミング
を分散する。

【００２５】このデータ出力タイミングを分散させて行
なう動作により、データ出力バスを充放電するための大
きな瞬時電流は各々のデータ読み出し回路Ａ２０Ａ，２
０Ｂ、出力回路１３毎に位相差を保ったタイミングに同
期して分散して流れる。この瞬時的な大電流が別々のタ
イミングで流れることにより、（ロジック部＋メモリ
部）２全体の瞬間的な大電流（ピーク電流）値は低消費
メモリコア１８からのデータ出力バス１９Ａ，１９Ｂと
出力回路１３からのデータ出力バス２３の全てを充放電
するための電流値と全てのデータ読み出し回路２０Ａ，
２０Ｂを動作させる電流値の総和ではなく、データ出力
バス１９Ａまたは１９Ｂ、またはデータ出力バス２３の
いずれかを充放電するための電流値とデータ読み出し回
路２０Ａ、または、２０Ｂの動作電流値の総和にほぼ等
しくなるので、電源発生回路４からの電源供給能力を超
過することがなくなる。

【００２６】よって、電源電圧１４の電圧が非接触ＩＣ
カード用ＬＳＩ１として動作可能な範囲よりも降下する
ことを防ぐことが可能となる。このことにより、（ロジ
ック部＋メモリ部）２として必要な低消費メモリコア１
８の複数のデータ出力バスの本数や機能ブロックを増や
すことが可能となり、非接触ＩＣカード用ＬＳＩ１に高
機能化に向けたメモリ容量の増大やマイクロコントロー
ラによる処理能力の増強、セキュリティ回路によるセキ
ュリティ機能の強化に対する要望を満たすことが可能に
なる。

【００２７】このように、低消費メモリコア１８の読み
出し動作を行なう時に、低消費メモリコア１８に与えら
れるタイミング信号の交互、かつ、別々の位相を用いて
交互にデータ読み出し回路２０Ａ，２０Ｂを動作させ、
データ出力回路１３のスイッチング動作を行なうことで
読み出しデータを出力し、動作時にはデータ出力バス１
９Ａ，１９Ｂとデータ読み出し回路２０Ａ，２０Ｂの大
きな瞬時電流を各々位相差を保った別々のタイミングに
同期して分散させて流すことにより、（ロジック部＋メ
モリ部）２全体の瞬間的なピーク電流値を低消費メモリ
コア１８のデータ出力バス１９Ａまたは１９Ｂのいずれ
かを充放電するための電流値と各々のデータ出力バスに
必要なデータ読み出し回路２０Ａ，２０Ｂの動作電流値
の総和にほぼ等しくし、電源電圧１４の電圧が非接触Ｉ
Ｃカード用ＬＳＩ１として動作可能な範囲よりも降下し
てしまうことを防ぐことが可能となる。

【００２８】

【発明の効果】以上のように本発明の半導体集積回路に
よれば、非接触ＩＣカード用ＬＳＩの高機能化のために
大規模なＬＳＩを搭載しても、搭載する各コアの動作タ
イミングに位相差を与えることにより、瞬間的な大電流
（ピーク電流）値が電源発生回路の電源供給能力を超過
せず、電源電圧が非接触ＩＣカード用ＬＳＩとして動作
可能な範囲よりも降下しない非接触ＩＣカード用ＬＳＩ
を得ることが可能になるという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）の半導体集積回路の
構成図

【図２】本発明の（実施の形態２）の半導体集積回路の
構成図

【図３】従来の半導体集積回路の構成図

【符号の説明】

１ 非接触ＩＣカード用ＬＳＩ ２ （ロジック部＋メモリ部） ３ アンテナ部 ４ 電源発生回路 ５ 検波回路 ６ 変調回路 ７ 復調回路 ８ 送信回路 ９ 入力回路 １０ タイミング制御回路 １１Ａ，１１Ｂ 低消費コア １２Ａ，１２Ｂ 低消費コアの出力信号 １３ 出力回路 １４ 電源電圧 １５ 入力信号 １６ クロック信号 １７ 出力信号 １８ 低消費メモリコア １９Ａ，１９Ｂ 低消費メモリコアのデータ出力バス ２０Ａ，２０Ｂ データ読み出し回路 ２１Ａ，２１Ｂ 配線負荷容量 ２２ 配線負荷容量 ２３ 出力回路のデータ出力バス ＣＫ１，ＣＫ２ タイミング信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】回路ブロック、複数の回路ブロックを有す
   ることである特性の機能を実現する機能ブロック、入力
   回路、出力回路、およびクロック信号を分周して前記回
   路ブロックと前記機能ブロックの動作タイミングを同期
   的に時分割に制御するタイミング制御回路を有する半導
   体集積回路であって、 前記タイミング制御回路を、前記回路ブロックや機能ブ
   ロックの動作時に、電源と接地電位間を瞬時的に流れる
   電流が極大となる時間を、前記回路ブロックや前記機能
   ブロック毎に位相差を持たせるように構成した半導体集
   積回路。
2. 【請求項２】タイミング制御回路は複数のデータ読み出
   し回路を有するメモリブロックの読み出し動作のタイミ
   ングを同期的に時分割に制御する回路を有し、前記メモ
   リブロックからの複数のデータ読み出し動作のタイミン
   グに位相差を持たせるように構成した請求項１に記載の
   半導体集積回路。
3. 【請求項３】複数のデータ読み出し回路を有するメモリ
   ブロックからの各々の読み出しデータを複数のデータ出
   力バス信号線に出力し、前記複数のデータ出力バス信号
   線のデータを取り込み、かつ、保持動作を行なう出力回
   路に入力し、前記出力回路に保持された読み出しデータ
   を同期的に一括して出力回路のデータ出力バスに出力す
   る動作を行ない、前記出力回路のデータ出力バスの個々
   の負荷容量が、前記メモリブロックからのデータ出力バ
   ス信号線の個々の負荷容量に比較して小さいことを特徴
   とする請求項１または請求項２に記載の半導体集積回
   路。