JP2001154609A - 表示素子 - Google Patents
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- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133553—Reflecting elements
Abstract
(57)【要約】
【課題】制御素子のレイアウト形状が画素電極の領域の
形状と一致しない場合であっても、画素電極のアレイ配
列に対応して制御素子をアレイ状に配列することができ
る表示素子を提供する。 【解決手段】複数の画素電極を、行方向および行方向に
対して略直行する列方向に同一ピッチでアレイ状に配列
し、複数の制御素子を、行方向に対してθ（０＜θ＜π
／２）の角度をなす第１の方向、および、第１の方向に
対して略直行する第２の方向にアレイ状に配列すること
により、上記課題を解決する。
形状と一致しない場合であっても、画素電極のアレイ配
列に対応して制御素子をアレイ状に配列することができ
る表示素子を提供する。 【解決手段】複数の画素電極を、行方向および行方向に
対して略直行する列方向に同一ピッチでアレイ状に配列
し、複数の制御素子を、行方向に対してθ（０＜θ＜π
／２）の角度をなす第１の方向、および、第１の方向に
対して略直行する第２の方向にアレイ状に配列すること
により、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、反射型液晶表示装
置等のいわゆるシリコンチップベースド液晶表示素子
や、デジタルマイクロミラーデバイス（ＤＭＤ）等のよ
うに、画素毎に反射型の画素電極を備え、プロジェクタ
等への応用に適した微細かつ高精細な反射型表示素子に
関するものである。
置等のいわゆるシリコンチップベースド液晶表示素子
や、デジタルマイクロミラーデバイス（ＤＭＤ）等のよ
うに、画素毎に反射型の画素電極を備え、プロジェクタ
等への応用に適した微細かつ高精細な反射型表示素子に
関するものである。
【０００２】
【従来の技術】例えば、現在主流の透過型の液晶表示素
子は、液晶の背面にバックライト光源が必要であり、そ
のための消費電力が大きいという問題がある。これに対
し、反射型の液晶表示素子は、太陽光や部屋の照明等の
外部光源を反射して表示するため、消費電力の大きいバ
ックライト光源は不要である。この特徴を生かして大幅
な低消費電力化が可能なことから、携帯電話や携帯情報
端末等の屋外で利用する電子機器への応用が期待され
る。また、外部光源を使用したプロジェクタ等への応用
が既に実施されている。
子は、液晶の背面にバックライト光源が必要であり、そ
のための消費電力が大きいという問題がある。これに対
し、反射型の液晶表示素子は、太陽光や部屋の照明等の
外部光源を反射して表示するため、消費電力の大きいバ
ックライト光源は不要である。この特徴を生かして大幅
な低消費電力化が可能なことから、携帯電話や携帯情報
端末等の屋外で利用する電子機器への応用が期待され
る。また、外部光源を使用したプロジェクタ等への応用
が既に実施されている。
【０００３】プロジェクタ等に用いられる液晶表示素子
では高精細化が重視される。高精細化に伴って単位画素
の大きさは微細化され、例えば対角０．９インチのＶＧ
Ａ（640 ×480 ＝307200画素）では約２８．６μｍ角で
あるが、これがＳＶＧＡ（800 ×600 ＝480000画素）で
は２２．９μｍ角、ＸＧＡ（1024×768 ＝786432画素）
では１７．８μｍ角、ＵＸＧＡ（1600×1200＝1920000
画素）では１１．４μｍ角というように素子の微細化が
進む。
では高精細化が重視される。高精細化に伴って単位画素
の大きさは微細化され、例えば対角０．９インチのＶＧ
Ａ（640 ×480 ＝307200画素）では約２８．６μｍ角で
あるが、これがＳＶＧＡ（800 ×600 ＝480000画素）で
は２２．９μｍ角、ＸＧＡ（1024×768 ＝786432画素）
では１７．８μｍ角、ＵＸＧＡ（1600×1200＝1920000
画素）では１１．４μｍ角というように素子の微細化が
進む。
【０００４】以下、図１１〜図１３に示す液晶の場合を
例に挙げて、従来の反射型表示装置とその問題点につい
て説明する。まず、図１１は、従来の表示素子の構造を
表す一例の回路図である。反射型液晶表示素子は、例え
ば透明電極、液晶、外部光源から入射する光を反射する
反射型の画素電極、各々対応する画素の液晶の配向を制
御する制御素子等をこの順に積層し、複数画素をアレイ
状に配列して構成される。
例に挙げて、従来の反射型表示装置とその問題点につい
て説明する。まず、図１１は、従来の表示素子の構造を
表す一例の回路図である。反射型液晶表示素子は、例え
ば透明電極、液晶、外部光源から入射する光を反射する
反射型の画素電極、各々対応する画素の液晶の配向を制
御する制御素子等をこの順に積層し、複数画素をアレイ
状に配列して構成される。
【０００５】図１１に示す縦横４×４の画素分の制御素
子１４は、各々Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）２４およびＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）２６を並列に接続して構成されたスイ
ッチング回路２８を有する。また、前述の画素電極、液
晶および透明電極は、スイッチング回路２８の一方の端
子とグランドとの間に積層されている。なお、図示例
は、スイッチング回路２８の端子の寄生容量を利用して
動作する。
子１４は、各々Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）２４およびＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）２６を並列に接続して構成されたスイ
ッチング回路２８を有する。また、前述の画素電極、液
晶および透明電極は、スイッチング回路２８の一方の端
子とグランドとの間に積層されている。なお、図示例
は、スイッチング回路２８の端子の寄生容量を利用して
動作する。
【０００６】制御素子１４において、行方向（図中左右
方向）に配置されているスイッチング回路２８は、２本
一組の行電極駆動ライン１６にそのＰＭＯＳ２４および
ＮＭＯＳ２６のそれぞれのゲートが接続されている。ま
た、列方向（図中上下方向）に配置されているスイッチ
ング回路２８のそれぞれは、その一方の端子が前述の画
素電極のそれぞれに接続され、他方の端子が列電極駆動
ライン１８に共通に接続されている。
方向）に配置されているスイッチング回路２８は、２本
一組の行電極駆動ライン１６にそのＰＭＯＳ２４および
ＮＭＯＳ２６のそれぞれのゲートが接続されている。ま
た、列方向（図中上下方向）に配置されているスイッチ
ング回路２８のそれぞれは、その一方の端子が前述の画
素電極のそれぞれに接続され、他方の端子が列電極駆動
ライン１８に共通に接続されている。
【０００７】続いて、図１２は、図１１に示す表示素子
の一例のレイアウト図、図１３は、その１画素分のレイ
アウト図である。表示素子では、単位画素の形状を長方
形にすると、これに応じて表示画面の縦横比も変わる。
このため、単位画素の形状は一般的に正方形とされる。
このように、単位画素を正方形とする必要があるため、
同図に示す反射型液晶表示素子の画素電極および制御素
子の領域の形状も正方形に設計されている。
の一例のレイアウト図、図１３は、その１画素分のレイ
アウト図である。表示素子では、単位画素の形状を長方
形にすると、これに応じて表示画面の縦横比も変わる。
このため、単位画素の形状は一般的に正方形とされる。
このように、単位画素を正方形とする必要があるため、
同図に示す反射型液晶表示素子の画素電極および制御素
子の領域の形状も正方形に設計されている。
【０００８】しかし、液晶素子は、液晶駆動電圧がロジ
ック回路の動作電圧よりも高い場合が多く、画素電極の
下層の制御素子の微細化は必ずしも容易ではない。実現
可能なトランジスタのデザインルールで設計した場合、
正方形の領域では面積を最小にするのが困難であり、単
位画素の領域を長方形にせざるをえない場合もある。こ
れに対し、表示装置という性格上、画素電極は正方形も
しくはそれに準じた形状にする必要があり、設計が困難
になるという問題点があった。
ック回路の動作電圧よりも高い場合が多く、画素電極の
下層の制御素子の微細化は必ずしも容易ではない。実現
可能なトランジスタのデザインルールで設計した場合、
正方形の領域では面積を最小にするのが困難であり、単
位画素の領域を長方形にせざるをえない場合もある。こ
れに対し、表示装置という性格上、画素電極は正方形も
しくはそれに準じた形状にする必要があり、設計が困難
になるという問題点があった。
【０００９】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、制御素子のレイ
アウト形状が画素電極の領域の形状と一致しない場合で
あっても、画素電極のアレイ配列に対応して制御素子を
アレイ状に配列することができる表示素子を提供するこ
とにある。
従来技術に基づく問題点をかえりみて、制御素子のレイ
アウト形状が画素電極の領域の形状と一致しない場合で
あっても、画素電極のアレイ配列に対応して制御素子を
アレイ状に配列することができる表示素子を提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上に、外部光源から入射され
る光の反射状態を制御する反射型の複数の画素電極と、
該複数の画素電極の動作を制御する複数の制御素子とを
対応させて積層し、アレイ状に配列した表示素子であっ
て、複数の前記画素電極は、行方向および該行方向に対
して略直行する列方向に同一ピッチでアレイ状に配列さ
れ、複数の前記制御素子は、前記行方向に対してθ（０
＜θ＜π／２）の角度をなす第１の方向、および、該第
１の方向に対して略直行する第２の方向にアレイ状に配
列されていることを特徴とする表示素子を提供するもの
である。
に、本発明は、半導体基板上に、外部光源から入射され
る光の反射状態を制御する反射型の複数の画素電極と、
該複数の画素電極の動作を制御する複数の制御素子とを
対応させて積層し、アレイ状に配列した表示素子であっ
て、複数の前記画素電極は、行方向および該行方向に対
して略直行する列方向に同一ピッチでアレイ状に配列さ
れ、複数の前記制御素子は、前記行方向に対してθ（０
＜θ＜π／２）の角度をなす第１の方向、および、該第
１の方向に対して略直行する第２の方向にアレイ状に配
列されていることを特徴とする表示素子を提供するもの
である。
【００１１】また、本発明は、半導体基板上に、外部光
源から入射される光の反射状態を制御する反射型の複数
の画素電極と、該複数の画素電極の動作を制御する複数
の制御素子とを対応させて積層し、アレイ状に配列した
表示素子であって、複数の前記画素電極は、行方向およ
び該行方向に対して略直行する列方向に同一ピッチでア
レイ状に配列され、複数の前記制御素子は、前記行方向
および前記列方向にそれぞれ異なるピッチでアレイ状に
配置され、少なくとも２つの前記画素電極とこれらに各
々対応する少なくとも２つの前記制御素子とはそれぞれ
の合計面積が等しく、各々の前記画素電極とこれに各々
対応する前記制御素子とは、積層された上下の少なくと
も一部の領域で互いに重なり合う領域を有することを特
徴とする表示素子を提供する。
源から入射される光の反射状態を制御する反射型の複数
の画素電極と、該複数の画素電極の動作を制御する複数
の制御素子とを対応させて積層し、アレイ状に配列した
表示素子であって、複数の前記画素電極は、行方向およ
び該行方向に対して略直行する列方向に同一ピッチでア
レイ状に配列され、複数の前記制御素子は、前記行方向
および前記列方向にそれぞれ異なるピッチでアレイ状に
配置され、少なくとも２つの前記画素電極とこれらに各
々対応する少なくとも２つの前記制御素子とはそれぞれ
の合計面積が等しく、各々の前記画素電極とこれに各々
対応する前記制御素子とは、積層された上下の少なくと
も一部の領域で互いに重なり合う領域を有することを特
徴とする表示素子を提供する。
【００１２】ここで、前記画素電極の制御は、該画素電
極の上層に設けられる液晶層の配向制御、もしくは、該
画素電極として設けられる反射鏡の角度制御であるのが
好ましい。また、上記記載の表示素子であって、さら
に、複数の前記画素電極のアレイ配列に対応する信号系
列の画像信号を受け取って、該画像信号の信号系列を、
複数の前記画素電極と複数の前記制御素子との対応関係
に基づいて変換する変換回路を有するのが好ましい。ま
た、複数の前記制御素子のアレイ内に、複数の前記画素
電極のアレイの行方向および列方向の配列に対応する駆
動ラインを設けるのが好ましい。
極の上層に設けられる液晶層の配向制御、もしくは、該
画素電極として設けられる反射鏡の角度制御であるのが
好ましい。また、上記記載の表示素子であって、さら
に、複数の前記画素電極のアレイ配列に対応する信号系
列の画像信号を受け取って、該画像信号の信号系列を、
複数の前記画素電極と複数の前記制御素子との対応関係
に基づいて変換する変換回路を有するのが好ましい。ま
た、複数の前記制御素子のアレイ内に、複数の前記画素
電極のアレイの行方向および列方向の配列に対応する駆
動ラインを設けるのが好ましい。
【００１３】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の表示素子を詳細に説明する。
施例に基づいて、本発明の表示素子を詳細に説明する。
【００１４】図１は、本発明の表示素子の一実施例の概
念図、図２は、図１に示す表示素子の１画素分の画素電
極と制御素子との位置関係を表す概念図である。まず、
図１に示すように、本発明の表示素子１０は、半導体基
板（図示省略）上に、外部光源から入射される光を反射
する反射型の複数の画素電極１２と、この複数の画素電
極１２の反射状態を制御する複数の制御素子１４とを対
応させて積層し、アレイ状に配列したものである。
念図、図２は、図１に示す表示素子の１画素分の画素電
極と制御素子との位置関係を表す概念図である。まず、
図１に示すように、本発明の表示素子１０は、半導体基
板（図示省略）上に、外部光源から入射される光を反射
する反射型の複数の画素電極１２と、この複数の画素電
極１２の反射状態を制御する複数の制御素子１４とを対
応させて積層し、アレイ状に配列したものである。
【００１５】画素電極１２は、本実施例では、行方向
（図中左右方向）および列方向（図中上下方向）に同一
ピッチでアレイ状に配列され、制御素子１４は、前述の
行方向および列方向を４５°左回転して得られる第１の
方向、および、この第１の方向にほぼ直行する第２の方
向に対して、それぞれ異なるピッチでアレイ状に配列さ
れている。また、第１および第２の方向に沿って、各々
の行および列毎に、行電極駆動ラインおよび列電極駆動
ラインが配線されている。ここで、行電極駆動ライン１
６は、図１１のように２本一組で設けられるものであっ
てもいい。図１においては、簡単のために、それぞれの
制御素子１４の行に１本ずつ記している。
（図中左右方向）および列方向（図中上下方向）に同一
ピッチでアレイ状に配列され、制御素子１４は、前述の
行方向および列方向を４５°左回転して得られる第１の
方向、および、この第１の方向にほぼ直行する第２の方
向に対して、それぞれ異なるピッチでアレイ状に配列さ
れている。また、第１および第２の方向に沿って、各々
の行および列毎に、行電極駆動ラインおよび列電極駆動
ラインが配線されている。ここで、行電極駆動ライン１
６は、図１１のように２本一組で設けられるものであっ
てもいい。図１においては、簡単のために、それぞれの
制御素子１４の行に１本ずつ記している。
【００１６】図２に示すように、画素電極１２が形成さ
れる領域は縦横比１：１の正方形の領域であり、制御素
子１４が形成される領域は縦横比２：１の長方形の領域
であるが、両者の領域の面積は当然同じである。なお、
本実施例では、制御素子１４の縦横比を２：１とし、画
素電極１２と制御素子１４との傾斜角度を４５°として
いるが、制御素子１４の縦横比に応じて、傾斜角度をθ
（０＜θ＜π／２）（π＝３６０°）の間で自由に変更
してもよい。
れる領域は縦横比１：１の正方形の領域であり、制御素
子１４が形成される領域は縦横比２：１の長方形の領域
であるが、両者の領域の面積は当然同じである。なお、
本実施例では、制御素子１４の縦横比を２：１とし、画
素電極１２と制御素子１４との傾斜角度を４５°として
いるが、制御素子１４の縦横比に応じて、傾斜角度をθ
（０＜θ＜π／２）（π＝３６０°）の間で自由に変更
してもよい。
【００１７】続いて、図３に、図１に示す表示素子の一
実施例のレイアウト図、図４に、図３に示す表示素子の
画素電極と制御素子との位置関係を表すレイアウト図を
示す。これらの図に示すレイアウトは、３×３個の画素
電極１２の領域に対して、各々対応する３×３個の制御
素子１４をアレイ状に配列した場合の一例を示すもの
で、第１の方向および第２の方向に沿って、それぞれ行
電極駆動ライン１６および列電極駆動ライン１８が配線
されている。
実施例のレイアウト図、図４に、図３に示す表示素子の
画素電極と制御素子との位置関係を表すレイアウト図を
示す。これらの図に示すレイアウトは、３×３個の画素
電極１２の領域に対して、各々対応する３×３個の制御
素子１４をアレイ状に配列した場合の一例を示すもの
で、第１の方向および第２の方向に沿って、それぞれ行
電極駆動ライン１６および列電極駆動ライン１８が配線
されている。
【００１８】図４において、長方形の制御素子１４の領
域の、中央の破線で分けられた右上の正方形の領域がＰ
ウェル領域であり、その中央の長方形の領域がＮＭＯＳ
の領域である。そして左下の正方形の領域がＮウェル領
域であり、その中央の長方形の領域がＰＭＯＳの領域で
ある。それぞれのトランジスタ領域を横断して左上から
右下に伸びるのがトランジスタのゲートである。複数の
制御素子のゲートがつながって行電極駆動ライン１６を
形成する。制御素子１４の領域全体を横断して右上から
左下に伸びる２本の線の内、上側が列電極駆動ラインで
ある。ＰＭＯＳおよびＮＭＯＳのソース、ドレインの一
方は、この列電極駆動ラインに接続される。他方は互い
に接続されて、制御素子１４の中央で画素電極に接続さ
れる。制御素子１４の領域全体を横断して右上から左下
に伸びる２本の線の内の下側は、ウェルに電源電位を供
給する配線である。図４にはこの内の、ＮウェルにＶｄ
ｄ電位を供給する配線が記されている。ＰウェルにＧＮ
Ｄ電位を供給する配線は、他の制御素子の領域内に設け
られる。
域の、中央の破線で分けられた右上の正方形の領域がＰ
ウェル領域であり、その中央の長方形の領域がＮＭＯＳ
の領域である。そして左下の正方形の領域がＮウェル領
域であり、その中央の長方形の領域がＰＭＯＳの領域で
ある。それぞれのトランジスタ領域を横断して左上から
右下に伸びるのがトランジスタのゲートである。複数の
制御素子のゲートがつながって行電極駆動ライン１６を
形成する。制御素子１４の領域全体を横断して右上から
左下に伸びる２本の線の内、上側が列電極駆動ラインで
ある。ＰＭＯＳおよびＮＭＯＳのソース、ドレインの一
方は、この列電極駆動ラインに接続される。他方は互い
に接続されて、制御素子１４の中央で画素電極に接続さ
れる。制御素子１４の領域全体を横断して右上から左下
に伸びる２本の線の内の下側は、ウェルに電源電位を供
給する配線である。図４にはこの内の、ＮウェルにＶｄ
ｄ電位を供給する配線が記されている。ＰウェルにＧＮ
Ｄ電位を供給する配線は、他の制御素子の領域内に設け
られる。
【００１９】以上のように、本発明では、制御素子１４
のレイアウト形状が画素電極１２の領域の形状と一致し
ない場合であっても、画素電極１２のアレイ配列に対応
して制御素子１４をアレイ状に配置することができる。
なお、本発明は、反射型の液晶表示素子や、デジタルマ
イクロミラーデバイス等のように、下層に画素選択のた
めの制御素子を持ち、上層に反射型の画素電極を持つあ
らゆる種類の反射型表示素子に適用可能である。
のレイアウト形状が画素電極１２の領域の形状と一致し
ない場合であっても、画素電極１２のアレイ配列に対応
して制御素子１４をアレイ状に配置することができる。
なお、本発明は、反射型の液晶表示素子や、デジタルマ
イクロミラーデバイス等のように、下層に画素選択のた
めの制御素子を持ち、上層に反射型の画素電極を持つあ
らゆる種類の反射型表示素子に適用可能である。
【００２０】ところで、表示データに対応する画像を表
示する場合、通常の表示素子では、行電極駆動ラインを
指定し、列電極駆動ラインを順次変化させて、指定した
行の各列に対応する制御素子を制御する。これに対し、
図示例の表示素子１０では、行電極駆動ライン１６を指
定し、列電極駆動ライン１８を順次変化させると、図１
に示す１→２→３の順に制御素子１４の制御が行われ
る。これは通常の制御順序とは異なるため、データと制
御順序との整合性を取る必要がある。
示する場合、通常の表示素子では、行電極駆動ラインを
指定し、列電極駆動ラインを順次変化させて、指定した
行の各列に対応する制御素子を制御する。これに対し、
図示例の表示素子１０では、行電極駆動ライン１６を指
定し、列電極駆動ライン１８を順次変化させると、図１
に示す１→２→３の順に制御素子１４の制御が行われ
る。これは通常の制御順序とは異なるため、データと制
御順序との整合性を取る必要がある。
【００２１】これに対し、例えば変換回路（図示省略）
を設けて、複数の画素電極１２のアレイ配列に対応する
信号系列の画像信号を受け取り、この画像信号の信号系
列を、複数の画素電極１２と複数の制御素子１４との対
応関係に基づいて変換するようにしてもよい。あるい
は、以下に図５〜図７を参照して詳細を説明するよう
に、行電極駆動ラインおよび列電極駆動ラインの配線を
工夫することによって、データと制御順序との整合性を
取るようにしてもよい。
を設けて、複数の画素電極１２のアレイ配列に対応する
信号系列の画像信号を受け取り、この画像信号の信号系
列を、複数の画素電極１２と複数の制御素子１４との対
応関係に基づいて変換するようにしてもよい。あるい
は、以下に図５〜図７を参照して詳細を説明するよう
に、行電極駆動ラインおよび列電極駆動ラインの配線を
工夫することによって、データと制御順序との整合性を
取るようにしてもよい。
【００２２】ここで、図５に、図１に示す表示素子の別
の配線状態を表す一実施例の概念図を示す。図示例の表
示素子２０は、図１に示す表示素子１０において、各々
の行および列毎に、第１および第２の方向に沿って配線
されていた行電極駆動ラインおよび列電極駆動ライン
を、行方向および列方向に沿ってジグザグに配線したも
のである。ここで、行電極駆動ライン１６は、図１１の
ように２本一組で設けられるものであってもいい。図５
においては、簡単のために、それぞれの制御素子１４の
行に１本ずつ記している。
の配線状態を表す一実施例の概念図を示す。図示例の表
示素子２０は、図１に示す表示素子１０において、各々
の行および列毎に、第１および第２の方向に沿って配線
されていた行電極駆動ラインおよび列電極駆動ライン
を、行方向および列方向に沿ってジグザグに配線したも
のである。ここで、行電極駆動ライン１６は、図１１の
ように２本一組で設けられるものであってもいい。図５
においては、簡単のために、それぞれの制御素子１４の
行に１本ずつ記している。
【００２３】具体的なレイアウト例を挙げて説明する。
図６は、図３に示す表示素子の別の配線状態を表す一実
施例のレイアウト図、図７は、図６に示す表示素子の画
素電極と制御素子との位置関係および配線状態を表すレ
イアウト図である。図７の制御素子内のそれぞれの構成
要素のレイアウトは、行電極駆動ラインおよび列電極駆
動ライン、並びにウェルに電源電位を供給する配線が折
り曲げられていることを除いては、基本的には図４の場
合と同一である。ただし図７では、右上の領域がＮウェ
ル領域であり、左下の領域がＰウェル領域である。そし
て、電源供給のための配線として、ＰウェルにＧＮＤ電
位を供給する配線が記されている。図６に示すレイアウ
トは、図７に示された基本セルを含めて４種の基本セル
を組み合わせて構成されている。しかしそれらの基本セ
ルはいずれも、基本的には図７と同様のレイアウトを有
している。
図６は、図３に示す表示素子の別の配線状態を表す一実
施例のレイアウト図、図７は、図６に示す表示素子の画
素電極と制御素子との位置関係および配線状態を表すレ
イアウト図である。図７の制御素子内のそれぞれの構成
要素のレイアウトは、行電極駆動ラインおよび列電極駆
動ライン、並びにウェルに電源電位を供給する配線が折
り曲げられていることを除いては、基本的には図４の場
合と同一である。ただし図７では、右上の領域がＮウェ
ル領域であり、左下の領域がＰウェル領域である。そし
て、電源供給のための配線として、ＰウェルにＧＮＤ電
位を供給する配線が記されている。図６に示すレイアウ
トは、図７に示された基本セルを含めて４種の基本セル
を組み合わせて構成されている。しかしそれらの基本セ
ルはいずれも、基本的には図７と同様のレイアウトを有
している。
【００２４】これらの図に示すように配線を行うことに
より、図示例の表示素子では、表示データに対応する画
像を表示する場合、行電極駆動ライン１６を指定し、列
電極駆動ライン１８を順次変化させると、図５に示す１
→２→３の順に制御素子１４の制御が行われる。すなわ
ち、これは通常の制御順序と同じになるため、図１に示
す表示素子のようにデータと制御順序との整合性を取る
必要はなくなり、従来の表示素子と全く同じように使用
することができる。
より、図示例の表示素子では、表示データに対応する画
像を表示する場合、行電極駆動ライン１６を指定し、列
電極駆動ライン１８を順次変化させると、図５に示す１
→２→３の順に制御素子１４の制御が行われる。すなわ
ち、これは通常の制御順序と同じになるため、図１に示
す表示素子のようにデータと制御順序との整合性を取る
必要はなくなり、従来の表示素子と全く同じように使用
することができる。
【００２５】なお、本発明の表示素子１０では、画素電
極１２と制御素子１４とを１対１に対応させるのが基本
であるが、制御素子１４として複数種類の基本セルを使
用し、１対１ではなく、２対２以上を１つの単位として
対応させ、これを繰り返し配置してもよい。また、各々
対応する画素電極１２と制御素子１４とは、それぞれの
積層された上下の一部の領域で重なり合う領域が存在し
ていれば、両者の位置関係は何ら限定されない。
極１２と制御素子１４とを１対１に対応させるのが基本
であるが、制御素子１４として複数種類の基本セルを使
用し、１対１ではなく、２対２以上を１つの単位として
対応させ、これを繰り返し配置してもよい。また、各々
対応する画素電極１２と制御素子１４とは、それぞれの
積層された上下の一部の領域で重なり合う領域が存在し
ていれば、両者の位置関係は何ら限定されない。
【００２６】また、上記実施例では、画素電極１２が、
行方向および列方向に同一ピッチでアレイ状に配列さ
れ、制御素子１４が、行方向および列方向に対して傾斜
されている第１の方向および第２の方向にアレイ状に配
列されているが、本発明はこれに限定されず、画素電極
１２が、行方向および列方向に同一ピッチでアレイ状に
配列され、制御素子１４が、行方向および列方向にそれ
ぞれ異なるピッチでアレイ状に配列される場合にも適用
可能である。
行方向および列方向に同一ピッチでアレイ状に配列さ
れ、制御素子１４が、行方向および列方向に対して傾斜
されている第１の方向および第２の方向にアレイ状に配
列されているが、本発明はこれに限定されず、画素電極
１２が、行方向および列方向に同一ピッチでアレイ状に
配列され、制御素子１４が、行方向および列方向にそれ
ぞれ異なるピッチでアレイ状に配列される場合にも適用
可能である。
【００２７】ここで、図８に、本発明の表示素子の２画
素分の画素電極と制御素子との位置関係を表す別の実施
例の概念図を示す。この図は、上下２行（２画素分）の
画素電極１２と制御素子１４との位置関係を表すもの
で、画素電極１２は、行方向および列方向に同一ピッチ
（縦横比１：１）でアレイ状に配列され、制御素子１４
は、画素電極１２に対して傾斜されておらず、行方向お
よび列方向にそれぞれ異なるピッチ（縦横比４：１）で
アレイ状に配置されている。
素分の画素電極と制御素子との位置関係を表す別の実施
例の概念図を示す。この図は、上下２行（２画素分）の
画素電極１２と制御素子１４との位置関係を表すもの
で、画素電極１２は、行方向および列方向に同一ピッチ
（縦横比１：１）でアレイ状に配列され、制御素子１４
は、画素電極１２に対して傾斜されておらず、行方向お
よび列方向にそれぞれ異なるピッチ（縦横比４：１）で
アレイ状に配置されている。
【００２８】画素電極１２とこれ各々対応する制御素子
１４とはそれぞれの合計面積が等しく、各々の画素電極
１２とこれに各々対応する制御素子１４とは、積層され
た上下の一部の領域で互いに重なり合っている。なお、
図示を省略しているが、例えば行電極駆動ラインは、各
々の行の画素電極１２毎に図中黒点２２の上を通過する
ように１本もしくは１組ずつ配線され、列電極駆動ライ
ンは、１本の列電極駆動ラインが、２つの黒点２２のそ
れぞれの上を通過するように配線される。
１４とはそれぞれの合計面積が等しく、各々の画素電極
１２とこれに各々対応する制御素子１４とは、積層され
た上下の一部の領域で互いに重なり合っている。なお、
図示を省略しているが、例えば行電極駆動ラインは、各
々の行の画素電極１２毎に図中黒点２２の上を通過する
ように１本もしくは１組ずつ配線され、列電極駆動ライ
ンは、１本の列電極駆動ラインが、２つの黒点２２のそ
れぞれの上を通過するように配線される。
【００２９】図８に示す画素電極１２と制御素子１４と
の組み合わせを１つの基本単位として、これをアレイ状
に繰り返し配置することによって、本発明の表示素子を
構成することができる。なお、図示例では、制御素子１
４の縦横比を４：１とし、画素電極１２と制御素子１４
とを２対２に対応させてこれを繰り返し配置するが、本
発明はこれに限定されず、制御素子１４の縦横比に応じ
て、画素電極１２と制御素子１４との比率を自由に変更
してもよい。
の組み合わせを１つの基本単位として、これをアレイ状
に繰り返し配置することによって、本発明の表示素子を
構成することができる。なお、図示例では、制御素子１
４の縦横比を４：１とし、画素電極１２と制御素子１４
とを２対２に対応させてこれを繰り返し配置するが、本
発明はこれに限定されず、制御素子１４の縦横比に応じ
て、画素電極１２と制御素子１４との比率を自由に変更
してもよい。
【００３０】また、本発明において、画素電極１２の領
域の形状は完全な正方形に限定されないし、制御素子１
４の領域の形状も長方形にのみ限定されるものではな
い。以下、図９および図１０に示す概念図を参照しなが
ら、一例を挙げて説明する。なお、図９および図１０に
おいて、実線は、実際の画素電極１２や制御素子１４の
境界線を、点線は、これらの実線で構成された領域が、
本発明の範囲内であることを示す仮想の長方形あるいは
正方形の領域を示す。
域の形状は完全な正方形に限定されないし、制御素子１
４の領域の形状も長方形にのみ限定されるものではな
い。以下、図９および図１０に示す概念図を参照しなが
ら、一例を挙げて説明する。なお、図９および図１０に
おいて、実線は、実際の画素電極１２や制御素子１４の
境界線を、点線は、これらの実線で構成された領域が、
本発明の範囲内であることを示す仮想の長方形あるいは
正方形の領域を示す。
【００３１】まず、制御素子１４のアレイ配列として
は、個々の制御素子の領域が完全な長方形でなくても、
マクロに見た場合に長方形の繰り返しと見なしうる全て
のものを当然含む。図９（ａ）および（ｂ）において、
実線で示す領域は、ともに点線で示した長方形の単位セ
ルの変形と見なせるため、本発明の範囲内である。制御
素子１４の形状に何ら制限はなく、例えば三角形や５角
形以上の多角形を組み合わせて繰り返し配置できれば問
題はない。
は、個々の制御素子の領域が完全な長方形でなくても、
マクロに見た場合に長方形の繰り返しと見なしうる全て
のものを当然含む。図９（ａ）および（ｂ）において、
実線で示す領域は、ともに点線で示した長方形の単位セ
ルの変形と見なせるため、本発明の範囲内である。制御
素子１４の形状に何ら制限はなく、例えば三角形や５角
形以上の多角形を組み合わせて繰り返し配置できれば問
題はない。
【００３２】同様に、画素電極１２としては、図１０に
示すように、複数を組み合わせた場合に正方形の単位画
素と見なせる全てのものを当然含む。図１０（ａ）およ
び（ｂ）は点線で示した正方形の単なる変形と見なせる
し、図１２（ｃ）においても、実線部分は、面積が制御
素子１４の１単位の面積より小さいが、繰り返しの周期
を考えた場合、点線の制御素子１４の１単位の面積と等
しい正方形の繰り返しと見なせるので本発明の範囲内で
ある。
示すように、複数を組み合わせた場合に正方形の単位画
素と見なせる全てのものを当然含む。図１０（ａ）およ
び（ｂ）は点線で示した正方形の単なる変形と見なせる
し、図１２（ｃ）においても、実線部分は、面積が制御
素子１４の１単位の面積より小さいが、繰り返しの周期
を考えた場合、点線の制御素子１４の１単位の面積と等
しい正方形の繰り返しと見なせるので本発明の範囲内で
ある。
【００３３】また、本発明を全ての画素電極１２および
制御素子１４に適用していなくても、一部の領域の画素
に対して適用していれば、それは本発明の一形態とな
る。なお、本発明では、表示素子の解像度は何ら限定さ
れないし、制御素子の回路構成としては、図１１に示す
ような従来公知のスイッチング回路はいずれも適用可能
である。また、制御素子１４に対応する具体的なレイア
ウトも図示例に限定されず、自由に変更してもよい。
制御素子１４に適用していなくても、一部の領域の画素
に対して適用していれば、それは本発明の一形態とな
る。なお、本発明では、表示素子の解像度は何ら限定さ
れないし、制御素子の回路構成としては、図１１に示す
ような従来公知のスイッチング回路はいずれも適用可能
である。また、制御素子１４に対応する具体的なレイア
ウトも図示例に限定されず、自由に変更してもよい。
【００３４】本発明の表示素子は、基本的に以上のよう
なものである。以上、本発明の表示素子について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
なものである。以上、本発明の表示素子について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
【００３５】
【発明の効果】以上詳細に説明した様に、本発明の表示
素子では、高精細化に伴う微細化に対応して、下層の制
御素子のレイアウト形状を画素電極の領域の形状と同じ
正方形にすることができない場合であっても、正方形に
配置された上層の画素電極のアレイ配列に対応して制御
素子をアレイ状に配置することができる。従って、本発
明の表示素子によれば、設計が容易で、プロジェクタ等
に適した高精細かつ小型な反射型表示素子を安価に実現
することができる。
素子では、高精細化に伴う微細化に対応して、下層の制
御素子のレイアウト形状を画素電極の領域の形状と同じ
正方形にすることができない場合であっても、正方形に
配置された上層の画素電極のアレイ配列に対応して制御
素子をアレイ状に配置することができる。従って、本発
明の表示素子によれば、設計が容易で、プロジェクタ等
に適した高精細かつ小型な反射型表示素子を安価に実現
することができる。
【図１】 本発明の表示素子の一実施例の概念図であ
る。
る。
【図２】 図１に示す表示素子の１画素分の画素電極と
制御素子との位置関係を表す概念図である。
制御素子との位置関係を表す概念図である。
【図３】 図１に示す表示素子の一実施例のレイアウト
図である。
図である。
【図４】 図３に示す表示素子の２画素分の画素電極と
制御素子との位置関係を表すレイアウト図である。
制御素子との位置関係を表すレイアウト図である。
【図５】 図１に示す表示素子の別の配線状態を表す一
実施例の概念図である。
実施例の概念図である。
【図６】 図３に示す表示素子の別の配線状態を表す一
実施例のレイアウト図である。
実施例のレイアウト図である。
【図７】 図６に示す表示素子の画素電極と制御素子と
の位置関係および配線状態を表すレイアウト図である。
の位置関係および配線状態を表すレイアウト図である。
【図８】 本発明の表示素子の２画素分の画素電極と制
御素子との位置関係を表す別の実施例の概念図である。
御素子との位置関係を表す別の実施例の概念図である。
【図９】 （ａ）および（ｂ）は、本発明の表示素子で
用いられる制御素子の形状を表す一実施例の概念図であ
る。
用いられる制御素子の形状を表す一実施例の概念図であ
る。
【図１０】 （ａ）、（ｂ）および（ｃ）は、本発明の
表示素子で用いられる画素電極の形状を表す一実施例の
概念図である。
表示素子で用いられる画素電極の形状を表す一実施例の
概念図である。
【図１１】 従来の表示素子の構造を表す一例の回路図
である。
である。
【図１２】 図１１に示す表示素子の一例のレイアウト
図である。
図である。
【図１３】 図１１に示す表示素子の１画素分のレイア
ウト図である。
ウト図である。
１０，２０ 表示素子 １２ 画素電極 １４ 制御素子 １６ 行電極駆動ライン １８ 列電極駆動ライン ２２ 黒点 ２４ Ｐ型ＭＯＳトランジスタ ２６ Ｎ型ＭＯＳトランジスタ ２８ スイッチング回路
Claims (6)
- 【請求項１】半導体基板上に、外部光源から入射される
光の反射状態を制御する反射型の複数の画素電極と、該
複数の画素電極の動作を制御する複数の制御素子とを対
応させて積層し、アレイ状に配列した表示素子であっ
て、 複数の前記画素電極は、行方向および該行方向に対して
略直行する列方向に同一ピッチでアレイ状に配列され、 複数の前記制御素子は、前記行方向に対してθ（０＜θ
＜π／２）の角度をなす第１の方向、および、該第１の
方向に対して略直行する第２の方向にアレイ状に配列さ
れていることを特徴とする表示素子。 - 【請求項２】半導体基板上に、外部光源から入射される
光の反射状態を制御する反射型の複数の画素電極と、該
複数の画素電極の動作を制御する複数の制御素子とを対
応させて積層し、アレイ状に配列した表示素子であっ
て、 複数の前記画素電極は、行方向および該行方向に対して
略直行する列方向に同一ピッチでアレイ状に配列され、 複数の前記制御素子は、前記行方向および前記列方向に
それぞれ異なるピッチでアレイ状に配置され、 少なくとも２つの前記画素電極とこれらに各々対応する
少なくとも２つの前記制御素子とはそれぞれの合計面積
が等しく、各々の前記画素電極とこれに各々対応する前
記制御素子とは、積層された上下の少なくとも一部の領
域で互いに重なり合う領域を有することを特徴とする表
示素子。 - 【請求項３】前記画素電極の制御は、該画素電極の上層
に設けられる液晶層の配向制御であることを特徴とする
請求項１または２に記載の表示素子。 - 【請求項４】前記画素電極の制御は、該画素電極として
設けられる反射鏡の角度制御であることを特徴とする請
求項１または２に記載の表示素子。 - 【請求項５】請求項１〜４のいずれかに記載の表示素子
であって、さらに、複数の前記画素電極のアレイ配列に
対応する信号系列の画像信号を受け取って、該画像信号
の信号系列を、複数の前記画素電極と複数の前記制御素
子との対応関係に基づいて変換する変換回路を有するこ
とを特徴とする表示素子。 - 【請求項６】複数の前記制御素子のアレイ内に、複数の
前記画素電極のアレイの行方向および列方向の配列に対
応する駆動ラインを設けることを特徴とする請求項１〜
４のいずれかに記載の表示素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34165099A JP2001154609A (ja) | 1999-12-01 | 1999-12-01 | 表示素子 |
| US09/718,346 US6933998B1 (en) | 1999-12-01 | 2000-11-24 | Display devices with integrated control elements and methods of making devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34165099A JP2001154609A (ja) | 1999-12-01 | 1999-12-01 | 表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001154609A true JP2001154609A (ja) | 2001-06-08 |
Family
ID=18347741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34165099A Pending JP2001154609A (ja) | 1999-12-01 | 1999-12-01 | 表示素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6933998B1 (ja) |
| JP (1) | JP2001154609A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017116688A (ja) * | 2015-12-24 | 2017-06-29 | 株式会社ジャパンディスプレイ | 表示装置 |
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| US20050122306A1 (en) * | 2003-10-29 | 2005-06-09 | E Ink Corporation | Electro-optic displays with single edge addressing and removable driver circuitry |
| WO2013024671A1 (ja) * | 2011-08-12 | 2013-02-21 | 富士フイルム株式会社 | 放射線検出素子、放射線画像検出パネル、及び放射線画像検出装置 |
| KR102220152B1 (ko) * | 2014-03-13 | 2021-02-26 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 방법 |
| KR102144767B1 (ko) | 2014-06-02 | 2020-08-31 | 삼성디스플레이 주식회사 | 표시 패널 및 이를 포함하는 표시 장치 |
| CN113363271B (zh) * | 2021-05-31 | 2023-12-22 | 武汉新芯集成电路制造有限公司 | 感光阵列及成像设备 |
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Also Published As
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|---|---|
| US6933998B1 (en) | 2005-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091215 |