JP2001144753A - パケット交換装置及びパケット交換装置のクロック信号制御装置並びにクロック信号制御方法 - Google Patents
パケット交換装置及びパケット交換装置のクロック信号制御装置並びにクロック信号制御方法Info
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Abstract
(57)【要約】
【課題】 パケットのトラフィック量に応じた処理性能
が実現できる程度に動作速度を制御して、消費電力を抑
えることのできるパケット交換装置を提供する。 【解決手段】 パケット交換処理を実行するパケット処
理部１１０と、パケット処理部１１０が伝送路に接続し
てパケットの送受信を行うための伝送路インタフェース
１２０と、パケット処理手段１１０及び伝送路インタフ
ェース１２０の動作クロックを制御するシステムクロッ
ク制御部１３０とを備えたパケット交換装置１００にお
いて、パケット処理部１１０が、予め設定された単位時
間当たりに受信したパケットの数を計数するパケット・
カウンタ１１４を備え、システムクロック制御部１３０
が、発振器１３１の出力信号を分周して、動作クロック
を出力する分周回路１３２と、パケット・カウンタ１１
４の計数結果に基づいて分周回路１３２の分周比を設定
する分周制御部１３３とを備える。
が実現できる程度に動作速度を制御して、消費電力を抑
えることのできるパケット交換装置を提供する。 【解決手段】 パケット交換処理を実行するパケット処
理部１１０と、パケット処理部１１０が伝送路に接続し
てパケットの送受信を行うための伝送路インタフェース
１２０と、パケット処理手段１１０及び伝送路インタフ
ェース１２０の動作クロックを制御するシステムクロッ
ク制御部１３０とを備えたパケット交換装置１００にお
いて、パケット処理部１１０が、予め設定された単位時
間当たりに受信したパケットの数を計数するパケット・
カウンタ１１４を備え、システムクロック制御部１３０
が、発振器１３１の出力信号を分周して、動作クロック
を出力する分周回路１３２と、パケット・カウンタ１１
４の計数結果に基づいて分周回路１３２の分周比を設定
する分周制御部１３３とを備える。
Description
【０００１】
【発明が属する技術分野】本発明は、パケット通信にお
いてパケット交換処理を行うパケット交換装置及びパケ
ット交換装置のクロック信号制御装置並びにクロック信
号制御方法に関する。
いてパケット交換処理を行うパケット交換装置及びパケ
ット交換装置のクロック信号制御装置並びにクロック信
号制御方法に関する。
【０００２】
【従来の技術】パケット通信において、パケット交換装
置は、複数の伝送路から受信した可変長パケットを一時
的にバッファ・メモリに蓄積し、その後、当該パケット
のヘッダー情報に基づいて転送先を判断し、宛先に応じ
た伝送路へ転送する。
置は、複数の伝送路から受信した可変長パケットを一時
的にバッファ・メモリに蓄積し、その後、当該パケット
のヘッダー情報に基づいて転送先を判断し、宛先に応じ
た伝送路へ転送する。
【０００３】図４に、この種の従来のパケット交換装置
の構成を示す。図４を参照すると、パケット交換装置４
００は、パケット交換処理を実行するパケット処理部４
１０と、伝送路（図示せず）に接続してパケットの送受
信を行うための伝送路インタフェース４２０と、パケッ
ト処理部４１０及び伝送路インタフェース４２０の動作
クロックを制御するシステムクロック制御部４３０とを
備える。
の構成を示す。図４を参照すると、パケット交換装置４
００は、パケット交換処理を実行するパケット処理部４
１０と、伝送路（図示せず）に接続してパケットの送受
信を行うための伝送路インタフェース４２０と、パケッ
ト処理部４１０及び伝送路インタフェース４２０の動作
クロックを制御するシステムクロック制御部４３０とを
備える。
【０００４】パケット処理部４１０は、パケットを一時
的に蓄積するバッファ・メモリ４１１と、バッファ・メ
モリ４１１へのパケットの読み書きを制御するメモリ・
コントローラ４１２と、パケットの宛先に応じた適切な
転送先伝送路を決定してパケットを転送する転送処理部
４１３とを備える。また、システムクロック制御部４３
０は、発振器４３１と、発振器４３１から出力される信
号を分周してシステムクロック信号を出力する分周回路
４３２とを備える。また、一般に、パケット交換装置４
００の各構成要素をなす回路は、小型化及び低消費電力
化を計るため、ＣＭＯＳプロセスを使用したＬＳＩで実
現される。
的に蓄積するバッファ・メモリ４１１と、バッファ・メ
モリ４１１へのパケットの読み書きを制御するメモリ・
コントローラ４１２と、パケットの宛先に応じた適切な
転送先伝送路を決定してパケットを転送する転送処理部
４１３とを備える。また、システムクロック制御部４３
０は、発振器４３１と、発振器４３１から出力される信
号を分周してシステムクロック信号を出力する分周回路
４３２とを備える。また、一般に、パケット交換装置４
００の各構成要素をなす回路は、小型化及び低消費電力
化を計るため、ＣＭＯＳプロセスを使用したＬＳＩで実
現される。
【０００５】一般に、パケット交換装置４００では、接
続する伝送路の数の増加に伴い、高い処理能力がパケッ
ト処理部４１０に要求されることとなる。このため、よ
り高速なパケット交換装置４００の実現が求められる。
続する伝送路の数の増加に伴い、高い処理能力がパケッ
ト処理部４１０に要求されることとなる。このため、よ
り高速なパケット交換装置４００の実現が求められる。
【０００６】従来のパケット交換装置４００は、かかる
要求に応えるため、システムクロック制御部４３０から
出力されるシステムクロック信号の周波数を上げて、パ
ケット交換装置４００全体の動作速度を上げていた。
要求に応えるため、システムクロック制御部４３０から
出力されるシステムクロック信号の周波数を上げて、パ
ケット交換装置４００全体の動作速度を上げていた。
【０００７】この場合、パケット交換装置４００の動作
速度は、トラフィックのピーク時におけるトラフィック
量に対応して定められるべきである。したがって、従来
のパケット交換装置４００におけるシステムクロック信
号の周波数は、当該ピーク時のトラフィック量を基準と
して固定的に設定されている。
速度は、トラフィックのピーク時におけるトラフィック
量に対応して定められるべきである。したがって、従来
のパケット交換装置４００におけるシステムクロック信
号の周波数は、当該ピーク時のトラフィック量を基準と
して固定的に設定されている。
【０００８】
【発明が解決しようとする課題】しかし、ＣＭＯＳプロ
セスを使用したＬＳＩは動作速度に依存して消費電力が
増加するため、トラフィックのピーク時におけるトラフ
ィック量を想定して固定的に設定されたシステムクロッ
ク信号を用いてパケット交換装置を動作させると、無駄
な電力消費が発生するという欠点があった。
セスを使用したＬＳＩは動作速度に依存して消費電力が
増加するため、トラフィックのピーク時におけるトラフ
ィック量を想定して固定的に設定されたシステムクロッ
ク信号を用いてパケット交換装置を動作させると、無駄
な電力消費が発生するという欠点があった。
【０００９】その理由は、パケット通信におけるトラフ
ィック量は常時ピークにあるわけではなく、ピーク時以
外は、パケット交換装置はトラフィック量が要求する以
上の速度で動作することになるが、ＣＭＯＳプロセスを
使用したＬＳＩは動作速度に応じて消費電力が増加する
ことから、ピーク時以外の動作において、ＬＳＩは必要
以上の速度で動作し、不要な電力を消費することとなる
ためである。
ィック量は常時ピークにあるわけではなく、ピーク時以
外は、パケット交換装置はトラフィック量が要求する以
上の速度で動作することになるが、ＣＭＯＳプロセスを
使用したＬＳＩは動作速度に応じて消費電力が増加する
ことから、ピーク時以外の動作において、ＬＳＩは必要
以上の速度で動作し、不要な電力を消費することとなる
ためである。
【００１０】本発明は、上記従来の欠点を解決し、パケ
ットのトラフィック量を監視し、トラフィック量に応じ
た処理性能が実現できる程度に動作速度を制御すること
によって、トラフィック量が少ない場合には適度に消費
電力を抑えることのできるパケット交換装置及びパケッ
ト交換装置のクロック信号制御装置並びにクロック信号
制御方法を提供することにある。
ットのトラフィック量を監視し、トラフィック量に応じ
た処理性能が実現できる程度に動作速度を制御すること
によって、トラフィック量が少ない場合には適度に消費
電力を抑えることのできるパケット交換装置及びパケッ
ト交換装置のクロック信号制御装置並びにクロック信号
制御方法を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成する本
発明は、パケット交換処理を実行するパケット処理手段
と、該パケット処理手段が伝送路に接続してパケットの
送受信を行うための伝送路インタフェースと、該パケッ
ト処理手段及び該伝送路インタフェースの動作クロック
を制御するシステムクロック制御手段とを備えたパケッ
ト交換装置において、前記パケット処理手段が、予め設
定された単位時間当たりに受信したパケットの数を計数
するパケット計数手段を備え、前記システムクロック制
御手段が、発振器の出力信号を分周して、動作クロック
を出力する分周手段と、前記パケット計数手段の計数結
果に基づいて前記分周手段の分周比を設定する分周制御
手段とを備えることを特徴とする。
発明は、パケット交換処理を実行するパケット処理手段
と、該パケット処理手段が伝送路に接続してパケットの
送受信を行うための伝送路インタフェースと、該パケッ
ト処理手段及び該伝送路インタフェースの動作クロック
を制御するシステムクロック制御手段とを備えたパケッ
ト交換装置において、前記パケット処理手段が、予め設
定された単位時間当たりに受信したパケットの数を計数
するパケット計数手段を備え、前記システムクロック制
御手段が、発振器の出力信号を分周して、動作クロック
を出力する分周手段と、前記パケット計数手段の計数結
果に基づいて前記分周手段の分周比を設定する分周制御
手段とを備えることを特徴とする。
【００１２】請求項２の本発明のパケット交換装置は、
前記分周手段と前期分周制御手段とは、前記パケット処
理手段を構成するＬＳＩに内蔵させたことを特徴とす
る。
前記分周手段と前期分周制御手段とは、前記パケット処
理手段を構成するＬＳＩに内蔵させたことを特徴とす
る。
【００１３】請求項３の本発明のパケット交換装置は、
前記パケット処理手段を構成するＬＳＩは、ＣＭＯＳプ
ロセスを使用したＬＳＩであることを特徴とする。
前記パケット処理手段を構成するＬＳＩは、ＣＭＯＳプ
ロセスを使用したＬＳＩであることを特徴とする。
【００１４】上記の目的を達成する他の本発明によるパ
ケット交換装置のクロック信号制御装置は、予め設定さ
れた単位時間当たりにパケット交換装置が受信したパケ
ットの数を計数するパケット計数手段と、発振器の出力
信号を分周して、前記パケット交換装置の動作クロック
を出力する分周手段と、前記パケット計数手段の計数結
果に基づいて前記分周手段の分周比を設定する分周制御
手段とを備えることを特徴とする。
ケット交換装置のクロック信号制御装置は、予め設定さ
れた単位時間当たりにパケット交換装置が受信したパケ
ットの数を計数するパケット計数手段と、発振器の出力
信号を分周して、前記パケット交換装置の動作クロック
を出力する分周手段と、前記パケット計数手段の計数結
果に基づいて前記分周手段の分周比を設定する分周制御
手段とを備えることを特徴とする。
【００１５】上記の目的を達成する他の本発明は、パケ
ット交換処理を実行するパケット処理手段と、該パケッ
ト処理手段が伝送路に接続してパケットの送受信を行う
ための伝送路インタフェースと、該パケット処理手段及
び該伝送路インタフェースの動作クロックを制御するシ
ステムクロック制御手段とを備えたパケット交換装置の
クロック信号制御方法において、予め設定された単位時
間当たりに前記パケット処理手段が受信したパケットの
数を計数する工程と、前記計数結果に基づいて前記動作
クロックの周波数を決定する工程と、前記決定された周
波数と等しくなるように、前記動作クロックを発生させ
る発振器の出力信号を分周する工程とを含むことを特徴
とする。
ット交換処理を実行するパケット処理手段と、該パケッ
ト処理手段が伝送路に接続してパケットの送受信を行う
ための伝送路インタフェースと、該パケット処理手段及
び該伝送路インタフェースの動作クロックを制御するシ
ステムクロック制御手段とを備えたパケット交換装置の
クロック信号制御方法において、予め設定された単位時
間当たりに前記パケット処理手段が受信したパケットの
数を計数する工程と、前記計数結果に基づいて前記動作
クロックの周波数を決定する工程と、前記決定された周
波数と等しくなるように、前記動作クロックを発生させ
る発振器の出力信号を分周する工程とを含むことを特徴
とする。
【００１６】請求項６の本発明のクロック信号制御方法
は、前記動作クロックの周波数を決定する工程におい
て、前記計数結果である単位時間当たりのパケット数と
前記動作クロックの周波数との関係を、少なくとも前記
単位時間当たりのパケット数の最大値と設定可能な前記
動作クロックの周波数の最大値とを対応させ、かつ中間
の値を任意の数の段階で対応させることを特徴とする。
は、前記動作クロックの周波数を決定する工程におい
て、前記計数結果である単位時間当たりのパケット数と
前記動作クロックの周波数との関係を、少なくとも前記
単位時間当たりのパケット数の最大値と設定可能な前記
動作クロックの周波数の最大値とを対応させ、かつ中間
の値を任意の数の段階で対応させることを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１８】図１は本発明の一実施の形態によるパケッ
ト交換装置の構成を示すブロック図である。図１を参照
すると、本実施の形態のパケット交換装置１００は、パ
ケット交換処理を実行するパケット処理部１１０と、伝
送路（図示せず）に接続してパケットの送受信を行うた
めの伝送路インタフェース１２０と、パケット処理部１
１０及び伝送路インタフェース１２０の動作クロックを
制御するシステムクロック制御部１３０とを備える。伝
送路インタフェース１２０はパケット交換機１００に接
続されている伝送路のかずに応じて複数設けられてお
り、パケット処理部１１０と伝送路インタフェース１２
０とはバス１４０で接続されている。
ト交換装置の構成を示すブロック図である。図１を参照
すると、本実施の形態のパケット交換装置１００は、パ
ケット交換処理を実行するパケット処理部１１０と、伝
送路（図示せず）に接続してパケットの送受信を行うた
めの伝送路インタフェース１２０と、パケット処理部１
１０及び伝送路インタフェース１２０の動作クロックを
制御するシステムクロック制御部１３０とを備える。伝
送路インタフェース１２０はパケット交換機１００に接
続されている伝送路のかずに応じて複数設けられてお
り、パケット処理部１１０と伝送路インタフェース１２
０とはバス１４０で接続されている。
【００１９】なお、以下に説明するパケット交換装置１
００の各構成要素をなす回路は、小型化及び低消費電力
化を計るため、ＣＭＯＳプロセスを使用したＬＳＩで実
現される。 パケット処理部１１０は、パケットを一時
的に蓄積するバッファ・メモリ１１１と、バッファ・メ
モリ１１１へのパケットの読み書きを制御するメモリ・
コントローラ１１２と、パケットの宛先に応じた適切な
転送先伝送路を決定してパケットを転送する転送処理部
１１３と、伝送路インタフェース１２０を介して入力さ
れたパケットを計数するパケット・カウンタ１１４と、
バス１４０を介して伝送路インタフェース１２０と接続
するためのバス・インタフェース部１１５とを備える。
００の各構成要素をなす回路は、小型化及び低消費電力
化を計るため、ＣＭＯＳプロセスを使用したＬＳＩで実
現される。 パケット処理部１１０は、パケットを一時
的に蓄積するバッファ・メモリ１１１と、バッファ・メ
モリ１１１へのパケットの読み書きを制御するメモリ・
コントローラ１１２と、パケットの宛先に応じた適切な
転送先伝送路を決定してパケットを転送する転送処理部
１１３と、伝送路インタフェース１２０を介して入力さ
れたパケットを計数するパケット・カウンタ１１４と、
バス１４０を介して伝送路インタフェース１２０と接続
するためのバス・インタフェース部１１５とを備える。
【００２０】バッファ・メモリ１１１は、伝送路から伝
送路インタフェース１２０を介して入力した可変長パケ
ットを一時的に蓄積する。メモリ・コントローラ１１２
は、バッファ・メモリ１１１におけるパケットの書き込
みアドレスや読み出しアドレスを管理して読み書き制御
を行う。転送処理部１１３は、メモリ・コントローラ１
１２によりバッファ・メモリ１１１から読み出されたパ
ケットのヘッダに記載されているアドレスに基づいて当
該パケットの転送先を判断し、該当する伝送路への伝送
路インタフェース１２０へ転送する。バス・インタフェ
ース部１１５は、伝送路インタフェース１２０からバス
１４０を介して入力パケットを受け取り、パケット・カ
ウンタ１１４及びメモリ・コントローラ１１２を介して
バッファ・メモリ１１１へ送る。また、メモリ・コント
ローラ１１２によりバッファ・メモリ１１１から読み出
された出力パケットを、転送処理部１１３にて検出され
た転送先への伝送路に対応する伝送路インタフェース１
２０へ送る。
送路インタフェース１２０を介して入力した可変長パケ
ットを一時的に蓄積する。メモリ・コントローラ１１２
は、バッファ・メモリ１１１におけるパケットの書き込
みアドレスや読み出しアドレスを管理して読み書き制御
を行う。転送処理部１１３は、メモリ・コントローラ１
１２によりバッファ・メモリ１１１から読み出されたパ
ケットのヘッダに記載されているアドレスに基づいて当
該パケットの転送先を判断し、該当する伝送路への伝送
路インタフェース１２０へ転送する。バス・インタフェ
ース部１１５は、伝送路インタフェース１２０からバス
１４０を介して入力パケットを受け取り、パケット・カ
ウンタ１１４及びメモリ・コントローラ１１２を介して
バッファ・メモリ１１１へ送る。また、メモリ・コント
ローラ１１２によりバッファ・メモリ１１１から読み出
された出力パケットを、転送処理部１１３にて検出され
た転送先への伝送路に対応する伝送路インタフェース１
２０へ送る。
【００２１】パケット・カウンタ１１４は、バス・イン
タフェース部１１５とメモリ・コントローラ１１２との
間に介在しており、バス・インタフェース部１１５から
メモリ・コントローラ１１２へ送られるパケットの数を
計数する。そして、予め設定された時間が経過するたび
に、その時点の計数結果をシステムクロック制御部１３
０へ送る。この際、計数値をリセットし、改めてパケッ
トの数を計数する。これにより、一定時間ごとに、パケ
ット処理部１１０により交換処理される単位時間当たり
の可変長パケットの数、すなわちトラフィック量がシス
テムクロック制御部１３０へ送られることとなる。
タフェース部１１５とメモリ・コントローラ１１２との
間に介在しており、バス・インタフェース部１１５から
メモリ・コントローラ１１２へ送られるパケットの数を
計数する。そして、予め設定された時間が経過するたび
に、その時点の計数結果をシステムクロック制御部１３
０へ送る。この際、計数値をリセットし、改めてパケッ
トの数を計数する。これにより、一定時間ごとに、パケ
ット処理部１１０により交換処理される単位時間当たり
の可変長パケットの数、すなわちトラフィック量がシス
テムクロック制御部１３０へ送られることとなる。
【００２２】伝送路インタフェース１２０は、伝送路か
らパケットを受信する受信部１２１と、伝送路へパケッ
トを送信する送信部１２２と、パケット処理部１１０の
処理速度とパケットの転送速度との速度差を吸収するた
めの受信バッファ１２３及び送信バッファ１２４と、バ
ス１４０を介してパケット処理部１１０と接続するため
のバス・インタフェース部１２５とを備える。
らパケットを受信する受信部１２１と、伝送路へパケッ
トを送信する送信部１２２と、パケット処理部１１０の
処理速度とパケットの転送速度との速度差を吸収するた
めの受信バッファ１２３及び送信バッファ１２４と、バ
ス１４０を介してパケット処理部１１０と接続するため
のバス・インタフェース部１２５とを備える。
【００２３】システムクロック制御部１３０は、発振器
１３１と、発振器１３１から出力される信号を分周して
システムクロック信号を出力する分周回路１３２と、分
周回路１３２の分周比を制御する分周制御部１３３とを
備える。
１３１と、発振器１３１から出力される信号を分周して
システムクロック信号を出力する分周回路１３２と、分
周回路１３２の分周比を制御する分周制御部１３３とを
備える。
【００２４】分周制御部１３３は、パケット処理部１１
０のパケット・カウンタ１１４による計数結果を受信し
てモニタし、単位時間当たりのパケット処理量を識別し
て、その識別結果に基づいて分周回路１３２の分周比を
設定する。これにより、パケット通信のトラフィック量
に応じて所望のシステムクロック信号が生成され、パケ
ット処理部１１０及び伝送路インタフェース１２０に分
配される。
０のパケット・カウンタ１１４による計数結果を受信し
てモニタし、単位時間当たりのパケット処理量を識別し
て、その識別結果に基づいて分周回路１３２の分周比を
設定する。これにより、パケット通信のトラフィック量
に応じて所望のシステムクロック信号が生成され、パケ
ット処理部１１０及び伝送路インタフェース１２０に分
配される。
【００２５】図２は、分周制御部１３３による分周回路
１３２の設定例を示す図であり、パケット・カウンタ１
１４により計数された単位時間当たりのパケット処理数
と分周回路１３２から出力されるシステムクロックの速
度（周波数）との関係を示す。図２を参照すると、パケ
ット処理量として、パケット交換装置１００の全体とし
てサポートする最大処理量をＤとする。また、システム
クロック速度として、パケット処理量がＤである場合に
その処理に必要なシステムクロック速度をＸとする。さ
らに、パケット処理量が０.２５Ｄ、０.５Ｄ、０.７５
Ｄの場合に必要なシステムクロックが、各々０.２５
Ｘ、０.５Ｘ、０.７５Ｘであることを示している。そし
て、同図にしたがうと、パケット・カウンタ１１４から
受け取った単位時間当たりのパケット処理量が０〜０.
２５Ｄの範囲にある場合に、システムクロック速度が
０.２５Ｘになるように分周回路１３２を制御する。同
様に、単位時間当たりのパケット処理量が０.２５Ｄ〜
０.５Ｄの範囲にある場合に、システムクロック速度が
０.５Ｘとなり、単位時間当たりのパケット処理量が０.
５Ｄ〜０.７５Ｄの範囲にある場合に、システムクロッ
ク速度が０.７５Ｘとなり、単位時間当たりのパケット
処理量が０.７５Ｄ〜Ｄの範囲にある場合に、システム
クロック速度がＸとなるように制御を行う。
１３２の設定例を示す図であり、パケット・カウンタ１
１４により計数された単位時間当たりのパケット処理数
と分周回路１３２から出力されるシステムクロックの速
度（周波数）との関係を示す。図２を参照すると、パケ
ット処理量として、パケット交換装置１００の全体とし
てサポートする最大処理量をＤとする。また、システム
クロック速度として、パケット処理量がＤである場合に
その処理に必要なシステムクロック速度をＸとする。さ
らに、パケット処理量が０.２５Ｄ、０.５Ｄ、０.７５
Ｄの場合に必要なシステムクロックが、各々０.２５
Ｘ、０.５Ｘ、０.７５Ｘであることを示している。そし
て、同図にしたがうと、パケット・カウンタ１１４から
受け取った単位時間当たりのパケット処理量が０〜０.
２５Ｄの範囲にある場合に、システムクロック速度が
０.２５Ｘになるように分周回路１３２を制御する。同
様に、単位時間当たりのパケット処理量が０.２５Ｄ〜
０.５Ｄの範囲にある場合に、システムクロック速度が
０.５Ｘとなり、単位時間当たりのパケット処理量が０.
５Ｄ〜０.７５Ｄの範囲にある場合に、システムクロッ
ク速度が０.７５Ｘとなり、単位時間当たりのパケット
処理量が０.７５Ｄ〜Ｄの範囲にある場合に、システム
クロック速度がＸとなるように制御を行う。
【００２６】図２の例では、パケット交換装置１００が
取り得るパケット処理量（０からピーク時のＤまで）及
びパケット処理量に対応させるシステムクロック速度を
４つの範囲に分けたが、必要に応じて、より細かく多段
階に分けて制御を行い、直線Ｒで示した理想的な対応の
形に近づけることが可能である。また、パケット交換装
置１００の性能（処理速度）と消費電力との関係によっ
ては、理想的な対応として直線Ｒのような比例直線では
なく、図上で下側や上側に凸状に膨らんだ曲線を採って
も良い。
取り得るパケット処理量（０からピーク時のＤまで）及
びパケット処理量に対応させるシステムクロック速度を
４つの範囲に分けたが、必要に応じて、より細かく多段
階に分けて制御を行い、直線Ｒで示した理想的な対応の
形に近づけることが可能である。また、パケット交換装
置１００の性能（処理速度）と消費電力との関係によっ
ては、理想的な対応として直線Ｒのような比例直線では
なく、図上で下側や上側に凸状に膨らんだ曲線を採って
も良い。
【００２７】以上説明した構成において、システムクロ
ック制御部１３０の分周回路１３２及び分周制御部１３
３は、簡単なカウンタで構成できるため、パケット処理
部１１０のＬＳＩに内蔵させることも可能である。この
ように構成すれば、パケット交換装置１００において、
分周回路１３２及び分周制御部１３３を設けるための物
理的な実装スペースが不要である。
ック制御部１３０の分周回路１３２及び分周制御部１３
３は、簡単なカウンタで構成できるため、パケット処理
部１１０のＬＳＩに内蔵させることも可能である。この
ように構成すれば、パケット交換装置１００において、
分周回路１３２及び分周制御部１３３を設けるための物
理的な実装スペースが不要である。
【００２８】次に、本実施の形態の動作について、図３
のフローチャートを参照して説明する。本実施の形態
は、パケット交換装置１００の本来の処理である可変長
パケットの交換処理を監視しながら行われる。
のフローチャートを参照して説明する。本実施の形態
は、パケット交換装置１００の本来の処理である可変長
パケットの交換処理を監視しながら行われる。
【００２９】図３を参照すると、まず、パケット処理部
１１０のパケット・カウンタ１１４により、バス・イン
タフェース部１１５からメモリ・コントローラ１１２に
送られるパケットの数が計数される（ステップ３０
１）。そして、予め設定された単位時間が経過するたび
にパケット・カウンタ１１４の計数結果がシステムクロ
ック制御部１３０の分周制御部１３３に送られる（ステ
ップ３０２、３０３）。
１１０のパケット・カウンタ１１４により、バス・イン
タフェース部１１５からメモリ・コントローラ１１２に
送られるパケットの数が計数される（ステップ３０
１）。そして、予め設定された単位時間が経過するたび
にパケット・カウンタ１１４の計数結果がシステムクロ
ック制御部１３０の分周制御部１３３に送られる（ステ
ップ３０２、３０３）。
【００３０】次に、パケット・カウンタ１１４の単位時
間当たりの計数結果を受け取った分周制御部１３３によ
り、システムクロック信号の周波数が決定され（ステッ
プ３０４）、分周回路１３２の出力信号が決定された周
波数になるように分周回路１３２の設定を行う（ステッ
プ３０５）。
間当たりの計数結果を受け取った分周制御部１３３によ
り、システムクロック信号の周波数が決定され（ステッ
プ３０４）、分周回路１３２の出力信号が決定された周
波数になるように分周回路１３２の設定を行う（ステッ
プ３０５）。
【００３１】以上の動作により、本実施の形態では、単
位時間にパケット交換処理を行う量（トラフィック量）
が多くなれば、システムクロック信号の周波数を上げて
対応し、単位時間にパケット交換処理を行う量が少なく
なれば、システムクロック信号の周波数を下げて消費電
力を低減させる。
位時間にパケット交換処理を行う量（トラフィック量）
が多くなれば、システムクロック信号の周波数を上げて
対応し、単位時間にパケット交換処理を行う量が少なく
なれば、システムクロック信号の周波数を下げて消費電
力を低減させる。
【００３２】以上、好ましい実施の形態をあげて本発明
を説明したが、本発明は必ずしも上記実施の形態に限定
されるものではない。
を説明したが、本発明は必ずしも上記実施の形態に限定
されるものではない。
【００３３】
【発明の効果】以上説明したように、本発明のパケット
交換装置及びパケット交換装置のクロック信号制御装置
並びにクロック信号制御方法によれば、トラフィック量
が多い時にはシステムクロック信号の周波数を上げて装
置の動作速度を上げることにより対応し、トラフィック
量が少ないときにはシステムクロック信号の周波数を下
げて装置の消費電力を低減させるため、無駄な電力消費
を抑えることができるという効果がある。
交換装置及びパケット交換装置のクロック信号制御装置
並びにクロック信号制御方法によれば、トラフィック量
が多い時にはシステムクロック信号の周波数を上げて装
置の動作速度を上げることにより対応し、トラフィック
量が少ないときにはシステムクロック信号の周波数を下
げて装置の消費電力を低減させるため、無駄な電力消費
を抑えることができるという効果がある。
【図１】 本発明の一実施の形態によるパケット交換装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】 本実施の形態における分周制御部による分周
回路の設定例を示す図である。
回路の設定例を示す図である。
【図３】 本実施の形態の動作を示すフローチャートで
ある。
ある。
【図４】 従来のパケット交換装置の構成を示すブロッ
ク図である。
ク図である。
１００ パケット交換装置 １１０ パケット処理部 １１１ バッファ・メモリ １１２ メモリ・コントローラ １１３ 転送処理部 １１４ パケット・カウンタ １１５ バス・インタフェース部 １２０ 伝送路インタフェース １２１ 受信部 １２２ 送信部 １２３ 受信バッファ １２４ 送信バッファ １２５ バス・インタフェース部 １３０ システムクロック制御部 １３１ 発振器 １３２ 分周回路 １３３ 分周制御部
Claims (6)
- 【請求項１】 パケット交換処理を実行するパケット処
理手段と、該パケット処理手段が伝送路に接続してパケ
ットの送受信を行うための伝送路インタフェースと、該
パケット処理手段及び該伝送路インタフェースの動作ク
ロックを制御するシステムクロック制御手段とを備えた
パケット交換装置において、 前記パケット処理手段が、 予め設定された単位時間当たりに受信したパケットの数
を計数するパケット計数手段を備え、 前記システムクロック制御手段が、 発振器の出力信号を分周して、動作クロックを出力する
分周手段と、 前記パケット計数手段の計数結果に基づいて前記分周手
段の分周比を設定する分周制御手段とを備えることを特
徴とするパケット交換装置。 - 【請求項２】 前記分周手段と前期分周制御手段とは、
前記パケット処理手段を構成するＬＳＩに内蔵させたこ
とを特徴とする請求項１に記載のパケット交換装置。 - 【請求項３】 前記パケット処理手段を構成するＬＳＩ
は、ＣＭＯＳプロセスを使用したＬＳＩであることを特
徴とする請求項２に記載のパケット交換装置。 - 【請求項４】 予め設定された単位時間当たりにパケッ
ト交換装置が受信したパケットの数を計数するパケット
計数手段と、 発振器の出力信号を分周して、前記パケット交換装置の
動作クロックを出力する分周手段と、 前記パケット計数手段の計数結果に基づいて前記分周手
段の分周比を設定する分周制御手段とを備えることを特
徴とするパケット交換装置のクロック信号制御装置。 - 【請求項５】 パケット交換処理を実行するパケット処
理手段と、該パケット処理手段が伝送路に接続してパケ
ットの送受信を行うための伝送路インタフェースと、該
パケット処理手段及び該伝送路インタフェースの動作ク
ロックを制御するシステムクロック制御手段とを備えた
パケット交換装置のクロック信号制御方法において、 予め設定された単位時間当たりに前記パケット処理手段
が受信したパケットの数を計数する工程と、 前記計数結果に基づいて前記動作クロックの周波数を決
定する工程と、 前記決定された周波数と等しくなるように、前記動作ク
ロックを発生させる発振器の出力信号を分周する工程と
を含むことを特徴とするクロック信号制御方法。 - 【請求項６】 前記動作クロックの周波数を決定する工
程において、前記計数結果である単位時間当たりのパケ
ット数と前記動作クロックの周波数との関係を、少なく
とも前記単位時間当たりのパケット数の最大値と設定可
能な前記動作クロックの周波数の最大値とを対応させ、
かつ中間の値を任意の数の段階で対応させることを特徴
とする請求項５に記載のクロック信号制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32607499A JP2001144753A (ja) | 1999-11-16 | 1999-11-16 | パケット交換装置及びパケット交換装置のクロック信号制御装置並びにクロック信号制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32607499A JP2001144753A (ja) | 1999-11-16 | 1999-11-16 | パケット交換装置及びパケット交換装置のクロック信号制御装置並びにクロック信号制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144753A true JP2001144753A (ja) | 2001-05-25 |
Family
ID=18183829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32607499A Pending JP2001144753A (ja) | 1999-11-16 | 1999-11-16 | パケット交換装置及びパケット交換装置のクロック信号制御装置並びにクロック信号制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144753A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049887A (ja) * | 2007-08-22 | 2009-03-05 | Nippon Telegr & Teleph Corp <Ntt> | パケット処理装置、方法、およびプログラム |
| WO2010035577A1 (ja) * | 2008-09-24 | 2010-04-01 | 日本電気株式会社 | 通信システム、呼処理装置、通信方法、及びプログラム |
| JP2011061443A (ja) * | 2009-09-09 | 2011-03-24 | Alaxala Networks Corp | ネットワーク中継装置及びメモリ制御方法 |
| JP2011171884A (ja) * | 2010-02-17 | 2011-09-01 | Kddi Corp | 通信装置 |
| JP2011254373A (ja) * | 2010-06-03 | 2011-12-15 | Fujitsu Ltd | データ転送装置及びデータ転送装置の動作周波数制御方法 |
| JP2013005158A (ja) * | 2011-06-15 | 2013-01-07 | Nippon Telegr & Teleph Corp <Ntt> | パケットスイッチ及びパケットスケジューリング方法 |
| JP2013514731A (ja) * | 2009-12-18 | 2013-04-25 | アルカテル−ルーセント | 調整独立型速度整合展開の方法およびシステム |
| US9003075B2 (en) | 2012-06-12 | 2015-04-07 | Fujitsu Limited | Transmission device and transmission method |
-
1999
- 1999-11-16 JP JP32607499A patent/JP2001144753A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8812754B2 (en) | 2009-09-09 | 2014-08-19 | Alaxala Networks Corporation | Network relay device and memory control method |
| JP2013514731A (ja) * | 2009-12-18 | 2013-04-25 | アルカテル−ルーセント | 調整独立型速度整合展開の方法およびシステム |
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| US9003075B2 (en) | 2012-06-12 | 2015-04-07 | Fujitsu Limited | Transmission device and transmission method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |