JP2001142790A - 電子制御ユニットにおける記憶回路のチェック方法 - Google Patents

Abstract

(57)【要約】 【課題】 制御処理前のイニシャル処理時間を短縮す
る。 【解決手段】 ＲＯＭ１のチェックをイニシャル処理Ｉ
ｎ内で実行するのではなく、メイン処理Ｍｎの待ち時間
に分散して実行する。これによりメイン処理Ｍｎ前のイ
ニシャル処理Ｉｎにかかる時間を大幅に短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロコンピ
ュータを用いた自動車用電子制御ユニットにおいて、当
該自動車用電子制御ユニット内の記憶回路の読み出し動
作及び書き込み動作をチェックする電子制御ユニットに
おける記憶回路のチェック方法に関する。

【０００２】

【従来の技術】図５は一般的なマイクロコンピュータの
内部構成の概要を示すブロック図である。自動車用電子
制御ユニットに用いられるマイクロコンピュータＭＣに
おいては、図５の如く、記憶回路（ＲＯＭ：リードオン
リーメモリ）１内に予め格納されたソフトウェアプログ
ラムや種々のデータをレジスタ２を通じてＣＰＵ（中央
制御ユニット）３が読み込み、このソフトウェアプログ
ラム及びデータに基づいてＣＰＵ３が様々な論理演算を
実行するようになっている。この際、ＲＯＭ１内の情報
や、あるいはＣＰＵ３での演算処理結果等をＲＡＭ（ラ
ンダムアクセスメモリ）４に一旦格納し、このＲＡＭ４
内の情報を用いてＣＰＵ３が演算処理を行うようになっ
ている。

【０００３】尚、図５中の符号５は外部からの信号を受
信してＣＰＵ３に入力するための入力Ｉ／Ｆ（インター
フェース）回路、符号６はＣＰＵ３で演算処理した結果
を外部へ送出する出力Ｉ／Ｆ（インターフェース）回路
をそれぞれ示している。

【０００４】ここで、自動車用電子制御ユニットの場合
は、各種駆動系の駆動制御をＣＰＵ３が司るため、自動
車走行の安全性を十分に確保するためにはＣＰＵ３が誤
動作しないことが大前提となっており、したがって、Ｒ
ＯＭ１内に予め格納されたソフトウェアプログラム等が
誤りなくＣＰＵ３に読み出されることが必須となる。こ
のため、マイクロコンピュータＭＣの起動時にレジスタ
２やＲＡＭ４の動作チェックと併せて、ＲＯＭ１からの
ソフトウェアプログラムやデータ等が誤りなく読み出さ
れるかどうかを検出することが重要である。

【０００５】このＲＯＭ１のチェックを行うために、各
アドレスに対応したプログラムデータを順番に加算演算
を行い、これをプログラムの最後まで繰り返して行い、
最後の下位１６ビット（２バイト）のデータを、予め所
定のＲＯＭ１の領域に格納しておいた基準データと比較
することで、ＲＯＭ１のチェックを容易に行うことがで
きる。

【０００６】図６はマイクロコンピュータＭＣの起動後
の動作を示すフローチャートである。まず、マイクロコ
ンピュータＭＣの電源投入またはリセット解除を行った
後、ステップＳｐ１において各種初期設定を実行する。
具体的には、このステップＳｐ１において、所定の発振
器から得られた動作クロックに対するＣＰＵ３（図５）
の動作周波数倍率の設定、入力ＩＦ５及び出力Ｉ／Ｆ６
におけるポートの設定、割り込み処理の許可／不許可等
の設定を行っておく。

【０００７】次に、ステップＳｐ２において、マイクロ
コンピュータＭＣ内のＲＡＭ４のチェックを行い、さら
にステップＳｐ３においてマイクロコンピュータＭＣ内
のＲＯＭ１のチェックを行う。しかる後、ステップＳｐ
４〜Ｓｐ７において、ルームランプ処理、ドアロック処
理、ヘッドライト処理及びブザー処理といった各種駆動
系に関する処理を所定時間毎に繰り返し実行する。尚、
ステップＳｐ１〜Ｓｐ３の処理は、一般にイニシャル処
理Ｉｎと呼ばれ、またステップＳｐ４〜Ｓｐ７の処理は
一般にメイン処理Ｍｎと呼ばれるものである。

【０００８】ここで、図６中のステップＳｐ３のＲＯＭ
１のチェック処理について図７のフローチャートに沿っ
て詳述する。このＲＯＭ１のチェック時には、まず図７
中のステップＳｏ１においてレジスタ２のチェックを行
い、次いでステップＳｏ２において、８ビット長の所定
のレジスタ部分（Ｂレジスタ）と、これに続く８ビット
長の所定のレジスタ部分（Ｃレジスタ）とを合わせた１
６ビット長のレジスタ部分（以下「ＢＣレジスタ」と称
す）に数値「ゼロ」を代入して初期化する。そして、ス
テップＳｏ３において、１６ビット長の所定のレジスタ
部分（以下「ＨＬレジスタ」と称す）へＲＯＭ１の先頭
アドレスを値（番地）「ＨＬ」として設定する。

【０００９】続いて、ステップＳｏ４において、ＲＯＭ
１の「ＨＬ」番地にあるデータを読み込んで、このデー
タを８ビット長の所定のレジスタ部分（Ａレジスタ）に
書き込む。そして、ステップＳｏ５において、上述した
ＢＣレジスタ内の値にＡレジスタ内の値を加算して、こ
れを新たなＢＣレジスタ内のデータとする。

【００１０】次に、ステップＳｏ６において番地「Ｈ
Ｌ」の値をインクリメントし、ステップＳｏ７におい
て、インクリメントした番地「ＨＬ」と、ＲＯＭ１の最
終アドレス（番地）から数値「２バイト」を減算した値
とを比較する。そして、インクリメントした番地「Ｈ
Ｌ」が、ＲＯＭ１の最終アドレス（番地）から数値「２
バイト」を減算した値以下である場合は、ステップＳｏ
４〜ステップＳｏ７の処理を繰り返す。一方、インクリ
メントした番地「ＨＬ」が、ＲＯＭ１の最終アドレス
（番地）から数値「２バイト」を減算した値より大きい
場合は次のステップＳｏ８に進む。

【００１１】ステップＳｏ８においては、ＲＯＭ１の最
終アドレス（番地）から数値「１バイト」を減算した値
を、所定の１６ビット長のレジスタ部分（以下「ＤＥレ
ジスタ」と称す）に格納する。このＤＥレジスタは、８
ビット長の所定のレジスタ部分（Ｄレジスタ）と、これ
に続く８ビット長の所定のレジスタ部分（Ｅレジスタ）
とを合わせて使用するものである。尚、ＲＯＭ１の最終
アドレス（番地）から数値「１バイト」を減算したアド
レスは、ＲＯＭ１の最終の８ビット（１バイト）のデー
タのヘッド位置を意味しており、ここには予め既述した
基準データが格納されている。

【００１２】ここで、ＤＥレジスタ内の数値「ＤＥ」を
アドレス（番地）として読み出し、ステップＳｏ９にお
いて、ＲＯＭ１内の番地「ＤＥ」に格納されているデー
タ（基準データ）を読み出してＨＬレジスタに格納す
る。

【００１３】そして、ステップＳｏ１０において、ＨＬ
レジスタ内（基準データ）の値とＢＣレジスタ内の値
（各アドレスのプログラムデータを加算して得られた下
位１６ビットのデータ）とを比較し、これらが異なって
いれば、ステップＳｏ１１に進んで所定のエラー処理を
行う。一方、ＨＬレジスタ内の値とＢＣレジスタ内の値
とが一致していれば、ステップＳｏ５で繰り返し加算し
てきたＲＯＭ１の値が全て正常に読み出されてきたもの
と判断できる。この場合は、後工程に進んでメイン処理
Ｍｎ（ステップＳｏ１２）を順次実行する。

【００１４】

【発明が解決しようとする課題】しかし、近年では、プ
ログラム・データが巨大化してきたため、ＲＯＭ１内の
記憶領域も大きくなってきている。したがって、図５の
ように、ＲＯＭ１のアドレスの順番にデータを足してい
く方法では、演算処理の回数が膨大なものとなってしま
う。このため、イニシャル時間が長くなり、ステップＳ
ｏ１２のメイン処理Ｍｎへの移行が遅れてしまうことと
なる。その結果、制御系に遅れが生じ、機器の動作に支
障が生じる可能性がある。

【００１５】例えば、ヘッドランプ駆動処理を行う電子
制御ユニットの場合は、走行中にヘッドランプを点灯し
ている状態で電源の瞬断やリセットが発生した場合、イ
ニシャル処理が長いとヘッドランプを再点灯するまでの
時間が長くなるなどの不都合がある。

【００１６】そこで、この発明の課題は、ＲＯＭ全体の
チェック処理時間を短縮し、イニシャル処理にかかる時
間を短縮することで、制御系の遅れを低減し得る電子制
御ユニットにおける記憶回路のチェック方法を提供する
ことにある。

【００１７】

【課題を解決するための手段】上記課題を解決すべく、
請求項１に記載の発明は、中央制御ユニットが記憶回路
内に予め格納された種々のデータ及びソフトウェアプロ
グラムに基づいて所定の制御処理を実行する電子制御ユ
ニットにおいて、前記記憶回路の動作チェックを実行す
る電子制御ユニットにおける記憶回路のチェック方法で
あって、所定のイニシャル処理の後において、前記所定
の制御処理が時間待ち状態となっているか否かを検出す
る第一工程と、前記第一工程において前記所定の制御処
理が時間待ち状態となっていない旨が検出された場合
に、前記所定の制御処理を実行する第二工程と、前記第
一工程において前記所定の制御処理が時間待ち状態とな
っている旨が検出された場合に限り、前記所定の制御処
理の待ち時間内において前記記憶回路のチェックを実行
する第三工程とを備えるものである。

【００１８】請求項２に記載の発明は、前記第三工程
は、前記記憶回路のチェックが完了しているか否かを検
出し、前記記憶回路のチェックが完了していた場合に前
記第一工程に戻る工程と、前記記憶回路のチェックが未
完了であることが検出される度に前記記憶回路のアドレ
スをインクリメントする工程と、インクリメントされる
毎にそのインクリメントされたアドレス内のデータを累
積加算してチェックサムデータを得る工程と、前記チェ
ックサムデータが得られる毎にインクリメントされたア
ドレスに基づいて累積加算の処理が最終段階に至ったか
否かを検知し、累積加算の処理が最終段階に至っていな
い場合に前記第一工程に戻る工程と、累積加算の処理が
最終段階に至った旨が検知された場合に、前記チェック
サムデータを所定の基準データと比較し、前記チェック
サムデータと前記基準データとが一致している場合に前
記記憶回路が正常に動作すると判断する一方、前記チェ
ックサムデータと前記基準データとが異なっている場合
に前記記憶回路が異常であると判断する工程とを備える
ものである。

【００１９】請求項３に記載の発明は、前記電子制御ユ
ニットは自動車に搭載される自動車用電子制御ユニット
であり、前記電子制御ユニットの前記中央制御ユニット
が実行する前記制御処理は、自動車の各種駆動系の駆動
制御であるものである。

【００２０】

【発明の実施の形態】＜構成＞この発明の一の実施の形
態に係る自動車用電子制御ユニットは、ＲＯＭ（記憶回
路）のチェック処理をメイン処理で分散して行うこと
で、イニシャル処理にかかる時間を短縮するものであ
る。

【００２１】図１はこの発明の一の実施の形態に係る自
動車用電子制御ユニット１０及びその周辺装置を示すブ
ロック図である。この自動車用電子制御ユニット１０
は、図１の如く、イグニッションスイッチ１１、キー有
無スイッチ１２、ドア開閉スイッチ１３、ドアロック／
アンロックスイッチ１４及びヘッドランプスイッチ１５
といった各種入力系１１〜１５からの入力信号が入力さ
れ、これらの入力信号に基づいて、ルームランプ１６、
ドアロックモータ１７ａ〜１７ｄ、ブザーＢＺ及びヘッ
ドランプ１８ａ，１８ｂを駆動切り換えするためのヘッ
ドランプリレー１９といった各種駆動系１６〜１９を駆
動制御するものであり、例えば、キー有無スイッチ１２
でキーの挿入を検知しているにも拘わらずドア開閉スイ
ッチ１３がドアの開状態を検知したときにブザーＢＺを
鳴動したり、ドアロック／アンロックスイッチ１４のオ
ンオフ切替に従ってドアロックモータ１７ａ〜１７ｄを
駆動してドアロックまたはアンロックを行ったり、ヘッ
ドランプスイッチ１５のオンオフ切替に従ってヘッドラ
ンプリレー１９を操作してヘッドランプ１８ａ，１８ｂ
を駆動切り換えするなどの各種操作制御を行うようにな
っている。

【００２２】各種入力系１１〜１５からの入力信号は、
自動車用電子制御ユニット１０内の入力回路２１を経て
マイクロコンピュータ２２に入力され、このマイクロコ
ンピュータ２２で様々な分岐判断処理及び演算処理を経
て出力回路２３を通じて駆動信号が各種駆動系１６〜１
９に出力されるようになっている。尚、マイクロコンピ
ュータ２２は、電圧監視回路（ウオッチドッグ回路）２
４により正常状態であるか否かが常時監視されている。
また、図１中の符号２５はマイクロコンピュータ２２の
動作クロックを規律するための発振器を示している。

【００２３】マイクロコンピュータ２２（ＭＣ）の内部
構成は、図５に示した一般的なマイクロコンピュータの
ものと同一であるため、その説明は省略する。尚、この
マイクロコンピュータ２２にはメインタイマーが設置さ
れており、ＣＰＵ３が動作していない時間を計時するこ
とで、ＣＰＵ３の空き時間の有無を検知できるようにな
っている。

【００２４】＜動作＞図２に、この自動車用電子制御ユ
ニット１０の全体的な動作フローチャートを示す。この
自動車用電子制御ユニット１０は、その電源投入または
リセット解除を行った後、ステップＳ１において各種初
期設定を実行する。具体的には、このステップＳ１にお
いて、発振器２５から得られた動作クロックに対するＣ
ＰＵ３（図５）の動作周波数倍率の設定、入力回路２１
及び出力回路２３におけるポートの設定、割り込み処理
の許可／不許可等の設定を行っておく。また、レジスタ
２のチェックをもこの初期設定において実行しておく。

【００２５】次に、ステップＳ２において、マイクロコ
ンピュータ２２内のＲＡＭ４のチェックを行う。

【００２６】しかる後、ステップＳ３において、マイク
ロコンピュータ２２内のメインタイマーにカウント待ち
（ＣＰＵ３の空き時間）が生じているか否かを判断す
る。そして、ＣＰＵ３に空き時間が生じていると判断し
た場合は、ＲＯＭ（記憶回路）１のアドレスをインクリ
メントしながら（ステップＳ４）、ＲＯＭ１内のデータ
を次々と累積加算してチェックサムデータを得る（ステ
ップＳ５）。そして、この累積加算処理が最終段階に達
していない場合は、１回の累積加算毎にステップＳ３に
戻って、かかる処理を繰り返す（ステップＳ６）。そし
て、最終段階に至った時点で、ステップＳ７のように最
終段階のチェックサムデータのチェックを行い、エラー
が生じていた場合には（ステップＳ８）所定のエラー処
理を実行する（ステップＳ９）。一方、エラー処理が生
じていない場合は、ＲＯＭ１のチェックを終了し、ステ
ップＳ３に戻る。

【００２７】この間、ステップＳ３においてメインタイ
マーのカウント待ち（ＣＰＵ３の空き時間）が発生して
いない場合は、ステップＳ１１〜Ｓ１４において、ルー
ムランプ処理、ドアロック処理、ヘッドライト処理及び
ブザー処理といった各種駆動系１６〜１９に関するメイ
ン処理Ｍｎを所定時間毎に繰り返し実行する。このよう
にすることで、イニシャル処理ＩｎがステップＳ１，Ｓ
２の２つの処理だけで済み、イニシャル処理Ｉｎの時間
短縮化を達成できる。

【００２８】ここで、図２中のステップＳ２について図
３のフローチャートに沿って詳述する。

【００２９】ＲＡＭ４のチェック時には、図３の如く、
まずステップＳｍ１において、レジスタ２内の所定の１
６ビット長のＨＬレジスタへＲＡＭ４の先頭アドレスを
設定する。そして、ステップＳｍ２において、ＨＬレジ
スタと異なる他の８ビット長のレジスタ（Ａレジスタと
称す）に数値「００Ｈ」を格納してリセットを行い、続
いてステップＳｍ３において、予め定められた特定のデ
ータ（ｄａｔａ）をＡレジスタに格納する。そして、ス
テップＳｍ４において、ＨＬレジスタの「ＨＬ」番地へ
Ａレジスタ内のデータを書き込み、ステップＳｍ５にお
いてＡレジスタに数値「００Ｈ」を格納してリセットし
た後、ステップＳｍ６においてＨＬレジスタの「ＨＬ」
番地に格納されたデータをＡレジスタに読み込む。そし
て、ステップＳｍ７においてＨＬレジスタの番地「Ｈ
Ｌ」をインクリメントした後、ステップＳｍ８でそのイ
ンクリメントした後の「ＨＬ」番地にＡレジスタ内のデ
ータを書き込む。

【００３０】そして、ステップＳｍ５からステップＳｍ
８までの動作を、番地「ＨＬ」がＲＡＭ４の最終アドレ
スに到達するまで繰り返す（ステップＳｍ９）。そし
て、ステップＳｍ１０において、ＲＡＭ４の最終アドレ
スからひとつ手前のアドレスに格納された値（ステップ
Ｓｍ６でＡレジスタに格納されたデータ）が最初の「ｄ
ａｔａ」の値と同一であるかどうかを比較判断し、同一
であれば、さらに最終アドレスのチェック、即ち、ＲＡ
Ｍ４の最終アドレスに格納された値（ステップＳｍ６で
Ａレジスタに格納されたデータ）が最初の「ｄａｔａ」
の値と同一であるかどうかを確認してから（図３中では
図示省略）、次の工程（ステップＳｍ１１）に進む。
尚、この場合、図３中では図示していないが、ＲＡＭ４
の最終アドレスに格納された値（ステップＳｍ６でＡレ
ジスタに格納されたデータ）が最初の「ｄａｔａ」の値
と同一でない場合は、ステップＳｍ１２に進んでエラー
処理を実行する。

【００３１】一方、ステップＳｍ１０において、ＲＡＭ
４の最終アドレスからひとつ手前のアドレスに格納され
た値（ステップＳｍ６でＡレジスタに格納されたデー
タ）が最初の「ｄａｔａ」の値と異なる比較結果が得ら
れた場合は、ステップＳｍ１２でエラー処理を実行す
る。

【００３２】このように、この自動車用電子制御ユニッ
ト１０では、先頭アドレスで示されるＲＡＭ４のデータ
を読み出し、その読み出した内容を次アドレスに書き込
むようにし、この動作を最終アドレスまで繰り返した後
に、最終アドレスのＲＡＭ値と先頭アドレスのＲＡＭ値
を１度だけ比較し、同一データであれば全ＲＡＭが正常
であったと判定するようにしているので、図７に示した
従来例に比べて、データの比較処理が最終アドレスデー
タとの比較の１回のみで済み、ＲＡＭ４のチェック手順
を簡素化でき、そのチェック処理時間を大幅に短縮する
ことが可能となる。したがって、イニシャル処理Ｉｎ
（図２中のステップＳ１〜Ｓ３）にかかる時間を短縮で
き、例えば、電源瞬断やリセット発生後のヘッドランプ
１８ａ，１８ｂ等の各種駆動系１６〜１９の瞬断等の時
間を短縮できる。

【００３３】次に、図２中のステップＳ３以降のＲＯＭ
１のチェックについて図４のフローチャートに沿って詳
述する。尚、ＲＯＭ１の最終の１６ビットの領域には、
チェックサムデータの正誤判断するための１６ビット
（２バイト）長の基準データが予め格納されているもの
とする。

【００３４】上述の如く、ＲＯＭ１のチェックは、イニ
シャル処理Ｉｎの中で実行せずに、ステップＳ１１〜Ｓ
１４のメイン処理Ｍｎが始まった後にカウント待ちで停
止している間に分散的に実行する。

【００３５】即ち、まず図４の如く、まずステップＳｎ
１（図２中のＳ１のうちの一部の処理）において、レジ
スタ２のチェックを実行し、次いでステップＳｎ２（図
２中のＳ２）において、図３に示したＲＡＭ４について
のチェックを実行する。

【００３６】そして、ステップＳｎ３において、ＲＡＭ
４の所定の第一領域にＲＯＭ１の先頭アドレスを数値
「ＭＥＭ１」として設定する。次に、ステップＳｎ４に
おいて、ＲＯＭ１内の番地「ＭＥＭ１」を先頭とする８
ビットのデータ（即ち、ＲＯＭ１の先頭の８ビット長の
データ）を読み込み、このデータをＲＡＭ４の所定の第
二領域に数値「ＭＥＭ２」として格納する。これによ
り、ＲＡＭ４の第二領域（数値「ＭＥＭ２」）に、ＲＯ
Ｍ１の先頭アドレスを先頭とする８ビットのデータが格
納される。

【００３７】そして、ステップＳ１の初期設定のうちの
残りの処理（割り込み処理の許可／不許可の設定等）を
ステップＳｎ５で実行しておく。しかる後、ステップＳ
ｎ６に進み、各種駆動系１６〜１９についてのメイン処
理Ｍｎの実行動作に移行する。

【００３８】ここで、ステップＳｎ７では、マイクロコ
ンピュータ２２内のタイマーがカウント待ちを行ってＣ
ＰＵ３が動作を停止しているかどうかを検知する。そし
て、ＣＰＵ３が動作を停止していない場合は、メイン処
理Ｍｎ（ステップＳｎ８）を行った後、再びステップＳ
ｎ７に戻り、メインタイマーのカウント待ちが発生する
までステップＳｎ７及びＳｎ８の動作を繰り返す。

【００３９】一方、ＣＰＵ３が動作を停止してタイマー
のカウント待ちが発生したときには、ステップＳｎ９に
進み、ＲＯＭ１のチェックが未完了であるかどうかを確
認する。そして、ＲＯＭ１のチェックが既に完了してい
る場合は、再びステップＳｎ７まで戻り、ステップＳｎ
７以降の処理を繰り返す。一方、ＲＯＭ１のチェックが
未完了である場合には、ＲＡＭ４から数値「ＭＥＭ１」
を読み出して、この「ＭＥＭ１」の値をＨＬレジスタに
数値「ＨＬ」として格納する（ステップＳｎ１０）。こ
れとともに、既に「ＭＥＭ２」としてＲＡＭ４内に記憶
されているデータ（この時点ではＲＯＭ１の先頭アドレ
スから８ビットのデータが格納されている）を読み出し
て、レジスタ２のＨＬレジスタ及びＡレジスタと異なる
他の１６ビット長のレジスタ部分（「ＢＣレジスタ」）
に数値「ＢＣ」として格納する（ステップＳｎ１１）。

【００４０】尚、このＢＣレジスタは、後述するステッ
プＳｎ１９においてチェックサムデータとして使用され
るものであり、また、ＨＬレジスタ内の数値「ＨＬ」は
そのチェックサムデータ「ＢＣ」の累積加算が最終段階
に到達したかどうかを判断するためにカウントを行うＲ
ＯＭ１のアドレスを意味している。そして、このＢＣレ
ジスタ内の数値「ＢＣ」は、８ビット長のＢレジスタと
同じく８ビット長のＣレジスタとが合成されて１６ビッ
ト長に設定されており、ＲＯＭ１内の８ビットのデータ
を下位８ビットに格納した場合は、上位８ビットはその
数値が「００００００００」となる。ただし、後述のよ
うにＢＣレジスタの数値「ＢＣ」に次々と累積加算を繰
り返すうちに、上位の８ビットも次第に増加していくよ
うになる。

【００４１】次に、ステップＳｎ１２において、ＲＯＭ
１のアドレスを意味するＨＬレジスタの数値「ＨＬ」を
「１バイト（８ビット）」だけインクリメントした後、
ステップＳｎ１３で、そのインクリメントしたＲＯＭ１
内の新たな「ＨＬ」番地の８ビットのデータをＡレジス
タ内に書き込む。

【００４２】そして、ステップＳｎ１４において、ＢＣ
レジスタの１６ビット長の数値とＡレジスタの８ビット
長の数値の合計を新たにＢＣレジスタ内の１６ビット長
の数値「ＢＣ」として上書きする。

【００４３】次に、ステップＳｎ１５及びＳｎ１６にお
いて、この時点での番地「ＨＬ」の値を「ＭＥＭ１」
に、チェックサムデータ「ＢＣ」を「ＭＥＭ２」にそれ
ぞれ待避する。これにより、それ以後にステップＳｎ７
に戻ってメイン処理Ｍｎ（ステップＳｎ８）が実行され
る場合にも、再度ＣＰＵ３の待ち時間になる時点まで、
途中経過のＲＯＭ１のアドレス値「ＨＬ」をＲＡＭ４の
「ＭＥＭ１」に、途中経過チェックサムデータ「ＢＣ」
をメモリの「ＭＥＭ２」へ、格納しておくことができ
る。

【００４４】そして、ステップＳｎ１７に進む。このス
テップＳｎ１７では、チェックサムデータ「ＢＣ」の累
積加算処理が途中経過段階であるのか、あるいは最終段
階まで完了しているのかを判断する。具体的には、ＲＯ
Ｍ１の最終アドレスから「３バイト」を減算し、この減
算したアドレスの値と数値「ＨＬ」とを比較する。ここ
で、ＲＯＭ１の最終アドレスから「３バイト」を減算す
るのは、後述のように、ＲＯＭ１の最後の８ビット長の
領域（即ち、最終アドレスから「１バイト」を減算した
アドレスから最終アドレスまでの領域）とそのひとつ手
前の８ビット長の領域（即ち、最終アドレスから「２バ
イト」を減算したアドレスから最終アドレスから「１バ
イト」を減算したアドレスまでの領域）の２領域から１
つの１６ビット長の基準データを構成し、この基準デー
タを除外した最後の８ビット長のデータ（即ち、最終ア
ドレスから「３バイト」を減算したアドレスから最終ア
ドレスから「２バイト」を減算したアドレスまでの領
域）をチェックサムデータ「ＢＣ」に加算した時点でそ
の累積加算処理を終了するためである。

【００４５】具体的に、このステップＳｎ１７において
は、番地「ＨＬ」が、ＲＯＭ１の最終アドレスから「３
バイト」を減算した値より小さければ、累積加算処理が
最終段階に至っていないものとして再びステップＳｎ７
まで戻り、ステップＳｎ７以降の処理を繰り返す。この
繰り返しにより、ＲＯＭ１内において１つずつインクリ
メントされた「ＨＬ」番地のデータを次々とチェックサ
ムデータ「ＢＣ」に累積加算することになる。尚、この
累積加算を繰り返すうちに、加算された数値が１６ビッ
トを越えてオーバーフローする場合は、１６ビット長か
らはみ出した上位のビットを無視するようにする。

【００４６】一方、ステップＳｎ１７において、数値
「ＨＬ」が、ＲＯＭ１の最終アドレスから「３バイト」
を減算した値以上であれば、累積加算したデータが最後
の１６ビット長の基準データ（即ち、最終アドレスから
「２バイト」を減算したアドレスから最終アドレスまで
の領域）を除外して最後の８ビット長のデータ（即ち、
最終アドレスから「３バイト」を減算したアドレスから
最終アドレスから「２バイト」を減算したアドレスまで
の領域）に到達している旨を検知したことになり、よっ
て累積加算処理が最終段階に至ったものとしてステップ
Ｓｎ１８に進む。

【００４７】このステップＳｎ１８では、ＲＯＭ１にお
いて、番地「ＨＬ」に「２バイト」を加算したアドレス
を先頭とする８ビット（１バイト）長のデータを読み出
して、これを所定の８ビット（１バイト）長のレジスタ
（Ｄレジスタ）に格納する。これとともに、番地「Ｈ
Ｌ」に「１バイト」を加算したアドレスを先頭とする８
ビット（１バイト）長のデータを読み出して、これを所
定の８ビット（１バイト）長のレジスタ（Ｅレジスタ）
に格納する。ここで、番地「ＨＬ」に「２バイト」を加
算したアドレスは、ＲＯＭ１内の最終の８ビット長のデ
ータの先頭アドレスを意味しており、番地「ＨＬ」に
「１バイト」を加算した値は、ＲＯＭ１内の最終よりひ
とつ手前の８ビット長のデータの先頭アドレスを意味し
ている。そして、Ｄレジスタを上位８ビット、Ｅレジス
タを下位８ビットの合計１６ビット（２バイト）長のレ
ジスタ（ＤＥレジスタ）を構成することで、このＤＥレ
ジスタの値が、チェックサムデータ「ＢＣ」と照合され
る基準データを構成することになる。

【００４８】その後、ステップＳｎ１９において、ＢＣ
レジスタの値がＤＥレジスタの値に一致しているか否か
を比較判断する。即ち、ＲＯＭ１が正常であれば、ＲＯ
Ｍ１に書かれた基準データ（ＤＥレジスタの値「Ｄ
Ｅ」）とチェックサムデータ（ＢＣレジスタの値「Ｂ
Ｃ」）が等しくなるはずであるため、一致していればＲ
ＯＭ１のチェックを終了して（ステップＳｎ２０）、ス
テップＳｎ７に戻り、このステップＳｎ７以降の処理を
繰り返す。この場合、メインタイマーのカウント待ちが
生じていない場合はステップＳｎ８のメイン処理Ｍｎが
繰り返される。一方、メインタイマーのカウント待ちが
生じている場合は、ＲＯＭ１のチェックは既に完了して
いるため、ステップＳｎ９の判断では常に「Ｎｏ」の判
断がなされ、次に電源投入またはリセット解除が行われ
るまで、ステップＳｎ１０以降の処理が行われることは
ない。

【００４９】一方、ステップＳｎ１９において、ＤＥレ
ジスタの値とＢＣレジスタの値とが不一致であれば、Ｒ
ＯＭデータが何らかの原因で変わったものと判断して、
ステップＳｎ２１のエラー処理に進む。

【００５０】このように、ＲＯＭのチェック処理をイニ
シャル処理Ｉｎで実行するのではなくメイン処理Ｍｎの
待ち時間に分散して実行しているので、イニシャル処理
Ｉｎにかかる時間を大幅に短縮でき、電源瞬断やリセッ
ト発生後のヘッドランプの瞬断等の時間を短縮できる。

【００５１】

【発明の効果】請求項１及び請求項２に記載の発明によ
れば、記憶回路のチェックをイニシャル処理内で実行す
るのではなく、制御処理の待ち時間に分散して実行して
いるので、制御処理前のイニシャル処理にかかる時間を
大幅に短縮できる。

【００５２】請求項３に記載の発明によれば、電源瞬断
やリセットが発生しやすい自動車用電子制御ユニットに
適用することで、ヘッドランプの瞬断等の各種駆動系の
動作再開に要する時間を短縮でき、走行上の安全性を向
上できるという効果がある。

【図面の簡単な説明】

【図１】自動車用電子制御ユニット及びその周辺装置を
示すブロック図である。

【図２】自動車用電子制御ユニットの全体的な動作手順
を示すフローチャートである。

【図３】自動車用電子制御ユニットにおけるＲＡＭのチ
ェック手順を示すフローチャートである。

【図４】この発明の一の実施の形態に係る自動車用電子
制御ユニットにおけるＲＯＭのチェック手順を示すフロ
ーチャートである。

【図５】一般的な自動車用電子制御ユニットの内部構成
を示すブロック図である。

【図６】従来の自動車用電子制御ユニットの全体的な動
作手順を示すフローチャートである。

【図７】従来の自動車用電子制御ユニットにおけるＲＡ
Ｍのチェック手順を示すフローチャートである。

【符号の説明】

１ ＲＯＭ ２ レジスタ ３ ＣＰＵ ４ ＲＡＭ １０ 自動車用電子制御ユニット １１〜１５ 各種入力系 １６〜１９ 各種駆動系 ２１ 入力回路 ２２ マイクロコンピュータ ２３ 出力回路

フロントページの続き (72)発明者 住田 芳孝 愛知県名古屋市南区菊住１丁目７番10号 株式会社ハーネス総合技術研究所内 Ｆターム(参考） 3G084 DA27 DA32 EB02 EB07 EB22 FA35 FA36 5B018 GA03 HA13 HA31 KA23 LA06 NA01 NA04 QA02 QA05 RA11 9A001 BB03 BB04 HH34 LL06

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央制御ユニットが記憶回路内に予め格
   納された種々のデータ及びソフトウェアプログラムに基
   づいて所定の制御処理を実行する電子制御ユニットにお
   いて、前記記憶回路の動作チェックを実行する電子制御
   ユニットにおける記憶回路のチェック方法であって、 所定のイニシャル処理の後において、前記所定の制御処
   理が時間待ち状態となっているか否かを検出する第一工
   程と、 前記第一工程において前記所定の制御処理が時間待ち状
   態となっていない旨が検出された場合に、前記所定の制
   御処理を実行する第二工程と、 前記第一工程において前記所定の制御処理が時間待ち状
   態となっている旨が検出された場合に限り、前記所定の
   制御処理の待ち時間内において前記記憶回路のチェック
   を実行する第三工程とを備える電子制御ユニットにおけ
   る記憶回路のチェック方法。
2. 【請求項２】 請求項１に記載の電子制御ユニットにお
   ける記憶回路のチェック方法であって、 前記第三工程は、 前記記憶回路のチェックが完了しているか否かを検出
   し、前記記憶回路のチェックが完了していた場合に前記
   第一工程に戻る工程と、 前記記憶回路のチェックが未完了であることが検出され
   る度に前記記憶回路のアドレスをインクリメントする工
   程と、 インクリメントされる毎にそのインクリメントされたア
   ドレス内のデータを累積加算してチェックサムデータを
   得る工程と、 前記チェックサムデータが得られる毎にインクリメント
   されたアドレスに基づいて累積加算の処理が最終段階に
   至ったか否かを検知し、累積加算の処理が最終段階に至
   っていない場合に前記第一工程に戻る工程と、 累積加算の処理が最終段階に至った旨が検知された場合
   に、前記チェックサムデータを所定の基準データと比較
   し、前記チェックサムデータと前記基準データとが一致
   している場合に前記記憶回路が正常に動作すると判断す
   る一方、前記チェックサムデータと前記基準データとが
   異なっている場合に前記記憶回路が異常であると判断す
   る工程とを備える電子制御ユニットにおける記憶回路の
   チェック方法。
3. 【請求項３】 請求項１に記載の電子制御ユニットにお
   ける記憶回路のチェック方法であって、 前記電子制御ユニットは自動車に搭載される自動車用電
   子制御ユニットであり、 前記電子制御ユニットの前記中央制御ユニットが実行す
   る前記制御処理は、自動車の各種駆動系の駆動制御であ
   ることを特徴とする電子制御ユニットにおける記憶回路
   のチェック方法。