JP2001141761A - Voltage detecting circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は電圧検出回路に関
し、特に、ＭＯＳトランジスタ構成の電圧検出回路に関
する。The present invention relates to a voltage detection circuit, and more particularly, to a voltage detection circuit having a MOS transistor configuration.
【０００２】[0002]
【従来の技術】従来より、電源電圧ＶＤＤを検出して、
電源電圧ＶＤＤが所定の閾値未満となったときリセット
信号を生成してマイクロコンピュータ等に供給する電圧
検出回路がある。図５は、従来のＭＯＳトランジスタ構
成の電圧検出回路の一例の回路図を示す。2. Description of the Related Art Conventionally, a power supply voltage VDD is detected,
There is a voltage detection circuit that generates a reset signal when the power supply voltage VDD becomes lower than a predetermined threshold and supplies the signal to a microcomputer or the like. FIG. 5 is a circuit diagram showing an example of a conventional voltage detection circuit having a MOS transistor configuration.
【０００３】図５において、電源端子１０には電源ＶＤ
Ｄが供給され、電源端子１２には電源ＶＳＳ（例えば接
地レベル）が供給されている。デプレッション型のＮチ
ャネルＭＯＳトランジスタＱ１はドレインを電源ＶＤＤ
に接続され、ソース及びゲートをＮチャネルＭＯＳトラ
ンジスタＱ２のドレイン及びゲートと共通接続されてい
る。ＭＯＳトランジスタＱ２のソースは電源ＶＳＳに接
続されている。ＭＯＳトランジスタＱ２はＭＯＳトラン
ジスタＱ１を負荷とする定電圧源を構成しており、電源
ＶＤＤが立ち上がると共通接続されたＭＯＳトランジス
タＱ１，Ｑ２のゲートの電圧が所定電圧（例えば０．８
Ｖ）になり、この所定電圧が基準電圧としてＮチャネル
ＭＯＳトランジスタＱ５のゲートに供給される。In FIG. 5, a power supply terminal 10 is connected to a power supply VD.
D is supplied, and the power supply terminal 12 is supplied with a power supply VSS (for example, a ground level). The depletion type N-channel MOS transistor Q1 has a drain connected to the power supply VDD.
And the source and the gate are commonly connected to the drain and the gate of the N-channel MOS transistor Q2. The source of the MOS transistor Q2 is connected to the power supply VSS. The MOS transistor Q2 constitutes a constant voltage source having the MOS transistor Q1 as a load. When the power supply VDD rises, the voltage at the gates of the commonly connected MOS transistors Q1 and Q2 becomes a predetermined voltage (eg, 0.8
V), and the predetermined voltage is supplied to the gate of the N-channel MOS transistor Q5 as a reference voltage.
【０００４】差動回路を構成するＮチャネルＭＯＳトラ
ンジスタＱ５，Ｑ６は共通接続されたソースをＮチャネ
ルＭＯＳトランジスタＱ７のドレインに接続され、Ｎチ
ャネルＭＯＳトランジスタＱ５，Ｑ６それぞれのドレイ
ンはＰチャネルＭＯＳトランジスタＱ３，Ｑ４のドレイ
ンに接続されている。ＭＯＳトランジスタＱ７のソース
は電源ＶＳＳに接続されている。ＭＯＳトランジスタＱ
３，Ｑ４のゲートはＭＯＳトランジスタＱ６のドレイン
に共通接続され、ＭＯＳトランジスタＱ３，Ｑ４のソー
スは電源ＶＤＤに接続されている。The N-channel MOS transistors Q5 and Q6 constituting the differential circuit have their commonly connected sources connected to the drain of an N-channel MOS transistor Q7, and the drains of the N-channel MOS transistors Q5 and Q6 are connected to a P-channel MOS transistor Q3. , Q4. The source of the MOS transistor Q7 is connected to the power supply VSS. MOS transistor Q
The gates of the transistors Q3 and Q4 are commonly connected to the drain of the MOS transistor Q6, and the sources of the MOS transistors Q3 and Q4 are connected to the power supply VDD.
【０００５】電源ＶＤＤと電源ＶＳＳとの間には直列接
続された抵抗Ｒ１，Ｒ２，Ｒ３が接続されており、抵抗
Ｒ１，Ｒ２の接続点がＭＯＳトランジスタＱ６のゲート
に接続されている。ＭＯＳトランジスタＱ３〜Ｑ７は比
較回路を構成しており、抵抗Ｒ１，Ｒ２，Ｒ３により電
源ＶＤＤ，ＶＳＳ間電圧を分圧した分圧電圧をＭＯＳト
ランジスタＱ５のゲートに供給される基準電圧と比較し
て、その比較結果をＭＯＳトランジスタＱ５のドレイン
からＰチャネルＭＯＳトランジスタＱ８のゲートに供給
する。[0005] The resistors R1, R2, R3 connected in series are connected between the power supply VDD and the power supply VSS, and the connection point of the resistors R1, R2 is connected to the gate of the MOS transistor Q6. The MOS transistors Q3 to Q7 constitute a comparison circuit, and compare a divided voltage obtained by dividing the voltage between the power supplies VDD and VSS by the resistors R1, R2, and R3 with a reference voltage supplied to the gate of the MOS transistor Q5. The comparison result is supplied from the drain of MOS transistor Q5 to the gate of P-channel MOS transistor Q8.
【０００６】ＭＯＳトランジスタＱ８のソースは電源Ｖ
ＤＤに接続され、ＭＯＳトランジスタＱ８のドレインは
ＮチャネルＭＯＳトランジスタＱ９のドレイン及びＭＯ
ＳトランジスタＱ１０，Ｑ１１，Ｑ１２のゲートに接続
されている。ＭＯＳトランジスタＱ９のソースは電源Ｖ
ＳＳに接続され、ゲートはＭＯＳトランジスタＱ７のゲ
ートに接続されている。ＮチャネルＭＯＳトランジスタ
Ｑ１０のドレインは抵抗Ｒ２，Ｒ３の接続点に接続さ
れ、ソースは電源ＶＳＳに接続されている。Ｐチャネル
ＭＯＳトランジスタＱ１１のソースは電源ＶＤＤに接続
され、ＭＯＳトランジスタＱ１１のドレインはＮチャネ
ルＭＯＳトランジスタＱ１２のドレインに接続され、Ｍ
ＯＳトランジスタＱ１２のソースは電源ＶＳＳに接続さ
れて、ＭＯＳトランジスタＱ１１，Ｑ１２はインバータ
を構成している。ＭＯＳトランジスタＱ１１，Ｑ１２の
ドレインは出力端子１４に接続されている。ＭＯＳトラ
ンジスタＱ１０はヒステリシスを与えるために設けられ
ている。The source of the MOS transistor Q8 is a power supply V
The drain of the MOS transistor Q8 is connected to the drain of the N-channel MOS transistor Q9 and the drain of the MOS transistor Q8.
It is connected to the gates of S transistors Q10, Q11, Q12. The source of the MOS transistor Q9 is the power supply V
The gate is connected to the gate of the MOS transistor Q7. The drain of N-channel MOS transistor Q10 is connected to a connection point between resistors R2 and R3, and the source is connected to power supply VSS. The source of P-channel MOS transistor Q11 is connected to power supply VDD, the drain of MOS transistor Q11 is connected to the drain of N-channel MOS transistor Q12, and M
The source of the OS transistor Q12 is connected to the power supply VSS, and the MOS transistors Q11 and Q12 form an inverter. The drains of the MOS transistors Q11 and Q12 are connected to the output terminal 14. MOS transistor Q10 is provided to provide hysteresis.
【０００７】ここで、電源ＶＤＤが立ち上がるとき、Ｍ
ＯＳトランジスタＱ１０はオフしており抵抗Ｒ１，Ｒ
２，Ｒ３の分圧電圧が基準電圧と比較されて、分圧電圧
の上昇によりＭＯＳトランジスタＱ５のドレイン電圧が
上昇しＭＯＳトランジスタＱ８がオフすると、出力端子
１４はハイレベルとなる。これと共に、ＭＯＳトランジ
スタＱ１０はオフになる。Here, when the power supply VDD rises, M
The OS transistor Q10 is off and the resistors R1 and R
2, the divided voltage of R3 is compared with the reference voltage. When the drain voltage of MOS transistor Q5 rises due to the rise of the divided voltage and MOS transistor Q8 turns off, output terminal 14 goes high. At the same time, the MOS transistor Q10 turns off.
【０００８】この状態から電源ＶＤＤが立ち下がると
き、ＭＯＳトランジスタＱ１０はオンして抵抗Ｒ１，Ｒ
２の分圧電圧が基準電圧と比較されて、分圧電圧の低下
によりＭＯＳトランジスタＱ５のドレイン電圧が低下し
ＭＯＳトランジスタＱ８がオンすると、出力端子１４は
ローレベルとなる。これと共に、ＭＯＳトランジスタＱ
１０はオンする。When the power supply VDD falls from this state, the MOS transistor Q10 turns on and the resistors R1, R
The divided voltage of No. 2 is compared with the reference voltage. When the drain voltage of the MOS transistor Q5 decreases due to the decrease of the divided voltage and the MOS transistor Q8 is turned on, the output terminal 14 becomes low level. At the same time, the MOS transistor Q
10 turns on.
【０００９】[0009]
【発明が解決しようとする課題】上記の従来の電圧検出
回路は、電源電圧ＶＤＤが０Ｖから上昇するときに、基
準電圧が所定電圧（例えば０．８Ｖ）になるまでの期間
に比較回路の出力は不安定になり、図６に示すように出
力端子１４の出力電圧が不安定になる不定領域が存在す
るという問題があった。The above-mentioned conventional voltage detection circuit has a structure in which, when the power supply voltage VDD rises from 0 V, the output of the comparison circuit is maintained until the reference voltage becomes a predetermined voltage (for example, 0.8 V). Becomes unstable, and as shown in FIG. 6, there is a problem that an unstable region where the output voltage of the output terminal 14 becomes unstable exists.
【００１０】本発明は、上記の点に鑑みなされたもの
で、出力電圧が不安定になる不定領域の存在しない電圧
検出回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and has as its object to provide a voltage detection circuit having no indeterminate region where the output voltage becomes unstable.
【００１１】[0011]
【課題を解決するための手段】請求項１に記載の発明
は、第１の電源（ＶＤＤ）の立ち上がりによりオンして
第２の電源電圧（ＶＳＳ）の信号を出力する第１のＮチ
ャネルＭＯＳトランジスタ（Ｍ２）と、前記第１のＮチ
ャネルＭＯＳトランジスタ（Ｍ２）の出力信号を供給さ
れ反転して出力するＣＭＯＳ構成の第１のインバータ
（Ｍ５，Ｍ８）と、前記第１のインバータ（Ｍ５，Ｍ
８）の出力信号を供給され反転して出力するＣＭＯＳ構
成の第２のインバータ（Ｍ７，Ｍ９）と、前記第２のイ
ンバータ（Ｍ７，Ｍ９）の出力信号が第２の電源電圧で
あるときオンして前記第１の電源電圧の信号を出力端子
（２４）から出力する第１のＰチャネルＭＯＳトランジ
スタ（Ｍ１０）と、前記第１の電源の立ち上がり時に前
記第１のインバータ（Ｍ５，Ｍ８）の出力信号を第２の
電源電圧にするデプレッション型の第２のＮチャネルＭ
ＯＳトランジスタ（Ｍ４）と、前記第１の電源の立ち上
がり時に前記出力端子（２４）の信号を第２の電源電圧
にするデプレッション型の第３のＮチャネルＭＯＳトラ
ンジスタ（Ｍ１１）とを有する。According to a first aspect of the present invention, there is provided a first N-channel MOS transistor which is turned on at the rise of a first power supply (VDD) to output a signal of a second power supply voltage (VSS). A transistor (M2); a first inverter (M5, M8) having a CMOS configuration for supplying, inverting and outputting an output signal of the first N-channel MOS transistor (M2); and a first inverter (M5, M5). M
8) A second inverter (M7, M9) having a CMOS configuration for supplying and inverting and outputting the output signal of (8), and is turned on when the output signal of the second inverter (M7, M9) is at the second power supply voltage. A first P-channel MOS transistor (M10) for outputting a signal of the first power supply voltage from an output terminal (24); and a first inverter (M5, M8) for turning on the first power supply. A depletion-type second N-channel M for setting an output signal to a second power supply voltage
An OS transistor (M4) and a depletion-type third N-channel MOS transistor (M11) for setting a signal at the output terminal (24) to a second power supply voltage when the first power supply rises.
【００１２】このように、デプレッション型の第２、第
３のＮチャネルＭＯＳトランジスタ（Ｍ４，Ｍ１１）を
用いて、第１の電源の立ち上がり時に前記第１のインバ
ータ（Ｍ５，Ｍ８）の出力信号を第２の電源電圧にし、
また、第１の電源の立ち上がり時に出力端子（２４）の
信号を第２の電源電圧にするため、出力電圧が不安定に
なる不定領域をなくすことができる。As described above, the output signals of the first inverter (M5, M8) are supplied at the rise of the first power supply by using the depletion type second and third N-channel MOS transistors (M4, M11). To a second power supply voltage,
Further, since the signal at the output terminal (24) is set to the second power supply voltage when the first power supply rises, it is possible to eliminate an unstable region where the output voltage becomes unstable.
【００１３】請求項２に記載の発明は、請求項１記載の
電圧検出回路において、前記第１のＮチャネルＭＯＳト
ランジスタ（Ｍ２）と並列に設けられ、前記出力端子
（２４）の信号が前記第１の電源電圧のときオンして前
記第２の電源電圧の信号を出力する第４のＮチャネルＭ
ＯＳトランジスタ（Ｍ３）を有する。このように、出力
端子（２４）の信号が前記第１の電源電圧のときオンし
て第２の電源電圧の信号を出力する第４のＮチャネルＭ
ＯＳトランジスタ（Ｍ３）を設けることにより、ヒステ
リシス特性を与えることができる。According to a second aspect of the present invention, in the voltage detection circuit according to the first aspect, a signal from the output terminal (24) is provided in parallel with the first N-channel MOS transistor (M2). A fourth N-channel M that is turned on when the power supply voltage is 1 and outputs a signal of the second power supply voltage
It has an OS transistor (M3). As described above, when the signal at the output terminal (24) is at the first power supply voltage, the fourth N-channel M is turned on to output a signal at the second power supply voltage.
By providing the OS transistor (M3), hysteresis characteristics can be provided.
【００１４】請求項３に記載の発明は、請求項２記載の
電圧検出回路において、前記第１のＮチャネルＭＯＳト
ランジスタ（Ｍ２）の閾値を前記第４のＮチャネルＭＯ
Ｓトランジスタ（Ｍ３）の閾値より高く設定する。この
ため、ヒステリシス特性を与えることができる。請求項
４に記載の発明は、請求項２記載の電圧検出回路におい
て、前記第１のＮチャネルＭＯＳトランジスタ（Ｍ２）
のゲートに供給される第１の電源電圧を分圧する第１の
分圧回路（Ｒ１１，Ｒ１２）と、前記第４のＮチャネル
ＭＯＳトランジスタ（Ｍ３）のゲートに供給される前記
出力端子の信号電圧を分圧する第２の分圧回路（Ｒ１
３，Ｒ１４）とを有し、前記第１の分圧回路（Ｒ１１，
Ｒ１２）の分圧比を前記第２の分圧回路（Ｒ１３，Ｒ１
４）の分圧比より大きく設定する。According to a third aspect of the present invention, in the voltage detection circuit of the second aspect, the threshold value of the first N-channel MOS transistor (M2) is set to the fourth N-channel MOS transistor (M2).
It is set higher than the threshold value of the S transistor (M3). Therefore, hysteresis characteristics can be provided. According to a fourth aspect of the present invention, in the voltage detection circuit according to the second aspect, the first N-channel MOS transistor (M2)
A first voltage dividing circuit (R11, R12) for dividing a first power supply voltage supplied to a gate of the first N-channel MOS transistor (M3); and a signal voltage of the output terminal supplied to a gate of the fourth N-channel MOS transistor (M3). A second voltage dividing circuit (R1
3, the first voltage divider circuit (R11, R14).
R12) is divided by the second voltage dividing circuit (R13, R1).
4) Set higher than the partial pressure ratio.
【００１５】このため、ヒステリシス特性を与えること
ができる。なお、上記括弧内の符号は、理解を容易にす
るために付したものであり、一例にすぎない。Therefore, a hysteresis characteristic can be provided. Note that the reference numerals in the parentheses are provided for easy understanding, and are merely examples.
【００１６】[0016]
【発明の実施の形態】図１は本発明のＭＯＳトランジス
タ構成の電圧検出回路の第１実施例の回路図を示す。図
１において、電源端子２０には電源ＶＤＤが供給され、
電源端子２２には電源ＶＳＳ（例えば接地レベル）が供
給されている。ゲート幅Ｗ＝９μｍ，ゲート長Ｌ＝２０
０μｍのデプレッション型のＮチャネルＭＯＳトランジ
スタＭ１はドレインを電源ＶＤＤに接続され、ソース及
びゲートをＮチャネルＭＯＳトランジスタＭ２，Ｍ３の
ドレインと共通接続されている。ゲート幅Ｗ＝５μｍ，
ゲート長Ｌ＝２００μｍのＭＯＳトランジスタＭ２のソ
ースは電源ＶＳＳに接続され、ゲートを電源ＶＤＤに接
続されている。ゲート幅Ｗ＝５μｍ，ゲート長Ｌ＝２０
μｍのＭＯＳトランジスタＭ３のソースは電源ＶＳＳに
接続され、ゲートを出力端子２４に接続されている。Ｍ
ＯＳトランジスタＭ１はＭＯＳトランジスタＭ２，Ｍ３
の負荷として動作する。FIG. 1 is a circuit diagram of a first embodiment of a voltage detecting circuit having a MOS transistor configuration according to the present invention. 1, a power supply VDD is supplied to a power supply terminal 20,
The power supply terminal 22 is supplied with a power supply VSS (for example, a ground level). Gate width W = 9 μm, gate length L = 20
The 0 μm depletion type N-channel MOS transistor M1 has a drain connected to the power supply VDD, and a source and a gate commonly connected to the drains of the N-channel MOS transistors M2 and M3. Gate width W = 5 μm,
The source of the MOS transistor M2 having a gate length L = 200 μm is connected to the power supply VSS, and the gate is connected to the power supply VDD. Gate width W = 5 μm, gate length L = 20
The source of the μm MOS transistor M3 is connected to the power supply VSS, and the gate is connected to the output terminal 24. M
OS transistor M1 is MOS transistor M2, M3
Works as a load.
【００１７】ＭＯＳトランジスタＭ１のドレインにはＣ
ＭＯＳ（相補型ＭＯＳ）インバータを構成するゲート幅
Ｗ＝１００μｍ，ゲート長Ｌ＝５μｍのＰチャネルＭＯ
ＳトランジスタＭ８のゲート、及びゲート幅Ｗ＝２００
μｍ，ゲート長Ｌ＝５μｍのＮチャネルＭＯＳトランジ
スタＭ５のゲートが接続されている。ＭＯＳトランジス
タＭ８のソースは電源ＶＤＤに接続され、ＭＯＳトラン
ジスタＭ５のソースは電源ＶＳＳに接続されている。共
通接続されたＭＯＳトランジスタＭ８のドレイン及びＭ
ＯＳトランジスタＭ５のドレインは、デプレッション型
ＭＯＳトランジスタＭ４のドレインに接続されると共
に、ＣＭＯＳインバータを構成するＰチャネルＭＯＳト
ランジスタＭ９のゲート及びＮチャネルＭＯＳトランジ
スタＭ７のゲートに接続されている。The drain of the MOS transistor M1 has C
A P-channel MO having a gate width W = 100 μm and a gate length L = 5 μm constituting a MOS (complementary MOS) inverter
The gate of the S transistor M8 and the gate width W = 200
The gate of an N-channel MOS transistor M5 having a gate length L = 5 μm is connected to the gate of the N-channel MOS transistor M5. The source of the MOS transistor M8 is connected to the power supply VDD, and the source of the MOS transistor M5 is connected to the power supply VSS. The drain of the commonly connected MOS transistor M8 and M
The drain of the OS transistor M5 is connected to the drain of the depletion type MOS transistor M4, and is also connected to the gate of the P-channel MOS transistor M9 and the gate of the N-channel MOS transistor M7 constituting the CMOS inverter.
【００１８】ゲート幅Ｗ＝１０μｍ，ゲート長Ｌ＝１０
μｍのデプレッション型のＮチャネルＭＯＳトランジス
タＭ４はソース及びゲートを電源ＶＳＳに接続されてい
る。ゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝５μｍのＰ
チャネルＭＯＳトランジスタＭ９のソースは電源ＶＤＤ
に接続され、ゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝１
０μｍのＮチャネルＭＯＳトランジスタＭ７のソースは
電源ＶＳＳに接続されている。共通接続されたＭＯＳト
ランジスタＭ９のドレイン及びＭＯＳトランジスタＭ７
のドレインは、ＰチャネルＭＯＳトランジスタＭ１０の
ゲートに接続されている。Gate width W = 10 μm, gate length L = 10
The μm depletion type N-channel MOS transistor M4 has a source and a gate connected to the power supply VSS. P with gate width W = 100 μm and gate length L = 5 μm
The source of the channel MOS transistor M9 is the power supply VDD.
And a gate width W = 100 μm and a gate length L = 1
The source of the 0 μm N-channel MOS transistor M7 is connected to the power supply VSS. The drain of the commonly connected MOS transistor M9 and the MOS transistor M7
Is connected to the gate of a P-channel MOS transistor M10.
【００１９】ゲート幅Ｗ＝２０００μｍ，ゲート長Ｌ＝
１０μｍのＭＯＳトランジスタＭ１０のソースは電源Ｖ
ＤＤに接続されており、ＭＯＳトランジスタＭ１０のド
レインは、ゲート幅Ｗ＝６０μｍ，ゲート長Ｌ＝５μｍ
のデプレッション型のＮチャネルＭＯＳトランジスタＭ
１１のドレイン及び出力端子２４に接続されている。Ｍ
ＯＳトランジスタＭ１１はソース及びゲートを電源ＶＳ
Ｓに接続されている。なお、ＰチャネルＭＯＳトランジ
スタＭ８〜Ｍ１０のバックゲートは電源ＶＤＤに接続さ
れ、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ５，Ｍ７，
Ｍ１１のバックゲートは電源ＶＳＳに接続されている。Gate width W = 2000 μm, gate length L =
The source of the 10 μm MOS transistor M10 is a power supply V
The drain of the MOS transistor M10 has a gate width W = 60 μm and a gate length L = 5 μm.
Depletion type N-channel MOS transistor M
11 and the output terminal 24. M
The OS transistor M11 has a source and a gate connected to the power supply VS.
Connected to S. The back gates of the P-channel MOS transistors M8 to M10 are connected to the power supply VDD, and the N-channel MOS transistors M1 to M5, M7,.
The back gate of M11 is connected to the power supply VSS.
【００２０】ここで、電源ＶＤＤが０Ｖから立ち上がる
とき、ＭＯＳトランジスタＭ５，Ｍ８の構成するインバ
ータの入力レベルは不定であるが、デプレッション型の
ＮチャネルＭＯＳトランジスタＭ４がオンしているた
め、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバー
タの入力レベルはローレベルとなり、また、デプレッシ
ョン型のＮチャネルＭＯＳトランジスタＭ４がオンして
いるため、ＭＯＳトランジスタＭ７，Ｍ９の構成するイ
ンバータの出力レベルはハイレベルとなり、デプレッシ
ョン型ＭＯＳトランジスタＭ１１もオンしているため、
出力端子２４はローレベルとなる。このため、出力電圧
が不安定になる不定領域をなくすことができる。Here, when the power supply VDD rises from 0 V, the input level of the inverter constituted by the MOS transistors M5 and M8 is undefined, but since the depletion type N-channel MOS transistor M4 is on, the MOS transistor M7 , M9, the input level of the inverter is low, and since the depletion type N-channel MOS transistor M4 is on, the output level of the inverter, composed of the MOS transistors M7, M9, is high, depletion type. Since the MOS transistor M11 is also on,
The output terminal 24 goes low. For this reason, it is possible to eliminate an unstable region where the output voltage becomes unstable.
【００２１】ところで、ＭＯＳトランジスタのドレイン
電流Ｉｄ，ＭＯＳトランジスタがオンするゲート・ソー
ス間電圧（閾値）Ｖｇｓ，ゲート幅Ｗ，ゲート長Ｌの間
には次の関係がある。 Ｉｄ＝ｋ・Ｗ・（Ｖｇｓ−Ｖｔ）2 ／２Ｌ …（１） 但し、ｋは定数、Ｖｔはしきい電圧である。The following relationship exists between the drain current Id of the MOS transistor, the gate-source voltage (threshold) Vgs at which the MOS transistor turns on, the gate width W, and the gate length L. Id = k · W · (Vgs−Vt) 2 / 2L (1) where k is a constant and Vt is a threshold voltage.
【００２２】従って、 Ｖｇｓ＝（２Ｉｄ・Ｌ／ｋ・Ｗ）1/2 ＋Ｖｔ …（２） 上記の（２）式から明らかなようにＭＯＳトランジスタ
の閾値は、ゲート長Ｌが長くなるほど上昇し、ゲート幅
Ｗが短くなるほど上昇する。電源ＶＤＤが立ち上がりＭ
ＯＳトランジスタＭ２の閾値を越えた時点でＭＯＳトラ
ンジスタＭ２がオンする。このため、ＭＯＳトランジス
タＭ５，Ｍ８の構成するインバータの入力レベルはロー
レベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成す
るインバータの入力レベルはハイレベルとなり、ＭＯＳ
トランジスタＭ７，Ｍ９の構成するインバータの出力レ
ベルはローレベルとなり、ＭＯＳトランジスタＭ１０が
オンして出力端子２４はハイレベルとなる。これと共に
ＭＯＳトランジスタＭ３がオンする。図２に、電源ＶＤ
Ｄが立ち上がるときの電源ＶＤＤの電圧と出力端子２４
の電圧の関係を示す。Therefore, Vgs = (2Id · L / kW ·) 1/2 + Vt (2) As is apparent from the above equation (2), the threshold value of the MOS transistor increases as the gate length L increases. It increases as the gate width W decreases. Power supply VDD rises and M
The MOS transistor M2 turns on when the threshold value of the OS transistor M2 is exceeded. For this reason, the input level of the inverter formed by the MOS transistors M5 and M8 becomes low level, the input level of the inverter formed by the MOS transistors M7 and M9 becomes high level,
The output level of the inverter formed by the transistors M7 and M9 becomes low level, the MOS transistor M10 turns on, and the output terminal 24 becomes high level. At the same time, the MOS transistor M3 turns on. FIG. 2 shows the power supply VD
The voltage of the power supply VDD when D rises and the output terminal 24
FIG.
【００２３】次に、電源ＶＤＤが立ち下がりＭＯＳトラ
ンジスタＭ２の閾値未満となった時点でＭＯＳトランジ
スタＭ２がオフし、その後、電源ＶＤＤがＭＯＳトラン
ジスタＭ３の閾値未満となった時点でＭＯＳトランジス
タＭ３がオフする。なお、ゲート長ＬからＭＯＳトラン
ジスタＭ３の閾値がＭＯＳトランジスタＭ２の閾値より
低く設定されている。Next, when the power supply VDD falls and falls below the threshold value of the MOS transistor M2, the MOS transistor M2 turns off. Thereafter, when the power supply VDD falls below the threshold value of the MOS transistor M3, the MOS transistor M3 turns off. I do. The threshold value of the MOS transistor M3 is set lower than the threshold value of the MOS transistor M2 based on the gate length L.
【００２４】上記のＭＯＳトランジスタＭ３オフにより
ＭＯＳトランジスタＭ５，Ｍ８の構成するインバータの
入力レベルはハイレベルとなり、ＭＯＳトランジスタＭ
７，Ｍ９の構成するインバータの入力レベルはローレベ
ルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成するイ
ンバータの出力レベルはハイレベルとなり、ＭＯＳトラ
ンジスタＭ１０がオンして出力端子２４はローレベルと
なる。図３に、電源ＶＤＤが立ち下がるときの電源ＶＤ
Ｄの電圧と出力端子２４の電圧の関係を示す。このよう
にして、ヒステリシス特性が与えられる。When the MOS transistor M3 is turned off, the input level of the inverter formed by the MOS transistors M5 and M8 becomes high, and the MOS transistor M3
The input level of the inverter formed by the transistors M7 and M9 becomes low level, the output level of the inverter formed by the MOS transistors M7 and M9 becomes high level, the MOS transistor M10 turns on, and the output terminal 24 becomes low level. FIG. 3 shows the power supply VDD when the power supply VDD falls.
The relationship between the voltage of D and the voltage of the output terminal 24 is shown. In this way, a hysteresis characteristic is provided.
【００２５】図４は本発明のＭＯＳトランジスタ構成の
電圧検出回路の第２実施例の回路図を示す。同図中、図
１と同一部分には同一符号を付す。図４において、電源
端子２０には電源ＶＤＤが供給され、電源端子２２には
電源ＶＳＳ（例えば接地レベル）が供給されている。ゲ
ート幅Ｗ＝９μｍ，ゲート長Ｌ＝２００μｍのデプレッ
ション型のＮチャネルＭＯＳトランジスタＭ１はドレイ
ンを電源ＶＤＤに接続され、ソース及びゲートをＮチャ
ネルＭＯＳトランジスタＭ１２，Ｍ１３のドレインと共
通接続されている。ゲート幅Ｗ＝５μｍ，ゲート長Ｌ＝
２００μｍのＭＯＳトランジスタＭ１２のソースは電源
ＶＳＳに接続され、ゲートは抵抗Ｒ１１を介して電源Ｖ
ＤＤに接続されると共に抵抗Ｒ１２を介して電源ＶＳＳ
に接続されている。ゲート幅Ｗ＝５μｍ，ゲート長Ｌ＝
２００μｍのＭＯＳトランジスタＭ１３のソースは電源
ＶＳＳに接続され、ゲートは抵抗Ｒ１３を介して出力端
子２４に接続されると共に抵抗Ｒ１４を介して電源ＶＳ
Ｓに接続されている。ところで、抵抗Ｒ１１，Ｒ１２の
分圧比Ｒ１２／（Ｒ１１＋Ｒ１２）は、抵抗Ｒ１３，Ｒ
１４の分圧比Ｒ１４／（Ｒ１３＋Ｒ１４）より大とされ
ている。ＭＯＳトランジスタＭ１はＭＯＳトランジスタ
Ｍ１２，Ｍ１３の負荷として動作する。FIG. 4 is a circuit diagram showing a second embodiment of the voltage detecting circuit having the MOS transistor configuration according to the present invention. In the figure, the same parts as those in FIG. 1 are denoted by the same reference numerals. In FIG. 4, the power supply terminal 20 is supplied with the power supply VDD, and the power supply terminal 22 is supplied with the power supply VSS (for example, a ground level). A depletion-type N-channel MOS transistor M1 having a gate width W = 9 μm and a gate length L = 200 μm has a drain connected to the power supply VDD, and a source and a gate commonly connected to the drains of the N-channel MOS transistors M12 and M13. Gate width W = 5 μm, gate length L =
The source of the 200 μm MOS transistor M12 is connected to the power supply VSS, and the gate is connected to the power supply Vs through a resistor R11.
DD and a power supply VSS via a resistor R12.
It is connected to the. Gate width W = 5 μm, gate length L =
The source of the 200 μm MOS transistor M13 is connected to the power supply VSS, the gate is connected to the output terminal 24 via the resistor R13, and the power supply VS is connected via the resistor R14.
Connected to S. By the way, the voltage dividing ratio R12 / (R11 + R12) of the resistors R11 and R12 is equal to the resistors R13 and R12.
14 is larger than the partial pressure ratio R14 / (R13 + R14). The MOS transistor M1 operates as a load for the MOS transistors M12 and M13.
【００２６】ＭＯＳトランジスタＭ１のドレインにはＣ
ＭＯＳ（相補型ＭＯＳ）インバータを構成するゲート幅
Ｗ＝１００μｍ，ゲート長Ｌ＝５μｍのＰチャネルＭＯ
ＳトランジスタＭ８のゲート、及びゲート幅Ｗ＝２００
μｍ，ゲート長Ｌ＝５μｍのＮチャネルＭＯＳトランジ
スタＭ５のゲートが接続されている。ＭＯＳトランジス
タＭ８のソースは電源ＶＤＤに接続され、ＭＯＳトラン
ジスタＭ５のソースは電源ＶＳＳに接続されている。共
通接続されたＭＯＳトランジスタＭ８のドレイン及びＭ
ＯＳトランジスタＭ５のドレインは、ＭＯＳトランジス
タＭ４のドレインに接続されると共に、ＣＭＯＳインバ
ータを構成するＰチャネルＭＯＳトランジスタＭ９のゲ
ート及びＮチャネルＭＯＳトランジスタＭ７のゲートに
接続されている。The drain of the MOS transistor M1 has C
A P-channel MO having a gate width W = 100 μm and a gate length L = 5 μm constituting a MOS (complementary MOS) inverter
The gate of the S transistor M8 and the gate width W = 200
The gate of an N-channel MOS transistor M5 having a gate length L = 5 μm is connected to the gate of the N-channel MOS transistor M5. The source of the MOS transistor M8 is connected to the power supply VDD, and the source of the MOS transistor M5 is connected to the power supply VSS. The drain of the commonly connected MOS transistor M8 and M
The drain of the OS transistor M5 is connected to the drain of the MOS transistor M4, and is also connected to the gate of the P-channel MOS transistor M9 and the gate of the N-channel MOS transistor M7 constituting the CMOS inverter.
【００２７】ゲート幅Ｗ＝１０μｍ，ゲート長Ｌ＝１０
μｍのデプレッション型のＮチャネルＭＯＳトランジス
タＭ４はソース及びゲートを電源ＶＳＳに接続されてい
る。ゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝５μｍのＰ
チャネルＭＯＳトランジスタＭ９のソースは電源ＶＤＤ
に接続され、ゲート幅Ｗ＝１００μｍ，ゲート長Ｌ＝１
０μｍのＮチャネルＭＯＳトランジスタＭ７のソースは
電源ＶＳＳに接続されている。共通接続されたＭＯＳト
ランジスタＭ９のドレイン及びＭＯＳトランジスタＭ７
のドレインは、ＰチャネルＭＯＳトランジスタＭ１０の
ゲートに接続されている。Gate width W = 10 μm, gate length L = 10
The μm depletion type N-channel MOS transistor M4 has a source and a gate connected to the power supply VSS. P with gate width W = 100 μm and gate length L = 5 μm
The source of the channel MOS transistor M9 is the power supply VDD.
And a gate width W = 100 μm and a gate length L = 1
The source of the 0 μm N-channel MOS transistor M7 is connected to the power supply VSS. The drain of the commonly connected MOS transistor M9 and the MOS transistor M7
Is connected to the gate of a P-channel MOS transistor M10.
【００２８】ゲート幅Ｗ＝２０００μｍ，ゲート長Ｌ＝
１０μｍのＭＯＳトランジスタＭ１０のソースは電源Ｖ
ＤＤに接続されており、ＭＯＳトランジスタＭ１０のド
レインは、ゲート幅Ｗ＝６０μｍ，ゲート長Ｌ＝５μｍ
のデプレッション型のＮチャネルＭＯＳトランジスタＭ
１１のドレイン及び出力端子２４に接続されている。Ｍ
ＯＳトランジスタＭ１１はソース及びゲートを電源ＶＳ
Ｓに接続されている。なお、ＰチャネルＭＯＳトランジ
スタＭ８〜Ｍ１０のバックゲートは電源ＶＤＤに接続さ
れ、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ５，Ｍ７，
Ｍ１１〜Ｍ１３のバックゲートは電源ＶＳＳに接続され
ている。Gate width W = 2000 μm, gate length L =
The source of the 10 μm MOS transistor M10 is a power supply V
The drain of the MOS transistor M10 has a gate width W = 60 μm and a gate length L = 5 μm.
Depletion type N-channel MOS transistor M
11 and the output terminal 24. M
The OS transistor M11 has a source and a gate connected to the power supply VS.
Connected to S. The back gates of the P-channel MOS transistors M8 to M10 are connected to the power supply VDD, and the N-channel MOS transistors M1 to M5, M7,.
The back gates of M11 to M13 are connected to the power supply VSS.
【００２９】ここで、電源ＶＤＤが０Ｖから立ち上がる
とき、ＭＯＳトランジスタＭ５，Ｍ８の構成するインバ
ータの入力レベルは不定であるが、デプレッション型の
ＮチャネルＭＯＳトランジスタＭ４がオンしているた
め、ＭＯＳトランジスタＭ７，Ｍ９の構成するインバー
タの入力レベルはローレベルとなり、また、デプレッシ
ョン型のＮチャネルＭＯＳトランジスタＭ４がオンして
いるため、ＭＯＳトランジスタＭ７，Ｍ９の構成するイ
ンバータの出力レベルはハイレベルとなり、デプレッシ
ョン型ＭＯＳトランジスタＭ１１もオンしているため、
出力端子２４はローレベルとなる。このため、出力電圧
が不安定になる不定領域をなくすことができる。Here, when the power supply VDD rises from 0 V, the input level of the inverter formed by the MOS transistors M5 and M8 is undefined, but since the depletion type N-channel MOS transistor M4 is on, the MOS transistor M7 , M9, the input level of the inverter is low, and since the depletion type N-channel MOS transistor M4 is on, the output level of the inverter, composed of the MOS transistors M7, M9, is high, depletion type. Since the MOS transistor M11 is also on,
The output terminal 24 goes low. For this reason, it is possible to eliminate an unstable region where the output voltage becomes unstable.
【００３０】電源ＶＤＤが立ち上がり電源ＶＤＤの抵抗
Ｒ１１，Ｒ１２の分圧電圧がＭＯＳトランジスタＭ１２
の閾値を越えた時点でＭＯＳトランジスタＭ１２がオン
する。このため、ＭＯＳトランジスタＭ５，Ｍ８の構成
するインバータの入力レベルはローレベルとなり、ＭＯ
ＳトランジスタＭ７，Ｍ９の構成するインバータの入力
レベルはハイレベルとなり、ＭＯＳトランジスタＭ７，
Ｍ９の構成するインバータの出力レベルはローレベルと
なり、ＭＯＳトランジスタＭ１０がオンして出力端子２
４はハイレベルとなる。これと共にＭＯＳトランジスタ
Ｍ１３がオンする。The power supply VDD rises, and the divided voltage of the resistors R11 and R12 of the power supply VDD is applied to the MOS transistor M12.
When the threshold value is exceeded, the MOS transistor M12 is turned on. Therefore, the input level of the inverter formed by the MOS transistors M5 and M8 becomes low level,
The input level of the inverter formed by the S transistors M7 and M9 becomes high level, and the MOS transistors M7 and M9
The output level of the inverter constituted by M9 becomes low level, the MOS transistor M10 turns on, and the output terminal 2
4 goes high. At the same time, the MOS transistor M13 turns on.
【００３１】次に、電源ＶＤＤが立ち下がり抵抗Ｒ１
１，Ｒ１２の分圧電圧がＭＯＳトランジスタＭ１２の閾
値未満となった時点でＭＯＳトランジスタＭ１２がオフ
し、その後、抵抗Ｒ１３，Ｒ１４の分圧電圧がＭＯＳト
ランジスタＭ１３の閾値未満となった時点でＭＯＳトラ
ンジスタＭ１３がオフする。なお、抵抗Ｒ１１，Ｒ１２
の分圧比、抵抗Ｒ１３，Ｒ１４のの分圧比からＭＯＳト
ランジスタＭ１３のゲート・ソース間電圧がＭＯＳトラ
ンジスタＭ１２ののゲート・ソース間電圧より低く設定
されている。Next, the power supply VDD falls and the resistance R1
The MOS transistor M12 is turned off when the divided voltage of the MOS transistors M1 and R12 falls below the threshold value of the MOS transistor M12. Thereafter, when the divided voltage of the resistors R13 and R14 falls below the threshold value of the MOS transistor M13. M13 turns off. Note that the resistors R11 and R12
The voltage between the gate and the source of the MOS transistor M13 is set lower than the voltage between the gate and the source of the MOS transistor M12 from the voltage dividing ratio of the MOS transistor M12 and the voltage dividing ratio of the resistors R13 and R14.
【００３２】上記のＭＯＳトランジスタＭ１３オフによ
りＭＯＳトランジスタＭ５，Ｍ８の構成するインバータ
の入力レベルはハイレベルとなり、ＭＯＳトランジスタ
Ｍ７，Ｍ９の構成するインバータの入力レベルはローレ
ベルとなり、ＭＯＳトランジスタＭ７，Ｍ９の構成する
インバータの出力レベルはハイレベルとなり、ＭＯＳト
ランジスタＭ１０がオンして出力端子２４はローレベル
となる。これによって、ヒステリシス特性が与えられ
る。By turning off the MOS transistor M13, the input level of the inverter formed by the MOS transistors M5 and M8 becomes high, the input level of the inverter formed by the MOS transistors M7 and M9 becomes low, and the input level of the MOS transistors M7 and M9 becomes low. The output level of the configured inverter becomes high level, the MOS transistor M10 turns on, and the output terminal 24 becomes low level. This provides a hysteresis characteristic.
【００３３】[0033]
【発明の効果】上述の如く、請求項１に記載の発明は、
デプレッション型の第２、第３のＮチャネルＭＯＳトラ
ンジスタを用いて、第１の電源の立ち上がり時に前記第
１のインバータの出力信号を第２の電源電圧にし、ま
た、第１の電源の立ち上がり時に出力端子の信号を第２
の電源電圧にするため、出力電圧が不安定になる不定領
域をなくすことができる。As described above, the first aspect of the present invention provides
Using the depletion type second and third N-channel MOS transistors, the output signal of the first inverter is set to the second power supply voltage when the first power supply rises, and the output signal is output when the first power supply rises. The signal of the terminal
Since the power supply voltage is set to the power supply voltage, an indefinite region where the output voltage becomes unstable can be eliminated.
【００３４】請求項２に記載の発明は、出力端子の信号
が前記第１の電源電圧のときオンして第２の電源電圧の
信号を出力する第４のＮチャネルＭＯＳトランジスタを
設けることにより、ヒステリシス特性を与えることがで
きる。請求項３に記載の発明は、第１のＮチャネルＭＯ
Ｓトランジスタの閾値を前記第４のＮチャネルＭＯＳト
ランジスタの閾値より高く設定するため、ヒステリシス
特性を与えることができる。According to a second aspect of the present invention, there is provided a fourth N-channel MOS transistor which is turned on when a signal at an output terminal is the first power supply voltage and outputs a signal of a second power supply voltage. Hysteresis characteristics can be provided. The invention according to claim 3 provides a first N-channel MO
Since the threshold value of the S transistor is set higher than the threshold value of the fourth N-channel MOS transistor, a hysteresis characteristic can be provided.
【００３５】請求項４に記載の発明は、第１のＮチャネ
ルＭＯＳトランジスタのゲートに供給される第１の電源
電圧を分圧する第１の分圧回路と、第４のＮチャネルＭ
ＯＳトランジスタのゲートに供給される前記出力端子の
信号電圧を分圧する第２の分圧回路とを有し、第１の分
圧回路の分圧比を第２の分圧回路の分圧比より大きく設
定するため、ヒステリシス特性を与えることができる。According to a fourth aspect of the present invention, there is provided a first voltage dividing circuit for dividing a first power supply voltage supplied to a gate of a first N-channel MOS transistor, and a fourth N-channel MOS transistor.
A second voltage dividing circuit for dividing the signal voltage of the output terminal supplied to the gate of the OS transistor, wherein the voltage dividing ratio of the first voltage dividing circuit is set to be larger than the voltage dividing ratio of the second voltage dividing circuit. Therefore, a hysteresis characteristic can be provided.
【図１】本発明のＭＯＳトランジスタ構成の電圧検出回
路の第１実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of a voltage detection circuit having a MOS transistor configuration according to the present invention.
【図２】電源ＶＤＤが立ち上がるときの電源ＶＤＤの電
圧と出力端子２４の電圧の関係を示す図である。FIG. 2 is a diagram illustrating a relationship between a voltage of a power supply VDD and a voltage of an output terminal 24 when the power supply VDD rises.
【図３】電源ＶＤＤが立ち下がるときの電源ＶＤＤの電
圧と出力端子２４の電圧の関係を示す図である。FIG. 3 is a diagram illustrating a relationship between a voltage of a power supply VDD and a voltage of an output terminal 24 when the power supply VDD falls.
【図４】本発明のＭＯＳトランジスタ構成の電圧検出回
路の第２実施例の回路図である。FIG. 4 is a circuit diagram of a second embodiment of a voltage detection circuit having a MOS transistor configuration according to the present invention.
【図５】従来のＭＯＳトランジスタ構成の電圧検出回路
の一例の回路図である。FIG. 5 is a circuit diagram of an example of a conventional voltage detection circuit having a MOS transistor configuration.
【図６】従来回路の電源ＶＤＤの電圧と出力端子２４の
電圧の関係を示す図である。FIG. 6 is a diagram showing a relationship between a voltage of a power supply VDD and a voltage of an output terminal 24 in a conventional circuit.
２０，２２ 電源端子 ２４ 出力端子 Ｍ１，Ｍ７，Ｍ１１ デプレッション型のＮチャネルＭ
ＯＳトランジスタ Ｍ２〜Ｍ７，Ｍ１１〜Ｍ１３ ＮチャネルＭＯＳトラン
ジスタ Ｍ８〜Ｍ１０ ＰチャネルＭＯＳトランジスタ Ｒ１１〜Ｒ１４ 抵抗20, 22 power supply terminal 24 output terminal M1, M7, M11 depletion type N channel M
OS transistors M2 to M7, M11 to M13 N-channel MOS transistors M8 to M10 P-channel MOS transistors R11 to R14 Resistance
Claims (4)
第２の電源電圧の信号を出力する第１のＮチャネルＭＯ
Ｓトランジスタと、 前記第１のＮチャネルＭＯＳトランジスタの出力信号を
供給され反転して出力するＣＭＯＳ構成の第１のインバ
ータと、 前記第１のインバータの出力信号を供給され反転して出
力するＣＭＯＳ構成の第２のインバータと、 前記第２のインバータの出力信号が第２の電源電圧であ
るときオンして前記第１の電源電圧の信号を出力端子か
ら出力する第１のＰチャネルＭＯＳトランジスタと、 前記第１の電源の立ち上がり時に前記第１のインバータ
の出力信号を第２の電源電圧にするデプレッション型の
第２のＮチャネルＭＯＳトランジスタと、 前記第１の電源の立ち上がり時に前記出力端子の信号を
第２の電源電圧にするデプレッション型の第３のＮチャ
ネルＭＯＳトランジスタとを有することを特徴とする電
圧検出回路。1. A first N-channel MO that is turned on at the rise of a first power supply to output a signal of a second power supply voltage.
An S transistor; a first inverter having a CMOS configuration for supplying, inverting, and outputting the output signal of the first N-channel MOS transistor; and a CMOS configuration for supplying, inverting, and outputting the output signal of the first inverter. A first P-channel MOS transistor that is turned on when an output signal of the second inverter is at a second power supply voltage and outputs a signal of the first power supply voltage from an output terminal; A depletion-type second N-channel MOS transistor that sets an output signal of the first inverter to a second power supply voltage when the first power supply rises; and a signal from the output terminal when the first power supply rises. And a depletion-type third N-channel MOS transistor for providing a second power supply voltage.
られ、前記出力端子の信号が前記第１の電源電圧のとき
オンして前記第２の電源電圧の信号を出力する第４のＮ
チャネルＭＯＳトランジスタを有することを特徴とする
電圧検出回路。2. The voltage detection circuit according to claim 1, wherein said voltage detection circuit is provided in parallel with said first N-channel MOS transistor and is turned on when a signal at said output terminal is said first power supply voltage. A fourth N for outputting a signal of a power supply voltage
A voltage detection circuit having a channel MOS transistor.
第４のＮチャネルＭＯＳトランジスタの閾値より高く設
定したことを特徴とする電圧検出回路。3. The voltage detection circuit according to claim 2, wherein a threshold value of said first N-channel MOS transistor is set higher than a threshold value of said fourth N-channel MOS transistor.
給される第１の電源電圧を分圧する第１の分圧回路と、 前記第４のＮチャネルＭＯＳトランジスタのゲートに供
給される前記出力端子の信号電圧を分圧する第２の分圧
回路とを有し、 前記第１の分圧回路の分圧比を前記第２の分圧回路の分
圧比より大きく設定したことを特徴とする電圧検出回
路。4. The voltage detection circuit according to claim 2, wherein: a first voltage dividing circuit for dividing a first power supply voltage supplied to a gate of the first N-channel MOS transistor; A second voltage dividing circuit for dividing the signal voltage of the output terminal supplied to the gate of the channel MOS transistor, wherein the voltage dividing ratio of the first voltage dividing circuit is divided by the voltage dividing ratio of the second voltage dividing circuit. A voltage detection circuit characterized by being set to be larger.
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|---|---|---|---|
| JP32018599A JP4218153B2 (en) | 1999-11-10 | 1999-11-10 | Voltage detection circuit |
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|---|---|---|---|
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|---|---|
| JP (1) | JP4218153B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249948A (en) * | 2006-02-18 | 2007-09-27 | Seiko Instruments Inc | Band gap constant-voltage circuit |
| US8310287B2 (en) | 2010-07-26 | 2012-11-13 | Mitsumi Electric Co., Ltd. | Reset circuit and control apparatus including the reset circuit |
| JP7348059B2 (en) | 2019-12-25 | 2023-09-20 | ローム株式会社 | voltage detection circuit |
-
1999
- 1999-11-10 JP JP32018599A patent/JP4218153B2/en not_active Expired - Fee Related
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| JP2007249948A (en) * | 2006-02-18 | 2007-09-27 | Seiko Instruments Inc | Band gap constant-voltage circuit |
| US8310287B2 (en) | 2010-07-26 | 2012-11-13 | Mitsumi Electric Co., Ltd. | Reset circuit and control apparatus including the reset circuit |
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| JP4218153B2 (en) | 2009-02-04 |
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