JP2001134553A - 集積化プロセッサ及び集積化プロセッサのコンフィギュレーション構成化方法並びに集積化プロセッサ上の機能ユニットのモニタリングシステム - Google Patents
集積化プロセッサ及び集積化プロセッサのコンフィギュレーション構成化方法並びに集積化プロセッサ上の機能ユニットのモニタリングシステムInfo
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Abstract
(57)【要約】
【課題】 集積化プロセッサ上にどの機能ユニットがイ
ンプリメントされているかをモニタリングする必要性を
充足するなど従来技術の欠点を克服すること。 【解決手段】 集積化プロセッサにおいて、プロセッサ
コア；プロセッサコアに作用結合された１つ以上の構成
ユニット；該構成ユニットをイネーブリングするように
コンフィギュレーション構成化されたコンフィギュレー
ションレジスタ；前記レジスタ内に記憶されたコンフィ
ギュレーションデータのコピーを維持するようコンフィ
ギュレーション構成化されたトラッキングレジスタを有
すること。
ンプリメントされているかをモニタリングする必要性を
充足するなど従来技術の欠点を克服すること。 【解決手段】 集積化プロセッサにおいて、プロセッサ
コア；プロセッサコアに作用結合された１つ以上の構成
ユニット；該構成ユニットをイネーブリングするように
コンフィギュレーション構成化されたコンフィギュレー
ションレジスタ；前記レジスタ内に記憶されたコンフィ
ギュレーションデータのコピーを維持するようコンフィ
ギュレーション構成化されたトラッキングレジスタを有
すること。
Description
【０００１】
【発明の属する技術分野】本発明は、集積化プロセッサ
及び集積化プロセッサのコンフィギュレーション構成化
方法並びに集積化プロセッサ上の機能ユニットのモニタ
リングシステムに関し、より詳しく述べれば、機能ユニ
ットをイネーブリングするためのシステム及び方法に関
する。
及び集積化プロセッサのコンフィギュレーション構成化
方法並びに集積化プロセッサ上の機能ユニットのモニタ
リングシステムに関し、より詳しく述べれば、機能ユニ
ットをイネーブリングするためのシステム及び方法に関
する。
【０００２】
【従来の技術】集積化プロセッサは、プロセッサコア及
び周辺装置の双方、又は機能ユニットを有する種々の型
式のデータ処理装置である。プロセッサコア及び機能ユ
ニットは、通常共通バスを介して相互に接続される。プ
ロセッサコア及び機能ユニットは、単一の集積化回路上
にインプリメントされるので、集積化プロセッサは、コ
ストに敏感なコントロール機能にとって有用である。
び周辺装置の双方、又は機能ユニットを有する種々の型
式のデータ処理装置である。プロセッサコア及び機能ユ
ニットは、通常共通バスを介して相互に接続される。プ
ロセッサコア及び機能ユニットは、単一の集積化回路上
にインプリメントされるので、集積化プロセッサは、コ
ストに敏感なコントロール機能にとって有用である。
【０００３】集積化プロセッサは屡々、種々のモードで
動作し、個別のアプリケーションに対してカスタマイズ
され得る。例えば、１つ、又は、それより多くの機能ユ
ニットがアクティブになるように選択され得る。そのよ
うな集積化プロセッサは、通常そのモードが不揮発性メ
モリ内に記憶されたビットを介してカスタマイズされ
る。それらのビットは、集合的にコンフィギュレーショ
ンレジスタと称される。コンフィギュレーションビット
は、オンチップ不揮発性メモリがプログラムされると同
時にプログラムされ得、而して、集積化プロセッサは、
アプリケーションのためカスタマイズされ得る。コンフ
ィギュレーションビットは、作動モードを選択するよう
種々の回路へ連続的にドライブされる信号を形成する。
動作し、個別のアプリケーションに対してカスタマイズ
され得る。例えば、１つ、又は、それより多くの機能ユ
ニットがアクティブになるように選択され得る。そのよ
うな集積化プロセッサは、通常そのモードが不揮発性メ
モリ内に記憶されたビットを介してカスタマイズされ
る。それらのビットは、集合的にコンフィギュレーショ
ンレジスタと称される。コンフィギュレーションビット
は、オンチップ不揮発性メモリがプログラムされると同
時にプログラムされ得、而して、集積化プロセッサは、
アプリケーションのためカスタマイズされ得る。コンフ
ィギュレーションビットは、作動モードを選択するよう
種々の回路へ連続的にドライブされる信号を形成する。
【０００４】集積化プロセッサに関連するコスト節減の
多くはシングルチップ上へ複数の機能ユニットを作製す
る能力に存する。然し、屡々、そのよう機能ユニット
は、第３者のベンダにより開発されたフィーチャをイン
プリメントする。そのようなものとして、集積化プロセ
ッサメーカは、通常、作製される各チップに対してロイ
ヤルティを支払わなければならない。然し、オンチップ
機能ユニットのすべてがイネーブリングされるとは限ら
ない。この場合において、チップメーカが不使用の機能
ユニットに対してロイヤルティを支払うのは好ましくな
い。同時に、第３者のベンダは、そのチップに対し、比
較的に低いロイヤルティに同意したり、又は全く支払わ
ないようにする前に、当該のチップ上にその機能ユニッ
トがインプリメントされているか否かを確認することを
所望する。
多くはシングルチップ上へ複数の機能ユニットを作製す
る能力に存する。然し、屡々、そのよう機能ユニット
は、第３者のベンダにより開発されたフィーチャをイン
プリメントする。そのようなものとして、集積化プロセ
ッサメーカは、通常、作製される各チップに対してロイ
ヤルティを支払わなければならない。然し、オンチップ
機能ユニットのすべてがイネーブリングされるとは限ら
ない。この場合において、チップメーカが不使用の機能
ユニットに対してロイヤルティを支払うのは好ましくな
い。同時に、第３者のベンダは、そのチップに対し、比
較的に低いロイヤルティに同意したり、又は全く支払わ
ないようにする前に、当該のチップ上にその機能ユニッ
トがインプリメントされているか否かを確認することを
所望する。
【０００５】そのような訳で、集積化プロセッサ上にど
の機能ユニットがインプリメントされているかをモニタ
リングする必要がある。
の機能ユニットがインプリメントされているかをモニタ
リングする必要がある。
【０００６】
【発明が解決しようとする課題】本発明の課題とすると
ころは、それ等の及び他の従来技術の欠点を本発明のシ
ステム及び方法により大部分克服することである。
ころは、それ等の及び他の従来技術の欠点を本発明のシ
ステム及び方法により大部分克服することである。
【０００７】
【課題を解決するための手段】前記の課題は、特許請求
の範囲の構成要件により解決される。要するに、集積化
プロセッサは、集積化プロセッサコアを備えて構成され
る。集積化プロセッサは、コンフィギュレーションデー
タを読出し、これをコンフィギュレーションレジスタへ
供給するようにコンフィギュレーション構成される。コ
ンフィギュレーションレジスタは、集積化プロセッサ上
にも集積化された種々の機能ユニットをイネーブリング
する。更に、トラッキングレジスタが設けられ、ここ
で、トラッキングレジスタは、コンフィギュレーション
データのコピー及び集積化プロセッサのバージョンナン
バー及びシリアルナンバーのコピーを維持する。コンフ
ィギュレーションデータはモニタリングのため外部ピン
へ供給される。更に、外部ピンが外部的にオーバードラ
イブされていないことをモニタリングするため設けられ
る。オーバードライブされている場合には、機能ユニッ
トはすべてのディスエイブルされる。チェックコントロ
ール信号（CHECK Control Signal）は、トライステート
（tri−state）出力ドライブに供給され、該出力ドライ
ブは、チェックピンをドライブする。、トライステート
（tri−state）出力ドライブがアクティブになると、ト
ラッキングレジスタのコンテンツがピンを介して出力さ
れ得る。、トライステート（tri−state）出力ドライブ
が非作動化されると、チェッキング選択回路はピンの状
態をモニタする。ピンが外部的にドライブされると、デ
ィスエイブル（DISABLE）コントロール信号が生成され
る。
の範囲の構成要件により解決される。要するに、集積化
プロセッサは、集積化プロセッサコアを備えて構成され
る。集積化プロセッサは、コンフィギュレーションデー
タを読出し、これをコンフィギュレーションレジスタへ
供給するようにコンフィギュレーション構成される。コ
ンフィギュレーションレジスタは、集積化プロセッサ上
にも集積化された種々の機能ユニットをイネーブリング
する。更に、トラッキングレジスタが設けられ、ここ
で、トラッキングレジスタは、コンフィギュレーション
データのコピー及び集積化プロセッサのバージョンナン
バー及びシリアルナンバーのコピーを維持する。コンフ
ィギュレーションデータはモニタリングのため外部ピン
へ供給される。更に、外部ピンが外部的にオーバードラ
イブされていないことをモニタリングするため設けられ
る。オーバードライブされている場合には、機能ユニッ
トはすべてのディスエイブルされる。チェックコントロ
ール信号（CHECK Control Signal）は、トライステート
（tri−state）出力ドライブに供給され、該出力ドライ
ブは、チェックピンをドライブする。、トライステート
（tri−state）出力ドライブがアクティブになると、ト
ラッキングレジスタのコンテンツがピンを介して出力さ
れ得る。、トライステート（tri−state）出力ドライブ
が非作動化されると、チェッキング選択回路はピンの状
態をモニタする。ピンが外部的にドライブされると、デ
ィスエイブル（DISABLE）コントロール信号が生成され
る。
【０００８】本発明の実施形態によるモニタリング環境
は、集積化プロセッサのシリアルナンバ及び作動化され
た、又はイネーブリングされた機能ユニットを関連付け
るデータベースの収集を可能にする。更に、所定の集積
化プロセッサが実際上適正な機能ユニットのみを使用し
ているか否かをチェックするため、モニタリング環境を
使用し得る。
は、集積化プロセッサのシリアルナンバ及び作動化され
た、又はイネーブリングされた機能ユニットを関連付け
るデータベースの収集を可能にする。更に、所定の集積
化プロセッサが実際上適正な機能ユニットのみを使用し
ているか否かをチェックするため、モニタリング環境を
使用し得る。
【０００９】次に図を用いて本発明を実施例に即して説
明する。
明する。
【００１０】
【実施例】図１〜図５は、集積化プロセッサ用の機能ユ
ニットの及びイネーブリングシステム及び方法を説明す
るためのものである。前記の機能ユニットのトラッキン
グ及びイネーブリングシステム及び方法により特定の機
能ユニットが動作するようコンフィギュレーション構成
化され得、そして、どの機能ユニットがその時アクティ
ブであるかを通報し、リポートされ得るようになる。斯
くて、メーカは、第３者のベンダのコンポーネントの使
用を追跡トラッキングできる。
ニットの及びイネーブリングシステム及び方法を説明す
るためのものである。前記の機能ユニットのトラッキン
グ及びイネーブリングシステム及び方法により特定の機
能ユニットが動作するようコンフィギュレーション構成
化され得、そして、どの機能ユニットがその時アクティ
ブであるかを通報し、リポートされ得るようになる。斯
くて、メーカは、第３者のベンダのコンポーネントの使
用を追跡トラッキングできる。
【００１１】図１に関連して述べると、本発明の実施形
態による集積化プロセッサが示されており、全体を参照
番号１００で示されている。集積化プロセッサの１事例
は、infineon Technologies Corporationのプロセッサ
のTri Coreのファミリである。集積化プロセッサ１００
は、アドレス及び双方向データバスを介して、コンフィ
ギュレーションデータ１０６を含む読取専用メモリ（Ｒ
ＯＭ）１０４へ接続され得る。コンフィギュレーション
データ１０６は、機能ユニット１１０ａ〜１１０ｎの種
々のものを作動化するため１つ以上のビットを含み得、
これについては以下詳述する。
態による集積化プロセッサが示されており、全体を参照
番号１００で示されている。集積化プロセッサの１事例
は、infineon Technologies Corporationのプロセッサ
のTri Coreのファミリである。集積化プロセッサ１００
は、アドレス及び双方向データバスを介して、コンフィ
ギュレーションデータ１０６を含む読取専用メモリ（Ｒ
ＯＭ）１０４へ接続され得る。コンフィギュレーション
データ１０６は、機能ユニット１１０ａ〜１１０ｎの種
々のものを作動化するため１つ以上のビットを含み得、
これについては以下詳述する。
【００１２】集積化プロセッサ１００は、プロセッサコ
ア１０２を有する。プロセッサコア１０２はマイクロコ
ントローラの種々の態様、例えば、Infineon Technolog
iesCorporationのものであってよい。プロセッサコア１
０２は、コンフィギュレーションレジスタ１１２に接続
されている。
ア１０２を有する。プロセッサコア１０２はマイクロコ
ントローラの種々の態様、例えば、Infineon Technolog
iesCorporationのものであってよい。プロセッサコア１
０２は、コンフィギュレーションレジスタ１１２に接続
されている。
【００１３】コンフィギュレーションレジスタ１１２
は、ＲＯＭ１０６からのコンフィギュレーションデータ
を記憶する。コンフィギュレーションレジスタ１１２
は、１つ以上の機能ユニット１１０ａ，１１０ｂ…，１
１０ｎにイネーブリング信号を供給するよう接続構成さ
れている。例えば、コンフィギュレーションデータ１０
６は１つ以上の機能ユニット１１０ａ，１１０ｂ…，１
１０ｎを選択的にイネーブリングするよう、イネーブリ
ング信号を導出するため使用される。
は、ＲＯＭ１０６からのコンフィギュレーションデータ
を記憶する。コンフィギュレーションレジスタ１１２
は、１つ以上の機能ユニット１１０ａ，１１０ｂ…，１
１０ｎにイネーブリング信号を供給するよう接続構成さ
れている。例えば、コンフィギュレーションデータ１０
６は１つ以上の機能ユニット１１０ａ，１１０ｂ…，１
１０ｎを選択的にイネーブリングするよう、イネーブリ
ング信号を導出するため使用される。
【００１４】さらに、集積化プロセッサ１００は、トラ
ッキングレジスタ１１４を有する。トラッキングレジス
タ１１４は、チップバージョン又はシリアルナンバー１
１６及びコンフィギュレーションレジスタデータ１１８
のコピーを記憶する。チップバージョンナンバー１１６
およびコンフィギュレーションレジスタデータ１１８の
コピーは、シリアルにピン１２２を介して読出され得
る。斯くて、所定の機能ユニットのイネーブリングをモ
ニタし得る。非作動化イナクティブ状態のユニットは、
それに対してロイヤルティを必ずしも支払わなくてもよ
く、ライセンサは、機能ユニットが使用されているとき
はいつもロイヤルティを支払ってもらうことが保証され
得る。さらに、チェッキング回路１２０は、ピン１２２
が外部的にオーバードライブされていないことをモニタ
するため設けられる。この場合、すべての機能ユニット
が自動的にディスエイブルされる。
ッキングレジスタ１１４を有する。トラッキングレジス
タ１１４は、チップバージョン又はシリアルナンバー１
１６及びコンフィギュレーションレジスタデータ１１８
のコピーを記憶する。チップバージョンナンバー１１６
およびコンフィギュレーションレジスタデータ１１８の
コピーは、シリアルにピン１２２を介して読出され得
る。斯くて、所定の機能ユニットのイネーブリングをモ
ニタし得る。非作動化イナクティブ状態のユニットは、
それに対してロイヤルティを必ずしも支払わなくてもよ
く、ライセンサは、機能ユニットが使用されているとき
はいつもロイヤルティを支払ってもらうことが保証され
得る。さらに、チェッキング回路１２０は、ピン１２２
が外部的にオーバードライブされていないことをモニタ
するため設けられる。この場合、すべての機能ユニット
が自動的にディスエイブルされる。
【００１５】例えば、チェッキング回路１２０は、図２
に詳細に示してある。ピン１２２は、チップ外の回路
と、チップ内の回路との間の接続のためのノードを提供
する。さらに、チェッキング回路１２０は、トライステ
ート出力ドライバ１２４及びチェック選択回路、例えば
アンドＡＮＤゲート１２６を有する。トライステート出
力ドライバ１２４は、入力として線路１２７に沿っての
トラッキングレジスタ出力及び線路１２９に沿ってのチ
ェックＣＨＥＣＫ信号を受け取る。チェックＣＨＥＣＫ
信号はプロセッサコア１０２から供給され得る。
に詳細に示してある。ピン１２２は、チップ外の回路
と、チップ内の回路との間の接続のためのノードを提供
する。さらに、チェッキング回路１２０は、トライステ
ート出力ドライバ１２４及びチェック選択回路、例えば
アンドＡＮＤゲート１２６を有する。トライステート出
力ドライバ１２４は、入力として線路１２７に沿っての
トラッキングレジスタ出力及び線路１２９に沿ってのチ
ェックＣＨＥＣＫ信号を受け取る。チェックＣＨＥＣＫ
信号はプロセッサコア１０２から供給され得る。
【００１６】トライステート出力ドライバ１２４は、線
路１２８上にｏｎｅ（１）、零（０）又は高インピーダ
ンスの出力を生じさせ得る。出力がｏｎｅ（１）である
場合、ピン１２２の出力はｏｎｅ（１）である。出力が
零（０）である場合、ピン１２２の出力はｏｎｅ（１）
である。プロセッサコア（図１）から得られるチェック
ＣＨＥＣＫ信号により、出力は高インピーダンスにせし
められ、アンドゲート１２６はチェック信号及び線路１
２８上に現れる任意の信号の双方を供給される。斯く
て、信号が外部的にピン１２２に加えられると、アンド
ゲート１２６は、ディスエイブル信号を１つ以上の機能
ユニットに供給する。
路１２８上にｏｎｅ（１）、零（０）又は高インピーダ
ンスの出力を生じさせ得る。出力がｏｎｅ（１）である
場合、ピン１２２の出力はｏｎｅ（１）である。出力が
零（０）である場合、ピン１２２の出力はｏｎｅ（１）
である。プロセッサコア（図１）から得られるチェック
ＣＨＥＣＫ信号により、出力は高インピーダンスにせし
められ、アンドゲート１２６はチェック信号及び線路１
２８上に現れる任意の信号の双方を供給される。斯く
て、信号が外部的にピン１２２に加えられると、アンド
ゲート１２６は、ディスエイブル信号を１つ以上の機能
ユニットに供給する。
【００１７】集積化プロセッサは、斯くて図３に示すよ
うにモニタリング環境１０００での使用向けに適する。
モニタリング環境１０００は、種々の集積化プロセッサ
１００をテストし、それのトラッキングレジスタ１４４
のコンテンツを読出すようにコンフィギュレーション構
成化される。次いで、モニタリング環境１０００は、イ
ネーブリングされた機能性及びシリアルナンバーのデー
タベースを維持する。図示のようにモニタリング環境１
０００は、コンピュータ１００２を有し得る。コンピュ
ータ１００２は、コンピュータの種々の態様のうち任意
のもの、ＰＣ又はコンピュータとコンパチブルのＰＣで
あって良い。コンピュータ１００２は、コントローラカ
ード１００４を有し、このコントローラカード１００４
は、バス１００６、例えば、シリアルバスを介して、テ
ストボード１００８と交信する。テストボード１００８
は、集積化プロセッサ１００（図１）を受信する。テス
トボード１００８は、集積化プロセッサ１００（図１）
を受容するための取付部１０１０を有する。テストボー
ド１００８及びコントロールカード１００４は、集積化
プロセッサ１００に対する作業環境をエミュレートする
ため、任意の所要の回路を有する。
うにモニタリング環境１０００での使用向けに適する。
モニタリング環境１０００は、種々の集積化プロセッサ
１００をテストし、それのトラッキングレジスタ１４４
のコンテンツを読出すようにコンフィギュレーション構
成化される。次いで、モニタリング環境１０００は、イ
ネーブリングされた機能性及びシリアルナンバーのデー
タベースを維持する。図示のようにモニタリング環境１
０００は、コンピュータ１００２を有し得る。コンピュ
ータ１００２は、コンピュータの種々の態様のうち任意
のもの、ＰＣ又はコンピュータとコンパチブルのＰＣで
あって良い。コンピュータ１００２は、コントローラカ
ード１００４を有し、このコントローラカード１００４
は、バス１００６、例えば、シリアルバスを介して、テ
ストボード１００８と交信する。テストボード１００８
は、集積化プロセッサ１００（図１）を受信する。テス
トボード１００８は、集積化プロセッサ１００（図１）
を受容するための取付部１０１０を有する。テストボー
ド１００８及びコントロールカード１００４は、集積化
プロセッサ１００に対する作業環境をエミュレートする
ため、任意の所要の回路を有する。
【００１８】コントロールカード１００４は、ピン１２
２（図１）の出力を受け取り、これをデータベースにて
メモリ１０１２中に記憶するようにコンフィギュレーシ
ョン構成化されている。メモリ１０１２は、ハードディ
スク又は他のメモリである。例えば、そのようなコント
ロールカード１００４は集積化プロセッサに対する作業
環境をシミュレートするため使用され得る。さらに、モ
ニタリング環境１０００は、読出されたシリアルナンバ
及びコンフィギュレーションデータを、メモリ１０１２
にてデータベース中に既に記憶されたデータと比較する
ようにプログラムされ得る。斯くて、モニタリング環境
１０００は、種々の機能ユニットの使用をチェックする
ため使用し得る。
２（図１）の出力を受け取り、これをデータベースにて
メモリ１０１２中に記憶するようにコンフィギュレーシ
ョン構成化されている。メモリ１０１２は、ハードディ
スク又は他のメモリである。例えば、そのようなコント
ロールカード１００４は集積化プロセッサに対する作業
環境をシミュレートするため使用され得る。さらに、モ
ニタリング環境１０００は、読出されたシリアルナンバ
及びコンフィギュレーションデータを、メモリ１０１２
にてデータベース中に既に記憶されたデータと比較する
ようにプログラムされ得る。斯くて、モニタリング環境
１０００は、種々の機能ユニットの使用をチェックする
ため使用し得る。
【００１９】本発明の実施形態の動作を図４に示す。リ
セットの際、プロセッサコア１０２は、ＲＯＭ１０４か
らのコンフィギュレーションデータをコンフィギュレー
ションレジスタ１１２にロードする、ステップ３０２，
さらにプロセッサコア１０２は、タイマ（図示せず）を
作動し、このタイマは、トラッキングレジスタ１１４の
コンテンツの周期的読出をコントロールする。ステップ
３０４にて、コンフィギュレーションレジスタ１１２の
コンテンツが、機能ユニット１１０ａ…１１０ｎのバリ
エーションをイネーブリングするため使用される。ステ
ップ３０６にて、チェック回路１２０が作動される。例
えば、チェック線路１２９が作動され、その結果トライ
ステートドライバ１２４の出力は高インピーダンスであ
る。ステップ３０８にてコンフィギュレーションレジス
タ１１２のコンテンツがレジスタ１１８へコピーされ
る。タイマーの期限が切れると、ステップ３１０、その
とき、ステップ３１２にて、チェック回路は非作動化さ
れる；そうでないＮＯの場合は、タイマーはカウントダ
ウンを継続する。次いでステップ３１４にて、レジスタ
１１８のコンテンツ及びシリアルナンバー１１６がピン
１２２にて読出される。これが実行されると、チェック
回路１２０は再作動化され、ステップ３１６にて、そし
て、タイマがリセットされる。
セットの際、プロセッサコア１０２は、ＲＯＭ１０４か
らのコンフィギュレーションデータをコンフィギュレー
ションレジスタ１１２にロードする、ステップ３０２，
さらにプロセッサコア１０２は、タイマ（図示せず）を
作動し、このタイマは、トラッキングレジスタ１１４の
コンテンツの周期的読出をコントロールする。ステップ
３０４にて、コンフィギュレーションレジスタ１１２の
コンテンツが、機能ユニット１１０ａ…１１０ｎのバリ
エーションをイネーブリングするため使用される。ステ
ップ３０６にて、チェック回路１２０が作動される。例
えば、チェック線路１２９が作動され、その結果トライ
ステートドライバ１２４の出力は高インピーダンスであ
る。ステップ３０８にてコンフィギュレーションレジス
タ１１２のコンテンツがレジスタ１１８へコピーされ
る。タイマーの期限が切れると、ステップ３１０、その
とき、ステップ３１２にて、チェック回路は非作動化さ
れる；そうでないＮＯの場合は、タイマーはカウントダ
ウンを継続する。次いでステップ３１４にて、レジスタ
１１８のコンテンツ及びシリアルナンバー１１６がピン
１２２にて読出される。これが実行されると、チェック
回路１２０は再作動化され、ステップ３１６にて、そし
て、タイマがリセットされる。
【００２０】タイマーのカウントが進行している間、チ
ェック回路は、ピン１２２が外部的にドライブされてい
るか否かを検出する、ステップ３１８。ＹＥＳの場合、
ステップ３２０にて、チェック回路はディスエイブル信
号をプロセッサコア１０２に送る。プロセッサコア１０
２は、次いで機能ユニットをディスエイブルさせる、ス
テップ３２２。
ェック回路は、ピン１２２が外部的にドライブされてい
るか否かを検出する、ステップ３１８。ＹＥＳの場合、
ステップ３２０にて、チェック回路はディスエイブル信
号をプロセッサコア１０２に送る。プロセッサコア１０
２は、次いで機能ユニットをディスエイブルさせる、ス
テップ３２２。
【００２１】本発明の実施形態によるモニタリング環境
の動作を表すフローチャートを図５に示す。ステップ５
０２にて、シリアルナンバー及びイネーブリングされた
機能ユニットに関する相応のデータがデータベース中
に、例えばメーカにより記憶される。ステップ５０４に
て、１つ以上の集積化プロセッサチップが、機能ユニッ
ト情報が適正であるか否かを判定、決定するためプロジ
ェクト製品又は製造ラインから、引き出され、テストさ
れ得る（即ち、それ等のトラッキングレジスタからの読
出）。ステップ５０６では、読出された情報は、ステッ
プ５０２にてデータベースにて記憶された情報と比較さ
れる。情報が、ステップ５０８におけるように適正であ
ると判定されると、情報はログ記録され得、プロセスは
終了する。然し、情報がチェックされない場合、ステッ
プ５１０にて、チップにフラグが立てられ、モニタリン
グシステムには、０オペレータにアラート警報を与え
る。
の動作を表すフローチャートを図５に示す。ステップ５
０２にて、シリアルナンバー及びイネーブリングされた
機能ユニットに関する相応のデータがデータベース中
に、例えばメーカにより記憶される。ステップ５０４に
て、１つ以上の集積化プロセッサチップが、機能ユニッ
ト情報が適正であるか否かを判定、決定するためプロジ
ェクト製品又は製造ラインから、引き出され、テストさ
れ得る（即ち、それ等のトラッキングレジスタからの読
出）。ステップ５０６では、読出された情報は、ステッ
プ５０２にてデータベースにて記憶された情報と比較さ
れる。情報が、ステップ５０８におけるように適正であ
ると判定されると、情報はログ記録され得、プロセスは
終了する。然し、情報がチェックされない場合、ステッ
プ５１０にて、チップにフラグが立てられ、モニタリン
グシステムには、０オペレータにアラート警報を与え
る。
【００２２】
【発明の効果】本発明により、集積化プロセッサ上にど
の機能ユニットがインプリメントされているかをモニタ
リングする必要性を充足するなど従来技術の欠点を大部
分克服することができるという効果が奏される。
の機能ユニットがインプリメントされているかをモニタ
リングする必要性を充足するなど従来技術の欠点を大部
分克服することができるという効果が奏される。
【図面の簡単な説明】
【図１】本発明の実施形態による集積化プロセッサの構
成を示すダイヤグラムの概念図。
成を示すダイヤグラムの概念図。
【図２】本発明の実施形態によるチェック回路の構成を
示すダイヤグラムの概念図。
示すダイヤグラムの概念図。
【図３】本発明の実施形態によるモニタリングの構成を
示すダイヤグラムの概念図。
示すダイヤグラムの概念図。
【図４】本発明の実施形態による方法ステップを示すフ
ローチャートの図。
ローチャートの図。
【図５】本発明の他の実施形態による方法ステップを示
すフローチャートの図。
すフローチャートの図。
１００ 集積化プロセッサ １０４ 読取専用メモリ（ＲＯＭ） １０６ コンフィギュレーションデータ １１０ａ 機能ユニット １１０ｂ 機能ユニット １１０ｎ 機能ユニット １１２ コンフィギュレーションレジスタ １１４ トラッキングレジスタ １１６ シリアルナンバー及びコンフィギュレー
ションレジスタデータ １１８ コンフィギュレーションレジスタデータ １２０ チェッキング回路 １２２ ピン １２４ トライステート出力ドライバ １２６ アンドＡＮＤゲート １２８ 高インピーダンスの線路 １４４ トラッキングレジスタ １０００ モニタリング環境 １００２ コンピュータ １００４ コントローラカード １００６ バス １００８ テストボード １０１０ 取付部 １０１２ メモリ
ションレジスタデータ １１８ コンフィギュレーションレジスタデータ １２０ チェッキング回路 １２２ ピン １２４ トライステート出力ドライバ １２６ アンドＡＮＤゲート １２８ 高インピーダンスの線路 １４４ トラッキングレジスタ １０００ モニタリング環境 １００２ コンピュータ １００４ コントローラカード １００６ バス １００８ テストボード １０１０ 取付部 １０１２ メモリ
フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 グナー エー ハーゲン アメリカ合衆国 カリフォルニア サンタ クララ サラトガ アヴェニュー 444 アパートメント 18ケイ
Claims (15)
- 【請求項１】 集積化プロセッサにおいてプロセッサコ
ア（１０２）；前記プロセッサコアに作用結合された１
つ以上の構成ユニット（１１０）；前記構成ユニットの
１つ又はそれより多くをイネーブリングするようにコン
フィギュレーション構成化されたコンフィギュレーショ
ンレジスタ（１１２）；前記コンフィギュレーションレ
ジスタ内に記憶されたコンフィギュレーションデータの
コピーを維持するようにコンフィギュレーション構成化
されたトラッキングレジスタ（１１４）を有することを
特徴とする集積化プロセッサ。 - 【請求項２】 前記トラッキングレジスタ（１１４）
は、更に前記集積化プロセッサのバージョン又はシリア
ルナンバー（１１６）のコピーを維持するようにコンフ
ィギュレーション構成化されていることを特徴とする請
求項１記載の集積化プロセッサ。 - 【請求項３】 前記トラッキングレジスタ（１１４）の
コンテンツは、外部ピン（１２２）にシリアルに供給さ
れるように構成されていることを特徴とする請求項２記
載の集積化プロセッサ。 - 【請求項４】 更に、前記外部ピン（１２２）がオーバ
ードライブされているか否かを識別するようにコンフィ
ギュレーション構成化されているチェッカ回路（１２
０）を有することを特徴とする請求項３記載の集積化プ
ロセッサ。 - 【請求項５】 前記チェッカ回路（１２０）は更に、前
記外部ピン（１２２）がオーバードライブされている場
合には、前記機能ユニット（１１０）をディスエイブル
するようにコンフィギュレーション構成化されているこ
とを特徴とする請求項４記載の集積化プロセッサ。 - 【請求項６】 集積化プロセッサをコンフィギュレーシ
ョン構成化する方法において、 コンフィギュレーションレジスタ（１１２）にコンフィ
ギュレーションデータを供給するステップを有し、ここ
で、前記コンフィギュレーションレジスタ（１１２）
は、前記集積化プロセッサ上の選択された機能ユニット
をイネーブリングするものであり、 前記コンフィギュレーションデータをトラッキングレジ
スタ（１１４）にコピーをするステップを有することを
特徴とする集積化プロセッサのコンフィギュレーション
構成化方法。 - 【請求項７】 前記集積化プロセッサのバージョンナン
バー（１１６）をコピーするステップを含むことを特徴
とする請求項６記載の方法。 - 【請求項８】 前記トラッキングレジスタ（１１４）の
コンテンツを外部ピンに供給するステップを含むことを
特徴とする請求項７記載の方法。 - 【請求項９】 前記外部ピン（１２２）がオーバードラ
イブされているか否かをチェックするステップを含むこ
とを特徴とする請求項８記載の方法。 - 【請求項１０】 さらに、前記外部ピン（１２２）がオ
ーバードライブされている場合、前記機能ユニット（１
１０）をディスエイブルするステップを含むことを特徴
とする請求項９記載の方法。 - 【請求項１１】 １つ以上のプロセッサコア（１０
２）；１つ以上の機能ユニット（１１０）；及び前記１
つ以上の機能ユニットのうちのどれがイネーブリングさ
れているかを識別するための手段（１１２，１１４）を
有していることを特徴とする集積化プロセッサ。 - 【請求項１２】 前記識別のための手段（１１２，１１
４）は、コンフィギュレーションレジスタ（１１４）内
に記憶されたコンフィギュレーションデータのコピーを
維持するためトラッキングレジスタ（１１４）を有し、
前記トラッキングレジスタ（１１４）は、外部ピンを介
して読出可能であることを特徴とする請求項１１記載の
集積化プロセッサ。 - 【請求項１３】 前記の識別のための手段（１１２，１
１４）は前記外部ピン（１２２）がオーバードライブさ
れているか、否かを判定するためのチェッカ回路（１２
０）を有することを特徴とする請求項１２記載の集積化
プロセッサ。 - 【請求項１４】 １つ以上の集積化プロセッサ上の機能
ユニットをモニタリングするためのシステムにおいて、 集積化プロセッサを受容するための取付部（１０１
６）；前記の集積化プロセッサに対する環境をシミュレ
ートするためのコントロールカード（１００４）；前記
集積化プロセッサに対するシリアルナンバ及びコンフィ
ギュレーションデータを記憶するためのデータベース
（１０１２）を有することを特徴とする集積化プロセッ
サ上の機能ユニットをモニタリングするためのシステ
ム。 - 【請求項１５】 さらに、前記集積化プロセッサ上のト
ラッキングレジスタ（１１４）からの読出情報を前記デ
ータベース内に記憶された情報と比較するための手段を
更に有することを特徴とする請求項１４記載のシステ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/389,259 US6615344B1 (en) | 1999-09-03 | 1999-09-03 | System and method for tracking selectively enabling modules used in an integrated processor using a tracking register providing configuration information to an external pin |
| US09/389259 | 1999-09-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001134553A true JP2001134553A (ja) | 2001-05-18 |
Family
ID=23537516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000265752A Pending JP2001134553A (ja) | 1999-09-03 | 2000-09-01 | 集積化プロセッサ及び集積化プロセッサのコンフィギュレーション構成化方法並びに集積化プロセッサ上の機能ユニットのモニタリングシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6615344B1 (ja) |
| EP (2) | EP2312486A3 (ja) |
| JP (1) | JP2001134553A (ja) |
| IL (1) | IL138058A0 (ja) |
| TW (1) | TW484094B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7272759B2 (en) * | 2004-08-05 | 2007-09-18 | International Business Machines Corporation | Method and apparatus for system monitoring with reduced function cores |
| US7308571B2 (en) * | 2004-10-06 | 2007-12-11 | Intel Corporation | Overriding processor configuration settings |
| US20070214374A1 (en) * | 2006-03-13 | 2007-09-13 | Mark Hempstead | Ultra low power system for sensor network applications |
| US20090292849A1 (en) * | 2008-05-22 | 2009-11-26 | Khoo Ken | Adaptable pci express controller core |
| US8006082B2 (en) * | 2008-09-29 | 2011-08-23 | Intel Corporation | Dynamically reconfiguring platform settings |
| US8234489B2 (en) * | 2009-07-15 | 2012-07-31 | Arm Limited | Set of system configuration registers having shadow register |
| CN104887384B (zh) | 2015-05-28 | 2017-12-08 | 京东方科技集团股份有限公司 | 一种智能退热贴 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4504783A (en) * | 1982-09-30 | 1985-03-12 | Storage Technology Partners | Test fixture for providing electrical access to each I/O pin of a VLSI chip having a large number of I/O pins |
| US4718064A (en) * | 1986-02-28 | 1988-01-05 | Western Digital Corporation | Automatic test system |
| US5079725A (en) | 1989-11-17 | 1992-01-07 | Ibm Corporation | Chip identification method for use with scan design systems and scan testing techniques |
| JP3227542B2 (ja) * | 1991-06-17 | 2001-11-12 | サン・マイクロシステムズ・インコーポレーテッド | 特定のコンピュータ・ハードウェア・アーキテクチャのために作成されたソフトウェアのバージョンの互換性を確保する装置および方法 |
| US5428770A (en) | 1993-08-31 | 1995-06-27 | Motorola, Inc. | Single-chip microcontroller with efficient peripheral testability |
| CA2137504C (en) * | 1993-12-09 | 1998-08-25 | Young W. Lee | Memory monitoring circuit for detecting unauthorized memory access |
| US5732207A (en) | 1995-02-28 | 1998-03-24 | Intel Corporation | Microprocessor having single poly-silicon EPROM memory for programmably controlling optional features |
| US5884023A (en) | 1995-12-14 | 1999-03-16 | Texas Instruments Incorporated | Method for testing an integrated circuit with user definable trace function |
| FR2745649B1 (fr) * | 1996-03-01 | 1998-04-30 | Bull Sa | Systeme de configuration de logiciels preconfigures sur des systemes ouverts en reseau dans un environnement distribue et procede mis en oeuvre par un tel systeme |
| US5777488A (en) | 1996-04-19 | 1998-07-07 | Seeq Technology, Inc. | Integrated circuit I/O node useable for configuration input at reset and normal output at other times |
| FR2749726B1 (fr) * | 1996-06-07 | 1998-09-11 | Sextant Avionique | Dispositif de communication entre une pluralite de modules fonctionnels installes dans une unite locale et un bus externe de type ethernet |
| US5923899A (en) * | 1996-08-13 | 1999-07-13 | Micron Technology, Inc. | System for generating configuration output signal responsive to configuration input signal, enabling configuration, and providing status signal identifying enabled configuration responsive to the output signal |
| US6021438A (en) * | 1997-06-18 | 2000-02-01 | Wyatt River Software, Inc. | License management system using daemons and aliasing |
| WO1999021094A2 (en) * | 1997-10-20 | 1999-04-29 | Quickflex, Inc. | Reconfigurable secure hardware apparatus and method of operation |
| US6069489A (en) * | 1998-08-04 | 2000-05-30 | Xilinx, Inc. | FPGA having fast configuration memory data readback |
-
1999
- 1999-09-03 US US09/389,259 patent/US6615344B1/en not_active Expired - Lifetime
-
2000
- 2000-08-24 EP EP10191117A patent/EP2312486A3/en not_active Withdrawn
- 2000-08-24 EP EP00118326A patent/EP1085409A3/en not_active Ceased
- 2000-08-24 IL IL13805800A patent/IL138058A0/xx unknown
- 2000-08-30 TW TW089117618A patent/TW484094B/zh not_active IP Right Cessation
- 2000-09-01 JP JP2000265752A patent/JP2001134553A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| IL138058A0 (en) | 2001-10-31 |
| EP2312486A2 (en) | 2011-04-20 |
| EP1085409A2 (en) | 2001-03-21 |
| US6615344B1 (en) | 2003-09-02 |
| EP1085409A3 (en) | 2005-11-23 |
| EP2312486A3 (en) | 2011-08-31 |
| TW484094B (en) | 2002-04-21 |
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