JP2001127005A - 半導体装置の製造方法、その製造装置及び半導体装置 - Google Patents
半導体装置の製造方法、その製造装置及び半導体装置Info
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Abstract
(57)【要約】
【課題】 アスペクト比の大きなホールを有する半導体
基板等の被処理基体にＡｌ材料を成膜する際に、ホール
をＡｌ材料で十分に埋め込むように成膜することができ
る半導体装置の製造方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板１の上にＩＭＰ法によりＴｉ膜１１０を形成せし
めるＩＭＰ−Ｔｉ工程と、その上にＣＶＤ法によりＴｉ
Ｎ膜１１１を形成せしめるＣＶＤ−ＴｉＮ工程と、その
上にＣＶＤ法によりＡｌ膜１１２を形成せしめるＣＶＤ
−Ａｌ工程と、その上に、ＰＶＤ法によりＡｌ膜１１４
を形成せしめるＰＶＤ−Ａｌ工程とを備えることを特徴
とする。
基板等の被処理基体にＡｌ材料を成膜する際に、ホール
をＡｌ材料で十分に埋め込むように成膜することができ
る半導体装置の製造方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板１の上にＩＭＰ法によりＴｉ膜１１０を形成せし
めるＩＭＰ−Ｔｉ工程と、その上にＣＶＤ法によりＴｉ
Ｎ膜１１１を形成せしめるＣＶＤ−ＴｉＮ工程と、その
上にＣＶＤ法によりＡｌ膜１１２を形成せしめるＣＶＤ
−Ａｌ工程と、その上に、ＰＶＤ法によりＡｌ膜１１４
を形成せしめるＰＶＤ−Ａｌ工程とを備えることを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、その製造装置及び半導体装置に関し、詳しくは、
接続孔を有する被処理基体の上に金属層が形成されて成
る半導体装置、その製造方法及びその製造装置に関す
る。
方法、その製造装置及び半導体装置に関し、詳しくは、
接続孔を有する被処理基体の上に金属層が形成されて成
る半導体装置、その製造方法及びその製造装置に関す
る。
【０００２】
【従来の技術】近年、超ＬＳＩのような素子が高集積化
された半導体基板では、微細化及び多層化が進む傾向に
ある。そのような半導体基板においては、各素子間の導
電経路となるコンタクトホール、スルーホール、ビアホ
ール、接続溝等の接続孔（以下、「ホール」という）の
アスペクト比が高いので、各素子間を接続する電極配線
の技術も微細化かつ多層化へと向かっている。また、多
層化に伴ない、段差のない理想的な多層電極配線構造が
形成されることが要求され、基板表面の平坦化が極めて
重要となってきた。
された半導体基板では、微細化及び多層化が進む傾向に
ある。そのような半導体基板においては、各素子間の導
電経路となるコンタクトホール、スルーホール、ビアホ
ール、接続溝等の接続孔（以下、「ホール」という）の
アスペクト比が高いので、各素子間を接続する電極配線
の技術も微細化かつ多層化へと向かっている。また、多
層化に伴ない、段差のない理想的な多層電極配線構造が
形成されることが要求され、基板表面の平坦化が極めて
重要となってきた。
【０００３】このようなホールを有する半導体基板に配
線を施す技術としては、アルミニウム（以下、「Ａｌ」
と記す）材料を成膜する方法が公知である。具体的に
は、ホールに加熱したＡｌを埋め込むと同時に、半導体
基板表面のＡｌの平坦化を図るリフロースパッタ法が挙
げられる。図８は、リフロースパッタ法により半導体基
板にＡｌを成膜させている状態の一例を示す模式断面図
である。
線を施す技術としては、アルミニウム（以下、「Ａｌ」
と記す）材料を成膜する方法が公知である。具体的に
は、ホールに加熱したＡｌを埋め込むと同時に、半導体
基板表面のＡｌの平坦化を図るリフロースパッタ法が挙
げられる。図８は、リフロースパッタ法により半導体基
板にＡｌを成膜させている状態の一例を示す模式断面図
である。
【０００４】半導体基板８０は、ホール９を有する絶縁
層４，５が導電性基層７０上に積層されたものであり、
絶縁層４，５の間には、Ａｌから成る電極配線（図示せ
ず）が形成されている。まず、半導体基板８０上に、チ
タン（以下、「Ｔｉ」と記す）及び窒化チタン（以下、
「ＴｉＮ」と記す）をＰＶＤ（Physical Vapor Deposit
ion:物理的気相堆積）法の１つであるスパッタリング法
で順次成膜させてバリアメタル膜６を形成させる。次
に、このバリアメタル膜６上にＴｉから成る濡れ性改善
膜７をスパッタリング法で成膜させた後、Ａｌ膜８を室
温で成膜させる。そして、半導体基板１に熱を加えるこ
とにより、Ａｌ膜８をリフローさせて半導体装置が得ら
れる。
層４，５が導電性基層７０上に積層されたものであり、
絶縁層４，５の間には、Ａｌから成る電極配線（図示せ
ず）が形成されている。まず、半導体基板８０上に、チ
タン（以下、「Ｔｉ」と記す）及び窒化チタン（以下、
「ＴｉＮ」と記す）をＰＶＤ（Physical Vapor Deposit
ion:物理的気相堆積）法の１つであるスパッタリング法
で順次成膜させてバリアメタル膜６を形成させる。次
に、このバリアメタル膜６上にＴｉから成る濡れ性改善
膜７をスパッタリング法で成膜させた後、Ａｌ膜８を室
温で成膜させる。そして、半導体基板１に熱を加えるこ
とにより、Ａｌ膜８をリフローさせて半導体装置が得ら
れる。
【０００５】また、他の方法として、バリアメタル膜を
形成させた後、その上にＡｌ膜をスパッタリング法で成
膜させる方法が知られている。図９は、このスパッタリ
ング法により半導体基板にＡｌ膜を成膜させている状態
の一例を示す模式断面図である。まず、ホール９を有す
る絶縁層４が設けられた導電性基層７０から成る半導体
基板９０上に、バリアメタルとしてのＴｉ膜９１及びＴ
ｉＮ膜９２をスパッタリング法で順次成膜する。次に、
ＴｉＮ膜９２上にＡｌ膜８をスパッタリング法により成
膜させて半導体装置が得られる。
形成させた後、その上にＡｌ膜をスパッタリング法で成
膜させる方法が知られている。図９は、このスパッタリ
ング法により半導体基板にＡｌ膜を成膜させている状態
の一例を示す模式断面図である。まず、ホール９を有す
る絶縁層４が設けられた導電性基層７０から成る半導体
基板９０上に、バリアメタルとしてのＴｉ膜９１及びＴ
ｉＮ膜９２をスパッタリング法で順次成膜する。次に、
ＴｉＮ膜９２上にＡｌ膜８をスパッタリング法により成
膜させて半導体装置が得られる。
【０００６】
【発明が解決しようとする課題】ところが、従来の方法
では、ホール９をＡｌで十分に埋め込むことができず、
良好な電気特性を有する半導体装置が得られない傾向に
あった。そこで、本発明は、このような事情に鑑みてな
されたものであり、アスペクト比の大きなホールを有す
る半導体基板等の被処理基体にＡｌ材料といった金属材
料を成膜する際に、ホールを金属材料で十分に埋め込む
ように成膜することができる半導体装置の製造方法及び
その製造装置を提供することを目的とする。また、本発
明は、アスペクト比が大きなホールを有する被処理基体
上に空隙が生じることなくＡｌ材料といった金属材料が
成膜された半導体装置を提供することを目的とする。
では、ホール９をＡｌで十分に埋め込むことができず、
良好な電気特性を有する半導体装置が得られない傾向に
あった。そこで、本発明は、このような事情に鑑みてな
されたものであり、アスペクト比の大きなホールを有す
る半導体基板等の被処理基体にＡｌ材料といった金属材
料を成膜する際に、ホールを金属材料で十分に埋め込む
ように成膜することができる半導体装置の製造方法及び
その製造装置を提供することを目的とする。また、本発
明は、アスペクト比が大きなホールを有する被処理基体
上に空隙が生じることなくＡｌ材料といった金属材料が
成膜された半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明者らは鋭意研究を重ね、ホールのアスペクト
比が大きくなると、スパッタリング法ではホール側壁面
の最下部や底壁面全体を上述した濡れ性改善膜又はバリ
アメタル膜により高い均一性で被覆することが困難であ
り、こうなると、その上にＡｌ膜を成膜する際にホール
をＡｌで完全に埋め込めず、図８又は図９に示すように
ホール内に空隙（ボイド）が生じる傾向があることを見
出した。また、Ａｌ膜をスパッタリング法で成膜する際
の成膜温度は比較的高く、ＡｌとＴｉとの反応生成物で
あるＡｌ3Ｔｉが生成され、これにより、Ａｌ膜の導電
性が損なわれることを見出した。そして、本発明者ら
は、これらの知見に基づいて更に研究を進めた結果、本
発明を完成するに至った。
に、本発明者らは鋭意研究を重ね、ホールのアスペクト
比が大きくなると、スパッタリング法ではホール側壁面
の最下部や底壁面全体を上述した濡れ性改善膜又はバリ
アメタル膜により高い均一性で被覆することが困難であ
り、こうなると、その上にＡｌ膜を成膜する際にホール
をＡｌで完全に埋め込めず、図８又は図９に示すように
ホール内に空隙（ボイド）が生じる傾向があることを見
出した。また、Ａｌ膜をスパッタリング法で成膜する際
の成膜温度は比較的高く、ＡｌとＴｉとの反応生成物で
あるＡｌ3Ｔｉが生成され、これにより、Ａｌ膜の導電
性が損なわれることを見出した。そして、本発明者ら
は、これらの知見に基づいて更に研究を進めた結果、本
発明を完成するに至った。
【０００８】すなわち、本発明の半導体装置の製造方法
は、接続孔を有する被処理基体の上に金属層が形成され
て成る半導体装置の製造方法であって、被処理基体の上
に、金属材料から成る第１の金属膜をＣＶＤ（Chemical
Vapor Deposition；化学的気相堆積）法によって形成
せしめる第１の工程と、第１の金属膜の上に、上記金属
材料と同種の金属材料から成る第２の金属膜をＰＶＤ
（Physical Vapor Deposition:物理的気相堆積）法によ
って形成せしめる第２の工程とを備えることを特徴とす
る。
は、接続孔を有する被処理基体の上に金属層が形成され
て成る半導体装置の製造方法であって、被処理基体の上
に、金属材料から成る第１の金属膜をＣＶＤ（Chemical
Vapor Deposition；化学的気相堆積）法によって形成
せしめる第１の工程と、第１の金属膜の上に、上記金属
材料と同種の金属材料から成る第２の金属膜をＰＶＤ
（Physical Vapor Deposition:物理的気相堆積）法によ
って形成せしめる第２の工程とを備えることを特徴とす
る。
【０００９】このような半導体装置の製造方法において
は、第１の金属膜がＣＶＤ法によって形成されるので、
ホールの底面及び側壁面におけるカバレッジに優れた金
属膜が得られる。この第１の金属膜の上に形成される第
２の金属膜を形成させるための金属材料が第１の金属膜
と同種の金属材料から成るので、第１の金属膜とその上
に堆積する金属材料との濡れ性は極めて優れたものとな
る。よって、ホールをその金属材料で十分に埋め込みこ
とができる。例えば、ＣＶＤ法により形成した第１の金
属膜で被覆されたホールの開口部付近に金属材料が一旦
堆積しても、その金属材料はホール内に滑り落ちるよう
に移動するので、ホール内に空隙が発生することを十分
に低減できる。
は、第１の金属膜がＣＶＤ法によって形成されるので、
ホールの底面及び側壁面におけるカバレッジに優れた金
属膜が得られる。この第１の金属膜の上に形成される第
２の金属膜を形成させるための金属材料が第１の金属膜
と同種の金属材料から成るので、第１の金属膜とその上
に堆積する金属材料との濡れ性は極めて優れたものとな
る。よって、ホールをその金属材料で十分に埋め込みこ
とができる。例えば、ＣＶＤ法により形成した第１の金
属膜で被覆されたホールの開口部付近に金属材料が一旦
堆積しても、その金属材料はホール内に滑り落ちるよう
に移動するので、ホール内に空隙が発生することを十分
に低減できる。
【００１０】さらに、金属材料として合金を用いると、
その合金の主成分金属から成る金属膜中に異種金属を添
加できる利点があり、エレクトロマイグレーションが低
減され得る。またさらに、金属膜をＣＶＤ法のみで成膜
するよりも、ＰＶＤ法を併用することによって、金属膜
の成膜速度が高めら、スループットを向上させることが
できる。また、各工程間の被処理基体の移送は減圧下で
行なわれることが望ましい。このように減圧下、好まし
くは高真空度の下で被処理基体の移送が行われれば、被
処理基体の表面が常圧の大気に曝されないので、被処理
基体上に形成された物質の酸化が防止される。
その合金の主成分金属から成る金属膜中に異種金属を添
加できる利点があり、エレクトロマイグレーションが低
減され得る。またさらに、金属膜をＣＶＤ法のみで成膜
するよりも、ＰＶＤ法を併用することによって、金属膜
の成膜速度が高めら、スループットを向上させることが
できる。また、各工程間の被処理基体の移送は減圧下で
行なわれることが望ましい。このように減圧下、好まし
くは高真空度の下で被処理基体の移送が行われれば、被
処理基体の表面が常圧の大気に曝されないので、被処理
基体上に形成された物質の酸化が防止される。
【００１１】ここで、上記第１の工程が、被処理基体の
上にＡｌを含有して成るＡｌ材料から成る第１の金属膜
としての第１のＡｌ膜をＣＶＤ法によって形成せしめる
ＣＶＤ−Ａｌ工程から成り、第２の工程が、第１のＡｌ
膜の上に、上記Ａｌ材料と同種のＡｌ材料から成る第２
の金属膜としての第２のＡｌ膜をＰＶＤ法によって形成
せしめるＰＶＤ−Ａｌ工程から成ると好ましい。
上にＡｌを含有して成るＡｌ材料から成る第１の金属膜
としての第１のＡｌ膜をＣＶＤ法によって形成せしめる
ＣＶＤ−Ａｌ工程から成り、第２の工程が、第１のＡｌ
膜の上に、上記Ａｌ材料と同種のＡｌ材料から成る第２
の金属膜としての第２のＡｌ膜をＰＶＤ法によって形成
せしめるＰＶＤ−Ａｌ工程から成ると好ましい。
【００１２】Ａｌ材料は、優れた導電特性を発現する金
属材料であり、一般に半導体装置の配線材料として用い
られているものであるが、上述したように、従来はＰＶ
Ｄ法によっていたので、アスペクト比の高いホールには
十分なカバレッジでＡｌ材料を埋め込むことができなか
った。これに対し、本発明によれば、第１のＡｌ膜がＣ
ＶＤ法で形成されるので、ホールが第１のＡｌ膜で断切
れ無く十分に被覆される。その上に、濡れ性に優れた同
種のＡｌ材料がＰＶＤ法により堆積されて第２のＡｌ膜
が形成されるので、ホールが第２のＡｌ膜のＡｌ材料で
十分に埋められ、空隙（ボイド）の発生が低減される。
属材料であり、一般に半導体装置の配線材料として用い
られているものであるが、上述したように、従来はＰＶ
Ｄ法によっていたので、アスペクト比の高いホールには
十分なカバレッジでＡｌ材料を埋め込むことができなか
った。これに対し、本発明によれば、第１のＡｌ膜がＣ
ＶＤ法で形成されるので、ホールが第１のＡｌ膜で断切
れ無く十分に被覆される。その上に、濡れ性に優れた同
種のＡｌ材料がＰＶＤ法により堆積されて第２のＡｌ膜
が形成されるので、ホールが第２のＡｌ膜のＡｌ材料で
十分に埋められ、空隙（ボイド）の発生が低減される。
【００１３】また、第１のＡｌ膜をＣＶＤ法によって形
成する際の成膜温度は、スパッタリング法等のＰＶＤ法
による場合の成膜温度（通常、４５０℃以上）に比し
て、低い温度、例えば、１８０〜２４０℃とすることが
可能である。そして、この第１のＡｌ膜上に第２のＡｌ
膜をＰＶＤ法によって形成する際の成膜温度を、例えば
４２０℃以下とできる。よって、第１のＡｌ膜を構成す
るＡｌと、ＴｉＮ膜又はＴｉ膜中のＴｉとの反応による
Ａｌ3Ｔｉの生成を十分に抑制できる。なお、本発明に
おける「成膜温度」とは、成膜時に被処理基体を支持す
る支持部の温度を示す。
成する際の成膜温度は、スパッタリング法等のＰＶＤ法
による場合の成膜温度（通常、４５０℃以上）に比し
て、低い温度、例えば、１８０〜２４０℃とすることが
可能である。そして、この第１のＡｌ膜上に第２のＡｌ
膜をＰＶＤ法によって形成する際の成膜温度を、例えば
４２０℃以下とできる。よって、第１のＡｌ膜を構成す
るＡｌと、ＴｉＮ膜又はＴｉ膜中のＴｉとの反応による
Ａｌ3Ｔｉの生成を十分に抑制できる。なお、本発明に
おける「成膜温度」とは、成膜時に被処理基体を支持す
る支持部の温度を示す。
【００１４】また、上記第１の工程に先立って、被処理
基体の上にバリアメタル膜を形成せしめる第３の工程を
更に備えるとより好ましい。このとき、第３の工程が、
被処理基体の上にＴｉＮを含有して成るＴｉＮ材料から
成るバリアメタルとしてのＴｉＮ膜をＣＶＤ法によって
形成せしめるＣＶＤ−ＴｉＮ工程を備えると更に好まし
い。さらに、第３の工程が、ＣＶＤ−ＴｉＮ工程に先だ
って、被処理基体の上にＴｉを含有して成るＴｉ材料か
ら成るバリアメタル膜としてのＴｉ膜をＩＭＰ（Ionize
d Metal Plasma）法によって形成せしめるＩＭＰ−Ｔｉ
工程を備えると特に好ましい。
基体の上にバリアメタル膜を形成せしめる第３の工程を
更に備えるとより好ましい。このとき、第３の工程が、
被処理基体の上にＴｉＮを含有して成るＴｉＮ材料から
成るバリアメタルとしてのＴｉＮ膜をＣＶＤ法によって
形成せしめるＣＶＤ−ＴｉＮ工程を備えると更に好まし
い。さらに、第３の工程が、ＣＶＤ−ＴｉＮ工程に先だ
って、被処理基体の上にＴｉを含有して成るＴｉ材料か
ら成るバリアメタル膜としてのＴｉ膜をＩＭＰ（Ionize
d Metal Plasma）法によって形成せしめるＩＭＰ−Ｔｉ
工程を備えると特に好ましい。
【００１５】こうすれば、ＴｉＮ膜がＣＶＤ法によって
形成されるので、ホールに対して十分なカバレッジでバ
リアメタル膜を成膜することができる。また、Ｔｉ膜を
形成させる場合に、ＩＭＰ法を用いるので、Ｔｉのスパ
ッタの指向性が高められて、ホールの底壁面のカバレッ
ジが向上される。よって、このＴｉ膜の上にＴｉＮ膜が
ＣＶＤ法で成膜されるときに、オーバーハングが発生す
るといった不都合が生じるおそれが殆どない。そして、
これらバリアメタル膜によってホールが十分に被覆され
るので、バリアメタル膜の上にＡｌ膜等の金属膜を成膜
する際のカバレッジを十分に高めることができる。
形成されるので、ホールに対して十分なカバレッジでバ
リアメタル膜を成膜することができる。また、Ｔｉ膜を
形成させる場合に、ＩＭＰ法を用いるので、Ｔｉのスパ
ッタの指向性が高められて、ホールの底壁面のカバレッ
ジが向上される。よって、このＴｉ膜の上にＴｉＮ膜が
ＣＶＤ法で成膜されるときに、オーバーハングが発生す
るといった不都合が生じるおそれが殆どない。そして、
これらバリアメタル膜によってホールが十分に被覆され
るので、バリアメタル膜の上にＡｌ膜等の金属膜を成膜
する際のカバレッジを十分に高めることができる。
【００１６】またさらに、ＣＶＤ−Ａｌ工程において
は、前記第１のＡｌ膜を形成せしめる際の成膜温度を１
８０〜２４０℃とすると好適である。さらにまた、ＣＶ
Ｄ−Ａｌ工程においては、第１のＡｌ膜の原料ガスとし
てジメチルアルミニウムハイドライド（以下、「ＤＭＡ
Ｈ」という）を用いるとより好適である。また、ＰＶＤ
−Ａｌ工程においては、第２のＡｌ膜を形成せしめる際
の成膜温度を３８０〜４２０℃とすると好ましい。ま
た、ＣＶＤ−ＴｉＮ工程においては、ＴｉＮ膜を形成せ
しめる際の成膜温度を３００〜３７０℃とすると一層好
ましい。ここで、ＣＶＤ−ＴｉＮ工程においては、Ｔｉ
Ｎ膜の原料ガスとしてテトラジメチルアミノチタン（以
下、「ＴＤＭＡＴ」という）を用いることが望ましい。
加えて、ＩＭＰ−Ｔｉ工程においては、Ｔｉ膜を形成せ
しめる際の成膜温度を１００〜２００℃とすると好適で
ある。
は、前記第１のＡｌ膜を形成せしめる際の成膜温度を１
８０〜２４０℃とすると好適である。さらにまた、ＣＶ
Ｄ−Ａｌ工程においては、第１のＡｌ膜の原料ガスとし
てジメチルアルミニウムハイドライド（以下、「ＤＭＡ
Ｈ」という）を用いるとより好適である。また、ＰＶＤ
−Ａｌ工程においては、第２のＡｌ膜を形成せしめる際
の成膜温度を３８０〜４２０℃とすると好ましい。ま
た、ＣＶＤ−ＴｉＮ工程においては、ＴｉＮ膜を形成せ
しめる際の成膜温度を３００〜３７０℃とすると一層好
ましい。ここで、ＣＶＤ−ＴｉＮ工程においては、Ｔｉ
Ｎ膜の原料ガスとしてテトラジメチルアミノチタン（以
下、「ＴＤＭＡＴ」という）を用いることが望ましい。
加えて、ＩＭＰ−Ｔｉ工程においては、Ｔｉ膜を形成せ
しめる際の成膜温度を１００〜２００℃とすると好適で
ある。
【００１７】また、本発明の半導体装置の製造方法によ
れば、被処理基体に設けられたホールのアスペクト比は
特に限定されるものではないが、被処理基体として、ホ
ールのアスペクト比が比較的高い、すなわち、２．５以
上、更には３以上の半導体基板に対しても十分なステッ
プカバレッジを達成できる。さらに、この半導体基板と
して、積層された各素子を電気的に接続するＡｌ材料か
ら成る電極配線が形成されたものを用いた場合にも本発
明は有効であり、集積度の高く、かつ、電気特性に極め
て優れた半導体装置の製造が可能となる。
れば、被処理基体に設けられたホールのアスペクト比は
特に限定されるものではないが、被処理基体として、ホ
ールのアスペクト比が比較的高い、すなわち、２．５以
上、更には３以上の半導体基板に対しても十分なステッ
プカバレッジを達成できる。さらに、この半導体基板と
して、積層された各素子を電気的に接続するＡｌ材料か
ら成る電極配線が形成されたものを用いた場合にも本発
明は有効であり、集積度の高く、かつ、電気特性に極め
て優れた半導体装置の製造が可能となる。
【００１８】また、本発明の半導体装置の製造装置は、
本発明による半導体装置の製造方法を好適に実施するた
めのものであり、接続孔を有する被処理基体の上に金属
層が形成されて成る半導体装置の製造装置であって、こ
の被処理基体の上に金属材料から成る第１の金属膜がＣ
ＶＤ法によって形成される第１のチャンバと、第１のチ
ャンバに結合され、第１の金属膜の上に金属材料と同種
の金属材料から成る第２の金属膜がＰＶＤ法によって形
成される第２のチャンバと、第１のチャンバに結合さ
れ、第１の金属膜の原料ガスを第１のチャンバ内に供給
する第１のガス供給部と、第１及び第２のチャンバに結
合され、第１及び第２のチャンバの間で、被処理基体を
減圧下で搬送させる搬送部とを備えることを特徴とす
る。
本発明による半導体装置の製造方法を好適に実施するた
めのものであり、接続孔を有する被処理基体の上に金属
層が形成されて成る半導体装置の製造装置であって、こ
の被処理基体の上に金属材料から成る第１の金属膜がＣ
ＶＤ法によって形成される第１のチャンバと、第１のチ
ャンバに結合され、第１の金属膜の上に金属材料と同種
の金属材料から成る第２の金属膜がＰＶＤ法によって形
成される第２のチャンバと、第１のチャンバに結合さ
れ、第１の金属膜の原料ガスを第１のチャンバ内に供給
する第１のガス供給部と、第１及び第２のチャンバに結
合され、第１及び第２のチャンバの間で、被処理基体を
減圧下で搬送させる搬送部とを備えることを特徴とす
る。
【００１９】さらに、第１のチャンバは、被処理基体の
上に、Ａｌを含有して成るＡｌ材料から成る第１の金属
膜としての第１のＡｌ膜がＣＶＤ法によって形成され、
被処理基体を加熱する第１の加熱手段を有するＣＶＤ−
Ａｌチャンバを備え、第２のチャンバは、第１のＡｌ膜
の上に、Ａｌ材料と同種のＡｌ材料から成る第２の金属
膜としての第２のＡｌ膜がＰＶＤ法によって形成され、
被処理基体を加熱する第２の加熱手段を有するＰＶＤ−
Ａｌチャンバを備え、第１のガス供給部は、ＣＶＤ−Ａ
ｌチャンバに結合され、第１のＡｌ膜の原料ガスをＣＶ
Ｄ−Ａｌチャンバ内に供給するＡｌ原料ガス供給部から
成ると好ましい。
上に、Ａｌを含有して成るＡｌ材料から成る第１の金属
膜としての第１のＡｌ膜がＣＶＤ法によって形成され、
被処理基体を加熱する第１の加熱手段を有するＣＶＤ−
Ａｌチャンバを備え、第２のチャンバは、第１のＡｌ膜
の上に、Ａｌ材料と同種のＡｌ材料から成る第２の金属
膜としての第２のＡｌ膜がＰＶＤ法によって形成され、
被処理基体を加熱する第２の加熱手段を有するＰＶＤ−
Ａｌチャンバを備え、第１のガス供給部は、ＣＶＤ−Ａ
ｌチャンバに結合され、第１のＡｌ膜の原料ガスをＣＶ
Ｄ−Ａｌチャンバ内に供給するＡｌ原料ガス供給部から
成ると好ましい。
【００２０】またさらに、第１及び第２のチャンバ並び
に搬送部に結合され、被処理基体の上にバリアメタル膜
が形成される第３のチャンバを更に備えるとより好まし
い。ここで、第３のチャンバが、被処理基体の上にＴｉ
Ｎを含有して成るＴｉＮ材料から成るバリアメタル膜と
してのＴｉＮ膜がＣＶＤ法によって形成され、被処理基
体を加熱する第３の加熱手段を有するＣＶＤ−ＴｉＮチ
ャンバを備えており、半導体装置として、ＣＶＤ−Ｔｉ
Ｎチャンバに結合され、ＴｉＮ膜の原料ガスをＣＶＤ−
ＴｉＮチャンバ内に供給するＴｉＮ原料ガス供給部を更
に備えると一層好ましい。
に搬送部に結合され、被処理基体の上にバリアメタル膜
が形成される第３のチャンバを更に備えるとより好まし
い。ここで、第３のチャンバが、被処理基体の上にＴｉ
Ｎを含有して成るＴｉＮ材料から成るバリアメタル膜と
してのＴｉＮ膜がＣＶＤ法によって形成され、被処理基
体を加熱する第３の加熱手段を有するＣＶＤ−ＴｉＮチ
ャンバを備えており、半導体装置として、ＣＶＤ−Ｔｉ
Ｎチャンバに結合され、ＴｉＮ膜の原料ガスをＣＶＤ−
ＴｉＮチャンバ内に供給するＴｉＮ原料ガス供給部を更
に備えると一層好ましい。
【００２１】さらにまた、第３のチャンバが、被処理基
体の上にＴｉを含有して成るＴｉ材料から成るバリアメ
タル膜としてのＴｉ膜がＩＭＰ法によって形成され、被
処理基体を加熱する第４の加熱手段を有するＩＭＰ−Ｔ
ｉチャンバを更に備えるとより一層好ましい。
体の上にＴｉを含有して成るＴｉ材料から成るバリアメ
タル膜としてのＴｉ膜がＩＭＰ法によって形成され、被
処理基体を加熱する第４の加熱手段を有するＩＭＰ−Ｔ
ｉチャンバを更に備えるとより一層好ましい。
【００２２】また、Ａｌ原料ガス供給部、ＴｉＮ原料ガ
ス供給部、並びに、第１、第２、第３及び第４の加熱手
段の運転を制御することにより、ＣＶＤ−Ａｌチャンバ
及びＣＶＤ−ＴｉＮチャンバ内へ供給される各原料ガス
の流量、並びに、ＣＶＤ−Ａｌチャンバ、ＰＶＤ−Ａｌ
チャンバ、ＣＶＤ−ＴｉＮチャンバ及びＩＭＰ−Ｔｉチ
ャンバ内における成膜温度を調節する制御部を更に備え
ることが望ましい。こうすれば、上述した各製造工程が
適正かつ高度の再現性をもって確実に実施され得る。
ス供給部、並びに、第１、第２、第３及び第４の加熱手
段の運転を制御することにより、ＣＶＤ−Ａｌチャンバ
及びＣＶＤ−ＴｉＮチャンバ内へ供給される各原料ガス
の流量、並びに、ＣＶＤ−Ａｌチャンバ、ＰＶＤ−Ａｌ
チャンバ、ＣＶＤ−ＴｉＮチャンバ及びＩＭＰ−Ｔｉチ
ャンバ内における成膜温度を調節する制御部を更に備え
ることが望ましい。こうすれば、上述した各製造工程が
適正かつ高度の再現性をもって確実に実施され得る。
【００２３】より具体的には、ＣＶＤ−Ａｌチャンバ及
びＣＶＤ−ＴｉＮチャンバに連通して設けられた第１の
真空チャンバと、第１の真空チャンバに連通して設けら
れており、第１の真空チャンバに被処理基体を導入する
ロードロックチャンバと、第１の真空チャンバに連通し
て設けられた第２の真空チャンバと、第２の真空チャン
バに連通して設けられており、被処理基体を加熱して脱
ガス処理するデガスチャンバと、連通している上記各チ
ャンバ同士の間に設けられた密閉手段とを備えており、
上記搬送部は、（１）第１の真空チャンバの内部に設け
られており、かつ、ロードロックチャンバ、ＣＶＤ−Ａ
ｌチャンバ、ＣＶＤ−ＴｉＮチャンバ、及び、第２の真
空チャンバのそれぞれとの間で、被処理基体を減圧下で
搬送させる第１の搬送部と、（２）第２の真空チャンバ
の内部に設けられており、かつ、ＰＶＤ−Ａｌチャン
バ、ＩＭＰ−Ｔｉチャンバ、及び、第１の真空チャンバ
のそれぞれとの間で、被処理基体を減圧下で搬送させる
第２の搬送部と、から成ると好適である。
びＣＶＤ−ＴｉＮチャンバに連通して設けられた第１の
真空チャンバと、第１の真空チャンバに連通して設けら
れており、第１の真空チャンバに被処理基体を導入する
ロードロックチャンバと、第１の真空チャンバに連通し
て設けられた第２の真空チャンバと、第２の真空チャン
バに連通して設けられており、被処理基体を加熱して脱
ガス処理するデガスチャンバと、連通している上記各チ
ャンバ同士の間に設けられた密閉手段とを備えており、
上記搬送部は、（１）第１の真空チャンバの内部に設け
られており、かつ、ロードロックチャンバ、ＣＶＤ−Ａ
ｌチャンバ、ＣＶＤ−ＴｉＮチャンバ、及び、第２の真
空チャンバのそれぞれとの間で、被処理基体を減圧下で
搬送させる第１の搬送部と、（２）第２の真空チャンバ
の内部に設けられており、かつ、ＰＶＤ−Ａｌチャン
バ、ＩＭＰ−Ｔｉチャンバ、及び、第１の真空チャンバ
のそれぞれとの間で、被処理基体を減圧下で搬送させる
第２の搬送部と、から成ると好適である。
【００２４】また、本発明の半導体装置は、本発明によ
る半導体装置の製造方法によって好適に製造されるもの
であって、接続孔を有する被処理基体と、被処理基体の
上にＣＶＤ法によって形成され、金属材料から成る第１
の金属膜と、第１の金属膜の上にＰＶＤ法によって形成
され、金属材料と同種の金属材料から成る第２の金属膜
とを備えることを特徴とする。このとき、第１及び第２
の金属膜がＡｌを含有して成ると好ましく、被処理基体
と第１の金属膜との間に形成されたバリアメタル膜がを
更に備えるとより好ましい。ここで、バリアメタル膜
が、被処理基体の上にＩＭＰ法によって形成されたＴｉ
膜と、このＴｉ膜の上にＣＶＤ法によって形成されたＴ
ｉＮ膜とから成ると好適である。さらに、被処理基体と
して、アスペクト比が２．５以上、更には３以上のホー
ルを有する半導体基板を用いたものとしても好適であ
る。
る半導体装置の製造方法によって好適に製造されるもの
であって、接続孔を有する被処理基体と、被処理基体の
上にＣＶＤ法によって形成され、金属材料から成る第１
の金属膜と、第１の金属膜の上にＰＶＤ法によって形成
され、金属材料と同種の金属材料から成る第２の金属膜
とを備えることを特徴とする。このとき、第１及び第２
の金属膜がＡｌを含有して成ると好ましく、被処理基体
と第１の金属膜との間に形成されたバリアメタル膜がを
更に備えるとより好ましい。ここで、バリアメタル膜
が、被処理基体の上にＩＭＰ法によって形成されたＴｉ
膜と、このＴｉ膜の上にＣＶＤ法によって形成されたＴ
ｉＮ膜とから成ると好適である。さらに、被処理基体と
して、アスペクト比が２．５以上、更には３以上のホー
ルを有する半導体基板を用いたものとしても好適であ
る。
【００２５】なお、本発明における「半導体装置」と
は、半導体（半導体化合物を含む。以下同様）を含むも
のであれば特に限定されるものではなく、形態として
は、例えば、半導体単体又はその単層からなるもの、２
種類以上の半導体を含有して成るもの、２層以上の半導
体層が積層されたもの、所定の半導体以外の基体又は基
層に半導体が設けられたもの等が挙げられ、より具体的
には、半導体基板（ウェハ）、液晶基板等を挙げること
ができる。
は、半導体（半導体化合物を含む。以下同様）を含むも
のであれば特に限定されるものではなく、形態として
は、例えば、半導体単体又はその単層からなるもの、２
種類以上の半導体を含有して成るもの、２層以上の半導
体層が積層されたもの、所定の半導体以外の基体又は基
層に半導体が設けられたもの等が挙げられ、より具体的
には、半導体基板（ウェハ）、液晶基板等を挙げること
ができる。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。なお、同一の要素には
同一の符号を付し、重複する説明を省略する。
図面を参照して詳細に説明する。なお、同一の要素には
同一の符号を付し、重複する説明を省略する。
【００２７】図１は、本発明による半導体装置の製造装
置に係る好適な実施形態の構成を模式的に示す平面図で
ある。成膜装置１０（半導体装置の製造装置）は、半導
体基板（被処理基体）にＡｌ材料を成膜する装置であっ
て、図１に示すように、モノリスフレームと呼ばれるＡ
ｌの一体成形物から成るメインフレーム１２を備えるも
のである。このメインフレーム１２は、バッファチャン
バ１４（第１の真空チャンバ）及びトランスファチャン
バ１６（第２の真空チャンバ）を備えている。また、バ
ッファチャンバ１４の内部には、半導体基板を、後述す
る所定の各チャンバへ減圧下で搬送するための搬送用ロ
ボットアーム３０（搬送部、第１の搬送部）が設けられ
ている。一方、トランスファチャンバ１６の内部には、
半導体基板を、後述する所定の各チャンバへ搬送するた
めの搬送用ロボットアーム３２（搬送部、第２の搬送
部）が設けられている。
置に係る好適な実施形態の構成を模式的に示す平面図で
ある。成膜装置１０（半導体装置の製造装置）は、半導
体基板（被処理基体）にＡｌ材料を成膜する装置であっ
て、図１に示すように、モノリスフレームと呼ばれるＡ
ｌの一体成形物から成るメインフレーム１２を備えるも
のである。このメインフレーム１２は、バッファチャン
バ１４（第１の真空チャンバ）及びトランスファチャン
バ１６（第２の真空チャンバ）を備えている。また、バ
ッファチャンバ１４の内部には、半導体基板を、後述す
る所定の各チャンバへ減圧下で搬送するための搬送用ロ
ボットアーム３０（搬送部、第１の搬送部）が設けられ
ている。一方、トランスファチャンバ１６の内部には、
半導体基板を、後述する所定の各チャンバへ搬送するた
めの搬送用ロボットアーム３２（搬送部、第２の搬送
部）が設けられている。
【００２８】バッファチャンバ１４の周りには、半導体
基板にＣＶＤ法によるＴｉＮ膜を形成させるＣＶＤ−Ｔ
ｉＮチャンバ２６と、半導体基板にＣＶＤ法によるＡｌ
膜（第１のＡｌ膜）を形成させるためのＣＶＤ−Ａｌチ
ャンバ２８（第１のチャンバ）とが取り付けられてい
る。ＣＶＤ−ＴｉＮチャンバ２６には、ＴｉＮ膜の原料
であるＴＤＭＡＴガスを供給するための原料ガス供給系
２６ａ（ＴｉＮ原料ガス供給部）が接続されている。そ
して、この原料ガス供給系２６ａにはＴＤＭＡＴガスの
供給量を調節するための開閉弁、その駆動装置、及び流
量計（ともに図示せず）が設けられている。
基板にＣＶＤ法によるＴｉＮ膜を形成させるＣＶＤ−Ｔ
ｉＮチャンバ２６と、半導体基板にＣＶＤ法によるＡｌ
膜（第１のＡｌ膜）を形成させるためのＣＶＤ−Ａｌチ
ャンバ２８（第１のチャンバ）とが取り付けられてい
る。ＣＶＤ−ＴｉＮチャンバ２６には、ＴｉＮ膜の原料
であるＴＤＭＡＴガスを供給するための原料ガス供給系
２６ａ（ＴｉＮ原料ガス供給部）が接続されている。そ
して、この原料ガス供給系２６ａにはＴＤＭＡＴガスの
供給量を調節するための開閉弁、その駆動装置、及び流
量計（ともに図示せず）が設けられている。
【００２９】また、ＣＶＤ−Ａｌチャンバ２８には、第
１のＡｌ膜の原料であるＤＭＡＨガスを供給するための
原料ガス供給系２８ａ（Ａｌ原料ガス供給部）が接続さ
れている。そして、この原料ガス供給系２８ａにはＤＭ
ＡＨガスの供給量を調節するための開閉弁、その駆動装
置、及び流量計（ともに図示せず）が設けられている。
さらに、ＣＶＤ−ＴｉＮチャンバ２６及びＣＶＤ−Ａｌ
チャンバ２８には、それぞれのチャンバ２６，２８に収
容された基板を加熱するための加熱装置２６ｂ，２８ｂ
が設けられている。
１のＡｌ膜の原料であるＤＭＡＨガスを供給するための
原料ガス供給系２８ａ（Ａｌ原料ガス供給部）が接続さ
れている。そして、この原料ガス供給系２８ａにはＤＭ
ＡＨガスの供給量を調節するための開閉弁、その駆動装
置、及び流量計（ともに図示せず）が設けられている。
さらに、ＣＶＤ−ＴｉＮチャンバ２６及びＣＶＤ−Ａｌ
チャンバ２８には、それぞれのチャンバ２６，２８に収
容された基板を加熱するための加熱装置２６ｂ，２８ｂ
が設けられている。
【００３０】また、バッファチャンバ１４の周りには、
バッファチャンバ１４及びトランスファチャンバ１６が
大気に開放されないように所定の真空度を保持するため
の２つのロードロックチャンバ３４ａ，３４ｂが配置さ
れている。このロードロックチャンバ３４ａに隣接する
位置には、半導体基板の脱ガス及びオリエンテーション
フラット（以下、「オリフラ」という）の調整が行われ
るデガスオリエンタチャンバ３６が配置されている。ま
た、ロードロックチャンバ３４ｂに隣接する位置には、
水冷式のクールダウンチャンバ３８が配置されている。
さらに、バッファチャンバ１４とトランスファチャンバ
１６との間には、水冷式のクールダウンチャンバ４０、
及び、半導体基板の表面に自然に形成された酸化薄膜や
窒化薄膜が除去されるプレクリーンチャンバ４２が設け
られている。
バッファチャンバ１４及びトランスファチャンバ１６が
大気に開放されないように所定の真空度を保持するため
の２つのロードロックチャンバ３４ａ，３４ｂが配置さ
れている。このロードロックチャンバ３４ａに隣接する
位置には、半導体基板の脱ガス及びオリエンテーション
フラット（以下、「オリフラ」という）の調整が行われ
るデガスオリエンタチャンバ３６が配置されている。ま
た、ロードロックチャンバ３４ｂに隣接する位置には、
水冷式のクールダウンチャンバ３８が配置されている。
さらに、バッファチャンバ１４とトランスファチャンバ
１６との間には、水冷式のクールダウンチャンバ４０、
及び、半導体基板の表面に自然に形成された酸化薄膜や
窒化薄膜が除去されるプレクリーンチャンバ４２が設け
られている。
【００３１】一方、トランスファチャンバ１６の周りに
は、内部において半導体基板にＡｌ膜（第２のＡｌ膜）
をスパッタリング法といったＰＶＤ法によって形成させ
るＰＶＤ−Ａｌチャンバ１８（第２のチャンバ）と、内
部において半導体基板にＰＶＤ法の一種であるＩＭＰ法
によってＴｉ膜を形成させるＩＭＰ−Ｔｉチャンバ２０
（第３のチャンバ）とが取り付けられている。また、ト
ランスファチャンバ１６の周りには、内部において半導
体基板にＡｌ合金膜（第２のＡｌ膜）をスパッタリング
法によって形成させる別のＰＶＤ−Ａｌチャンバ２２
（第２のチャンバ）、及び、半導体基板を高温で加熱処
理するための加熱装置２４ｂを有するデガスチャンバ２
４も取り付けられている。
は、内部において半導体基板にＡｌ膜（第２のＡｌ膜）
をスパッタリング法といったＰＶＤ法によって形成させ
るＰＶＤ−Ａｌチャンバ１８（第２のチャンバ）と、内
部において半導体基板にＰＶＤ法の一種であるＩＭＰ法
によってＴｉ膜を形成させるＩＭＰ−Ｔｉチャンバ２０
（第３のチャンバ）とが取り付けられている。また、ト
ランスファチャンバ１６の周りには、内部において半導
体基板にＡｌ合金膜（第２のＡｌ膜）をスパッタリング
法によって形成させる別のＰＶＤ−Ａｌチャンバ２２
（第２のチャンバ）、及び、半導体基板を高温で加熱処
理するための加熱装置２４ｂを有するデガスチャンバ２
４も取り付けられている。
【００３２】さらに、上記各チャンバは、半導体基板を
載置させるためのサセプタといった基板支持部を内部に
有しており、ＰＶＤ−Ａｌチャンバ１８，２２及びＩＭ
Ｐ−Ｔｉチャンバ２０には、それぞれの内部に配置され
たサセプタを加熱するための加熱装置１８ｂ，２２ｂ
（第２の加熱手段）及び２０ｂ（第４の加熱手段）が設
けられている。なお、Ａｌ合金膜を形成させるためのス
パッタターゲットとしては、Ａｌを９０％以上、好まし
くは９５％以上含み、残部として、Ａｌ以外の金属、例
えばＣｕ（銅）、ケイ素（Ｓｉ）等、及び、不可避不純
物を含有する合金が例示される。
載置させるためのサセプタといった基板支持部を内部に
有しており、ＰＶＤ−Ａｌチャンバ１８，２２及びＩＭ
Ｐ−Ｔｉチャンバ２０には、それぞれの内部に配置され
たサセプタを加熱するための加熱装置１８ｂ，２２ｂ
（第２の加熱手段）及び２０ｂ（第４の加熱手段）が設
けられている。なお、Ａｌ合金膜を形成させるためのス
パッタターゲットとしては、Ａｌを９０％以上、好まし
くは９５％以上含み、残部として、Ａｌ以外の金属、例
えばＣｕ（銅）、ケイ素（Ｓｉ）等、及び、不可避不純
物を含有する合金が例示される。
【００３３】また、上述した各チャンバは全て連通して
設けられており、各連通部分は開閉可能なシャッタ（密
閉手段）（図示せず）で仕切られている。これらシャッ
タによって、各チャンバの内部圧力を互いに異なる圧力
に保持でき、そうすることにより、多段の圧力ステージ
に分割される。また、ＣＶＤ−ＴｉＮチャンバ２６及び
ＣＶＤ−Ａｌチャンバ２８は、バッファチャンバ１４及
びトランスファチャンバ１６に比して内部圧力が低くさ
れる。これにより、バッファチャンバ１４及びトランス
ファチャンバ１６の間を仕切るシャッタが開いていると
きにも、ＣＶＤ−ＴｉＮチャンバ２６及びＣＶＤ−Ａｌ
チャンバ２８内でそれぞれ用いられるＴＤＭＡＴガス及
びＤＭＡＨガスが、バッファチャンバ１４からトランス
ファチャンバ１６を通って、ＰＶＤ−Ａｌチャンバ１
８，２２、ＩＭＰ−Ｔｉチャンバ２０及びデガスチャン
バ２４に流入しないようになっており、各チャンバ間の
クロスコンタミネーションが防止される。
設けられており、各連通部分は開閉可能なシャッタ（密
閉手段）（図示せず）で仕切られている。これらシャッ
タによって、各チャンバの内部圧力を互いに異なる圧力
に保持でき、そうすることにより、多段の圧力ステージ
に分割される。また、ＣＶＤ−ＴｉＮチャンバ２６及び
ＣＶＤ−Ａｌチャンバ２８は、バッファチャンバ１４及
びトランスファチャンバ１６に比して内部圧力が低くさ
れる。これにより、バッファチャンバ１４及びトランス
ファチャンバ１６の間を仕切るシャッタが開いていると
きにも、ＣＶＤ−ＴｉＮチャンバ２６及びＣＶＤ−Ａｌ
チャンバ２８内でそれぞれ用いられるＴＤＭＡＴガス及
びＤＭＡＨガスが、バッファチャンバ１４からトランス
ファチャンバ１６を通って、ＰＶＤ−Ａｌチャンバ１
８，２２、ＩＭＰ−Ｔｉチャンバ２０及びデガスチャン
バ２４に流入しないようになっており、各チャンバ間の
クロスコンタミネーションが防止される。
【００３４】さらに、成膜装置１０には、ＣＶＤ−Ｔｉ
Ｎチャンバ２６、ＣＶＤ−Ａｌチャンバ２８、ＰＶＤ−
Ａｌチャンバ１８，２２、ＩＭＰ−Ｔｉチャンバ２０、
及び、デガスチャンバ２４内における成膜温度、並び
に、ＴＤＭＡＴガス及びＤＭＡＨガスの流量を調節する
ための制御部が設けられている。図２は、成膜装置１０
に備わる制御部の構成を示すブロック図である。図示の
制御装置５０（制御部）は、主制御部５２を中心にして
構成されている。主制御部５２は、ＣＰＵ５３に入力イ
ンターフェース５４，６２及び出力インターフェース６
６が接続されたものである。
Ｎチャンバ２６、ＣＶＤ−Ａｌチャンバ２８、ＰＶＤ−
Ａｌチャンバ１８，２２、ＩＭＰ−Ｔｉチャンバ２０、
及び、デガスチャンバ２４内における成膜温度、並び
に、ＴＤＭＡＴガス及びＤＭＡＨガスの流量を調節する
ための制御部が設けられている。図２は、成膜装置１０
に備わる制御部の構成を示すブロック図である。図示の
制御装置５０（制御部）は、主制御部５２を中心にして
構成されている。主制御部５２は、ＣＰＵ５３に入力イ
ンターフェース５４，６２及び出力インターフェース６
６が接続されたものである。
【００３５】入力インターフェース５４には、ＣＶＤ−
ＴｉＮチャンバ２６、ＣＶＤ−Ａｌチャンバ２８、ＰＶ
Ｄ−Ａｌチャンバ１８，２２、ＩＭＰ−Ｔｉチャンバ２
０及びデガスチャンバ２４内に置かれたサセプタの温度
センサ２６ｃ，２８ｃ，１８ｃ，２０ｃ，２２ｃ，２４
ｃ、並びに、ＴＤＭＡＴガス用及びＤＭＡＨガス用のそ
れぞれの流量計２６ｒ，２８ｒが接続されており、それ
らで測定された流量や温度の情報信号が主制御部５２の
ＣＰＵ５３に伝送されるようになっている。
ＴｉＮチャンバ２６、ＣＶＤ−Ａｌチャンバ２８、ＰＶ
Ｄ−Ａｌチャンバ１８，２２、ＩＭＰ−Ｔｉチャンバ２
０及びデガスチャンバ２４内に置かれたサセプタの温度
センサ２６ｃ，２８ｃ，１８ｃ，２０ｃ，２２ｃ，２４
ｃ、並びに、ＴＤＭＡＴガス用及びＤＭＡＨガス用のそ
れぞれの流量計２６ｒ，２８ｒが接続されており、それ
らで測定された流量や温度の情報信号が主制御部５２の
ＣＰＵ５３に伝送されるようになっている。
【００３６】また、入力インターフェース６２には、例
えば、キーボードや、磁気情報を読み取るデータリーダ
ー、或いは、磁気、光又は光磁気情報を保持かつ出力し
得るディスク等から成る入力部６４が接続されており、
ガス流量及び温度に関する所望の値（設定値）がこの入
力部６４から入力インターフェース６２へ入力される
と、その入力情報信号がＣＰＵ５３に伝送されるように
なっている。さらに、出力インターフェース６６には、
上述したＴＤＭＡＴガス用及びＤＭＡＨ用の開閉弁をそ
れぞれ駆動するための駆動装置２６ｄ，２８ｄ、ＣＶＤ
−ＴｉＮチャンバ２６及びＣＶＤ−Ａｌチャンバ２８用
の加熱装置２６ｂ，２８ｂ、ＰＶＤ−Ａｌチャンバ１
８，２２、ＩＭＰ−Ｔｉチャンバ２０内に設けられたサ
セプタ用の加熱装置１８ｂ，２０ｂ，２２ｂ、及び、デ
ガスチャンバ用の加熱装置２４ｂが接続されている。
えば、キーボードや、磁気情報を読み取るデータリーダ
ー、或いは、磁気、光又は光磁気情報を保持かつ出力し
得るディスク等から成る入力部６４が接続されており、
ガス流量及び温度に関する所望の値（設定値）がこの入
力部６４から入力インターフェース６２へ入力される
と、その入力情報信号がＣＰＵ５３に伝送されるように
なっている。さらに、出力インターフェース６６には、
上述したＴＤＭＡＴガス用及びＤＭＡＨ用の開閉弁をそ
れぞれ駆動するための駆動装置２６ｄ，２８ｄ、ＣＶＤ
−ＴｉＮチャンバ２６及びＣＶＤ−Ａｌチャンバ２８用
の加熱装置２６ｂ，２８ｂ、ＰＶＤ−Ａｌチャンバ１
８，２２、ＩＭＰ−Ｔｉチャンバ２０内に設けられたサ
セプタ用の加熱装置１８ｂ，２０ｂ，２２ｂ、及び、デ
ガスチャンバ用の加熱装置２４ｂが接続されている。
【００３７】そして、ＣＰＵ５３に入力された流量や温
度の実測値情報及び設定値情報に基づいてＣＰＵ５３は
制御信号を出力する。この制御信号は、出力インターフ
ェース６６を通して上記の各駆動装置及び各加熱装置に
伝送される。それらの制御信号に基づいて、原料ガス
（ＴＤＭＡＴガス及びＤＭＡＨガス）の流量及び各チャ
ンバにおける成膜温度が調節される。すなわち、制御装
置５０により、原料ガスの流量、及び各チャンバにおけ
る成膜温度のフィードバック制御が行われるようになっ
ている。
度の実測値情報及び設定値情報に基づいてＣＰＵ５３は
制御信号を出力する。この制御信号は、出力インターフ
ェース６６を通して上記の各駆動装置及び各加熱装置に
伝送される。それらの制御信号に基づいて、原料ガス
（ＴＤＭＡＴガス及びＤＭＡＨガス）の流量及び各チャ
ンバにおける成膜温度が調節される。すなわち、制御装
置５０により、原料ガスの流量、及び各チャンバにおけ
る成膜温度のフィードバック制御が行われるようになっ
ている。
【００３８】以上のように構成された成膜装置１０を用
いた本発明による半導体装置の製造方法の好適な実施形
態について、図１及び図３〜図７を参照して説明する。
いた本発明による半導体装置の製造方法の好適な実施形
態について、図１及び図３〜図７を参照して説明する。
【００３９】図３は、本発明による半導体装置の製造方
法の第１実施形態によって半導体装置を製造している状
態を示す工程図であり、図３（ａ）〜（ｅ）は、ホール
が形成された絶縁層を有する半導体基板にＡｌ膜を成膜
する工程を順次示す模式断面図である。この場合には、
まず、図１に示すロードロックチャンバ３４ａ，３４
ｂ、バッファチャンバ１４、プレクリーンチャンバ４
２、トランスファチャンバ１６、ＣＶＤ−ＴｉＮチャン
バ２６、ＣＶＤ−Ａｌチャンバ２８、ＰＶＤ−Ａｌチャ
ンバ１８，２２、ＩＭＰ−Ｔｉチャンバ２０、デガスオ
リエンタチャンバ３６、及び、クールダウンチャンバ３
８の内部を図示しない真空ポンプを用いて排気し、各チ
ャンバ内を高真空度、かつ、各チャンバ間で互いに異な
る所定の圧力とする。
法の第１実施形態によって半導体装置を製造している状
態を示す工程図であり、図３（ａ）〜（ｅ）は、ホール
が形成された絶縁層を有する半導体基板にＡｌ膜を成膜
する工程を順次示す模式断面図である。この場合には、
まず、図１に示すロードロックチャンバ３４ａ，３４
ｂ、バッファチャンバ１４、プレクリーンチャンバ４
２、トランスファチャンバ１６、ＣＶＤ−ＴｉＮチャン
バ２６、ＣＶＤ−Ａｌチャンバ２８、ＰＶＤ−Ａｌチャ
ンバ１８，２２、ＩＭＰ−Ｔｉチャンバ２０、デガスオ
リエンタチャンバ３６、及び、クールダウンチャンバ３
８の内部を図示しない真空ポンプを用いて排気し、各チ
ャンバ内を高真空度、かつ、各チャンバ間で互いに異な
る所定の圧力とする。
【００４０】次に、ロードロックチャンバ３４ａ，３４
ｂとバッファチャンバ１４との連通部分をシャッタで閉
じ、ロードロックチャンバ３４ａ，３４ｂの内部を大気
圧に開放する。そして、図３（ａ）に示す半導体基板１
をサセプタ上の所定の位置に載置する（第４の工程）。
このとき、半導体基板１のオリフラは予め調整されてい
る。この半導体基板１は、金属、Ｓｉ等から成る導電性
基層１０２上に、ホール１０４（接続孔）が形成された
単層のＳｉＯ2等から成る絶縁層１０６が設けられたも
のである。また、ホール１０４のアスペクト比は特に限
定されるものではなく、２．５以上、更には３以上とい
った大きなアスペクト比のホールが形成された半導体基
板１であってもよい。
ｂとバッファチャンバ１４との連通部分をシャッタで閉
じ、ロードロックチャンバ３４ａ，３４ｂの内部を大気
圧に開放する。そして、図３（ａ）に示す半導体基板１
をサセプタ上の所定の位置に載置する（第４の工程）。
このとき、半導体基板１のオリフラは予め調整されてい
る。この半導体基板１は、金属、Ｓｉ等から成る導電性
基層１０２上に、ホール１０４（接続孔）が形成された
単層のＳｉＯ2等から成る絶縁層１０６が設けられたも
のである。また、ホール１０４のアスペクト比は特に限
定されるものではなく、２．５以上、更には３以上とい
った大きなアスペクト比のホールが形成された半導体基
板１であってもよい。
【００４１】次いで、ロードロックチャンバ３４ａ，３
４ｂを閉じて内部を排気し所定の減圧状態（真空度）と
する。そして、図１に示す搬送用ロボットアーム３０を
用いて半導体基板１をデガスオリエンタチャンバ３６内
のサセプタに移載した後、半導体基板１表面の脱ガス及
びオリフラの微調整を行なう。その後、その半導体基板
１を搬送用ロボットアーム３０でプレクリーンチャンバ
４２内に移動し、半導体基板１の表面に形成された自然
酸化膜等の不要な膜を取り除く。
４ｂを閉じて内部を排気し所定の減圧状態（真空度）と
する。そして、図１に示す搬送用ロボットアーム３０を
用いて半導体基板１をデガスオリエンタチャンバ３６内
のサセプタに移載した後、半導体基板１表面の脱ガス及
びオリフラの微調整を行なう。その後、その半導体基板
１を搬送用ロボットアーム３０でプレクリーンチャンバ
４２内に移動し、半導体基板１の表面に形成された自然
酸化膜等の不要な膜を取り除く。
【００４２】次に、搬送用ロボットアーム３２を用いて
この半導体基板１をＩＭＰ−Ｔｉチャンバ２０内のサセ
プタに移載する。この状態で、ＩＭＰ法によって半導体
基板１上にバリアメタル膜としてのＴｉ膜１１０（図３
（ｂ）参照）を形成させる（第３の工程、ＩＭＰ−Ｔｉ
工程）。この工程におけるＴｉ膜１１０の成膜条件とし
ては、好ましくは以下の条件が挙げられる。 〈ＩＭＰ−Ｔｉ工程におけるＴｉ膜の成膜条件〉 ・チャンバ内圧力：1.3〜4.0Pa(0.01〜0.03Torr) ・成膜温度：100〜200℃、より好ましくは140〜190℃ ・Ｔｉ膜厚：例えば10〜100nm
この半導体基板１をＩＭＰ−Ｔｉチャンバ２０内のサセ
プタに移載する。この状態で、ＩＭＰ法によって半導体
基板１上にバリアメタル膜としてのＴｉ膜１１０（図３
（ｂ）参照）を形成させる（第３の工程、ＩＭＰ−Ｔｉ
工程）。この工程におけるＴｉ膜１１０の成膜条件とし
ては、好ましくは以下の条件が挙げられる。 〈ＩＭＰ−Ｔｉ工程におけるＴｉ膜の成膜条件〉 ・チャンバ内圧力：1.3〜4.0Pa(0.01〜0.03Torr) ・成膜温度：100〜200℃、より好ましくは140〜190℃ ・Ｔｉ膜厚：例えば10〜100nm
【００４３】ここで、チャンバ内圧力が１．３Ｐａ
（０．０１Torr）未満であると、イオン化効率の低下が
顕著となって十分なカバレッジ（ホール１０４の内壁面
１０４ｗ及び底壁面１０４ｂに対するカバレッジ）を得
難くなる。また、成膜温度が１００℃未満であると、Ｔ
ｉ膜１１０が十分かつ良好に成長し難くなる傾向にあ
る。一方、成膜温度が２００℃を超えると、Ｔｉの配向
が一定せずに乱れ易くなり、Ｔｉ膜１１０の表面荒れが
生じるおそれがある。
（０．０１Torr）未満であると、イオン化効率の低下が
顕著となって十分なカバレッジ（ホール１０４の内壁面
１０４ｗ及び底壁面１０４ｂに対するカバレッジ）を得
難くなる。また、成膜温度が１００℃未満であると、Ｔ
ｉ膜１１０が十分かつ良好に成長し難くなる傾向にあ
る。一方、成膜温度が２００℃を超えると、Ｔｉの配向
が一定せずに乱れ易くなり、Ｔｉ膜１１０の表面荒れが
生じるおそれがある。
【００４４】次に、搬送用ロボットアーム３２，３０を
使用し、半導体基板１を、トランスファチャンバ１６及
びバッファチャンバ１４を経由して、ＣＶＤ−ＴｉＮチ
ャンバ２６内のサセプタに移載する。そして、原料ガス
供給系２６ａから所要量のＴＤＭＡＴガスをＣＶＤ−Ｔ
ｉＮチャンバ２６内に導入する。この状態で、ＣＶＤ法
によってＴｉ膜１１０の上にバリアメタル膜としてのＴ
ｉＮ膜１１１（図３（ｃ）参照）を形成させる（第３の
工程、ＣＶＤ−ＴｉＮ工程）。この工程におけるＴｉＮ
膜１１１の成膜条件としては、好ましくは以下の条件が
挙げられる。 〈ＣＶＤ−ＴｉＮ工程におけるＴｉＮ膜の成膜条件〉 ・チャンバ内圧力：0.2〜13kPa(1.5〜10Torr） ・成膜温度：350〜450℃、より好ましくは400〜430℃ ・ＴｉＮ膜厚：例えば2〜20nm ・バブリングガス及びガス流量：ヘリウム（Ｈｅ）、0.
1〜2.0Ｌ/min
使用し、半導体基板１を、トランスファチャンバ１６及
びバッファチャンバ１４を経由して、ＣＶＤ−ＴｉＮチ
ャンバ２６内のサセプタに移載する。そして、原料ガス
供給系２６ａから所要量のＴＤＭＡＴガスをＣＶＤ−Ｔ
ｉＮチャンバ２６内に導入する。この状態で、ＣＶＤ法
によってＴｉ膜１１０の上にバリアメタル膜としてのＴ
ｉＮ膜１１１（図３（ｃ）参照）を形成させる（第３の
工程、ＣＶＤ−ＴｉＮ工程）。この工程におけるＴｉＮ
膜１１１の成膜条件としては、好ましくは以下の条件が
挙げられる。 〈ＣＶＤ−ＴｉＮ工程におけるＴｉＮ膜の成膜条件〉 ・チャンバ内圧力：0.2〜13kPa(1.5〜10Torr） ・成膜温度：350〜450℃、より好ましくは400〜430℃ ・ＴｉＮ膜厚：例えば2〜20nm ・バブリングガス及びガス流量：ヘリウム（Ｈｅ）、0.
1〜2.0Ｌ/min
【００４５】ここで、チャンバ内圧力が０．２ｋＰａ
（１．５Torr）未満であると、ＴＤＭＡＴガス濃度の低
下によりＴｉＮ膜１１１の成長速度が低下する傾向にあ
る。一方、チャンバ内圧力が１３ｋＰａ（１０Torr）を
超えると、半導体基板の面内におけるＴｉ膜１１１の十
分な均一性が得られ難くなるとともに、ＴＤＭＡＴガス
の分圧の低下により、Ｔｉ膜１１１の成長速度の低下が
顕著となる傾向にある。また、成膜温度が３５０℃未満
であると、ＴｉＮ膜１１１の十分な成長速度が得られな
い傾向にある。一方、成膜温度が４５０℃を超えると、
反応が供給律速側に進み易くなってカバレッジが低下す
る傾向にある。さらに、ＴＤＭＡＴのバブリングガスと
してＨｅを用いると、ＴＤＭＡＴガスを安定に供給でき
る。
（１．５Torr）未満であると、ＴＤＭＡＴガス濃度の低
下によりＴｉＮ膜１１１の成長速度が低下する傾向にあ
る。一方、チャンバ内圧力が１３ｋＰａ（１０Torr）を
超えると、半導体基板の面内におけるＴｉ膜１１１の十
分な均一性が得られ難くなるとともに、ＴＤＭＡＴガス
の分圧の低下により、Ｔｉ膜１１１の成長速度の低下が
顕著となる傾向にある。また、成膜温度が３５０℃未満
であると、ＴｉＮ膜１１１の十分な成長速度が得られな
い傾向にある。一方、成膜温度が４５０℃を超えると、
反応が供給律速側に進み易くなってカバレッジが低下す
る傾向にある。さらに、ＴＤＭＡＴのバブリングガスと
してＨｅを用いると、ＴＤＭＡＴガスを安定に供給でき
る。
【００４６】次いで、搬送用ロボットアーム３０を使用
して、半導体基板１をＣＶＤ−Ａｌチャンバ２８内のサ
セプタに移載する。そして、原料ガス供給系２８ａから
所要量のＤＭＡＨガスをＣＶＤ−Ａｌチャンバ２８内に
導入する。この状態で、ＣＶＤ法によってＴｉＮ膜１１
１の上に、第１のＡｌ膜１１２（図３（ｄ）参照）を形
成させる（第１の工程、ＣＶＤ−Ａｌ工程）。この工程
におけるＡｌ膜１１２の成膜条件としては、好ましくは
以下の条件が挙げられる。 〈ＣＶＤ−Ａｌ工程におけるＡｌ膜の成膜条件〉 ・チャンバ内圧力：0.067〜5.3kPa(0.5〜40Torr) ・成膜温度：180〜240℃、より好ましくは210〜220℃ ・Ａｌ膜厚：例えば20〜100nm ・バブリングガス及びガス流量：アルゴン（Ａｒ）、0.
1〜2.0Ｌ/min
して、半導体基板１をＣＶＤ−Ａｌチャンバ２８内のサ
セプタに移載する。そして、原料ガス供給系２８ａから
所要量のＤＭＡＨガスをＣＶＤ−Ａｌチャンバ２８内に
導入する。この状態で、ＣＶＤ法によってＴｉＮ膜１１
１の上に、第１のＡｌ膜１１２（図３（ｄ）参照）を形
成させる（第１の工程、ＣＶＤ−Ａｌ工程）。この工程
におけるＡｌ膜１１２の成膜条件としては、好ましくは
以下の条件が挙げられる。 〈ＣＶＤ−Ａｌ工程におけるＡｌ膜の成膜条件〉 ・チャンバ内圧力：0.067〜5.3kPa(0.5〜40Torr) ・成膜温度：180〜240℃、より好ましくは210〜220℃ ・Ａｌ膜厚：例えば20〜100nm ・バブリングガス及びガス流量：アルゴン（Ａｒ）、0.
1〜2.0Ｌ/min
【００４７】ここで、チャンバ内圧力が５．３ｋＰａ
（４０Torr）を超えるとＤＭＡＨガスの供給量がバブリ
ングによって一定とされるため、ＤＭＡＨガスの分圧が
低下し、Ａｌ膜１１２の成膜速度が低下する傾向にあ
る。また、成膜温度が１８０℃未満であると、ＤＭＡＨ
が十分に分解せず、Ａｌ膜１１２の十分な成長速度が得
られない傾向にある。一方、成膜温度が２４０℃を超え
ると、反応が供給律速側に進み易くなり、十分なカバレ
ッジが得られない傾向にある。さらに、ＤＭＡＨのバブ
リングガスとしてＡｒを用いると、安定したＤＭＡＨガ
スの供給が低コストで得られる利点がある。
（４０Torr）を超えるとＤＭＡＨガスの供給量がバブリ
ングによって一定とされるため、ＤＭＡＨガスの分圧が
低下し、Ａｌ膜１１２の成膜速度が低下する傾向にあ
る。また、成膜温度が１８０℃未満であると、ＤＭＡＨ
が十分に分解せず、Ａｌ膜１１２の十分な成長速度が得
られない傾向にある。一方、成膜温度が２４０℃を超え
ると、反応が供給律速側に進み易くなり、十分なカバレ
ッジが得られない傾向にある。さらに、ＤＭＡＨのバブ
リングガスとしてＡｒを用いると、安定したＤＭＡＨガ
スの供給が低コストで得られる利点がある。
【００４８】次に、Ａｌ膜１１２を成膜した半導体基板
１を、再びバッファチャンバ１４及びトランスファチャ
ンバ１６を経由して、今度はＰＶＤ−Ａｌチャンバ１
８，２２のうちいずれか一方の内部に配置されたサセプ
タに移載する。ここで、ＰＶＤ−Ａｌチャンバ１８にお
いては、Ａｌ膜１１２の上にスパッタリング法によって
Ａｌ膜１１４（第２のＡｌ膜）を形成せしめる（第２の
工程、ＰＶＤ−Ａｌ工程）。一方、ＰＶＤ−Ａｌチャン
バ２２においては、Ａｌ膜１１４としてＡｌ合金膜を形
成せしめる（第２の工程、ＰＶＤ−Ａｌ工程）こと以外
は、ＰＶＤ−Ａｌチャンバ１８におけるのと同様であ
る。この工程におけるＡｌ膜１１４の成膜条件として
は、好ましくは以下の条件が挙げられる。 〈ＰＶＤ−Ａｌ工程におけるＡｌ膜又はＡｌ合金膜の成
膜条件〉 ・チャンバ内圧力：0.67〜4.0Pa（0.005〜0.03Torr） ・成膜温度：380〜420℃、より好ましくは390〜400℃ ・Ａｌ膜厚又はＡｌ合金膜厚：例えば100〜1500ｎｍ
１を、再びバッファチャンバ１４及びトランスファチャ
ンバ１６を経由して、今度はＰＶＤ−Ａｌチャンバ１
８，２２のうちいずれか一方の内部に配置されたサセプ
タに移載する。ここで、ＰＶＤ−Ａｌチャンバ１８にお
いては、Ａｌ膜１１２の上にスパッタリング法によって
Ａｌ膜１１４（第２のＡｌ膜）を形成せしめる（第２の
工程、ＰＶＤ−Ａｌ工程）。一方、ＰＶＤ−Ａｌチャン
バ２２においては、Ａｌ膜１１４としてＡｌ合金膜を形
成せしめる（第２の工程、ＰＶＤ−Ａｌ工程）こと以外
は、ＰＶＤ−Ａｌチャンバ１８におけるのと同様であ
る。この工程におけるＡｌ膜１１４の成膜条件として
は、好ましくは以下の条件が挙げられる。 〈ＰＶＤ−Ａｌ工程におけるＡｌ膜又はＡｌ合金膜の成
膜条件〉 ・チャンバ内圧力：0.67〜4.0Pa（0.005〜0.03Torr） ・成膜温度：380〜420℃、より好ましくは390〜400℃ ・Ａｌ膜厚又はＡｌ合金膜厚：例えば100〜1500ｎｍ
【００４９】ここで、チャンバ内圧力が０．６７Ｐａ
（０．００５Torr）未満であると、チャンバ内で放電が
起こり難くなったり、十分な成膜速度が得られない傾向
にある。一方、チャンバ内圧力が４．０Ｐａ（０．０３
Torr）を超えると、十分なカバレッジが得られない傾向
にある。また、成膜温度が380℃未満であると、堆積し
たＡｌ又はＡｌ合金の移動（マイグレーション）が起こ
り難くなる傾向にある。一方、成膜温度が４２０℃を超
えると、Ａｌ又はＡｌ合金の配向が乱れ易くなり、Ａｌ
又はＡｌ合金膜１１４の表面荒れが生じるおそれがあ
る。
（０．００５Torr）未満であると、チャンバ内で放電が
起こり難くなったり、十分な成膜速度が得られない傾向
にある。一方、チャンバ内圧力が４．０Ｐａ（０．０３
Torr）を超えると、十分なカバレッジが得られない傾向
にある。また、成膜温度が380℃未満であると、堆積し
たＡｌ又はＡｌ合金の移動（マイグレーション）が起こ
り難くなる傾向にある。一方、成膜温度が４２０℃を超
えると、Ａｌ又はＡｌ合金の配向が乱れ易くなり、Ａｌ
又はＡｌ合金膜１１４の表面荒れが生じるおそれがあ
る。
【００５０】このように構成された成膜装置１０及びそ
れを用いた半導体装置の製造方法によれば、Ｔｉ膜１１
０がＩＭＰ法によって成膜されるので、Ｔｉ（Ｔｉイオ
ン又はＴｉラジカル）のスパッタの指向性が高められ、
ホール１０４のアスペクト比が高い場合であっても、ホ
ール１０４の内面（側壁面１０４ｗ及び底壁面１０４
ｂ）のカバレッジが高められ、ホール１０４をＴｉ膜１
１０により十分に被覆できる。よって、半導体基板１全
面のステップカバレッジが向上される。また、Ｔｉのス
パッタの指向性が高められて散乱が極めて少ないので、
ホール１０４の側壁面１０４ｗ及び底壁面１０４ｂのそ
れぞれの部位に堆積するＴｉ膜１１０は、膜厚の均一性
及び表面の平滑性に極めて優れた連続膜（断切れが無く
カバレッジに優れた膜）となる。
れを用いた半導体装置の製造方法によれば、Ｔｉ膜１１
０がＩＭＰ法によって成膜されるので、Ｔｉ（Ｔｉイオ
ン又はＴｉラジカル）のスパッタの指向性が高められ、
ホール１０４のアスペクト比が高い場合であっても、ホ
ール１０４の内面（側壁面１０４ｗ及び底壁面１０４
ｂ）のカバレッジが高められ、ホール１０４をＴｉ膜１
１０により十分に被覆できる。よって、半導体基板１全
面のステップカバレッジが向上される。また、Ｔｉのス
パッタの指向性が高められて散乱が極めて少ないので、
ホール１０４の側壁面１０４ｗ及び底壁面１０４ｂのそ
れぞれの部位に堆積するＴｉ膜１１０は、膜厚の均一性
及び表面の平滑性に極めて優れた連続膜（断切れが無く
カバレッジに優れた膜）となる。
【００５１】また、Ｔｉ膜１１０の上にＣＶＤ法によっ
てＴｉＮ膜１１１が形成され、このとき、ＴｉＮの反応
活性種がＴｉ膜１１０表面で表面化学反応によって堆積
成長するので、従来のＰＶＤ法による場合に比して、Ｔ
ｉＮ膜１１１によるホール１０４内面のカバレッジが向
上される。加えて、上記の如くＴｉ膜１１０の表面が極
めて平滑なので、ＴｉＮ膜１１１によるホール１０４の
内壁面のカバレッジを格段に向上させることができる。
よって、ホール１０４をＴｉＮ膜１１１で十分に被覆で
きるとともに、側壁面１１０ｗ及び底壁面１１０ｂのそ
れぞれの部位に堆積するＴｉＮ膜１１１は、膜厚の均一
性及び表面の平滑性に極めて優れた連続膜となる。ま
た、このようにＴｉ膜１１０及びＴｉＮ膜１１１が均一
な厚さを有する連続膜となるので、バリアメタル膜とし
てのバリア性能が十分に高められる。
てＴｉＮ膜１１１が形成され、このとき、ＴｉＮの反応
活性種がＴｉ膜１１０表面で表面化学反応によって堆積
成長するので、従来のＰＶＤ法による場合に比して、Ｔ
ｉＮ膜１１１によるホール１０４内面のカバレッジが向
上される。加えて、上記の如くＴｉ膜１１０の表面が極
めて平滑なので、ＴｉＮ膜１１１によるホール１０４の
内壁面のカバレッジを格段に向上させることができる。
よって、ホール１０４をＴｉＮ膜１１１で十分に被覆で
きるとともに、側壁面１１０ｗ及び底壁面１１０ｂのそ
れぞれの部位に堆積するＴｉＮ膜１１１は、膜厚の均一
性及び表面の平滑性に極めて優れた連続膜となる。ま
た、このようにＴｉ膜１１０及びＴｉＮ膜１１１が均一
な厚さを有する連続膜となるので、バリアメタル膜とし
てのバリア性能が十分に高められる。
【００５２】さらに、ＴｉＮ膜１１１をＣＶＤ法により
形成させるための原料としてＴＤＭＡＴガスを用いてい
るので、原料となり得る他のガス、例えばテトラジエチ
ルアミノチタン（ＴＤＥＡＴ）等のＴｉの有機化合物を
用いた場合に比して、解離反応における活性化エネルギ
ーが小さく、また、Ｔｉ膜上への選択成長性に優れてお
り、ＣＶＤにおける反応効率が高められる利点がある。
よって、ＴｉＮ膜１１１の成膜速度が高められるととも
に、ホール１０４の内壁面のカバレッジを更に向上させ
ることが可能となる。
形成させるための原料としてＴＤＭＡＴガスを用いてい
るので、原料となり得る他のガス、例えばテトラジエチ
ルアミノチタン（ＴＤＥＡＴ）等のＴｉの有機化合物を
用いた場合に比して、解離反応における活性化エネルギ
ーが小さく、また、Ｔｉ膜上への選択成長性に優れてお
り、ＣＶＤにおける反応効率が高められる利点がある。
よって、ＴｉＮ膜１１１の成膜速度が高められるととも
に、ホール１０４の内壁面のカバレッジを更に向上させ
ることが可能となる。
【００５３】またさらに、ＴｉＮ膜１１１上にＣＶＤ法
によってＡｌ膜１１２が形成され、このとき、Ａｌの反
応活性種がＴｉＮ膜１１１表面で表面化学反応によって
堆積成長するので、従来のＰＶＤ法による場合に比し
て、Ａｌ膜１１２によるホール１０４の内壁面のカバレ
ッジが格別に向上される。加えて、上記の如くＴｉＮ膜
１１１の表面が極めて平滑となるので、Ａｌ膜１１２に
よるホール１０４内壁面のカバレッジ及び半導体基板１
全面のステップカバレッジを一層向上させることができ
る。これにより、ホール１０４の内壁面をＡｌ膜１１２
で十分に被覆できるとともに、側壁面１１１ｗ及び底壁
面１１１ｂのそれぞれの部位に堆積するＡｌ膜１１２
は、膜厚の均一性及び表面の平滑性に極めて優れた連続
膜となる。
によってＡｌ膜１１２が形成され、このとき、Ａｌの反
応活性種がＴｉＮ膜１１１表面で表面化学反応によって
堆積成長するので、従来のＰＶＤ法による場合に比し
て、Ａｌ膜１１２によるホール１０４の内壁面のカバレ
ッジが格別に向上される。加えて、上記の如くＴｉＮ膜
１１１の表面が極めて平滑となるので、Ａｌ膜１１２に
よるホール１０４内壁面のカバレッジ及び半導体基板１
全面のステップカバレッジを一層向上させることができ
る。これにより、ホール１０４の内壁面をＡｌ膜１１２
で十分に被覆できるとともに、側壁面１１１ｗ及び底壁
面１１１ｂのそれぞれの部位に堆積するＡｌ膜１１２
は、膜厚の均一性及び表面の平滑性に極めて優れた連続
膜となる。
【００５４】さらにまた、Ａｌ膜１１２をＣＶＤ法によ
り形成させるための原料としてＤＭＡＨガスを用いてい
るので、例えば、ジメチルアルミニウム、トリメチルア
ルミニウム、トリイソブチルアルミニウム等のＡｌの有
機金属化合物やアラン（Ａｌ 3Ｈ）等の水素化物といっ
た他の原料ガスを用いた場合に比して、解離反応におけ
る活性化エネルギーが小さく、また、ＴｉＮ膜上への選
択成長性に優れており、ＣＶＤにおける反応効率が高め
られる利点がある。よって、Ａｌ膜１１２の成膜速度が
高められるとともに、ホール１０４の内壁面のカバレッ
ジを更に向上させることが可能となる。
り形成させるための原料としてＤＭＡＨガスを用いてい
るので、例えば、ジメチルアルミニウム、トリメチルア
ルミニウム、トリイソブチルアルミニウム等のＡｌの有
機金属化合物やアラン（Ａｌ 3Ｈ）等の水素化物といっ
た他の原料ガスを用いた場合に比して、解離反応におけ
る活性化エネルギーが小さく、また、ＴｉＮ膜上への選
択成長性に優れており、ＣＶＤにおける反応効率が高め
られる利点がある。よって、Ａｌ膜１１２の成膜速度が
高められるとともに、ホール１０４の内壁面のカバレッ
ジを更に向上させることが可能となる。
【００５５】ここで、図４は、図３（ｄ）に示す半導体
基板１にＡｌ膜１１４を成膜する際の過渡状態を示す模
式断面図である。上述の如く、Ａｌ膜１１２の上にはＰ
ＶＤ法によって更にＡｌが堆積されるが、このとき、図
４に示すように、ホール１０４の開口部にＡｌ １１４
ａが堆積し易い傾向にある。ところが、Ａｌ膜１１２は
Ａｌとの親和性に富んでおり、Ａｌとの濡れ性に極めて
優れたウエッティングレイヤーとして機能するので、Ａ
ｌ １１４ａは、Ａｌ膜１１２が形成された側壁面１１
２ｗを伝って底壁面１１２ｂの方へ移動し易くなる。つ
まり、Ａｌの堆積がホール１０４の必ずしも下部、特に
底壁に近い部分で起こる必要がなく、上記開口部のよう
なオーバーハングが生じ得る部位でＡｌ（Ａｌ １１４
ａ）の堆積が生じても、ホール１０４の内部へそのＡｌ
が徐々に移動し、ホール１０４は徐々に埋められてい
く。したがって、ＰＶＤ法によってＡｌ膜を成膜して
も、図８又は図９に示すような空隙（ボイド）を生ずる
ことなく、ホール１０４をＡｌでほぼ完全に埋め込むこ
とができ、図３（ｅ）に示す半導体装置２を得ることが
可能となる。
基板１にＡｌ膜１１４を成膜する際の過渡状態を示す模
式断面図である。上述の如く、Ａｌ膜１１２の上にはＰ
ＶＤ法によって更にＡｌが堆積されるが、このとき、図
４に示すように、ホール１０４の開口部にＡｌ １１４
ａが堆積し易い傾向にある。ところが、Ａｌ膜１１２は
Ａｌとの親和性に富んでおり、Ａｌとの濡れ性に極めて
優れたウエッティングレイヤーとして機能するので、Ａ
ｌ １１４ａは、Ａｌ膜１１２が形成された側壁面１１
２ｗを伝って底壁面１１２ｂの方へ移動し易くなる。つ
まり、Ａｌの堆積がホール１０４の必ずしも下部、特に
底壁に近い部分で起こる必要がなく、上記開口部のよう
なオーバーハングが生じ得る部位でＡｌ（Ａｌ １１４
ａ）の堆積が生じても、ホール１０４の内部へそのＡｌ
が徐々に移動し、ホール１０４は徐々に埋められてい
く。したがって、ＰＶＤ法によってＡｌ膜を成膜して
も、図８又は図９に示すような空隙（ボイド）を生ずる
ことなく、ホール１０４をＡｌでほぼ完全に埋め込むこ
とができ、図３（ｅ）に示す半導体装置２を得ることが
可能となる。
【００５６】しかも、Ａｌ膜１１２によるホール１０４
の内壁面のカバレッジが十分であり、かつ、その膜厚が
十分に均一かつ表面が極めて平滑となっているので、ホ
ール１０４のＡｌ膜１１４によるカバレッジがより一層
向上される。したがって、Ａｌ膜１１４の成膜に際し、
ホール１０４内に空隙が発生するおそれが殆どない。そ
の結果、Ａｌ膜１１２，１１４で構成されるＡｌ配線
は、優れた電気特性を有するものとなる。
の内壁面のカバレッジが十分であり、かつ、その膜厚が
十分に均一かつ表面が極めて平滑となっているので、ホ
ール１０４のＡｌ膜１１４によるカバレッジがより一層
向上される。したがって、Ａｌ膜１１４の成膜に際し、
ホール１０４内に空隙が発生するおそれが殆どない。そ
の結果、Ａｌ膜１１２，１１４で構成されるＡｌ配線
は、優れた電気特性を有するものとなる。
【００５７】また、ホール１０４にテーパがついていな
い場合、すなわちプレーナタイプの半導体基板（ウェ
ハ）の場合には、図８に示す従来例のように、バリアメ
タル膜６や濡れ性改善膜７が、ホール９の開口部内壁面
や底壁面中央部に厚く堆積してしまい、その他のホール
９内面には十分な堆積が得られ難い傾向にある。この傾
向は、図９に示す従来例におけるＴｉ膜９１及びＴｉＮ
膜９２の場合も同様である。これに対し、本発明によれ
ば、図３に示すように、ホール１０４にテーパがついて
いなくとも、Ｔｉ膜１１０、ＴｉＮ膜１１１及びＡｌ膜
１１２による十分なカバレッジを達成でき、かつ、各膜
厚を極めて高い均一性を有するものにすることができ
る。よって、テーパのついていないホール１０４を有す
るプレーナタイプのウェハに対しても、Ｔｉ膜１１０及
びＴｉＮ膜１１１による優れたバリア性能、及び、Ａｌ
膜１１２の優れた濡れ性が発現される。その結果、その
ようなウェハにＡｌ膜１１４を成膜する場合に、ホール
１０４がＡｌで十分に埋め込まれるので、Ａｌ膜１１
２，１１４で構成されるＡｌ配線の電気特性の低下を有
効かつ十分に防止できる。
い場合、すなわちプレーナタイプの半導体基板（ウェ
ハ）の場合には、図８に示す従来例のように、バリアメ
タル膜６や濡れ性改善膜７が、ホール９の開口部内壁面
や底壁面中央部に厚く堆積してしまい、その他のホール
９内面には十分な堆積が得られ難い傾向にある。この傾
向は、図９に示す従来例におけるＴｉ膜９１及びＴｉＮ
膜９２の場合も同様である。これに対し、本発明によれ
ば、図３に示すように、ホール１０４にテーパがついて
いなくとも、Ｔｉ膜１１０、ＴｉＮ膜１１１及びＡｌ膜
１１２による十分なカバレッジを達成でき、かつ、各膜
厚を極めて高い均一性を有するものにすることができ
る。よって、テーパのついていないホール１０４を有す
るプレーナタイプのウェハに対しても、Ｔｉ膜１１０及
びＴｉＮ膜１１１による優れたバリア性能、及び、Ａｌ
膜１１２の優れた濡れ性が発現される。その結果、その
ようなウェハにＡｌ膜１１４を成膜する場合に、ホール
１０４がＡｌで十分に埋め込まれるので、Ａｌ膜１１
２，１１４で構成されるＡｌ配線の電気特性の低下を有
効かつ十分に防止できる。
【００５８】また、Ａｌ膜１１２をＣＶＤ法によって形
成する際の成膜温度は、ＰＶＤ法によってＡｌ膜を形成
する場合の成膜温度に比して十分に低い温度とされるの
で、Ａｌ膜１１２中のＡｌとＴｉ膜１１０及び／又はＴ
ｉＮ膜１１１中のＴｉとの反応が十分に低減される。よ
って、その反応生成物であるＡｌ3Ｔｉの発生を十分に
防止できる。したがって、Ａｌ膜１１２の導電性が損な
われないため、Ａｌ膜１１２，１１４から成るＡｌ配線
の電気特性の低下を一層防止できる。
成する際の成膜温度は、ＰＶＤ法によってＡｌ膜を形成
する場合の成膜温度に比して十分に低い温度とされるの
で、Ａｌ膜１１２中のＡｌとＴｉ膜１１０及び／又はＴ
ｉＮ膜１１１中のＴｉとの反応が十分に低減される。よ
って、その反応生成物であるＡｌ3Ｔｉの発生を十分に
防止できる。したがって、Ａｌ膜１１２の導電性が損な
われないため、Ａｌ膜１１２，１１４から成るＡｌ配線
の電気特性の低下を一層防止できる。
【００５９】さらに、メインフレーム１２がＡｌの一体
成型物であって溶接部分が極力省かれているので、各チ
ャンバ内の真空度が高く維持される。そして、各チャン
バ間及び各工程間の半導体基板１の移送が、そのように
真空度が維持された減圧下で行なわれるので、半導体基
板１の表面が酸素を含む常圧の大気に曝され得ない。よ
って、半導体基板１上に成膜された物質が酸化されて酸
化物、具体的には、ＳｉＯ2、Ｔｉ2Ｏ、ＴｉＮＯ、Ａｌ
2Ｏ3等が生じることを防止できるので、各膜の特性の劣
化を十分に抑制することができる。特に、ＴｉＮ膜１１
１表面にＴｉＮＯが生じると、ＣＶＤ法によるＡｌの初
期核の成長が阻害されるおそれがあるが、本発明によれ
ば、ＴｉＮＯの生成が十分に抑制されるので、Ａｌ膜１
１２を良好に成長させることができる。また、Ａｌ膜１
１２の酸化が十分に抑制されるので、Ａｌ膜１１２表面
のＡｌに対する優れた濡れ性を保つことが可能となる。
成型物であって溶接部分が極力省かれているので、各チ
ャンバ内の真空度が高く維持される。そして、各チャン
バ間及び各工程間の半導体基板１の移送が、そのように
真空度が維持された減圧下で行なわれるので、半導体基
板１の表面が酸素を含む常圧の大気に曝され得ない。よ
って、半導体基板１上に成膜された物質が酸化されて酸
化物、具体的には、ＳｉＯ2、Ｔｉ2Ｏ、ＴｉＮＯ、Ａｌ
2Ｏ3等が生じることを防止できるので、各膜の特性の劣
化を十分に抑制することができる。特に、ＴｉＮ膜１１
１表面にＴｉＮＯが生じると、ＣＶＤ法によるＡｌの初
期核の成長が阻害されるおそれがあるが、本発明によれ
ば、ＴｉＮＯの生成が十分に抑制されるので、Ａｌ膜１
１２を良好に成長させることができる。また、Ａｌ膜１
１２の酸化が十分に抑制されるので、Ａｌ膜１１２表面
のＡｌに対する優れた濡れ性を保つことが可能となる。
【００６０】また、ＰＶＤ−Ａｌチャンバ２２を用い、
スパッタの原料としてＡｌ合金を使用してＡｌ膜１１２
上にＡｌ膜１１４を成膜すれば、Ａｌ膜１１４中にＡｌ
以外の元素を添加できる利点がある。例えば、ＡｌとＣ
ｕとから成るＡｌ合金を用いた場合には、Ａｌ膜１１４
がＣｕを含むＡｌ合金から形成され、導電率が高められ
得る。さらに、Ａｌ以外の元素がＡｌ膜１１４中に適度
に拡散されることにより、エレクトロマイグレーション
を抑制することができる。
スパッタの原料としてＡｌ合金を使用してＡｌ膜１１２
上にＡｌ膜１１４を成膜すれば、Ａｌ膜１１４中にＡｌ
以外の元素を添加できる利点がある。例えば、ＡｌとＣ
ｕとから成るＡｌ合金を用いた場合には、Ａｌ膜１１４
がＣｕを含むＡｌ合金から形成され、導電率が高められ
得る。さらに、Ａｌ以外の元素がＡｌ膜１１４中に適度
に拡散されることにより、エレクトロマイグレーション
を抑制することができる。
【００６１】またさらに、Ａｌ膜をＡｌ膜１１２だけで
形成せず、ＰＶＤ法を併用し、ホール１０４の埋め込み
を主にＡｌ膜１１４の成膜によって行うので、Ａｌ膜の
成膜速度が高められる。よって、ＣＶＤ法のみでＡｌ膜
を成膜するよりも、スループットを向上させることがで
き、半導体装置１００の生産性が向上される。さらにま
た、上述したような作用効果によって、ホールのアスペ
クト比が２．５以上、更には３以上の半導体基板を用い
ても、十分なカバレッジが得られ、０．２５μｍ或いは
０．１８μｍの設計ルールに対応した半導体基板へのＡ
ｌ配線を良好に行うことができ、ロードマップの変更に
よる配線の更なる微細化へも十分適用可能となる。
形成せず、ＰＶＤ法を併用し、ホール１０４の埋め込み
を主にＡｌ膜１１４の成膜によって行うので、Ａｌ膜の
成膜速度が高められる。よって、ＣＶＤ法のみでＡｌ膜
を成膜するよりも、スループットを向上させることがで
き、半導体装置１００の生産性が向上される。さらにま
た、上述したような作用効果によって、ホールのアスペ
クト比が２．５以上、更には３以上の半導体基板を用い
ても、十分なカバレッジが得られ、０．２５μｍ或いは
０．１８μｍの設計ルールに対応した半導体基板へのＡ
ｌ配線を良好に行うことができ、ロードマップの変更に
よる配線の更なる微細化へも十分適用可能となる。
【００６２】さらに、加熱装置２６ｂ，２８ｂによっ
て、第１及びＣＶＤ−Ａｌチャンバ２６，２８の内部が
加熱されて間接的に半導体基板１が加熱される。また、
加熱装置１８ｂ，２２ｂ，２０ｂによって、それぞれＰ
ＶＤ−Ａｌチャンバ１８，２２及びＩＭＰ−Ｔｉチャン
バ２２内に配置されたサセプタが加熱され、これらサセ
プタに載置された半導体基板１が加熱される。このよう
にすることにより、上述した各工程に好適な成膜温度が
達成される得るので、各工程における成膜を良好に行う
ことができる。
て、第１及びＣＶＤ−Ａｌチャンバ２６，２８の内部が
加熱されて間接的に半導体基板１が加熱される。また、
加熱装置１８ｂ，２２ｂ，２０ｂによって、それぞれＰ
ＶＤ−Ａｌチャンバ１８，２２及びＩＭＰ−Ｔｉチャン
バ２２内に配置されたサセプタが加熱され、これらサセ
プタに載置された半導体基板１が加熱される。このよう
にすることにより、上述した各工程に好適な成膜温度が
達成される得るので、各工程における成膜を良好に行う
ことができる。
【００６３】また、制御装置５０によるフィードバック
制御によって、各チャンバ内の成膜温度をリアルタイム
で調節し得るので、好適な成膜温度を確実にかつ安定し
て保持できる。よって、各工程における成膜を良好かつ
確実に行うことが可能となる。さらに、制御装置５０に
より、ＣＶＤ−ＴｉＮチャンバ２６へのＴＤＭＡＴガス
の供給量、及び、ＣＶＤ−Ａｌチャンバ２８へのＤＭＡ
Ｈガスの供給量が調節されるので、ＣＶＤ−ＴｉＮ工程
及びＣＤＶ−Ａｌ工程において、所望の好ましいガス圧
でＴｉＮ膜１１１及びＡｌ膜１１２の成膜を良好かつ確
実に行うことができる。
制御によって、各チャンバ内の成膜温度をリアルタイム
で調節し得るので、好適な成膜温度を確実にかつ安定し
て保持できる。よって、各工程における成膜を良好かつ
確実に行うことが可能となる。さらに、制御装置５０に
より、ＣＶＤ−ＴｉＮチャンバ２６へのＴＤＭＡＴガス
の供給量、及び、ＣＶＤ−Ａｌチャンバ２８へのＤＭＡ
Ｈガスの供給量が調節されるので、ＣＶＤ−ＴｉＮ工程
及びＣＤＶ−Ａｌ工程において、所望の好ましいガス圧
でＴｉＮ膜１１１及びＡｌ膜１１２の成膜を良好かつ確
実に行うことができる。
【００６４】さらに、成膜装置１０は、上記各チャンバ
がバッファチャンバ１４及びトランスファチャンバ１６
の周囲に連通して配設された装置、すなわち、マルチチ
ャンバシステムを有するインテグレーション装置であ
り、かつ、異なる真空度を段階的に達成できる装置であ
るので、半導体装置１００の製造作業が非常に効率的と
なる。よって、半導体装置１００の製造（特に半導体基
板１へのＡｌ配線工程）における生産性が高められる。
その結果、この半導体装置１００を用いた半導体デバイ
スの生産性及び量産性の向上を図り得る。
がバッファチャンバ１４及びトランスファチャンバ１６
の周囲に連通して配設された装置、すなわち、マルチチ
ャンバシステムを有するインテグレーション装置であ
り、かつ、異なる真空度を段階的に達成できる装置であ
るので、半導体装置１００の製造作業が非常に効率的と
なる。よって、半導体装置１００の製造（特に半導体基
板１へのＡｌ配線工程）における生産性が高められる。
その結果、この半導体装置１００を用いた半導体デバイ
スの生産性及び量産性の向上を図り得る。
【００６５】ところで、本発明は、半導体基板１のよう
に絶縁層が単層からなる場合だけに限定されない。図５
は、本発明による半導体装置の製造方法の第２実施形態
によって半導体装置を製造している状態を示す工程図で
あり、図５（ａ）〜（ｅ）は、ホールが形成された２層
から成る絶縁層を有する半導体基板にＡｌ膜を成膜する
工程を順次示す模式断面図である。図５（ａ）に示すよ
うに、半導体基板２は、絶縁層２０６，２０８がＡｌか
ら成る電極配線（図示せず）を挟んで導電性基層２０２
上に積層され、エッチングによってホール２０４（接続
孔）が形成されたものである。
に絶縁層が単層からなる場合だけに限定されない。図５
は、本発明による半導体装置の製造方法の第２実施形態
によって半導体装置を製造している状態を示す工程図で
あり、図５（ａ）〜（ｅ）は、ホールが形成された２層
から成る絶縁層を有する半導体基板にＡｌ膜を成膜する
工程を順次示す模式断面図である。図５（ａ）に示すよ
うに、半導体基板２は、絶縁層２０６，２０８がＡｌか
ら成る電極配線（図示せず）を挟んで導電性基層２０２
上に積層され、エッチングによってホール２０４（接続
孔）が形成されたものである。
【００６６】このホール２０４においては、例えば、各
絶縁膜のエッチング速度の相違により、ホール２０４の
側壁面２０４ｗにおける絶縁層２０６，２０８の境界部
分２０４ｋが削り取られ易い。その結果、ホール２０４
の側壁面２０４ｗの平坦性が失われていることが多分に
ある。したがって、ＰＶＤ法によってこのホール２０４
にバリアメタル膜を成膜する場合、断続的な膜（断切れ
のある膜）となってしまったり、膜表面の平滑性が損な
われるおそれがある。これに対し、本発明によれば、Ｉ
ＭＰ法によってバリアメタル膜としてのＴｉ膜２１０が
形成される（第３の工程、ＩＭＰ−Ｔｉ工程）ので、Ｔ
ｉ膜２１０が形成されたホール２０４の側壁面２０４ｗ
及び底壁面２０４ｂは極めて平滑となり、かつ、十分な
カバレッジが達成される（図５（ｂ）参照）。
絶縁膜のエッチング速度の相違により、ホール２０４の
側壁面２０４ｗにおける絶縁層２０６，２０８の境界部
分２０４ｋが削り取られ易い。その結果、ホール２０４
の側壁面２０４ｗの平坦性が失われていることが多分に
ある。したがって、ＰＶＤ法によってこのホール２０４
にバリアメタル膜を成膜する場合、断続的な膜（断切れ
のある膜）となってしまったり、膜表面の平滑性が損な
われるおそれがある。これに対し、本発明によれば、Ｉ
ＭＰ法によってバリアメタル膜としてのＴｉ膜２１０が
形成される（第３の工程、ＩＭＰ−Ｔｉ工程）ので、Ｔ
ｉ膜２１０が形成されたホール２０４の側壁面２０４ｗ
及び底壁面２０４ｂは極めて平滑となり、かつ、十分な
カバレッジが達成される（図５（ｂ）参照）。
【００６７】そして、このようにＴｉ膜２１０の表面が
十分に平滑となるので、続いて行われるＣＶＤ法による
バリアメタル膜としてのＴｉＮ膜２１１の成膜（第３の
工程、ＣＶＤ−ＴｉＮ工程）では、Ｔｉ膜２１０上にＴ
ｉＮの初期核が均一に形成される。よって、ＴｉＮが連
続的に成長するので、均一な厚さを有しかつ表面が極め
て平滑なＴｉＮ膜２１１が形成される（図５（ｃ）参
照）。さらに、ＴｉＮ膜２１１の上には、ＣＶＤ法によ
ってＡｌ膜２１２（第１のＡｌ膜）が形成される（第１
の工程、ＣＶＤ−Ａｌ工程）。このとき、ＴｉＮ膜２１
１表面が極めて平滑なので、ＴｉＮ膜２１１上にＡｌの
初期核が均一に形成され、Ａｌが連続的に成長してい
く。したがって、均一な厚さを有し、かつ、表面が極め
て平滑なＡｌ膜２１２が形成される（図５（ｄ）参
照）。
十分に平滑となるので、続いて行われるＣＶＤ法による
バリアメタル膜としてのＴｉＮ膜２１１の成膜（第３の
工程、ＣＶＤ−ＴｉＮ工程）では、Ｔｉ膜２１０上にＴ
ｉＮの初期核が均一に形成される。よって、ＴｉＮが連
続的に成長するので、均一な厚さを有しかつ表面が極め
て平滑なＴｉＮ膜２１１が形成される（図５（ｃ）参
照）。さらに、ＴｉＮ膜２１１の上には、ＣＶＤ法によ
ってＡｌ膜２１２（第１のＡｌ膜）が形成される（第１
の工程、ＣＶＤ−Ａｌ工程）。このとき、ＴｉＮ膜２１
１表面が極めて平滑なので、ＴｉＮ膜２１１上にＡｌの
初期核が均一に形成され、Ａｌが連続的に成長してい
く。したがって、均一な厚さを有し、かつ、表面が極め
て平滑なＡｌ膜２１２が形成される（図５（ｄ）参
照）。
【００６８】引き続き、Ａｌ膜２１２上には、ＰＶＤ法
によってＡｌ膜又はＡｌ合金膜２１４（第２のＡｌ膜）
が成膜される（第２の工程、ＰＶＤ−Ａｌ工程）。ここ
で、ホール２０４の内面は、Ａｌ膜２１２によって十分
に被覆されているので、ＰＶＤ法によってもホール２０
４内部へのＡｌの堆積が良好なものとなる。その結果、
ホール２０４内に空隙（ボイド）が生じるおそれが殆ど
なく、ホール２０４がＡｌ又はＡｌ合金で確実に埋め込
まれた半導体装置２００を得ることができる（図５
（ｅ）参照）。したがって、本発明によれば、複数の絶
縁層２０６，２０８を有し、かつ、ホール２０４が形成
された半導体基板２に対しても、導電性に優れた第１及
び第２のＡｌ膜から成るＡｌ配線が施され、集積度が高
く電気特性に優れた半導体装置を製造することができ
る。
によってＡｌ膜又はＡｌ合金膜２１４（第２のＡｌ膜）
が成膜される（第２の工程、ＰＶＤ−Ａｌ工程）。ここ
で、ホール２０４の内面は、Ａｌ膜２１２によって十分
に被覆されているので、ＰＶＤ法によってもホール２０
４内部へのＡｌの堆積が良好なものとなる。その結果、
ホール２０４内に空隙（ボイド）が生じるおそれが殆ど
なく、ホール２０４がＡｌ又はＡｌ合金で確実に埋め込
まれた半導体装置２００を得ることができる（図５
（ｅ）参照）。したがって、本発明によれば、複数の絶
縁層２０６，２０８を有し、かつ、ホール２０４が形成
された半導体基板２に対しても、導電性に優れた第１及
び第２のＡｌ膜から成るＡｌ配線が施され、集積度が高
く電気特性に優れた半導体装置を製造することができ
る。
【００６９】図６は、本発明による半導体装置の製造方
法の第３実施形態によって半導体装置を製造している途
中の状態を示す斜視図である。また、図７は、得られた
半導体装置の構成を示す模式断面図である。図６に示す
半導体基板３は、導電性基層３０２上に、配線溝３０４
（接続孔）及びホール３０５（接続孔）が設けられた絶
縁層３０６が形成されたものである。この半導体基板２
上に、まず、ＩＭＰ法によってバリアメタル膜としての
Ｔｉ膜３１０を形成せしめ（第３の工程、ＩＭＰ−Ｔｉ
工程）、そのＴｉ膜３１０上にＣＶＤ法によってバリア
メタル膜としてのＴｉＮ膜３１１を形成せしめ（第３の
工程、ＣＶＤ−ＴｉＮ工程）て図６に示す状態とする。
法の第３実施形態によって半導体装置を製造している途
中の状態を示す斜視図である。また、図７は、得られた
半導体装置の構成を示す模式断面図である。図６に示す
半導体基板３は、導電性基層３０２上に、配線溝３０４
（接続孔）及びホール３０５（接続孔）が設けられた絶
縁層３０６が形成されたものである。この半導体基板２
上に、まず、ＩＭＰ法によってバリアメタル膜としての
Ｔｉ膜３１０を形成せしめ（第３の工程、ＩＭＰ−Ｔｉ
工程）、そのＴｉ膜３１０上にＣＶＤ法によってバリア
メタル膜としてのＴｉＮ膜３１１を形成せしめ（第３の
工程、ＣＶＤ−ＴｉＮ工程）て図６に示す状態とする。
【００７０】このように、本実施形態においても、Ｔｉ
膜３１０及びＴｉＮ膜３１１がそれぞれＩＭＰ法及びＣ
ＶＤ法によって形成されるので、配線溝３０４及びホー
ル３０５をともに十分なステップカバレッジでもって均
一なＴｉ膜３１０及びＴｉＮ膜３１１により被覆でき
る。
膜３１０及びＴｉＮ膜３１１がそれぞれＩＭＰ法及びＣ
ＶＤ法によって形成されるので、配線溝３０４及びホー
ル３０５をともに十分なステップカバレッジでもって均
一なＴｉ膜３１０及びＴｉＮ膜３１１により被覆でき
る。
【００７１】次いで、図６に示す状態の半導体基板３に
対して、ＴｉＮ膜３１１の上にＣＶＤ法によってＡｌ膜
３１２（第１のＡｌ膜）を形成せしめる（第１の工程、
ＣＶＤ−Ａｌ工程）。続けて、そのＡｌ膜３１２の上に
Ａｌ膜３１４（第２のＡｌ膜）をＰＶＤ法によって形成
せしめ（第２の工程、ＰＶＤ−Ａｌ工程）て半導体装置
３００を得る。このとき、上記の如く、配線溝３０４及
びホール３０５ともに、ＴｉＮ膜３１１によって均一に
被覆されるため、ＣＶＤ−Ａｌ工程におけるＡｌの成長
が良好となり、Ａｌ膜３１２は、平滑性及び膜厚の均一
性に極めて優れたものとなる。よって、配線溝３０４及
びホール３０５の部分を含め、ＴｉＮ膜３１１の表面が
Ａｌ膜３１２によって十分かつ一様に被覆される。その
結果、Ａｌ膜３１４による配線溝３０４及びホール３０
５の埋め込みがほぼ完全となり、内部に空隙（ボイド）
が生じるおそれが殆どない。
対して、ＴｉＮ膜３１１の上にＣＶＤ法によってＡｌ膜
３１２（第１のＡｌ膜）を形成せしめる（第１の工程、
ＣＶＤ−Ａｌ工程）。続けて、そのＡｌ膜３１２の上に
Ａｌ膜３１４（第２のＡｌ膜）をＰＶＤ法によって形成
せしめ（第２の工程、ＰＶＤ−Ａｌ工程）て半導体装置
３００を得る。このとき、上記の如く、配線溝３０４及
びホール３０５ともに、ＴｉＮ膜３１１によって均一に
被覆されるため、ＣＶＤ−Ａｌ工程におけるＡｌの成長
が良好となり、Ａｌ膜３１２は、平滑性及び膜厚の均一
性に極めて優れたものとなる。よって、配線溝３０４及
びホール３０５の部分を含め、ＴｉＮ膜３１１の表面が
Ａｌ膜３１２によって十分かつ一様に被覆される。その
結果、Ａｌ膜３１４による配線溝３０４及びホール３０
５の埋め込みがほぼ完全となり、内部に空隙（ボイド）
が生じるおそれが殆どない。
【００７２】したがって、本発明によれば、図６及び図
７に示すような、いわゆるデュアルダマシンプロセスに
おける成膜（Ａｌ配線）過程においても、配線溝３０４
及びホール３０５の両方を確実にＡｌで埋め込むことが
でき、良好な電気特性を有する半導体装置を得ることが
可能となる。
７に示すような、いわゆるデュアルダマシンプロセスに
おける成膜（Ａｌ配線）過程においても、配線溝３０４
及びホール３０５の両方を確実にＡｌで埋め込むことが
でき、良好な電気特性を有する半導体装置を得ることが
可能となる。
【００７３】なお、上述した実施形態においては、第１
及びＣＶＤ−Ａｌチャンバ２６，２８は、バッファチャ
ンバ１４に隣接して設けられるが、使用圧力に応じてト
ランスファチャンバ１６に隣接して設けてもよい。ま
た、各チャンバの設置位置及び互いの位置関係は、図１
に示す配置に限られるものではなく、各チャンバはどの
位置に設置されてもよい。このとき、必要に応じて、チ
ャンバ間の半導体基板１，２，３の移動が最小限となる
ように各チャンバを配置すると好適である。さらに、Ｉ
ＭＰ−Ｔｉチャンバ２０，２２は必ずしも両方必要では
なく、半導体装置１００，２００，３００に望まれるＡ
ｌ配線の性状等に応じて必要なチャンバのみ設けてもよ
いし、或いは、一つのチャンバを使用してスパッタの原
料（ＡｌとＡｌ合金）を必要に応じて取り替えるように
してもよい。
及びＣＶＤ−Ａｌチャンバ２６，２８は、バッファチャ
ンバ１４に隣接して設けられるが、使用圧力に応じてト
ランスファチャンバ１６に隣接して設けてもよい。ま
た、各チャンバの設置位置及び互いの位置関係は、図１
に示す配置に限られるものではなく、各チャンバはどの
位置に設置されてもよい。このとき、必要に応じて、チ
ャンバ間の半導体基板１，２，３の移動が最小限となる
ように各チャンバを配置すると好適である。さらに、Ｉ
ＭＰ−Ｔｉチャンバ２０，２２は必ずしも両方必要では
なく、半導体装置１００，２００，３００に望まれるＡ
ｌ配線の性状等に応じて必要なチャンバのみ設けてもよ
いし、或いは、一つのチャンバを使用してスパッタの原
料（ＡｌとＡｌ合金）を必要に応じて取り替えるように
してもよい。
【００７４】また、加熱装置２６ｂ，２８ｂはそれぞれ
ＣＶＤ−ＴｉＮチャンバ２６及びＣＶＤ−Ａｌチャンバ
２８の内部を加熱するものであるが、それらに加え、又
は、それらを用いずに、ＣＶＤ−ＴｉＮチャンバ２６及
びＣＶＤ−Ａｌチャンバ２８内にそれぞれ配置されたサ
セプタを加熱するための加熱装置を設けてもよい。さら
に、ＣＶＤ法を用いた工程では、成膜後の膜をプラズマ
によって表面処理してもよく、例えば、上述したＣＶＤ
−ＴｉＮチャンバ２６においてＤＭＡＴガスによって成
膜されたＴｉＮ膜を処理してもよく、それにより一層安
定した膜が得られる。
ＣＶＤ−ＴｉＮチャンバ２６及びＣＶＤ−Ａｌチャンバ
２８の内部を加熱するものであるが、それらに加え、又
は、それらを用いずに、ＣＶＤ−ＴｉＮチャンバ２６及
びＣＶＤ−Ａｌチャンバ２８内にそれぞれ配置されたサ
セプタを加熱するための加熱装置を設けてもよい。さら
に、ＣＶＤ法を用いた工程では、成膜後の膜をプラズマ
によって表面処理してもよく、例えば、上述したＣＶＤ
−ＴｉＮチャンバ２６においてＤＭＡＴガスによって成
膜されたＴｉＮ膜を処理してもよく、それにより一層安
定した膜が得られる。
【００７５】このとき、チャンバ内には、例えばＨ2ガ
ス及びＮ2ガスが供給される。ここで、チャンバ内圧力
としては、例えば、０．１〜０．４ｋＰａ（０．８〜３
Torr）であると好ましい。このチャンバ内圧力が０．１
ｋＰａ（０．８Torr）未満であると、グロー放電が十分
に起こらず、プラズマが良好に形成されない傾向にあ
る。一方、チャンバ内圧力が０．４ｋＰａ（３Torr）を
超えると、正常グロー放電が異常グローからアーク放電
へと移行し易くなって安定したプラズマが得られない傾
向にある。したがって、上記プラズマ処理におけるチャ
ンバ内圧力を０．１〜０．４ｋＰａ（０．８〜３Torr）
とすれば、安定したプラズマを形成させることができ、
その結果、成膜された膜の均一性を向上できる。
ス及びＮ2ガスが供給される。ここで、チャンバ内圧力
としては、例えば、０．１〜０．４ｋＰａ（０．８〜３
Torr）であると好ましい。このチャンバ内圧力が０．１
ｋＰａ（０．８Torr）未満であると、グロー放電が十分
に起こらず、プラズマが良好に形成されない傾向にあ
る。一方、チャンバ内圧力が０．４ｋＰａ（３Torr）を
超えると、正常グロー放電が異常グローからアーク放電
へと移行し易くなって安定したプラズマが得られない傾
向にある。したがって、上記プラズマ処理におけるチャ
ンバ内圧力を０．１〜０．４ｋＰａ（０．８〜３Torr）
とすれば、安定したプラズマを形成させることができ、
その結果、成膜された膜の均一性を向上できる。
【００７６】また、金属膜としては、Ａｌ膜又はＡｌ合
金膜に限られるものではなく、ＣＶＤ−Ａｌ工程及びＰ
ＶＤ−Ａｌ工程で用いる金属材料が同種のものであれば
よい。他の例としては、金、白金、銀、銅、タングステ
ン等の金属、又はそれらの合金を用いてもよい。さら
に、バリアメタル膜は、Ｔｉ膜又はＴｉＮ膜に限られる
ものではなく、半導体装置の用途に応じた膜を形成させ
てもよい。
金膜に限られるものではなく、ＣＶＤ−Ａｌ工程及びＰ
ＶＤ−Ａｌ工程で用いる金属材料が同種のものであれば
よい。他の例としては、金、白金、銀、銅、タングステ
ン等の金属、又はそれらの合金を用いてもよい。さら
に、バリアメタル膜は、Ｔｉ膜又はＴｉＮ膜に限られる
ものではなく、半導体装置の用途に応じた膜を形成させ
てもよい。
【００７７】以下、実施例により本発明の内容をより具
体的に説明するが、本発明はその実施例に何ら限定され
るものではない。
体的に説明するが、本発明はその実施例に何ら限定され
るものではない。
【００７８】〈実施例１〉図１に示す構成の成膜装置１
０を用い、図３に示すホールを有する半導体基板１に対
して、ＩＭＰ−Ｔｉ工程、ＣＶＤ−ＴｉＮ工程、ＣＶＤ
−Ａｌ工程及びＰＶＤ−Ａｌ工程をこの順で実施して半
導体装置を得た。ホールの形状及び各工程における成膜
条件を以下にしめす。
０を用い、図３に示すホールを有する半導体基板１に対
して、ＩＭＰ−Ｔｉ工程、ＣＶＤ−ＴｉＮ工程、ＣＶＤ
−Ａｌ工程及びＰＶＤ−Ａｌ工程をこの順で実施して半
導体装置を得た。ホールの形状及び各工程における成膜
条件を以下にしめす。
【００７９】（１）半導体基板のホール形状 ・ホール径 ：０．１８μｍ ・アスペクト比：５ （２）ＩＭＰ−Ｔｉ工程におけるＴｉ膜の成膜条件 ・原料：Ｔｉメタル ・チャンバ内圧力：１．３Ｐａ（０．０１Torr） ・成膜温度：２００℃ ・Ｔｉ膜厚：２０ｎｍ （３）ＣＶＤ−ＴｉＮ工程におけるＴｉＮ膜の成膜条件 ・原料：ＴＤＭＡＴ ・原料バブリングガス：Ｈｅ、流量０．２２５Ｌ／ｍｉ
ｎ ・チャンバ内圧力：成膜時０．２０ｋＰａ（１．５Tor
r）、プラズマ処理時０．１７ｋＰａ（１．３Torr） ・成膜温度：４５０℃ ・ＴｉＮ膜厚：５ｎｍ （４）ＣＶＤ−Ａｌ工程におけるＡｌ膜の成膜条件 ・原料：ＤＭＡＨ ・原料バブリングガス：Ａｒ、流量０．５Ｌ／ｍｉｎ ・チャンバ内圧力：３．３ｋＰａ（２５Torr） ・成膜温度：２００℃ ・Ａｌ膜厚：４０ｎｍ （５）ＰＶＤ−Ａｌ工程におけるＡｌ合金膜の成膜条件 ・原料：Ａｌ−Ｃｕ合金 ・チャンバ内圧力：アルゴン雰囲気０．６４Ｐａ（０．
００５Torr）、アルゴン流量０．０５Ｌ／ｍｉｎ ・成膜温度：４００℃ ・Ａｌ合金膜厚：最大７６０ｎｍ
ｎ ・チャンバ内圧力：成膜時０．２０ｋＰａ（１．５Tor
r）、プラズマ処理時０．１７ｋＰａ（１．３Torr） ・成膜温度：４５０℃ ・ＴｉＮ膜厚：５ｎｍ （４）ＣＶＤ−Ａｌ工程におけるＡｌ膜の成膜条件 ・原料：ＤＭＡＨ ・原料バブリングガス：Ａｒ、流量０．５Ｌ／ｍｉｎ ・チャンバ内圧力：３．３ｋＰａ（２５Torr） ・成膜温度：２００℃ ・Ａｌ膜厚：４０ｎｍ （５）ＰＶＤ−Ａｌ工程におけるＡｌ合金膜の成膜条件 ・原料：Ａｌ−Ｃｕ合金 ・チャンバ内圧力：アルゴン雰囲気０．６４Ｐａ（０．
００５Torr）、アルゴン流量０．０５Ｌ／ｍｉｎ ・成膜温度：４００℃ ・Ａｌ合金膜厚：最大７６０ｎｍ
【００８０】得られた半導体装置のホール部を含むの断
面を走査電子顕微鏡（ＳＥＭ）によて観察したところ、
Ｔｉ膜、ＴｉＮ膜及びＡｌ膜ともに、平坦で膜厚が一定
な連続膜であることが確認された。また、ホールはＡｌ
合金膜で完全に埋め込まれていることが確認された。さ
らに、Ａｌ膜の成分を、電子線プローブ微量分析（ＥＰ
ＭＡ）装置及び透過電子顕微鏡（ＴＥＭ）によって分析
した結果、Ａｌ3Ｔｉの生成は認められなかった。以上
のことから、本発明によれば、アスペクト比が５と極め
て大きなホールを有する半導体基板に対しても、カバレ
ッジが顕著に優れており、ホールをＡｌ材料で完全に埋
め込めることが確認された。
面を走査電子顕微鏡（ＳＥＭ）によて観察したところ、
Ｔｉ膜、ＴｉＮ膜及びＡｌ膜ともに、平坦で膜厚が一定
な連続膜であることが確認された。また、ホールはＡｌ
合金膜で完全に埋め込まれていることが確認された。さ
らに、Ａｌ膜の成分を、電子線プローブ微量分析（ＥＰ
ＭＡ）装置及び透過電子顕微鏡（ＴＥＭ）によって分析
した結果、Ａｌ3Ｔｉの生成は認められなかった。以上
のことから、本発明によれば、アスペクト比が５と極め
て大きなホールを有する半導体基板に対しても、カバレ
ッジが顕著に優れており、ホールをＡｌ材料で完全に埋
め込めることが確認された。
【００８１】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法及びその製造装置によれば、アスペクト比
の大きなホールを有する半導体基板等の被処理基体にＡ
ｌ材料といった金属材料を成膜する際に、ホールをその
金属材料で十分に埋め込むように成膜することができ
る。したがって、成膜された金属材料から成る配線の電
気特性の低下を十分に防止することが可能な半導体装置
を得ることができる。また、本発明によれば、アスペク
ト比が大きなホールを有する被処理基体上に空隙が生じ
ることなくＡｌ材料といった金属材料が成膜されてお
り、十分な電気特性を有する半導体装置を得ることが可
能となる。
置の製造方法及びその製造装置によれば、アスペクト比
の大きなホールを有する半導体基板等の被処理基体にＡ
ｌ材料といった金属材料を成膜する際に、ホールをその
金属材料で十分に埋め込むように成膜することができ
る。したがって、成膜された金属材料から成る配線の電
気特性の低下を十分に防止することが可能な半導体装置
を得ることができる。また、本発明によれば、アスペク
ト比が大きなホールを有する被処理基体上に空隙が生じ
ることなくＡｌ材料といった金属材料が成膜されてお
り、十分な電気特性を有する半導体装置を得ることが可
能となる。
【図１】本発明による半導体装置の製造装置に係る好適
な実施形態の構成を模式的に示す平面図である。
な実施形態の構成を模式的に示す平面図である。
【図２】本発明による半導体装置の製造装置に備わる制
御部の構成を示すブロック図である。
御部の構成を示すブロック図である。
【図３】本発明による半導体装置の製造方法の第１実施
形態によって半導体装置を製造している状態を示す工程
図であり、図３（ａ）〜（ｅ）は、ホールが形成された
絶縁層を有する半導体基板にＡｌ膜を成膜する工程を順
次示す模式断面図である。
形態によって半導体装置を製造している状態を示す工程
図であり、図３（ａ）〜（ｅ）は、ホールが形成された
絶縁層を有する半導体基板にＡｌ膜を成膜する工程を順
次示す模式断面図である。
【図４】図３（ｄ）に示す半導体基板に第２のＡｌ膜を
成膜する際の過渡状態を示す模式断面図である。
成膜する際の過渡状態を示す模式断面図である。
【図５】本発明による半導体装置の製造方法の第２実施
形態によって半導体装置を製造している状態を示す工程
図であり、図５（ａ）〜（ｅ）は、ホールが形成された
２層から成る絶縁層を有する半導体基板にＡｌ膜を成膜
する工程を順次示す模式断面図である。
形態によって半導体装置を製造している状態を示す工程
図であり、図５（ａ）〜（ｅ）は、ホールが形成された
２層から成る絶縁層を有する半導体基板にＡｌ膜を成膜
する工程を順次示す模式断面図である。
【図６】本発明による半導体装置の製造方法の第３実施
形態によって半導体装置を製造している途中の状態を示
す斜視図である
形態によって半導体装置を製造している途中の状態を示
す斜視図である
【図７】本発明による半導体装置の製造方法の第３実施
形態によって得られた半導体装置の構成を示す模式断面
図である。
形態によって得られた半導体装置の構成を示す模式断面
図である。
【図８】従来のリフロースパッタ法により半導体基板に
Ａｌを成膜させている状態の一例を示す模式断面図であ
る。
Ａｌを成膜させている状態の一例を示す模式断面図であ
る。
【図９】従来のスパッタリング法により半導体基板にＡ
ｌを成膜させている状態の一例を示す模式断面図であ
る。
ｌを成膜させている状態の一例を示す模式断面図であ
る。
１，２，３…半導体基板（被処理基体）、１０…成膜装
置（半導体装置の製造装置）、１４…バッファチャンバ
（第１の真空チャンバ）、１６…トランスファチャンバ
（第２の真空チャンバ）、１８，２２…ＰＶＤ−Ａｌチ
ャンバ（第２のチャンバ）、１８ｂ，２２ｂ…加熱装置
（第２の加熱手段）、２０…ＩＭＰ−Ｔｉチャンバ（第
３のチャンバ）、２０ｂ…加熱装置（第４の加熱手
段）、２４…デガスチャンバ、２６…ＣＶＤ−ＴｉＮチ
ャンバ（第３のチャンバ）、２６ａ…原料ガス供給系
（ＴｉＮ原料ガス供給部）、２６ｂ…加熱装置（第３の
加熱手段）、２８…ＣＶＤ−Ａｌチャンバ（第１のチャ
ンバ）、２８ａ…原料ガス供給系（Ａｌ原料ガス供給
部）、２８ｂ…加熱装置（第１の加熱手段）、３０…搬
送用ロボットアーム（搬送部、第１の搬送部）、３２…
搬送用ロボットアーム（搬送部、第２の搬送部）、３４
ａ，３４ｂ…ロードロックチャンバ、５０…制御装置
（制御部）、１００，２００，３００…半導体装置、１
０４，２０４，３０５…ホール（接続孔）、３０４…配
線溝（接続孔）、１１０，２１０，３１０…Ｔｉ膜（バ
リアメタル膜）、１１１，２１１、３１１…ＴｉＮ膜
（バリアメタル膜）、１１２，２１２，３１２…Ａｌ膜
（第１のＡｌ膜）、１１４，２１４，３１４…Ａｌ膜又
はＡｌ合金膜（第２のＡｌ膜）。
置（半導体装置の製造装置）、１４…バッファチャンバ
（第１の真空チャンバ）、１６…トランスファチャンバ
（第２の真空チャンバ）、１８，２２…ＰＶＤ−Ａｌチ
ャンバ（第２のチャンバ）、１８ｂ，２２ｂ…加熱装置
（第２の加熱手段）、２０…ＩＭＰ−Ｔｉチャンバ（第
３のチャンバ）、２０ｂ…加熱装置（第４の加熱手
段）、２４…デガスチャンバ、２６…ＣＶＤ−ＴｉＮチ
ャンバ（第３のチャンバ）、２６ａ…原料ガス供給系
（ＴｉＮ原料ガス供給部）、２６ｂ…加熱装置（第３の
加熱手段）、２８…ＣＶＤ−Ａｌチャンバ（第１のチャ
ンバ）、２８ａ…原料ガス供給系（Ａｌ原料ガス供給
部）、２８ｂ…加熱装置（第１の加熱手段）、３０…搬
送用ロボットアーム（搬送部、第１の搬送部）、３２…
搬送用ロボットアーム（搬送部、第２の搬送部）、３４
ａ，３４ｂ…ロードロックチャンバ、５０…制御装置
（制御部）、１００，２００，３００…半導体装置、１
０４，２０４，３０５…ホール（接続孔）、３０４…配
線溝（接続孔）、１１０，２１０，３１０…Ｔｉ膜（バ
リアメタル膜）、１１１，２１１、３１１…ＴｉＮ膜
（バリアメタル膜）、１１２，２１２，３１２…Ａｌ膜
（第１のＡｌ膜）、１１４，２１４，３１４…Ａｌ膜又
はＡｌ合金膜（第２のＡｌ膜）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 優美 千葉県成田市新泉14−３野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 (72)発明者 藍谷 輝一 千葉県成田市新泉14−３野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 Ｆターム(参考） 4K044 AA11 AB10 BA02 BA10 BA18 BB03 BB05 BB10 CA04 CA13 CA14 CA71 4M104 AA01 BB14 CC01 DD33 DD37 DD44 DD45 FF18 FF22 HH13 5F103 AA08 AA10 BB36 BB42 BB52 DD27 DD28 GG02 HH03 LL14 NN01 PP08 PP15 RR10
Claims (24)
- 【請求項１】 接続孔を有する被処理基体の上に金属層
が形成されて成る半導体装置の製造方法であって、 前記被処理基体の上に、金属材料から成る第１の金属膜
をＣＶＤ法によって形成せしめる第１の工程と、 前記第１の金属膜の上に、前記金属材料と同種の金属材
料から成る第２の金属膜をＰＶＤ法によって形成せしめ
る第２の工程と、を備えることを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記第１の工程は、前記被処理基体の上
に、アルミニウム（Ａｌ）を含有して成るアルミニウム
（Ａｌ）材料から成る前記第１の金属膜としての第１の
アルミニウム（Ａｌ）膜をＣＶＤ法によって形成せしめ
るＣＶＤ−Ａｌ工程から成り、 前記第２の工程は、前記第１のアルミニウム（Ａｌ）膜
の上に、前記アルミニウム（Ａｌ）材料と同種のアルミ
ニウム（Ａｌ）材料から成る前記第２の金属膜としての
第２のアルミニウム（Ａｌ）膜をＰＶＤ法によって形成
せしめるＰＶＤ−Ａｌ工程から成る、ことを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の工程に先立って、前記被処理
基体の上に、バリアメタル膜を形成せしめる第３の工程
を更に備えることを特徴とする請求項１又は２に記載の
半導体装置の製造方法。 - 【請求項４】 前記第３の工程は、前記被処理基体の上
に、窒化チタン（ＴｉＮ）を含有して成る窒化チタン
（ＴｉＮ）材料から成る前記バリアメタルとしての窒化
チタン（ＴｉＮ）膜をＣＶＤ法によって形成せしめるＣ
ＶＤ−ＴｉＮ工程を備えることを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項５】 前記第３の工程は、前記ＣＶＤ−ＴｉＮ
工程に先だって、前記被処理基体の上に、チタン（Ｔ
ｉ）を含有して成るチタン（Ｔｉ）材料から成る前記バ
リアメタル膜としてのチタン（Ｔｉ）膜をＩＭＰ法によ
って形成せしめるＩＭＰ−Ｔｉ工程を備えることを特徴
とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記ＣＶＤ−Ａｌ工程においては、前記
第１のアルミニウム（Ａｌ）膜を形成せしめる際の成膜
温度を１８０〜２４０℃とすることを特徴とする請求項
２〜５のいずれか一項に記載の半導体装置の製造方法。 - 【請求項７】 前記ＣＶＤ−Ａｌ工程においては、前記
第１のアルミニウム（Ａｌ）膜の原料ガスとしてジメチ
ルアルミニウムハイドライドを用いることを特徴とする
請求項２〜６のいずれか一項に記載の半導体装置の製造
方法。 - 【請求項８】 前記ＰＶＤ−Ａｌ工程においては、前記
第２のアルミニウム（Ａｌ）膜を形成せしめる際の成膜
温度を３８０〜４２０℃とすることを特徴とする請求項
２〜７のいずれか一項に記載の半導体装置の製造方法。 - 【請求項９】 前記ＣＶＤ−ＴｉＮ工程においては、前
記窒化チタン（ＴｉＮ）膜を形成せしめる際の成膜温度
を３５０〜４５０℃とすることを特徴とする請求項４〜
８のいずれか一項に記載の成膜体の製造方法。 - 【請求項１０】 前記ＣＶＤ−ＴｉＮ工程においては、
前記窒化チタン（ＴｉＮ）膜の原料ガスとしてテトラジ
メチルアミノチタンを用いることを特徴とする請求項４
〜９のいずれか一項に記載の半導体装置の製造方法。 - 【請求項１１】 前記ＩＭＰ−Ｔｉ工程においては、前
記チタン（Ｔｉ）膜を形成せしめる際の成膜温度を１０
０〜２００℃とすることを特徴とする請求項５〜１０の
いずれか一項に記載の半導体装置の製造方法。 - 【請求項１２】 前記被処理基体として、前記接続孔の
アスペクト比が２．５以上である半導体基板を準備する
第４の工程を更に備えることを特徴とする請求項１〜１
１のいずれか一項に記載の半導体装置の製造方法。 - 【請求項１３】 接続孔を有する被処理基体の上に金属
層が形成されて成る半導体装置の製造装置であって、 前記被処理基体の上に金属材料から成る第１の金属膜が
ＣＶＤ法によって形成される第１のチャンバと、 前記第１のチャンバに結合され、前記第１の金属膜の上
に前記金属材料と同種の金属材料から成る第２の金属膜
がＰＶＤ法によって形成される第２のチャンバと、 前記第１のチャンバに結合され、前記第１の金属膜の原
料ガスを該第１のチャンバ内に供給する第１のガス供給
部と、 前記第１及び第２のチャンバに結合され、前記第１及び
第２のチャンバの間で、前記被処理基体を減圧下で搬送
させる搬送部と、 を備えることを特徴とする半導体装置の製造装置。 - 【請求項１４】 前記第１のチャンバは、前記被処理基
体の上に、アルミニウム（Ａｌ）を含有して成るアルミ
ニウム（Ａｌ）材料から成る前記第１の金属膜としての
第１のアルミニウム（Ａｌ）膜がＣＶＤ法によって形成
され、前記被処理基体を加熱する第１の加熱手段を有す
るＣＶＤ−Ａｌチャンバを備え、 前記第２のチャンバは、前記第１のアルミニウム（Ａ
ｌ）膜の上に、前記アルミニウム（Ａｌ）材料と同種の
アルミニウム（Ａｌ）材料から成る前記第２の金属膜と
しての第２のアルミニウム（Ａｌ）膜がＰＶＤ法によっ
て形成され、前記被処理基体を加熱する第２の加熱手段
を有するＰＶＤ−Ａｌチャンバを備え、 前記第１のガス供給部は、前記ＣＶＤ−Ａｌチャンバに
結合され、前記第１のアルミニウム（Ａｌ）膜の原料ガ
スを該ＣＶＤ−Ａｌチャンバ内に供給するＡｌ原料ガス
供給部から成る、ことを特徴とする請求項１３記載の半
導体装置の製造装置。 - 【請求項１５】 前記第１及び第２のチャンバ並びに前
記搬送部に結合され、前記被処理基体の上にバリアメタ
ル膜が形成される第３のチャンバを更に備えることを特
徴とする請求項１３又は１４に記載の半導体装置の製造
装置。 - 【請求項１６】 前記第３のチャンバは、前記被処理基
体の上に窒化チタン（ＴｉＮ）を含有して成る窒化チタ
ン（ＴｉＮ）材料から成る前記バリアメタル膜としての
窒化チタン（ＴｉＮ）膜がＣＶＤ法によって形成され、
前記被処理基体を加熱する第３の加熱手段を有するＣＶ
Ｄ−ＴｉＮチャンバを備えており、 当該半導体装置として、前記ＣＶＤ−ＴｉＮチャンバに
結合され、前記窒化チタン（ＴｉＮ）膜の原料ガスを該
ＣＶＤ−ＴｉＮチャンバ内に供給するＴｉＮ原料ガス供
給部を更に備えることを特徴とする請求項１５記載の半
導体装置の製造装置。 - 【請求項１７】 前記第３のチャンバは、前記被処理基
体の上にチタン（Ｔｉ）を含有して成るチタン（Ｔｉ）
材料から成る前記バリアメタル膜としてのチタン（Ｔ
ｉ）膜がＩＭＰ法によって形成され、前記被処理基体を
加熱する第４の加熱手段を有するＩＭＰ−Ｔｉチャンバ
を更に備えることを特徴とする請求項１５又は１６に記
載の半導体装置の製造装置。 - 【請求項１８】 前記Ａｌ原料ガス供給部、前記ＴｉＮ
原料ガス供給部、並びに、前記第１、第２、第３及び第
４の加熱手段の運転を制御することにより、前記ＣＶＤ
−Ａｌチャンバ及び前記ＣＶＤ−ＴｉＮチャンバ内へ供
給される前記各原料ガスの流量、並びに、前記ＣＶＤ−
Ａｌチャンバ、前記ＰＶＤ−Ａｌチャンバ、前記ＣＶＤ
−ＴｉＮチャンバ及び前記ＩＭＰ−Ｔｉチャンバ内にお
ける成膜温度を調節する制御部を更に備えることを特徴
とする請求項１７記載の半導体装置の製造装置。 - 【請求項１９】 前記ＣＶＤ−Ａｌチャンバ及び前記Ｃ
ＶＤ−ＴｉＮチャンバに連通して設けられた第１の真空
チャンバと、 前記第１の真空チャンバに連通して設けられており、前
記第１の真空チャンバに被処理基体を導入するロードロ
ックチャンバと、 前記第１の真空チャンバに連通して設けられた第２の真
空チャンバと、 前記第２の真空チャンバに連通して設けられており、前
記被処理基体を加熱して脱ガス処理するデガスチャンバ
と、 連通している前記各チャンバ同士の間に設けられた密閉
手段と、を更に備えており、 前記搬送部は、 前記第１の真空チャンバの内部に設けられており、か
つ、前記ロードロックチャンバ、前記ＣＶＤ−Ａｌチャ
ンバ、前記ＣＶＤ−ＴｉＮチャンバ、及び、前記第２の
真空チャンバのそれぞれとの間で、前記被処理基体を減
圧下で搬送させる第１の搬送部と、 前記第２の真空チャンバの内部に設けられており、か
つ、前記ＰＶＤ−Ａｌチャンバ、前記ＩＭＰ−Ｔｉチャ
ンバ、及び、前記第１の真空チャンバのそれぞれとの間
で、前記被処理基体を減圧下で搬送させる第２の搬送部
と、から成る、ことを特徴とする請求項１７又は１８に
記載の半導体装置の製造装置。 - 【請求項２０】 接続孔を有する被処理基体と、 前記被処理基体の上にＣＶＤ法によって形成され、金属
材料から成る第１の金属膜と、 前記第１の金属膜の上にＰＶＤ法によって形成され、前
記金属材料と同種の金属材料から成る第２の金属膜と、
を備えることを特徴とする半導体装置。 - 【請求項２１】 前記第１及び第２の金属膜がアルミニ
ウム（Ａｌ）を含有して成ることを特徴とする請求項２
０記載の半導体装置。 - 【請求項２２】 前記被処理基体と前記第１の金属膜と
の間に形成されたバリアメタル膜を更に備えることを特
徴とする請求項２０又は２１に記載の半導体装置。 - 【請求項２３】 前記バリアメタル膜は、前記被処理基
体の上にＩＭＰ法によって形成されたチタン（Ｔｉ）膜
と、該チタン（Ｔｉ）膜の上にＣＶＤ法によって形成さ
れた窒化チタン（ＴｉＮ）膜と、から成ることを特徴と
する請求項２２記載の半導体装置。 - 【請求項２４】 前記被処理基体がアスペクト比２．５
以上の前記接続孔を有する半導体基板であることを特徴
とする請求項２０〜２３のいずれか一項に記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30713699A JP2001127005A (ja) | 1999-10-28 | 1999-10-28 | 半導体装置の製造方法、その製造装置及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30713699A JP2001127005A (ja) | 1999-10-28 | 1999-10-28 | 半導体装置の製造方法、その製造装置及び半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001127005A true JP2001127005A (ja) | 2001-05-11 |
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ID=17965476
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|---|---|---|---|
| JP30713699A Withdrawn JP2001127005A (ja) | 1999-10-28 | 1999-10-28 | 半導体装置の製造方法、その製造装置及び半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2001127005A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002522A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 금속 배선 형성 방법 |
| KR100764456B1 (ko) | 2005-12-28 | 2007-10-05 | 동부일렉트로닉스 주식회사 | 아킹 디펙트를 방지하는 반도체 소자 및 그 제조방법 |
| US8278210B2 (en) | 2009-04-07 | 2012-10-02 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
| US9177813B2 (en) | 2009-05-18 | 2015-11-03 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
-
1999
- 1999-10-28 JP JP30713699A patent/JP2001127005A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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