JP2001111413A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 アプリケーションプログラムの一部をプログ
ラマブル論理回路で実行する際に回路再構成時間を短縮
する。 【解決手段】 回路再構成シーケンスに基づき、再構成
間の回路差分情報を抽出する（Ｓ１）。抽出した情報は
処理機能回路ブロックの再構成と配線の再構成にわけ、
それぞれに頻度と単位再構成あたりの必要データサイズ
を乗じて、それぞれ総再構成データ量を算出する（Ｓ
２、Ｓ３）。処理機能回路ブロックの再構成時間（デー
タ量×単位データあたりの構成時間）と配線の再構成時
間を比較し、配線の再構成時間が長い場合には、配線固
定回路をスケルトン回路として選択し、スケルトン回路
情報を生成する。再構成情報は切り替わる処理機能回路
ブロックのみを抽出して生成する（Ｓ４、Ｓ７、Ｓ
８）。逆の場合には処理機能回路ブロックをスケルトン
回路として選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アプリケーション
プログラムによる処理の一部分を、回路構成を再構成で
きるプログラマブル論理回路で処理することが可能であ
る情報処理装置に関し、特に、回路の再構成時間を短縮
する方法に関するものである。

【０００２】

【従来の技術】デジタル回路装置の分野において、フィ
ールドプログラマブルゲートアレイ（ＦＰＧＡ）やプロ
グラマブルロジックデバイス（ＰＬＤ）などのプログラ
マブル論理回路が、特定用途向け集積回路（ＡＳＩＣ）
を作成する前の試作デバイスとして、または、数週間か
ら数ヶ月という長い作製期間を要するＡＳＩＣの代替デ
バイスとして使われてきた。また、最近では、回路構成
を変更できるというプログラマブル論理回路の特徴を生
かして、回路装置作成後にも、仕様を変更したり回路欠
陥を修正するためにプログラマブル論理回路が使われて
いる。

【０００３】最近の論理回路は複雑さが増し、ひとつの
プログラマブル論理回路では実現できない規模にまで回
路規模が大きくなっている。この問題を解決するための
ひとつの方法として、異なる時間に異なる論理回路を実
現するためにプログラマブル論理回路を処理の途中で再
構成することが提案されている。この方法を用いること
により、携帯情報端末のように装置が小型であるため、
内蔵できる回路規模に制約がある場合でも、様々な処理
が比較的高速に行えるという利点がある。

【０００４】しかし、再構成する時に回路全体の回路情
報を再度読み込ませるため、再構成に時間がかかるとい
う欠点がある。さらに、処理の途中で再構成すること
は、処理を一時中断し、その時のデータをプログラマブ
ル論理回路の外部の記憶装置に待避させ、新たな回路情
報を読み込んで再構成し、再構成前のデータと再構成に
伴う新しいデータを入力するという余分な処理が必要に
なる。

【０００５】この問題を解決するために、米国アトメル
社の「ＣＯＮＦＩＧＵＲＡＢＬＥＬＯＧＩＣ」という名
のデータブックに記載されているプログラマブル論理回
路、および米国ザイリンクス社の「ＴＨＥ ＰＲＯＧＲ
ＡＭＭＡＢＬＥ ＬＯＧＩＣ」という名のデータブック
に記載されているプログラマブル論理回路では、データ
を記憶するためのデータ記憶装置を有し、回路の動作中
でも外部の記憶装置から回路情報の一部を読み込んで部
分的に再構成することで、再構成するための時間を最小
に留めている。

【０００６】このようなプログラマブル論理回路を用い
ることにより、大規模な処理回路を時分割し、回路規模
の小さなプログラマブル論理回路に再構成しながら処理
を行うことで、その回路規模以上の回路を実現でき、回
路装置の小型化と低コスト化が可能となる。しかしなが
ら、動作中に部分的に再構成可能なプログラマブル論理
回路においても、書き込む回路情報の規模や書き込み頻
度によっては、処理全体の中の回路再構成時間が長くな
り、処理性能が低下するという問題がある。

【０００７】この問題のひとつの解決方法として、スケ
ルトン回路技術とよばれる回路設計技術がある。スケル
トン回路とは、プログラマブル論理回路を再構成すると
きに、先に構成された回路と、後に構成する回路の共通
部分である。すなわち、初めにスケルトン回路をプログ
ラマブル論理回路上に構成しておき、このスケルトン回
路に次に構成する回路との差分回路を構成することによ
り、最小の回路情報で新たな回路を構成することがで
き、回路の再構成時間を短縮することができる。

【０００８】スケルトン回路技術の従来例のひとつが、
ＦＣＣＭ’９６の”Ａｓｓｅｓｓｉｎｇ Ｄｏｃｕｍｅ
ｎｔ Ｒｅｌｅｖａｎｃｅ ｗｉｔｈ Ｒｕｎ−ｔｉｍ
ｅＲｅｃｏｎｆｉｇｕｒａｂｌｅ Ｍａｃｈｉｎｅｓ”
で示されているテキスト検索装置である。この装置の構
成図を図１０に示す。８ビットで符号化された文字がプ
リプロセッサ１００に入力されて、大文字と小文字を区
別せずにＡからＺまでの文字が１から２６までのトーク
ンにマップされる。数字などの他の文字が、０のトーク
ンにマップされ、文字区切りを表わすトークンとして扱
われる。大文字と小文字を区別しないことにより、デー
タバス幅を５ビットに狭めることができる。５ビットの
バス上を流れるトークンから文字検出回路が特定のトー
クンを検出し、単語検出回路１０１が特定のトークンの
順列を検出することにより、単語を検索する。単語検出
回路１０１を除いたプリプロセッサ１００などの固定回
路でスケルトン回路が構成される。テキスト検索回路の
電源投入時にスケルトン回路が構成され、引き続いて単
語検出回路１０１が構成される。異なる単語を検出する
ときは、その単語を構成する単語検出回路１０１のみを
再構成し、スケルトン回路は再利用される。

【０００９】スケルトン回路技術は、回路情報を減らし
て回路の再構成時間を短縮することを可能にする。しか
しながら、スケルトン回路技術を適用するためには、再
構成される回路間に明白な共通部分が必要である。従来
例に示すような差分回路が比較的小規模の場合には再構
成時間は大幅に短縮できるが、例えば図１１に示すよう
な回路規模の大きい演算処理回路にスケルトン回路技術
を適用する場合、規模の大きい演算器などを再構成する
ために、再構成回路間の差分回路情報が多くなり、回路
再構成時間はスケルトン回路技術を利用しない場合に比
べほとんど差がなくなるという問題があった。

【００１０】

【発明が解決しようとする課題】アプリケーションプロ
グラムによる処理の一部を、プログラマブル論理回路で
構成した回路で処理する情報処理システムでは、回路を
再構成する時間が長くなり、ソフトウェア処理に比べて
処理速度の速いプログラマブル論理回路によるハードウ
ェア処理が、回路再構成時間を含めた総処理時間で比べ
ると、ソフトウェア処理よりも時間を要することがあ
る。この問題を解決するひとつの手段であるスケルトン
回路設計技術は、回路の再構成時間を短縮することが可
能であるが、再構成ごとに部分的に書き換えていく回路
の単位が、演算器のようなひとつのまとまった処理機能
回路ブロックの場合には再構成する回路規模が大きく、
スケルトン回路技術を使わずに設計した回路を順次再構
成していく場合とで、回路再構成時間にほとんど差がな
くなり、再構成時間と処理時間を含めた総合処理性能が
低下するという問題がある。

【００１１】本発明は、スケルトン回路技術における回
路再構成時間を短縮し、高速な回路再構成手法を提供す
ることを目的としている。

【００１２】

【課題を解決するための手段】本発明は、以上の目的を
達成するために、処理の一部分が、プログラマブル論理
回路で処理され、前記プログラマブル論理回路の部分的
な回路の再構成により複数の機能を実現する情報処理装
置に：プログラマブル論理回路を備え、上記プログラマ
ブル論理回路に構成された回路を用いてアプリケーショ
ンプログラムの一部分を処理する処理手段と；個別の処
理を実行するための個別の回路を上記プログラマブル論
理回路にそれぞれ構成するために用いる、複数組の回路
情報を記憶する記憶手段と；上記記憶手段に記憶された
複数組の回路情報から、上記個別の処理に共通に用いら
れるスケルトン回路を規定するスケルトン回路情報と、
上記個別の回路の各々と上記スケルトン回路との差分回
路を規定する差分回路情報とを生成する編集手段と；上
記編集手段で生成された回路情報を取得して上記処理手
段の上記プログラマブル論理回路に回路を構成する取得
手段とを設けるようにしている。

【００１３】この構成によれば、アプリケーションプロ
グラムをプログラマブル論理回路を用いて実行するので
高速に処理を行うことが可能となる。さらに、回路情報
に基づいてスケルトン回路情報と差分回路情報とを編集
するようにしているので回路再構成を最適化することが
できる。

【００１４】この構成においては、上記編集手段は、上
記差分回路情報の情報量が少なくなるように上記スケル
トン回路を決定するようにしてもおい。このようにすれ
ば、差分回路情報の情報量から簡易にスケルトン回路情
報を決定して回路再構成を最適化できる。

【００１５】また、上記編集手段に：回路再構成間の差
分回路情報を抽出する手段と；上記差分回路情報を処理
機能回路ブロック部分と配線部分とに分離して、情報量
を比較する手段と；比較した結果に基づき、配線を固定
にした初期回路と処理機能回路ブロックを固定にした初
期回路とを選択する手段と；前記選択に基づき、上記ス
ケルトン回路情報と上記差分回路情報とを生成する手段
とを設けるようにしてもよい。この場合、配線部分か処
理機能回路のいずれかを初期回路として差分回路情報を
小さなものに抑えることができる。しかも決定アルゴリ
ズムもきわめた簡易なものであり、どのようなアプリケ
ーションにも適用できる。

【００１６】すなわち、アプリケーションプログラムに
よる処理に応じてプログラマブル論理回路上の回路を再
構成するとき、スケルトン回路として残すべき共通回路
部分を選択する際に、回路情報を処理機能回路ブロック
情報と、処理機能回路ブロック間を接続する配線情報と
に分離し、処理機能回路ブロック情報と配線情報とで情
報量を比較し、情報量の多い方を共通回路部分としてス
ケルトン回路に残し、情報量が少ない方を再構成すると
きの差分回路情報とすることで、回路再構成時間を短縮
できる。

【００１７】また、本発明では、記憶手段を構成する情
報処理装置と、編集手段を構成する情報処理装置と、取
得手段および処理手段を構成する情報処理装置とを個別
に構成しネットワークで接続するようにしてもよい。

【００１８】この場合、取得手段および処理手段を含む
情報処理装置を複数用い、記憶手段、編集手段を構成す
る情報処理装置をサーバとして共通に利用することがで
きる。

【００１９】

【発明の実施の形態】本発明の実施例について説明す
る。

【００２０】［実施例１］まず本発明の原理的な構成を
示す実施例１について説明する。図１は、本発明による
少なくとも処理の一部分が、プログラマブル論理回路を
保有する処理手段で処理される情報処理システムの構成
である。図１において、情報処理システム１は、ＣＰＵ
（中央処理装置）２、処理手段３、アプリケーションプ
ログラム４および取得手段５を含んで構成されている。
処理手段３はプログラマブル論理回路を保有している。
また、ネットワーク上のコンピュータシステム１０に編
集手段１１および記憶手段１２等が設けられている。編
集手段１１および記憶手段１２は個別のコンピュータシ
ステム１０に設けられてもよい。また、場合によって
は、編集装置１１および記憶手段１２が情報処理システ
ム１に設けられてもよい。

【００２１】この構成において、アプリケーションプロ
グラム４は、実行しようとする一連の処理を複数個の処
理に分割し、分割した処理をＣＰＵ２または処理手段３
で実行する。ＣＰＵ２で行う処理は、ＣＰＵ２の命令コ
ードで記述される。処理手段３で行う処理は、処理手段
３のプログラマブル論理回路に構成する回路セット名
と、その回路を構成要素の一部として構成された処理手
段３の制御コードで記述される。

【００２２】処理手段３は、プログラマブル論理回路を
保有し、プログラマブル論理回路に構成された回路を利
用して処理を行う。構成する回路セットを処理シーケン
スに基づき、次々にプログラマブル論理回路に再構成し
ながら処理を行う。

【００２３】取得手段５は、アプリケーションプログラ
ム４が要求する回路セットをプログラマブル論理回路に
構成するために必要な回路情報を、編集手段１１に要求
し、スケルトン回路情報と再構成に必要な差分回路情報
とを編集手段１１から取得する。後で説明するように、
回路情報はヘッダ部とコード部で構成されている。取得
手段５は、回路情報のコード部に記述されている回路デ
ータを、処理手段３にロードしてプログラマブル論理回
路に回路を構成する。また、取得手段５は、回路情報の
ヘッダ部に記述されている入出力ポート情報をアプリケ
ーションプログラム４に提供する。アプリケーションプ
ログラム４は、この入出力ポート情報に基づいて、処理
手段３のプログラマブル論理回路に構成された回路にデ
ータを入出力する。取得手段５は、情報処理システム内
に設けられる。

【００２４】編集手段１１は、取得手段５から要求され
た回路情報を、記憶手段１２から取得した回路情報を編
集して生成し、取得手段５に提供する。編集手段１１
は、記憶手段１２に回路セットを取得して、再構成回路
間の差分情報を抽出し、機能回路ブロックの差分情報と
差分配線情報とに分離し、それぞれの再構成データサイ
ズを算出して、スケルトン回路の構成を決定し、もとに
なる回路セットから、スケルトン回路と再構成差分回路
情報を生成する。先に述べたように、編集手段１１は、
情報処理システム１に接続されるネットワーク上のコン
ピュータシステム１０に設けるが、情報処理システム１
内に設けてもよい。

【００２５】記憶手段１２は、プログラマブル論理回路
の回路を構成する回路情報を格納する。記憶手段１２
は、先に述べたように、情報処理システム１に接続され
るネットワーク上のコンピュータシステム１０に設ける
が、情報処理システム１内に設けてもよい。

【００２６】図２は、本発明に係る編集手段１１の構成
を示すブロック図である。

【００２７】回路情報は、プログラマブル論理回路上の
回路を再構成してひとつの処理単位を実行するよう分割
されており、処理単位に必要な回路情報のひとまとまり
を回路情報セットと呼ぶ。取得手段５から要求された回
路情報は、回路情報セットとして、編集手段１１は記憶
手段１２から取得する。

【００２８】図２において、編集手段１１は、差分抽出
手段１１１、ブロック／配線分離手段１１２、ブロック
／配線情報量比較手段１１３、スケルトン／差分回路生
成手段１１４を含んで構成されている。

【００２９】差分抽出手段１１１は、回路情報セットか
ら、再構成間の差分を抽出する。回路情報は処理機能ブ
ロックのリストおよび配線リストから構成されており、
回路情報の差分を算出する。

【００３０】再構成回路間の差分情報は、ブロック／配
線分離手段１１２によって、差分ブロックリストと差分
配線リストに分けられ、それぞれ再構成に必要なビット
ストリームの総データ数を求めて、ブロック／配線情報
量比較手段１１３へ渡される。

【００３１】ブロック／配線情報量比較手段１１３で
は、それぞれのビットストリームのデータ数を比較し、
差分ブロック情報量が多い場合には、回路ブロック固定
スケルトン生成フラグをスケルトン／差分回路生成手段
１１４に渡し、配線情報量が多いときは、配線固定スケ
ルトン生成フラブをスケルトン／差分回路生成手段１１
４に渡す。

【００３２】スケルトン／差分回路生成手段１１４は、
ブロック／配線情報量比較手段１１３からのフラグに基
づき、差分抽出手段１１１で抽出した差分情報から、ス
ケルトン回路情報と一連の再構成で用いる差分回路群
（差分回路セット）を生成して処理手段３へ渡す。

【００３３】［実施例２］図３は、本発明の具体的な実
現例を示す実施例２の構成を示すブロック図である。こ
の実施例の情報処理システム２０は、基本的にはパーソ
ナルコンピュータ（ＰＣ）の拡張バス（ＰＣＩバス）に
プログラマブル論理回路を実装して構成されている。図
３において、情報処理システム２０は、ＣＰＵ２１、チ
ップセット２２、主記憶メモリ２３、ＰＣＩバス２４、
ハードディスクインターフェース２５、ハードディスク
ドライブ２６、通信インターフェース２７、プログラマ
ブル論値回路インターフェース２８、プログラマブル論
理回路２９を含んで構成されている。

【００３４】ＰＣ内部のＣＰＵ２１のホストバス３０
に、チップセット２２に含まれるメモリコントローラを
介して、ＤＲＡＭで構成される主記憶メモリ２３が接続
される。ホストバス３０は、チップセットに含まれるホ
スト−ＰＣＩバスブリッジを介して、ＰＣＩバス２４に
接続する。ＰＣＩバス２４には、プログラマブル論理回
路インターフェース２８を介してプログラマブル論理回
路２９が接続され、ハードディスクインターフェース２
５を介してハードディスクドレイブ２６が接続され、さ
らに、通信インターフェース２７が接続される。通信イ
ンターフェース２７により、ＰＣはＬＡＮやインターネ
ット等のネットワーク３１に接続される。ＬＡＮやイン
ターネット上には回路情報が格納されている記憶装置
（サーバー）３２が接続する。

【００３５】この実施例においては、実施例１の取得手
段５および編集手段１１（図１）がＰＣ上で実行される
ソフトウェアとして情報処理システム２０に実装されて
いる。もちろん編集手段１１をネットワーク上に配置さ
れたサーバで構成するようにしてもよい。

【００３６】本発明ではＦＰＧＡタイプのプログラマブ
ル論理回路２９を用いる。このＦＰＧＡタイプのプログ
ラマブル論理回路２９の平面構造を図４に、内部構造の
ブロック図を図５に示す。

【００３７】このプログラマブル論理回路２９は、回路
情報を格納するためのコンフィギュレーションメモリ２
９ａ（図５）と、論理セル２９ｂや配線領域２９ｃから
なる回路素子２９ｄ（図５）と、入出力端子２９ｅとで
構成される。

【００３８】コンフィギュレーションメモリ２９ａは、
ＥＥＰＲＯＭ、ＳＲＡＭなどの書き換え可能なメモリ素
子で構成されている。回路情報がコンフィギュレーショ
ンメモリ２９ａに格納されると、この回路情報に従っ
て、論理セル２９ｂ内の回路構成や、論理セル２９ｂと
入出力端子２９ｅを相互に接続する配線領域２９ｃの接
続状態が再構成される。コンフィギュレーションメモリ
２９ａの一部分を書き換えることにより、プログラマブ
ル論理回路２９が動作中であっても、回路を部分的に再
構成することができる。

【００３９】プログラマブル論理回路２９に再構成され
た回路素子２９ｄに、入出力端子２９ｃを介して、処理
すべきデータが入力され、また、その結果が出力され
る。

【００４０】図６は本発明における編集手段１１の処理
（ＰＣ上で実行される）を示すフローチャートである。
本実施例では、プログラマブル論理回路２９上に構成す
る回路の回路情報が、処理機能回路ブロックと、処理機
能回路ブロック間を接続する配線情報とに分離してい
る。処理機能回路ブロックの情報及び配線情報には、そ
れぞれ構成に要するデータサイズが記載されている。処
理機能回路ブロック内の配線は、処理機能回路ブロック
の情報として含む。

【００４１】図６において、まず、回路再構成シーケン
スに基づき、再構成間の回路差分情報を抽出する（Ｓ
１）。抽出した情報は処理機能回路ブロックの再構成と
配線の再構成にわけ、それぞれに頻度と単位再構成あた
りの必要データサイズを乗じて、それぞれ総再構成デー
タ量を算出する（Ｓ２、Ｓ３）。

【００４２】次に、処理機能回路ブロックの再構成時間
（データ量×単位データあたりの構成時間）と配線の再
構成時間を比較し、配線の再構成時間が長い場合には、
配線固定回路をスケルトン回路として選択し、再構成さ
れる処理機能回路ブロックの配置を固定して配線された
スケルトン回路の情報を生成する。再構成情報は切り替
わる処理機能回路ブロックのみを抽出して生成する（Ｓ
４、Ｓ７、Ｓ８）。

【００４３】処理機能回路ブロックの再構成時間の方が
長い場合、必要とされる複数の処理機能回路ブロックを
固定にし、配線の変更だけで再構成するスケルトン回路
を選択する（Ｓ４、Ｓ５）。この際は、複数の処理機能
回路ブロックが配置され、再構成シーケンスの最初に必
要となる処理回路を実現する配線のみを接続した回路を
スケルトン回路として生成する。再構成情報は配線の差
分のみを抽出して生成する（Ｓ６）。

【００４４】［適用例］本発明の適用例について示す。

【００４５】画像処理等で多用される画像フィルタのう
ち、画像の輪郭抽出で用いられるラプラシアンフィルタ
処理を本発明に適用した例について説明する。

【００４６】図７は、ラプラシアンフィルタマスクデー
タである。このフィルタ処理を施すことにより、画像の
輪郭抽出を行うことができる。

【００４７】まず、元の画像データの演算する単位領域
（３×３画素）から、ｐ［ｌ］［ｍ］，ｐ［ｌ−１］
［ｍ］，ｐ［ｌ］［ｍ−１］，ｐ［ｌ］［ｍ＋１］，ｐ
［ｌ＋１］［ｍ］を回路に入力し、次の演算を行うこと
で処理を実現する。

【００４８】

【数１】 図８は、ラプラシアンフィルタ処理を実現する回路例で
ある。図８（ａ）はひとつのまとまった回路で実現する
時の回路例であるが、この回路を時間的に分割すると、
図８（ｂ）のようになる。記憶手段１２（図１）には、
ラプラシアンフィルタの回路セットとして、回路Ａと回
路Ｂがひとまとまりになって、格納されている。なお、
図８（ａ）において、２６１〜２６５はレジスタ、２７
１〜２７４は演算器、２７５はシフトレジスタである。

【００４９】本発明を用いない場合の再構成動作につい
て説明する。

【００５０】その場合には、回路Ａを構成したあと、デ
ータｐ［ｌ−１］［ｍ］，ｐ［ｌ］［ｍ−１］，ｐ
［ｌ］［ｍ＋１］，ｐ［ｌ＋１］［ｍ］を入力し、中間
データとしてｘ，ｙを保持する。次に回路Ｂを再構成し
て、保持したｘ，ｙおよびｐ［ｌ］［ｍ］を入力すると
ラプラシアンフィルタの演算処理が施されたデータＰが
出力される。以降、回路Ａの再構成→回路Ｂの再構成、
を繰り返す。

【００５１】本発明では、回路Ａと回路Ｂから、スケル
トン回路と差分回路情報を生成して、再構成と処理を行
う。

【００５２】本発明にもとづき、回路再構成間の差分回
路を抽出すると、図８（ｂ）をもとに説明すると、差分
処理機能回路ブロックは、ブロックＢ→ブロックＣ、差
分配線情報は、ネットｎ３，ｎ５→ネットｎ７となる。

【００５３】再構成データ量として、セルの機能切り替
えに３バイト、配線のスイッチ切り替えに１バイトを要
し、１つのセルで１ビットの半加算器が実現できるよう
なＦＰＧＡの場合、画像データが８ビットとすると、演
算器（処理機能回路ブロック）には１０ビット演算器が
必要となり、演算器の再構成に１０×３＝３０バイト必
要となる。一方配線の差分に必要なデータ数は、１０×
１＝１０バイトであり、演算器の再構成の方が時間がか
かるため、処理機能回路ブロックを固定にして配線のみ
で再構成するスケルトン回路を生成する。

【００５４】図９に生成されたスケルトン回路と、生成
された差分情報によって再構成された回路を示す。再構
成データは図中、ネットｎ９で示す配線だけでよいの
で、再構成データ量が小さくなり、再構成時間を短縮す
ることができる。

【００５５】図９に示すスケルトン回路をラプラシアン
フィルタ処理に先立ち、構成し、差分情報によって部分
再構成を繰り返しながら、画像データの入出力を行っ
て、ラプラシアンフィルタ処理を実行することができ
る。

【００５６】以上説明したように、本発明の実施例によ
れば、アプリケーションプログラムによる処理に応じて
プログラマブル論理回路上の回路を再構成するとき、ス
ケルトン回路として残すべき共通回路部分を選択する際
に、回路情報を処理機能回路ブロック情報と、処理機能
回路ブロック間を接続する配線情報とに分離し、処理機
能回路ブロック情報と配線情報とで情報量を比較し、情
報量の多い方を共通回路部分としてスケルトン回路に残
し、情報量が少ない方を再構成するときの差分回路情報
としたので、処理回路の構成やアルゴリズムにかかわら
ず回路再構成時間が短縮され、情報処理システムの処理
性能の大幅な向上が実現できる。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
アプリケーションプログラムによる処理に応じてプログ
ラマブル論理回路上の回路を再構成するとき、編集手段
を用いて、スケルトン回路情報と差分回路情報とを生成
して回路再構成時間を短縮するように最適化を行える。

【図面の簡単な説明】

【図１】 本発明の原理的な構成を説明するための実施
例１の情報処理システムの構成を示すブロック図であ
る。

【図２】 実施例１の情報処理システムの編集手段の構
成を示すブロック図である。

【図３】 本発明のネットワーク環境での実現例を説明
するための実施例２の情報処理システムの構成を示すブ
ロック図である。

【図４】 本発明の情報処理装置に用いられるプログラ
マブル論理回路であるＦＰＧＡの平面構成図である。

【図５】 本発明の情報処理システムに用いられるプロ
グラマブル論理回路であるＦＰＧＡの断面構成図であ
る。

【図６】 本発明の情報処理システムの回路情報生成を
説明するフローチャートである。

【図７】 本発明の適用例であるラプラシアンフィルタ
の係数を表わす図である。

【図８】 ラプラシアンフィルタ演算を実現する回路図
である。

【図９】 ラプラシアンフィルタ演算回路のスケルトン
回路と再構成したスケルトン回路を表わす図である。

【図１０】 従来例のテキスト検索装置を説明する図で
ある。

【図１１】 従来例の演算装置を説明する図である。

【符号の説明】

１ 情報処理システム ２ ＣＰＵ ３ 処理手段 ４ アプリケーションプログラム ５ 取得手段 １０ コンピュータシステム １１ 編集手段 １２ 記憶手段 ２０ 情報処理システム ２１ ＣＰＵ ２２ チップセット ２３ 主記憶メモリ２３ ２４ ＰＣＩバス ２５ ハードディスクインターフェース ２６ ハードディスクドライブ ２７ 通信インターフェース ２８ プログラマブル論値回路インターフェース ２９ プログラマブル論理回路 ３０ ホストバス ３１ ネットワーク １１１ 差分抽出手段 １１２ ブロック／配線分離手段 １１３ ブロック／配線情報量比較手段 １１４ スケルトン／差分回路生成手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 処理の一部分が、プログラマブル論理回
   路で処理され、前記プログラマブル論理回路の部分的な
   回路の再構成により複数の機能を実現する情報処理装置
   において、 プログラマブル論理回路を備え、上記プログラマブル論
   理回路に構成された回路を用いてアプリケーションプロ
   グラムの一部分を処理する処理手段と、 個別の処理を実行するための個別の回路を上記プログラ
   マブル論理回路にそれぞれ構成するために用いる、複数
   組の回路情報を記憶する記憶手段と、 上記記憶手段に記憶された複数組の回路情報から、上記
   個別の処理に共通に用いられるスケルトン回路を規定す
   るスケルトン回路情報と、上記個別の回路の各々と上記
   スケルトン回路との差分回路を規定する差分回路情報と
   を生成する編集手段と、 上記編集手段で生成された回路情報を取得して上記処理
   手段の上記プログラマブル論理回路に回路を構成する取
   得手段とを有することを特徴とする情報処理装置。
2. 【請求項２】 請求項１記載の情報処理装置において、
   上記編集手段は、上記差分回路情報の情報量が少なくな
   るように上記スケルトン回路を決定する情報処理装置。
3. 【請求項３】 請求項１または２記載の情報処理装置に
   おいて、 上記編集手段は、 回路再構成間の差分回路情報を抽出する手段と、 上記差分回路情報を処理機能回路ブロック部分と配線部
   分とに分離して、情報量を比較する手段と、 比較した結果に基づき、配線を固定にした初期回路と処
   理機能回路ブロックを固定にした初期回路とを選択する
   手段と、 前記選択に基づき、上記スケルトン回路情報と上記差分
   回路情報とを生成する手段とを有する情報処理装置。
4. 【請求項４】 請求項１または２記載の記憶手段を構成
   する情報処理装置と、 請求項１または２記載の編集手段を構成する情報処理装
   置と、 請求項１または２記載の取得手段および処理手段を構成
   する情報処理装置とが個別に構成され、 これらの情報処理装置をネットワークを介して接続する
   ことを特徴とする複合情報処理装置。
5. 【請求項５】 処理の一部分が、プログラマブル論理回
   路で処理され、前記プログラマブル論理回路の部分的な
   回路の再構成により複数の機能を実現する情報処理装置
   に供給される回路情報を編集する回路情報編集装置にお
   いて、 個別の処理を実行するための個別の回路を上記プログラ
   マブル論理回路にそれぞれ構成するために用いる、複数
   組の回路情報から、回路再構成間の差分回路情報を抽出
   する手段と、 上記差分回路情報を処理機能回路ブロック部分と配線部
   分とに分離して、情報量を比較する手段と、 比較した結果に基づき、配線を固定にした初期回路と処
   理機能回路ブロックを固定にした初期回路とを選択する
   手段と、 前記選択に基づき、上記個別の処理に共通に用いられる
   スケルトン回路を規定するスケルトン回路情報と、上記
   個別の回路の各々と上記スケルトン回路との差分回路を
   規定する差分回路情報とを、上記選択に基づき、生成す
   る手段とを有することを特徴とする回路情報編集装置。