JP2001109645A - 暴走検出機能を備えるコンピュータ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ウォッチドッグタイマなどを利用して、プロ
グラムの暴走を確実に検出可能にする。 【解決手段】 ＣＰＵ１１は、ＲＯＭ１２などに格納さ
れているプログラムに従って動作する。プログラム中に
は、ＷＤＴ１４を一定時間内にクリアする命令が含まれ
る。プログラムが暴走すると、ＷＤＴ１４のクリアを一
定時間内に行うことができなくなって、ＷＤＴ１４がＣ
ＰＵ１１をリセットする。プログラムが暴走してもＷＤ
Ｔ１４がクリアされることがないようにするため、プロ
グラムは複数のループに分けられ、各ループ内でそれぞ
れ関門を設けて、関門の通過を確認してＷＤＴ１４のク
リアを行い、かつ先行するループの終了を条件として後
続するループでＷＤＴ１４のクリアを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、処理ループの中
に、ウォッチドッグタイマ等の暴走検出手段の作動を阻
止する動作を含み、所定時間内に暴走検出手段の作動の
阻止が行われないときに、プログラムが暴走しているこ
とを検出する暴走検出機能を備えるコンピュータ装置に
関する。

【０００２】

【従来の技術】従来から、コンピュータ装置は、予め設
定されるプログラムに従って動作し、各種計算処理や制
御などに広く用いられている。プログラムは、メモリに
格納され、一定の順序で読出されて実行される。何らか
の原因で実行する順序が狂ったり、あるいはプログラム
そのものに欠陥があるような場合には、プログラムがい
わゆる暴走状態となり、演算処理や制御を正常に行うこ
とができなくなってしまう。このため、プログラムの暴
走を監視し、あるいは暴走が検出されるときには、暴走
を阻止するために種々の手段が考えられている。

【０００３】図８は、従来から一般的に用いられている
暴走検出機能付のコンピュータ装置の概略的な構成を示
す。コンピュータ装置は、ＣＰＵ１がＲＯＭ２に予め格
納されているプログラムを順次読込んで動作する。プロ
グラムの実行中には、一時的なデータの保管などのため
に、ＲＡＭ３が利用される。ＲＯＭ２に格納されるプロ
グラムは、一般的に或る処理ループを繰返すように形成
される。このような処理ループを持つプログラムの暴走
を検出する一般的な方法として、ウォッチドッグタイマ
（以下、Watch Dog Timerから「ＷＤＴ」と略称する）
４が用いられている。

【０００４】ＷＤＴ４は、コンピュータの内部もしくは
外部で動作するタイマであり、一定時間が経過する間
に、検査対象とされるプログラムからクリアの指示が来
なかった場合、検査対象プログラムにリセットをかける
機能を有する。検査対象となるプログラムでは、処理ル
ープ中の少なくとも１カ所に、ＷＤＴ４をクリアする命
令が記述されており、プログラムが正常に動作している
限りは、一定の周期でＷＤＴ４がクリアされるので、Ｃ
ＰＵ１にはリセットがかからない。一旦プログラムが暴
走し、処理ループの周期実行性が崩れると、ＷＤＴ４が
タイムアウトし、ＣＰＵ１にリセットをかける。リセッ
トをかけられたＣＰＵ１は、一般に初期化処理から再ス
タートする。

【０００５】プログラムの暴走は、種々の原因で生じ
る。ＲＯＭ２などに格納されているプログラム自体にい
わゆるバグと言われるような不備があるような場合や、
ＣＰＵ１の動作速度とＲＯＭ２のアクセスタイムなどの
不整合や、ノイズなどの影響によって、正しいアドレス
や正しいデータでのアクセスができないことなどであ
る。暴走検出後も、リセットばかりではなく、自己診断
などに移行する場合もある。

【０００６】図９は、図８に示すような暴走検出機能付
のコンピュータ装置で、ＷＤＴ４を用いて暴走検出を行
う基本的なプログラムの構成を示す。プログラムの中心
的な部分は、処理１から処理ｎまでで行われ、さらにＷ
ＤＴ４のクリア処理が行われる。すなわち、ステップａ
０からスタートした後、スタートａ１からステップａｎ
まで、処理１から処理ｎまでを行い、次にステップａｗ
でＷＤＴ４のクリア処理を行い、ステップａ１からステ
ップａｗまでの処理を繰返す。この処理ループ中で、Ｗ
ＤＴ４は周期的にクリアされるので、ＣＰＵ１をリセッ
トしない。プログラムの暴走によって、ステップａ１か
らステップａｗまでの処理ループが行われなくなると、
ＷＤＴ４を一定時間内にクリアすることができなくな
り、ＣＰＵ１にリセットがかかる。ＣＰＵ１にリセット
がかかると、それまでの処理結果などが無効になり、改
めて処理をやり直すことになる。

【０００７】図１０は、図９に示すプログラムで、暴走
が生じてもステップａｗのＷＤＴクリア処理は行われて
しまうＷＤＴ４クリア処理での滞留を示す。ＷＤＴ４
は、一定時間内にクリア処理が繰返されれば、ＣＰＵ１
をリセットしないので、非常に短期間にクリア処理が繰
返されても、異常とは判断しない。このため、クリアの
周期が短時間側になるようなプログラムの暴走が生じて
も、暴走を検出することはできない。

【０００８】特開昭６４−１４６４４には、図１０に示
すようなプログラムの滞留に対して有効とされるウォッ
チドッグタイムアウト検出方法についての先行技術が開
示されている。この先行技術では、図１１に示すように
処理ループ中に関門を設ける考え方をさらに発展させ、
図１３に示すように複数の関門としてチェックポイント
を設け、所定時間内に全てのチェックポイントを通過し
たときのみウォッチドッグタイマをクリアするようにし
ている。

【０００９】図１１では、ステップｂ０から処理を開始
し、ステップｂ１からステップｂｎまでの処理で１から
ｎまでの処理を行う点は、図９の処理ループと同様であ
る。この処理ループでは、途中にステップｂｍで関門を
設け、図１２に示すように、図８のＲＡＭ３などに設け
られるメモリ領域５に関門通過を示すマークを付ける処
理、たとえば位置を書込む処理を行う。ステップｂｗで
ＷＤＴをクリアする処理を行う前に、ステップｂ９で、
メモリ領域５を参照して、このマークに位置が書込まれ
ているか否かを確認する処理を行う。もし、位置が書込
まれていなければ、ステップｂｗのＷＤＴのクリアは行
わず、位置が書込まれていれば、ステップｂ９でのＷＤ
Ｔのクリアを行ったうえで、ステップｂｘでマークを０
にクリアする処理を行う。

【００１０】図１３では、関門を複数設ける。処理１〜
ｎの後にそれぞれ関門１〜ｎを追加する。すなわち、ス
テップｃ０から処理を開始し、ステップｃ１の処理１の
後にステップｃｍ１で関門１を実行し、ステップｃ２で
処理２を実行した後、ステップｃｍ２で関門２を実行
し、以下ステップｃｎで処理ｎを実行した後、ステップ
ｃｍｎで関門ｎを実行する。メモリ領域５は、図１４に
示すように、ステップｎビットに拡張される。ステップ
ｃ９では、メモリ領域５を参照して、ｎビットのマーク
が全て１であるか否かを判断する。全て１になっていれ
ば、ステップｃｗでＷＤＴクリアを行い、ステップｃｘ
でマーククリアを行って、ステップｃ１に戻る。マーク
が全部１になっていないときには、ステップｃ９からス
テップｃ１に戻るので、ステップｃｗのＷＤＴクリアは
行わず、ＷＤＴ４が作動してＣＰＵ１がリセットされ
る。

【００１１】

【発明が解決しようとする課題】従来から一般的なウォ
ッチドッグタイマを用いる暴走の検出方法では、図１０
に示すようなＷＤＴクリア処理での滞留で、ステップａ
１からステップａｎまでの処理１から処理ｎを実行して
いないにもかかわらず、ステップａｗでのＷＤＴクリア
のクリアが行われてしまい、暴走の検出を行うことがで
きない。図１１や図１３のように関門を設ける方法は、
図１３のように関門の数が多ければ、暴走を検出するこ
とができる可能性は大きくなる。しかしながら、全部の
関門を通過しても、その順番を考慮していないので、マ
ークは確認することができても、プログラムの実行順序
が狂ってくる暴走を検出することはできない。

【００１２】本発明の目的は、簡単な構成で、プログラ
ムの実行順序も含めた暴走を確実に検出することができ
る暴走検出機能を備えるコンピュータ装置を提供するこ
とである。

【００１３】

【課題を解決するための手段】本発明は、所定時間内に
アクセスが行われないときに、プログラムの暴走として
検出する暴走検出手段を有し、正常な動作中では、該所
定時間内に暴走検出手段の作動を阻止するためのアクセ
スを繰返すコンピュータ装置において、プログラムを複
数段階に分けて、各段階のプログラム中に、プログラム
の実行時での通過を示す関門動作と暴走検出手段の作動
を阻止する暴走検出阻止動作とが含まれ、さらに段階間
の遷移時に先行する段階の終了を示す段階終了動作が含
まれるように、プログラムが記憶されるメモリと、メモ
リに記憶されているプログラムを、予め定める順序で読
出し、プログラムに従って動作する処理手段と、処理手
段が、プログラム中の関門動作を行うときに通過を示す
情報と、段階終了動作を行うときに段階終了を示す情報
とが記憶される記憶手段とを含み、処理手段は、プログ
ラム中の暴走検出阻止動作を行うときに、記憶手段を参
照して、先行する段階のプログラムで段階終了動作が行
われ、後続する段階のプログラムで段階動終了動作が行
われておらず、かつ当該段階で関門動作が行われている
ときのみ、暴走検出手段に対して、暴走検出の作動を阻
止することを特徴とする暴走検出機能を備えるコンピュ
ータ装置である。

【００１４】本発明に従えば、暴走検出機能を備えるコ
ンピュータ装置では、所定時間内にアクセスが行われな
いときに、プログラムの暴走として検出する暴走検出手
段を有する。正常な動作中では、所定時間内に暴走検出
手段の作動を阻止するためのアクセスが繰返される。プ
ログラムは、複数段階に分けて、各段階のプログラム中
にプログラムの実行時での通過を示す関門動作が含まれ
るようにメモリに記憶される。さらにプログラムで、動
作を繰返すプログラムの範囲には、暴走検出手段作動を
阻止する暴走検出阻止動作と、関門の通過を示す関門通
過動作とが含まれる。さらに段階間の遷移時には、先行
する段階の終了を示す段階終了動作も含まれる。処理手
段は、メモリに記憶されているプログラムを、予め定め
る順序で読出し、プログラムに従って動作する。処理手
段がプログラム中の関門動作を行うときに、通過を示す
情報および段階の終了を示す情報は、記憶手段に記憶さ
れる。関門動作が正常に行われていれば、記憶手段に関
門通過を示す情報が記憶され、処理手段がプログラム中
の暴走検出動作を行うときに参照して、全部の段階のプ
ログラムを通過していること、および先行する段階を終
了し、後続する段階を終了していないことを確認し、暴
走検出手段に対して、暴走検出の作動を阻止する。プロ
グラムの動作が正常であれば、全ての段階を通過するの
で、記憶手段に記憶されている情報には、全ての段階で
の関門通過が反映される。プログラムが暴走していれ
ば、通過しない関門や段階が生じ、記憶手段の記憶内容
から暴走を容易に判断することができる。

【００１５】また本発明は、前記処理手段によって情報
の記憶が可能で、記憶された情報を電源遮断後も保存可
能な不揮発性メモリをさらに含み、前記処理手段は、前
記暴走検出手段に対して暴走検出の作動を阻止しないと
き、前記記憶手段に記憶されている情報を該不揮性メモ
リに記憶することを特徴とする。

【００１６】本発明に従えば、暴走検出手段に対して暴
走検出の作動を阻止しないときには、処理手段の動作は
停止されたり初期化されたりし、記憶手段の記憶内容
は、保障されない。記憶手段の記憶内容を不揮発性メモ
リに保存するので、不揮発性メモリの記憶内容を参照す
ることによって、プログラムの暴走の内容についての情
報を得ることができ、暴走の原因調査などを有効に行う
ことができる。

【００１７】さらに本発明は、所定時間内にアクセスが
行われないときに、プログラムの暴走として検出する暴
走検出手段を有し、正常な動作中では、該所定時間内に
暴走検出手段の作動を阻止するためのアクセスを繰返す
コンピュータ装置において、プログラム中の複数位置
に、プログラムの実行時での通過を示す関門動作と、暴
走検出手段の作動を阻止する暴走阻止動作とが含まれる
ように、プログラムが記憶されるメモリと、メモリに記
憶されているプログラムを、予め定める順序で読出し、
プログラムに従って動作する処理手段と、処理手段が、
プログラム中の関門動作を行うときに、通過を示す情報
が記憶される記憶手段と、処理手段によって情報の記憶
が可能で、記憶された情報を電源遮断後も保存可能な不
揮発性メモリと含み、処理手段は、プログラム中の暴走
検出阻止動作を行うときに、記憶手段を参照して、該複
数位置のすべての関門動作が終了しているときのみ、暴
走検出手段に対して、暴走検出の作動を阻止し、暴走検
出の作動を阻止しないときは、記憶手段に記憶されてい
る情報を該不揮発性メモリに記憶することを特徴とする
暴走検出機能を備えるコンピュータ装置である。

【００１８】本発明に従えば、複数の関門で暴走を確実
に検出し、記憶手段の情報を不揮発性メモリに保存し
て、原因調査などに利用することができる。

【００１９】また本発明で前記記憶手段に記憶される情
報は、前記関門動作の位置を示すマークを含み、前記処
理手段は、前記暴走検出の作動を阻止しないとき、記憶
手段に記憶されているマークの組合わせに従って、予め
定める終了処理を選択して実行することを特徴とする。

【００２０】本発明に従えば、処理手段が暴走検出の作
動を阻止しないときに、記憶手段に記憶されている情報
に付されたマークの組合わせに従って、予め定める終了
処理を選択して実行するので、実行されたプログラムの
状態に従って適切な終了処理を行わせることができる。

【００２１】

【発明の実施の形態】図１は、本発明の実施の一形態の
暴走検出機能付コンピュータ装置１０の概略的な構成を
示す。本実施形態では、ＣＰＵ１１、ＲＯＭ１２、ＲＡ
Ｍ１３およびＷＤＴ１４を含み、基本的には図８の構成
と同等である。ＣＰＵ１１は、たとえばリセット端子を
備え、ＷＤＴ１４が作動すると、強制的にリセット状態
にさせられる。ＣＰＵ１１が読込んで動作するプログラ
ムのコードが、ＣＰＵ１１によって直接実行可能なコー
ドの形で格納される。ＲＡＭ１３には、プログラム中で
関門を通過する際にマークを記憶させる記憶領域として
のメモリ領域１５も設けられる。

【００２２】図２は、図１のＲＯＭ１２に格納されるプ
ログラムの全体的な構成を示す。本実施形態では、プロ
グラムを複数のループに分け、各段階のループを所定の
順序で通過するときのみ、ＷＤＴ１４のクリアが行わ
れ、暴走によるプログラムの実行順序の乱れも検出可能
にしている。

【００２３】ステップｄ０から処理を開始するプログラ
ムは、処理１１から処理１ｎまでの第１のループと、処
理２１から処理２ｎまでの第２のループとの２つのルー
プに分けられる。本実施形態では、各段階の処理ループ
毎にＷＤＴクリアを行う。また各ループ毎に関門を設け
ると同時に、繰返しを行わない第１のループでは、ＷＤ
Ｔクリアを１回しか行わないようにしている。すなわ
ち、ステップｄ１１からステップｄ１ｎまでの処理１ｎ
までの処理ループでは、途中にステップｄｍ１で関門１
を実行するとともに、ステップｄ１ｑで関門１によるマ
ークのチェックと、ループ繰返しのチェックとを行う。
このチェックの結果、関門１によるマークがあり、かつ
ループ１の終了マークがないときのみ、ステップｄ１ｗ
でＷＤＴクリアを行い、ステップｄ１ｘでループ１マー
クのクリアを行う。ステップｄ１ｑでループ１マークが
ないか、ループ１終了マークがクリアされていないとき
には、ステップｄｑに移る。またステップｄ１ｘが終了
したときも、ステップｄｑに移る。ステップｄｑでは、
ループ１が終了しているか否かを判断する。ループ１が
終了する所定の条件が満たされていないときには、ステ
ップｄ１１に戻る。

【００２４】ステップｄｑでループ１が終了していると
判断されるときには、ステップｄｍ１０で、関門１０と
して、ループ１の終了マークをセットする。次にステッ
プｄ２１からステップｄ２ｎまで、処理２１から処理２
ｎまでのループを実行し、途中でステップｄｍの関門２
を実行する。ステップｄ２ｑでは、ループ２のマークが
あって、かつループ１終了マークがあるか否かを判断す
る。条件が満たされるときのみ、ステップｄ２ｗでのＷ
ＤＴクリアおよびステップｄ２ｘでのループ２マークク
リアを行う。以下、ステップｄ２１からステップｄ２ｘ
までの処理を繰返す。本実施形態では、処理ループ１，
２でそれぞれ独立して関門とマークとを持ち、それぞれ
のループで暴走の検出を行う。それに加えて、ループ１
が終了した場合に、ループ１終了の関門１０とマークと
を設け、ループ１では、ループ１終了マークがないこと
を、ループ２ではループ１終了マークがあることをそれ
ぞれ確認することによって、ループ１を通過した後、ル
ープ２へ転移したことを確認することができる。

【００２５】図３は、本実施形態のメモリ領域１５の記
憶内容を示す。各ループの関門１および関門２によるマ
ークの他に、関門１０で付されるループ１終了マークが
記憶される。各マークは、１ビットずつで表され、
「１」がマークされている状態を示し、「０」がクリア
されている状態を示す。

【００２６】本実施形態のように、ループ１の処理は１
回しか実行しないので、たとえば初期化や、診断プログ
ラムなどで利用することができる。また、本実施形態で
は、ループ１とループ２との２段階にプログラムを分け
ているけれども、より多い段階にプログラムを分けるこ
とができれば、より確実に暴走の検出を行うことができ
る。また、各段階のループで、複数の関門を設けてマー
クを確認すれば、さらに確実に暴走を検出することが可
能になる。

【００２７】図４は、本発明の実施の他の形態の暴走検
出機能付コンピュータ装置２０の概略的な構成を示す。
ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２３およびＷＤＴ２４
によって構成されるコンピュータ装置は、図１の実施形
態と基本的に同等である。ＲＯＭ２２には、ＣＰＵ２１
が動作するプログラムが格納され、ＲＡＭ２３にはマー
クを記憶するためのメモリ領域２５が設けられる。本実
施形態では、さらにフラッシュＲＯＭなど、記憶内容を
電気的に書込むことが可能で、一旦書込まれた記憶内容
は電源の供給が停止されても保存される不揮発性メモリ
２６も設けられる。

【００２８】図５は、図４の実施形態の暴走検出機能付
コンピュータ装置２０のプログラムを示す。本実施形態
では、ステップｅ０から処理を開始し、ステップｅ１か
らステップｅｎまで、処理１から処理ｎまでを行うとと
もに、ステップｅｍ１からステップｅｍｎまで、関門１
から関門ｎまでのマーク処理も併せて行う。次にステッ
プｅｑでマーク１〜ｎがあるか否かを判断する。全部の
マークがあれば、ステップｅｗで、ＷＤＴクリアを行
い、ステップｅｘでマークをクリアし、ステップｅ１に
戻る。ステップｅｑで、マーク１〜ｎが全部そろってい
ないと判断されるときには、ステップｅｓでメモリ領域
２５の内容を不揮発性メモリ２６に記録する。ステップ
ｅｓでの記録が終了すると、ステップｅ１に戻る。ただ
し、ステップｅｓを実行するのは、マーク１ｎが全部そ
ろっていなくてプログラムが暴走しているときであり、
正常なプログラムの実行状態に戻るとは限らない。した
がって、ＷＤＴ２４がＣＰＵ２１をリセットするまでの
短時間のうちに、ステップｅｑの判断と、ステップｅｓ
での不揮発性メモリ２６への記録が複数回行われる可能
性がある。このような場合には、不揮発性メモリ２６に
記録するメモリ領域２５の内容を、異なるアドレスに記
録することが望ましい。

【００２９】フラッシュＲＯＭやＥＥＰＲＯＭ、ＥＰＲ
ＯＭなどの不揮発性メモリ２６では、記録内容の読出し
は通常のＲＯＭなどと同様に行うことができるけれど
も、情報の記録は、通常のＲＡＭ２３へのデータの書込
みのように簡単に行うことができず、比較的時間をかけ
て、一定の手順に従って行う必要がある。このため、暴
走中のプログラムによって、不揮発性メモリ２６に誤っ
た情報が記録されるおそれはない。また、ステップｅｓ
でのメモリ領域２５の内容の記録では、記録するデータ
量が少ないので、短時間で終了させることができる。不
揮発性メモリ２６にメモリ領域２５の記憶内容が記録さ
れて保存されるので、システムの管理者は暴走の原因を
究明する手掛かりとして、不揮発性メモリ２６の記録内
容を利用することができる。

【００３０】図６は、本発明の実施のさらに他の形態と
してのプログラムの手順を示す。本実施形態は、たとえ
ば図４に示す暴走検出機能付コンピュータ装置２０で実
行することができる。ステップｆ０からステップｆｑま
での各ステップは、図５のステップｅ０からステップｅ
ｑまでの各ステップと基本的に同等である。また、ステ
ップｆｗおよびステップｆｘの各ステップも、図５のス
テップｅｗとステップｅｘとの各ステップと基本的に同
等である。本実施形態で、ステップｆｑでマーク１〜ｎ
までがそろっていないと判断されるときには、ステップ
ｆｚで、欠けているマークに応じた終了処理を実施す
る。たとえば、一般的にフラッシュＲＯＭなどの不揮発
性メモリ２６は、記憶容量がかなり大きく、関門のマー
クを記憶するメモリ領域２５の記憶にはその一部しか必
要としない。一般には、制御内容の最適化や学習などの
ために一旦ＲＡＭ２３にデータを展開し、修正を受けた
データを不揮発性メモリ２６に記憶するような処理が行
われる。ＲＡＭ２３に展開されたデータを不揮発性メモ
リ２６に書戻さないで、ＣＰＵ２１をリセットしてしま
うと、ＲＡＭ２３上で処理されたデータが不揮発性メモ
リ２６に書戻せないことになり、不揮発性メモリ２６上
に保存されているデータ間の整合性が損なわれる可能性
がある。このようなデータに関しては、不揮発性メモリ
２６への書戻し処理を行ってから、ＷＤＴ２４によるＣ
ＰＵ２１へのリセットがかかるようにプログラム終了処
理を行う。また、たとえば自動車のエンジンの制御など
では、一般にメインＣＰＵとサブＣＰＵとに分けて制御
が行われており、メインＣＰＵをリセットする際には、
サブＣＰＵの制御で適切なフェイルセイフ処理を行って
から、メインＣＰＵのリセットがかかるようにすること
が望ましい。必要な終了処理に時間を要し、その間にＷ
ＤＴ２４が動作するおそれがあるときには、終了処理の
プログラム中でＷＤＴクリアに必要な時間を確保する
間、行うようにすることもできる。

【００３１】図５に示すステップｅｓや、図６に示すス
テップｆｚの処理自体が暴走するときには、初期の効果
を奏することができないので、これらの処理はできるだ
け単純で、暴走するおそれがないようにしておく必要が
ある。

【００３２】

【発明の効果】以上のように本発明によれば、暴走検出
の対象となるプログラムを複数段階に分け、プログラム
の実行順序を含めた形で暴走の検出を行うことができ
る。

【００３３】また本発明によれば、暴走を検出した場合
に、記憶領域の記憶内容を不揮発性メモリに保存するこ
とによって、暴走の原因をシステム管理者が特定するた
めに利用することができる。記憶領域に記憶される情報
は、各段階の関門を通過しているか否かを示しているた
め、通過していないことを示す情報があれば、対応する
段階を通過しなかったことが判り、システム管理者はこ
の情報を不具合原因究明の手掛かりとして有効に利用す
ることができる。

【００３４】さらに本発明によれば、複数の関門で暴走
の検出を確実に行い、不揮発性メモリに記憶される情報
を原因究明に有効に利用することができる。

【００３５】また本発明によれば、プログラムの暴走を
検出した場合に、記憶手段の記憶内容から暴走時に実行
しなかった処理を検出し、適切な終了処理を実行してか
ら暴走を終了させるためのリセットなどの処理に移行さ
せることができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の暴走検出機能付コンピ
ュータ装置１０の概略的な電気的構成を示すブロック図
である。

【図２】図１の暴走検出機能付コンピュータ装置１０の
プログラムの概略的な処理手順を示すフローチャートで
ある。

【図３】図１の実施形態でメモリ領域１５に記憶される
情報を示す図である。

【図４】本発明の実施の他の形態の暴走検出機能付コン
ピュータ装置２０の概略的な電気的構成を示すブロック
図である。

【図５】図４の実施形態でのプログラムの概略的な処理
手順を示すフローチャートである。

【図６】本発明の実施のさらに他の形態としてのプログ
ラムの概略的な処理手順を示すフローチャートである。

【図７】図６の実施形態で、ステップｆ２の処理２をバ
イパスした場合のメモリ領域２５の記憶状態を示す図で
ある。

【図８】従来からの暴走検出記憶付きコンピュータ装置
の概略的な電気的構成を示すブロック図である。

【図９】図８の暴走検出記憶付きコンピュータ装置のプ
ログラムの概略的な処理手順を示すフローチャートであ
る。

【図１０】図９のプログラムで暴走によってＷＤＴクリ
ア処理での滞留が生じている状態を示すフローチャート
である。

【図１１】プログラムの暴走検出のために関門を設け、
マークの確認を行う処理手順を示すフローチャートであ
る。

【図１２】図１１の処理手順の関門でマークを記憶する
メモリ領域の記憶内容を示す図である。

【図１３】プログラムの暴走検出のために複数の関門を
設けた処理手順の概要を示すフローチャートである。

【図１４】図１３のプログラム中の関門でマークを記憶
するメモリ領域の構成を示す図である。

【符号の説明】

１０，２０ 暴走検出機能付コンピュータ装置 １１，２１ ＣＰＵ １２，２２ ＲＯＭ １３，２３ ＲＡＭ １４，２４ ＷＤＴ １５，２５ メモリ領域 ２６ 不揮発性メモリ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定時間内にアクセスが行われないとき
   に、プログラムの暴走として検出する暴走検出手段を有
   し、正常な動作中では、該所定時間内に暴走検出手段の
   作動を阻止するためのアクセスを繰返すコンピュータ装
   置において、 プログラムを複数段階に分けて、各段階のプログラム中
   に、プログラムの実行時での通過を示す関門動作と暴走
   検出手段の作動を阻止する暴走検出阻止動作とが含ま
   れ、さらに段階間の遷移時に先行する段階の終了を示す
   段階終了動作が含まれるように、プログラムが記憶され
   るメモリと、 メモリに記憶されているプログラムを、予め定める順序
   で読出し、プログラムに従って動作する処理手段と、 処理手段が、プログラム中の関門動作を行うときに通過
   を示す情報と、段階終了動作を行うときに段階終了を示
   す情報とが記憶される記憶手段とを含み、 処理手段は、プログラム中の暴走検出阻止動作を行うと
   きに、記憶手段を参照して、先行する段階のプログラム
   で段階終了動作が行われ、後続する段階のプログラムで
   段階動終了動作が行われておらず、かつ当該段階で関門
   動作が行われているときのみ、暴走検出手段に対して、
   暴走検出の作動を阻止することを特徴とする暴走検出機
   能を備えるコンピュータ装置。
2. 【請求項２】 前記処理手段によって情報の記憶が可能
   で、記憶された情報を電源遮断後も保存可能な不揮発性
   メモリをさらに含み、 前記処理手段は、前記暴走検出手段に対して暴走検出の
   作動を阻止しないとき、前記記憶手段に記憶されている
   情報を該不揮性メモリに記憶することを特徴とする請求
   項１記載の暴走検出機能を備えるコンピュータ装置。
3. 【請求項３】 所定時間内にアクセスが行われないとき
   に、プログラムの暴走として検出する暴走検出手段を有
   し、正常な動作中では、該所定時間内に暴走検出手段の
   作動を阻止するためのアクセスを繰返すコンピュータ装
   置において、 プログラム中の複数位置に、プログラムの実行時での通
   過を示す関門動作と、暴走検出手段の作動を阻止する暴
   走阻止動作とが含まれるように、プログラムが記憶され
   るメモリと、 メモリに記憶されているプログラムを、予め定める順序
   で読出し、プログラムに従って動作する処理手段と、 処理手段が、プログラム中の関門動作を行うときに、通
   過を示す情報が記憶される記憶手段と、 処理手段によって情報の記憶が可能で、記憶された情報
   を電源遮断後も保存可能な不揮発性メモリと含み、 処理手段は、プログラム中の暴走検出阻止動作を行うと
   きに、記憶手段を参照して、該複数位置のすべての関門
   動作が終了しているときのみ、暴走検出手段に対して、
   暴走検出の作動を阻止し、暴走検出の作動を阻止しない
   ときは、記憶手段に記憶されている情報を該不揮発性メ
   モリに記憶することを特徴とする暴走検出機能を備える
   コンピュータ装置。
4. 【請求項４】 前記記憶手段に記憶される情報は、前記
   関門動作の位置を示すマークを含み、 前記処理手段は、前記暴走検出の作動を阻止しないと
   き、記憶手段に記憶されているマークの組合わせに従っ
   て、予め定める終了処理を選択して実行することを特徴
   とする請求項１〜３のいずれかに記載の暴走検出機能を
   備えるコンピュータ装置。