JP2001102380A

JP2001102380A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2001102380A
Application number: JP28005599A
Authority: JP
Inventors: Tatsuyuki Saito; 達之齋藤; Junji Noguchi; 純司野口; Nobuo Owada; 伸郎大和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-09-30
Filing date: 1999-09-30
Publication date: 2001-04-13

Abstract

(57)【要約】【課題】埋め込み性の優れた導電膜を用いて形成した
配線の配線抵抗の低減および高い信頼性の確保を実現す
る。【解決手段】層間絶縁膜１１ｂに配線溝１５を形成
し、配線溝１５を含む層間絶縁膜１１ｂ上に窒化チタン
膜１６を形成する。その後、銅膜１７を塗布法で形成す
る。さらに銅膜１７上にスパッタ法により銅膜を堆積し
て凹部（配線溝１５）を埋め込み、配線溝１５以外の余
分な銅膜、窒化チタン膜をＣＭＰ法により除去して配線
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術および半導体集積回路装置に関し、特に、
銅を主導電層とする配線を有する半導体集積回路装置に
適用して有効な技術に関するものである。

【０００２】

【従来の技術】従来、半導体集積回路における配線層の
形成は、たとえば、昭和５９年１１月３０日、株式会社
オーム社発行、「ＬＳＩハンドブック」、ｐ２５３〜ｐ
２９２に記載されているように、絶縁体上にアルミニウ
ム（Ａｌ）合金またはタングステン（Ｗ）などの高融点
金属薄膜を成膜した後、フォトリソグラフィ工程により
配線用薄膜上に配線パターンと同一形状のレジストパタ
ーンを形成し、それをマスクとしてドライエッチング工
程により配線パターンを形成していた。

【０００３】しかし、このＡｌ合金を用いる方法では配
線の微細化に伴い、配線抵抗の増大が顕著となり、それ
に伴い配線遅延が増加し、半導体集積回路装置の性能が
低下する等の問題があった。特に高性能なロジックＬＳ
Ｉにおいては、その性能阻害要因として大きな問題が生
じている。

【０００４】このため、最近では、１９９３ＶＭＩＣ
（VLSI Multilevel Interconnection Conference）予稿
集、ｐ１５〜ｐ２１に記載されているように、絶縁体に
形成した溝上にＣｕを主導体層とする配線用金属を埋め
込んだ後、溝外部の余分な金属を化学機械研磨法（ＣＭ
Ｐ法）を用いて除去することにより溝内に配線パターン
を形成する方法が検討されている。

【０００５】しかし、絶縁体に形成した溝内にＣｕを埋
め込むことは、銅配線の微細化が進むに従い困難となっ
ている。すなわち、溝形状を被覆するＣｕ膜の膜厚は溝
の開口部で最も厚く、溝内部では薄くなる。これは被膜
形成時に、その被膜となる前駆体であるクラスタの入射
方向にある程度の幅を有し、溝開口部が陰となって溝内
部にクラスタが輸送されないため、開口部で被膜が形成
されやすい一方溝底部では被膜が形成され難いためと考
えられる。この結果、開口部で被膜のオーバーハングが
形成され、溝幅が狭い場合には容易に溝両端のオーバー
ハングが接して溝の開口を塞ぎ、被膜にはボイドが形成
されてしまう。このような状態でＣＭＰ等により余分な
Ｃｕを取り除いても、溝内にＣｕが完全に埋め込まれて
いないため、所定の導電性は得られず、半導体集積回路
装置の性能を阻害する。

【０００６】そこで、各種の埋め込み方法が検討されて
いる。

【０００７】たとえば、Extended Abstracts 1994 SSDM
(Solid State Device Meeting), pp.937-940（文献
１）、あるいは、Proceedings of International Inter
connectTechnology Conference in 1998, pp.160-162
（文献２）には、銅をスパッタ法により堆積した後、熱
処理（リフロー）を施して銅を溝内に埋め込み、その後
溝外部の余分な銅を除去し配線を形成する方法が記載さ
れている。

【０００８】また、Technical Digest 1997 IEDM(Inter
national Electronic Device Meeting), pp.773-776
（文献３）、あるいは、Proceedings of 1997 VMIC, p
p.69-74（文献４）には、シード膜として銅をスパッタ
法により堆積した後、さらにメッキ法で銅を堆積して微
細な溝を埋め込み、その後溝外部の余分な銅を除去し配
線を形成する方法が記載されている。さらに、前記文献
３には溝を形成し、さらに溝底に孔を形成し、溝および
孔内にバリアメタル、シード膜（銅）をスパッタ後、メ
ッキ法で銅を堆積して微細な孔および溝を埋め込み、そ
の後溝外部の余分な銅を除去し配線を形成するいわゆる
デュアルダマシン方による配線形成法が記載されてい
る。

【０００９】また、Proceedings of International Int
erconnect Technology Conferencein 1998, pp.169-171
（文献５）には、溝を形成し、溝内にバリアメタルを
スパッタ後、スパッタ法で銅膜を堆積する。この銅膜は
溝パターン上でブリッジを形成するまで、すなわち溝内
にボイドを有するような状態で厚く形成する。その後、
高温高圧状態に置き、銅を溝パターン内に押し込むこと
により微細な溝を埋める。その後溝外部の余分な銅を除
去し配線を形成する方法が記載されている。

【００１０】また、Proceedings of 1st International
Conference on Advancedmaterialsand Processes for
Microelectronics （文献６）には、溝を形成し、バリ
アメタルをスパッタ後、有機溶剤に溶かした銅微粒子を
回転塗布し、この塗布膜をベーク後さらに還元雰囲気で
の熱処理を行い、銅膜を溝内に埋め込む技術が記載され
ている。厚膜を形成する場合には、塗布およびベークと
還元処理を繰り返す。

【００１１】

【発明が解決しようとする課題】しかし、前記文献１、
２に記載の方法、すなわち銅をスパッタ法により形成
し、これを熱処理（リフロー）して溝等凹部に埋め込む
方法では、凹部パターンの側壁が垂直に近いとき、パタ
ーン開口部でのオーバーハングが生じ、十分なカバレッ
ジが確保できないという問題がある。著しい場合には、
内部にボイドが残留してしまう問題が生じる。

【００１２】また、前記文献３、４に記載の方法、メッ
キ法を用いて溝等の凹部を埋め込む方法でも、メッキ法
を用いる前提としてシード膜（銅）を必要とし、シード
膜をスパッタ法により形成せざるを得ないので、前記文
献１，２の場合と同様な問題が生じてしまう。つまりス
パッタ法による銅膜（シード膜）が凹部の開口部で厚く
形成され、開口面積を小さくしてしまうため、その後に
形成するメッキ膜が凹部内に十分に形成されず、ボイド
を生じてしまう問題がある。

【００１３】また、文献５に記載の方法では、高温高圧
環境に置かれるため、微細に形成された半導体回路の性
能を劣化させてしまう恐れがある。

【００１４】また、文献６に記載の方法、つまり塗布膜
を形成する方法では、凹部の埋め込み性には優れるもの
の、形成された銅膜の膜質が劣るという問題がある。す
なわち、塗布法では銅の微粒子を用いることから酸化さ
れやすく、酸化銅を還元するために行う水素雰囲気等の
熱処理により形成された膜の脆化が生じる。脆化は還元
による銅膜からの酸素引き抜きにより生じ、酸素の存在
した部分に微細な空洞を生じる。銅膜は粗化し、機械的
強度に劣る脆い膜になってしまう。機械的強度のみなら
ず、導電率も低下し、配線に用いる膜としては好ましく
ない銅膜が形成される。また、有機溶剤を用いることか
ら膜中に炭素等の不純物が残留し、導電率の低下等の不
具合を生じる。このような膜を配線の主導電層に用いた
場合には、配線抵抗の増大、配線信頼性の低下等を招く
恐れがあり好ましくない。

【００１５】本発明の目的は、凹部の埋め込み性に優れ
た導電膜の形成方法を提供することにある。

【００１６】本発明の他の目的は、埋め込み性の優れた
導電膜を用いて形成した配線の配線抵抗の低減および高
い信頼性の確保を実現することにある。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】本発明の半導体集積回路装置は、半導体素
子が形成された半導体基板の上層の何れかの絶縁層に
溝、孔、または溝および孔からなる凹部が形成され、凹
部内に導電体を有する半導体集積回路装置であって、導
電体は、凹部の側面および底面を覆う第１導電体と、第
１導電体の表面側に接して形成された第２導電体とを有
し、第１導電体と第２導電体との界面が凹部の断面にお
いてＵ字型に形成されているものである。あるいは、第
１導電体の凹部側面における膜厚が、凹部の表面から底
面方向に向かい厚く形成されているものである。

【００２０】このような半導体集積回路装置によれば、
第１導電体をＵ字型に形成するので、あるいは、第１導
電体の凹部側面における膜厚を凹部の表面から底面方向
に向かい厚く形成するので、第２導電体を形成する際の
凹部開口を広く、つまり凹部内に比較して開口部を広く
形成するので、第２導電膜を埋め込みやすく形成でき
る。これにより、埋め込み性の優れた導電膜（第１導体
と第２導電体）を形成できる。なお、導電体には第１お
よび第２導電体の他に第３の導電体が含まれても良い。

【００２１】前記半導体集積回路装置において第１導電
体は塗布膜から形成され、第２導電体は、スパッタ法、
メッキ法、ＣＶＤ法またはこれらの組み合わせによる被
膜から形成されたものであり、第１導電体および第２導
電体は、銅、銀、またはこれらの合金を主成分とする金
属または金属化合物とすることができる。

【００２２】前記半導体集積回路装置において、第１導
電体の導電率は、第２導電体の導電率よりも低いことを
特徴とする。すなわち、第１導電体は塗布法で形成され
るので、スパッタ法、メッキ法、ＣＶＤ法またはこれら
の組み合わせで形成される第２導電体の方が導電率が高
い。

【００２３】前記半導体集積回路装置において、凹部の
断面における第１導電体の面積に対して、第２導電体の
面積の方が大きいことを特徴とする。このように導電率
の高い第２導電体の断面積を大きくすることにより、配
線として機能する導電体全体の抵抗を低減できる。な
お、第２導電体の断面積は凹部の断面積の２／３以上で
あることが好ましい。

【００２４】前記半導体集積回路装置において、第１導
電体は絶縁体の凹部側面および底面に直接接することが
できる。すなわち、第１導電体と絶縁体の凹部側面およ
び底面との間にバリア層を有しないものとすることがで
きる。あるいは、第１導電体と絶縁体の凹部側面および
底面との間にはバリア層が形成されているものとするこ
とができる。

【００２５】前記半導体集積回路装置において、バリア
層は、窒化チタン、タンタル、窒化タンタル、窒化タン
グステン、タングステン、チタンシリコンナイトライ
ド、タンタルシリコンナイトライド、タングステンシリ
コンナイトライドから選択された何れかの材料で構成で
きる。

【００２６】本発明の半導体集積回路装置の製造方法
は、半導体素子が形成された半導体基板の上層の何れか
の絶縁層に溝、孔、または溝および孔からなる凹部が形
成され、凹部内に導電体を埋め込んで配線または層間接
続部材を形成する半導体集積回路装置の製造方法であっ
て、凹部の側面および底面を覆う第１導電層を絶縁層上
に形成する工程と、第１導電層上に第２導電層を形成す
る工程と、凹部以外の第１導電層および第２導電層を除
去する工程とを有し、凹部内の第１導電層の表面形状を
Ｕ字型または順テーパ型とすることを特徴とする。本発
明では、凹部内の第１導電層の表面形状がＵ字型または
順テーパ型であるため、第２導電層の埋め込みが容易に
なる。

【００２７】前記製造方法において、第１導電層を塗布
法で形成し、第２導電層をスパッタ法、メッキ法または
ＣＶＤ法で形成することを特徴とする。塗布法で形成す
るため、凹部内の第１導電層の表面形状をＵ字型または
順テーパ型にすることができる。

【００２８】第２導電層の堆積には、ターゲットと基板
との距離が長い長距離スパッタ法が用いられ、長距離ス
パッタ法におけるターゲットと基板との距離Ｌ、および
被膜形成時における被膜形成粒子の平均自由行程λが、
（ａ）Ｌ≧（Ｒ１＋Ｒ２）／１．７３２、およびλ≧Ｌ
／ｃｏｓ（ａｒｃｔａｎ（（Ｒ１＋Ｒ２）／Ｌ）、を満
足する第１の条件、（ｂ）Ｌ≧２×Ｒ２、およびλ≧
Ｌ、を満足する第２の条件、（ｃ）Ｌ≧４×Ｒ２、を満
足する第３の条件、の何れかの条件を満足するターゲッ
トと基板との配置および圧力範囲で、堆積が行われるこ
とを特徴とする。ただし、Ｒ１はターゲットの実効半
径、Ｒ２は基板であるウェハの半径である。このような
長距離スパッタ法を用いることにより、第２導電層の埋
め込み性をより良くすることができる。

【００２９】なお、第１導電膜および第２導電膜は、
銅、銀、またはこれらの合金を主成分とする金属膜また
は金属化合物膜である。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００３１】（実施の形態１）図１〜図１２は、本発明
の一実施の形態である半導体集積回路装置の製造方法の
一例をその工程順に示した断面図である。

【００３２】まず、ＳＩＭＯＸ（Separation by Implan
ted Oxygen）法等により形成されたＳＯＩ絶縁層２を有
するｐ^-形の単結晶シリコンからなる半導体基板１を用
意し、ｐ形の導電形にするための不純物、たとえばボロ
ンをイオン注入等によりドープしてｐウェル４を形成す
る。ｐウェル４は、ＳＩＭＯＸ法におけるエピタキシャ
ル成長時に不純物ガスを混入し、ドーピングを行っても
よい。

【００３３】次に、半導体基板１の主面に、ＳＯＩ絶縁
層２に達するＵ溝形成し、その後たとえばシリコン酸化
膜を堆積した後ＣＭＰ法等を用いて余分なシリコン酸化
膜を除去して、前記Ｕ溝にシリコン酸化膜を埋め込み、
Ｕ溝素子分離領域３を形成する（図１）。

【００３４】なお、本実施の形態ではＳＯＩ基板を例示
しているが、ＳＯＩ基板に限定されず、単結晶シリコン
基板、表面に活性層となるシリコン層を有するガラス等
のセラミック基板を用いても良い。

【００３５】次に、半導体基板１の主面上にゲート絶縁
膜６となるシリコン酸化膜、ゲート電極７となる多結晶
シリコン膜およびキャップ絶縁膜１０となるシリコン酸
化膜を順次堆積して積層膜を形成し、フォトリソグラフ
ィによりパターニングされたフォトレジスト膜（図示せ
ず）をマスクとして前記積層膜をエッチングし、ゲート
絶縁膜６、ゲート電極７およびキャップ絶縁膜１０を形
成する（図２）。

【００３６】ゲート絶縁膜６はたとえば熱ＣＶＤ法によ
り堆積することができ、ゲート電極７はＣＶＤ法により
形成することができる。その抵抗値を低減するためにた
とえばｎ形の不純物（例えばＰ）をドープする。なお、
ゲート電極７の上部にＷＳｉx 、ＭｏＳｉx 、ＴｉＳｉ
x 、ＴａＳｉx などの高融点金属シリサイド膜を積層し
てもよい。また、ゲート電極は、窒化チタン（Ｔｉ
Ｎ）、窒化タングステン（ＷＮ）等のバリア膜を介して
多結晶シリコン膜上にタングステン等の金属膜を形成す
るポリメタル構造としても良い。キャップ絶縁膜１０は
たとえばＣＶＤ法により堆積することができる。

【００３７】次に、半導体基板１上にＣＶＤ法でシリコ
ン酸化膜を堆積した後、反応性イオンエッチング（ＲＩ
Ｅ）法でこのシリコン酸化膜を異方性エッチングするこ
とにより、ゲート電極７の側面にサイドウォール９を形
成し、ｎ形不純物（リン）をイオン注入してゲート電極
７の両側のｐウェル４にｎ形ＭＩＳＦＥＴＱｎのソー
ス、ドレイン領域を構成する不純物半導体領域８を形成
する（図３）。

【００３８】このようにしてｎ形ＭＩＳＦＥＴＱｎがほ
ぼ完成する。なお、本実施の形態ではｎ形ＭＩＳＦＥＴ
Ｑｎを例示するが、ｐ型ＭＩＳＦＥＴでも良く、ｎ型と
ｐ型のＭＩＳＦＥＴを相補的に用いたＣＭＩＳＦＥＴで
あってもよい。さらに、半導体基板１上に形成される半
導体素子はＭＩＳＦＥＴに限られず、バイポーラＦＥＴ
等の他の能動素子、抵抗素子、キャパシタ等の受動素子
であっても良い。

【００３９】本実施の形態ではキャップ絶縁膜１０およ
びサイドウォール９の材料にシリコン酸化膜を例示する
が、シリコン窒化膜であっても良い。また、不純物半導
体領域８には、サイドウォール９の形成前にイオン注入
法を用いて形成する低不純物濃度の半導体領域をチャネ
ル領域側に形成形成して、いわゆるＬＤＤ（LightlyDop
ed Drain ）構造としても良い。

【００４０】次に、半導体基板１上にスパッタ法または
ＣＶＤ法でシリコン酸化膜を堆積し、層間絶縁膜１１ａ
を形成する。さらに、半導体基板１の主面の不純物半導
体領域８上の層間絶縁膜１１ａに、公知のフォトリソグ
ラフィ技術を用いて接続孔１２を開口し、たとえばブラ
ンケットＷ−ＣＶＤ法によりタングステン膜を堆積し、
接続孔１２以外の領域のタングステン膜を除去してプラ
グ１３を形成する（図４）。タングステン膜の除去には
ＣＭＰ（Chemical Mechanical Polishing ）法またはエ
ッチバック法を用いることができる。

【００４１】次に、スパッタ法またはＣＶＤ法でシリコ
ン酸化膜を堆積して層間絶縁膜１１ｂを形成する（図
５）。なお、スパッタ法またはＣＶＤ法で形成されたシ
リコン酸化膜を例示しているが、ＳＯＧ等の塗布膜、有
機膜、フッ素を添加したＣＶＤシリコン酸化膜、シリコ
ン窒化膜、その他複数種の絶縁体を積層した多層膜であ
ってもよい。

【００４２】次に、層間絶縁膜１１ｂを公知のフォトリ
ソグラフィ技術およびエッチング技術を用いて加工し、
配線溝１５を形成する（図６）。配線溝は後に配線材料
を埋め込んで配線１４としたい領域に形成する。本実施
の形態では、次工程以下に説明するように凹部（配線溝
１５）内にＵ字型の断面形状を有する導電膜をあらかじ
め形成した後にＵ字を埋め込む導電膜を形成するため、
凹部への埋め込み特性が向上した方法を提供できる。こ
のため、配線溝１５の断面形状におけるアスペクト比は
通常の場合よりも高くできる。特にアスペクト比が１．
５以上の場合に効果が大きい。

【００４３】次に、半導体基板１の全面に窒化チタン膜
１６を堆積する（図７）。窒化チタン膜１６は、たとえ
ばスパッタ法あるいはＣＶＤ法により堆積することがで
きる。窒化チタン膜１６の堆積は、後に説明する銅膜の
密着性の向上および銅の拡散防止のために行うものであ
り、窒化チタン膜１６は銅の拡散を防止するバリア層と
して機能する。窒化チタン膜１６の膜厚は、たとえば３
０ｎｍ程度である。このように窒化チタン膜１６の膜厚
は薄いため、図示するようにスパッタ法を用いても凹部
内部に顕著なオーバーハングを発生することなく形成さ
れる。なお、本実施の形態では窒化チタン膜を例示する
が、タンタル、窒化タンタル、窒化タングステン、タン
グステン、チタンシリコンナイトライド、タンタルシリ
コンナイトライド、タングステンシリコンナイトライド
から選択された何れかの材料であってもよい。

【００４４】次に、窒化チタン膜１６上に第１導電膜で
ある銅膜１７を形成する。（図８）。銅膜１７は、塗布
法により形成する。塗布法は、銅粒子を有機溶剤に分散
させた原料液剤を用い、この原料液剤をウェハ（半導体
基板１）上に滴下後、ウェハを回転（スピンコート）さ
せ、さらに有機溶媒を乾燥させて膜形成を行う方法であ
る。

【００４５】原料液剤の有機溶媒には、銅粒子が凝集し
ないような有機溶媒を選択することができ、たとえばキ
シレンあるいはジブチルエーテルを用いる。あるいは、
有機溶媒として、イソプロピルアルコールとメタノール
と酢酸エチルと酢酸ブチルとの混合溶液を用いることが
でき、その比率は、たとえば６０：２０：１５：５とす
ることができる。このように混合溶液を用いることによ
り、各有機溶媒の沸点の相違を利用して溶媒が一度に乾
燥しないように配慮できる。段階的に溶媒を乾燥させる
ことにより銅粒子の塗布ムラを防止できる。

【００４６】有機溶剤の粘度は、たとえばｃＳｔ（動粘
度：ｃＳｔ＝ｃＰ／密度）において１〜５程度、好まし
くは２程度が良い。ただし、粘度は５を越えてもかまわ
ない。

【００４７】塗布条件は、たとえば粘度がｃＳｔにおい
て２程度の場合、１０００ｒｐｍ〜３０００ｒｐｍの回
転速度で行う。このような場合、パターンが形成されて
いない基板上で５０〜４００ｎｍの塗布膜が形成され
る。

【００４８】有機溶剤に分散する銅粒子は、その粒径が
１〜２０ｎｍのものを用い、その形状は概ね球形のもの
を用いる。ただし、銅粒子は、微粒子に限らず、溶媒中
にとけ込んでいてもかまわない。つまり有機金属の状態
でとけ込んだ銅であっても良く、溶媒中にイオンの状態
でとけ込んでいても良い。この場合、溶媒は有機溶媒に
限らず、無機溶媒であってもよい。なお、銅粒子の濃度
は、たとえば１０〜６０％の範囲を選択できるが、粘度
や設計膜厚、あるいは回転速度の条件等によって最適の
濃度が選択される。

【００４９】有機溶媒を飛散（蒸発）させるための熱処
理（ベーク）温度は、たとえば３００〜４５０℃であ
る。溶剤が飛散できる温度であればよく、前記温度範囲
に限られないのは勿論である。ただし、前記条件であれ
ば量産性を満足する飛散速度（処理時間の短縮）が得ら
れ、また、必要以上に高い処理温度に曝すことなく微細
化された半導体集積回路装置の高い性能を維持できる。

【００５０】なお、原料液剤には、界面活性剤あるいは
保護コロイドを添加できる。このような添加物により銅
粒子の分散性を向上でき、銅粒子の分散ムラを防止して
できあがり状態における塗布膜の膜厚ムラを防止でき
る。

【００５１】上記塗布法で形成された塗布膜（銅膜１
７）は、図示するように配線溝１５（凹部）の内部断面
においてＵ字型あるいは順テーパの形状で形成される。
あるいは、塗布膜の断面形状は、凹部（配線溝１５）の
側面における膜厚が凹部の表面から底面方向に向かい厚
く形成されていると表現することもできる。このように
断面がＵ字型あるいは順テーパの形状で形成されるた
め、次工程で説明する主導電膜の形成を凹部を埋め込み
易い状態で行うことができる。

【００５２】塗布形成された塗布膜（銅膜１７）は、そ
の後、酸化された銅を還元するために、たとえば水素雰
囲気中で熱処理を行い、還元処理を行う。塗布形成によ
る銅膜は銅微粒子が用いられるため、微粒子表面が酸化
されやすい。このため、還元雰囲気中で熱処理して酸化
銅を還元するのである。

【００５３】ところで、上記塗布法による銅膜１７に
は、その形成工程で有機溶媒が用いられるため、銅膜１
７中に炭素等の不純物が残留しやすい。このような不純
物の残留は、銅膜１７を配線あるいは層間接続部材の一
部に用いる場合、その抵抗率を増加して好ましくない。
しかし、次工程で説明するように、主導電層となる銅膜
は塗布法による銅膜１７とは別に形成され、主導電層と
なる銅膜はその形成方法から不純物を含まない高導電率
の膜として形成される。このため、銅膜１７を配線等の
一部として用いても、その抵抗率が特に問題となること
はない。なお、銅膜１７に残留する不純物としては、炭
素の他に窒素、酸素が例示できる。

【００５４】また、前記還元雰囲気による熱処理（還元
処理）により、銅膜１７はある程度の導電率の回復が期
待できる。しかし、銅膜１７中の酸素は除去されるもの
の、炭素あるいは窒素等の不純物は残留しており、導電
率の大きな回復は望めない。また、還元処理により、酸
素と水素の反応により水が発生して、酸素が存在してい
た領域が空洞と化したり、粒界に空洞が発生して、銅膜
１７が脆化する恐れが大きい。しかし、本実施の形態で
は、配線を銅膜１７のみで構成するのではなく、次工程
で説明するスパッタ法等による銅膜をも用いるため、機
械的強度の低下等、脆化に伴う不具合の発生を抑制する
ことが可能である。

【００５５】次に、銅膜１７上に、銅膜１８（第２導電
膜）を形成する（図９）。銅膜１８は、スパッタ法によ
り形成する。スパッタ法により形成することにより、銅
膜１８内の不純物を低減し、あるいは所期の不純物（こ
の場合の不純物は導電率に悪影響を及ぼさない）をター
ゲットに含んだ状態で、その組成比を変えることなく成
膜できる。このため導電率を高くし、また脆化の心配の
ない機械的強度に優れた導電膜を形成できる。

【００５６】また、本実施の形態では、あらかじめ銅膜
１７を形成して凹部をＵ字型あるいは順テーパ型に埋め
込んでいるので、スパッタ法による銅膜１８による凹部
（配線溝１５）の埋め込みが容易である。通常スパッタ
法による被膜で凹部を埋め込もうとすれば、その開口付
近での膜厚が凹部内部の膜厚に比較して厚くなり、凹部
内部が埋め込まれない状態で開口を塞ぐオーバーハング
が生じる。しかし、本実施の形態では、あらかじめ凹部
の内部にＵ字型の被膜（銅膜１７）を形成しているの
で、スパッタ法による銅膜１８の形成の過程で凹部開口
が塞がれる恐れはなく、ボイドのない状態で凹部を埋め
込むことができる。

【００５７】図１０は、前記スパッタ法に用いることが
できるスパッタ装置の一例を示した断面概念図である。
前記スパッタ法においては、銅膜１８の埋め込み性が改
善されるので、通常のスパッタ装置を用いてもよい。し
かし、より確実に凹部を埋め込むためには、スパッタ粒
子（銅クラスタ）に方向性を有する図１０に示すような
スパッタ装置を用いることが好ましい。

【００５８】図１０に示すスパッタ装置は、反応室３０
内にターゲット３１と基板であるウェハ３２を保持する
基板ホルダ３３とを有し、ターゲット３１の裏面にはマ
グネトロン放電のためのマグネット３４を有する。反応
室３０にはガスポート３５からたとえばアルゴン等の希
ガスが供給され、排気口３６からガスが排気されて反応
室３０内を真空あるいは減圧状態に維持する。ターゲッ
ト３１は電極３７に設置され電極３７には電源３８より
放電電力が印加される。電源３８はたとえばＤＣ電源と
し、たとえば１２ｋＷが印加される。

【００５９】前記スパッタ装置は、スパッタ粒子（銅ク
ラスタ）に方向性を持たせるため、以下の条件でオペレ
ートされる。すなわち、ターゲット３１と基板であるウ
ェハ３２との距離Ｌ、および被膜形成時における被膜形
成粒子（銅クラスタ）の平均自由行程λが、（ａ）Ｌ≧
（Ｒ１＋Ｒ２）／１．７３２、およびλ≧Ｌ／ｃｏｓ
（ａｒｃｔａｎ（（Ｒ１＋Ｒ２）／Ｌ）、を満足する第
１の条件、（ｂ）Ｌ≧２×Ｒ２、およびλ≧Ｌ、を満足
する第２の条件、あるいは、（ｃ）Ｌ≧４×Ｒ２、を満
足する第３の条件、の何れかの条件を満足するようにオ
ペレートされる。ただし、Ｒ１はターゲットの実効半
径、Ｒ２は基板であるウェハの半径、である。たとえば
図示するように、ターゲット３１の直径が３００ｍｍ、
ウェハ３２の直径が２００ｍｍの場合、Ｌ＝３００ｍ
ｍ、オペレート圧力を０．０１Ｐａの条件にできる。こ
のような条件でスパッタ成膜を行うことにより、銅膜１
８の埋め込み性をさらに向上することができる。

【００６０】なお、本実施の形態では、通常のスパッタ
法を例示しているが、ターゲットから発したスパッタ粒
子（クラスタ）をスパッタプラズマとは別に生成したＲ
Ｆ誘導放電プラズマ等に通過させて帯電させ、この帯電
したスパッタ粒子を基板とプラズマとの境界に形成され
たイオンシースにより加速して方向性を持たせ、基板に
被膜を形成するイオン化スパッタ法を用いることができ
る。この方法では、被膜形成粒子であるクラスタが一定
の方向性をもって基板に入射してくるため、銅膜１８の
段差埋め込み性をさらに向上できる。

【００６１】また、本実施の形態では、配線を構成する
こととなる導電膜に銅膜１７と銅膜１８との２層膜を例
示しているが、さらに銅膜を堆積し、第３の銅膜を形成
しても良い。また、銅膜１７，１８は銅膜に限らず、銀
あるいは銅、銀の合金を用いても良い。すなわち、銅膜
１７に代えて、金属微粒子として銀微粒子あるいは銅、
銀の合金微粒子あるいは銅、銀の微粒子と他の金属の微
粒子の混合物を溶媒に分散し、これを用いて塗布膜を形
成しても良い。また、銅膜１８に代えて、銀あるいは
銀、銅の合金をターゲットに用いて金属膜をスパッタ法
により形成しても良い。

【００６２】次に、層間絶縁膜１１ｂ上の余分な窒化チ
タン膜１６および銅膜１７、１８を除去し、配線１４を
構成する主導電層１４ａ、Ｕ字断面を有する導電層１４
ｂおよび窒化チタン膜１４ｃを形成する（図１１）。窒
化チタン膜１６および銅膜１７、１８の除去は、たとえ
ばＣＭＰ法を例示することができる。なお、ＣＭＰ研磨
のストッパ膜として、配線溝１５以外の層間絶縁膜１１
ｂの表面にシリコン窒化膜を設けてもよい。このように
して形成された配線１４の主導電層１４ａは、前記の通
りスパッタ法により形成された銅膜からなるため、導電
率は十分に高いものである。また機械的強度も十分に高
い。このため配線１４の抵抗を十分に低減し、配線の信
頼性も高く維持できる。これにより半導体集積回路装置
の性能と信頼性を高く維持できる。

【００６３】なお、配線１４を構成する主導電層１４ａ
（スパッタ法により形成された銅）の断面積は、Ｕ字断
面を有する導電層１４ｂ（塗布法で形成された銅）の断
面積より大きい。好ましくは全断面積の３分の２以上の
面積を有する。このように主導電層１４ａの断面積を大
きくすることにより、導電層１４ｂが導電層として機能
しなくても、同等の配線幅を有するアルミニウム配線と
同等の導電性を維持できる。導電層１４ｂを導電層とし
て機能しないことを仮定したが、実際には導電率が低い
とはいえある程度の導電率を有するので、前記アルミニ
ウム配線よりも本実施の形態の配線の方が導電性は優れ
る。

【００６４】次に、図１２に示すように、配線１４およ
び層間絶縁膜１１ｂ上にシリコン窒化膜１９を形成す
る。シリコン窒化膜１９はＣＶＤ法により形成でき、配
線１４のキャップ絶縁膜として機能する。また、さらに
上層に配線を形成する場合に、接続孔形成の際のエッチ
ングストッパとして機能する。

【００６５】この後の工程は、上記配線１４の形成工程
を繰り返すことにより上層配線を形成できる。よって、
その説明は省略する。

【００６６】本実施の形態の製造方法は、銅膜１７を配
線溝１５内にあらかじめ形成し、その銅膜１７の凹部内
における断面形状はＵ字型にするものである。このよう
な銅膜１７を形成することにより、銅膜１８の埋め込み
性を向上でき、ボイドのない配線１４を形成できる。ま
た、銅膜１７は塗布膜で形成されるものであり、そのた
め銅膜１７の導電性能は単体で配線を構成するには満足
できるものではないが、銅膜１８と併用することによ
り、導電率が十分高い銅膜１８を主導電層１４ａに適用
して配線１４の導電率を高くすることができる。なお、
これにより配線１４の機械的強度も十分に高いものが形
成できる。

【００６７】また、本実施の形態では銅膜１８の形成前
に凹部の埋め込み性を高める銅膜１７があらかじめ形成
されているため、銅膜１８の膜厚を低減しても十分な凹
部埋め込み性を実現できる。このため銅膜１８の膜厚を
低減でき、スパッタ工程の工程負荷の低減、原材料の節
約が図れ、また、銅膜１８形成後のＣＭＰ工程の工程負
荷を低減し、ランニングコストの低減も図ることができ
る。

【００６８】（実施の形態２）図１３〜図１８は、本発
明の他の実施の形態である半導体集積回路装置の製造方
法を工程順に示した断面図である。

【００６９】実施の形態２の製造方法は、実施の形態１
の図１２に続く配線形成工程を示す。図１２に示すシリ
コン窒化膜１９上に、配線および接続部材形成用のシリ
コン酸化膜２０を形成する。シリコン酸化膜２０はたと
えばＣＶＤ法により形成する。シリコン酸化膜２０の膜
厚は、形成しようとする配線および接続孔の高さを加え
た寸法に形成する。

【００７０】次に、図１３に示すように、シリコン酸化
膜２０に配線溝２１およびスルーホール２２を形成す
る。配線溝２１およびスルーホール２２は、フォトリソ
グラフィおよびエッチング技術を用いて形成する。配線
溝２１およびスルーホール２２は、何れを先に形成して
も良いが、配線溝２１の底面にスルーホール２２が形成
されるように形成する。スルーホール２２の底面には、
第１層配線である配線１４が露出する。このスルーホー
ル２２の形成の際には、シリコン窒化膜１９をエッチン
グストッパに用いて２段階のエッチングを行うことがで
きる。すなわち、シリコン酸化膜がエッチングされシリ
コン窒化膜がエッチングされない第１段階のエッチング
でシリコン窒化膜１９の上面までエッチングする。この
段階ではシリコン窒化膜１９がエッチングストッパとし
て機能するので十分なオーバーエッチングが施せる。次
にシリコン窒化膜がエッチングされる第２段階のエッチ
ングを施す。この段階でスルーホール２２底部のシリコ
ン窒化膜１９を除去する。シリコン窒化膜１９は十分に
薄く形成されているため、スルーホール２２の下地を過
剰にエッチングすることがない。

【００７１】次に、図１４に示すように、窒化チタン膜
２３を形成する。窒化チタン膜２３は、配線および接続
部材を構成することとなる銅の拡散を抑制するバリア膜
として機能する。窒化チタン膜２３は、実施の形態１の
窒化チタン膜１６と同様に形成する。窒化チタン膜２３
に代えてタンタル、窒化タンタル、窒化タングステン、
タングステン等を用いても良いことは実施の形態１と同
様である。

【００７２】次に、図１５に示すように、塗布法による
銅膜２４を形成する。銅膜２４は、実施の形態１の銅膜
１７と同様に形成できる。本実施の形態では、配線溝２
１の底部にスルーホール２２を有する凹部が形成されて
おり、スルーホール２２の部分では実質的なアスペクト
比が非常に大きくなっている。このようなアスペクト比
の高い状況においても、銅膜２４は、その形成に液体原
料を用いる塗布法が適用されるため、スルーホール２２
の深くにまで精密に形成される。

【００７３】次に、図１６に示すように、スパッタ法に
よる銅膜２５を形成する。銅膜２５は、実施の形態１の
銅膜１８と同様に形成できる。本実施の形態では、前記
したようにスルーホール２２の部分では実質的にアスペ
クト比が厳しくなっているが、銅膜２４が形成されてい
るため銅膜２５をボイドの発生なしに精密に埋め込むこ
とができる。このように本実施の形態のようないわゆる
デュアルダマシン法において本発明の塗布膜を併用した
配線形成法の効果が顕著に得られる。

【００７４】次に、図１７に示すように、シリコン酸化
膜２０上の余分な窒化チタン膜２３および銅膜２４、２
５を除去し、配線２６を構成する主導電層２６ａ、Ｕ字
断面を有する導電層２６ｂおよび窒化チタン膜２６ｃを
形成する。図示するように、配線２６には層間接続部が
含まれ、層間接続部材と配線とが同時に形成されるいわ
ゆるデュアルダマシン法で形成される。窒化チタン膜２
３および銅膜２４、２５の除去には実施の形態１と同様
にＣＭＰ法を用いることができる。

【００７５】次に、図１８に示すように、配線２６およ
びシリコン酸化膜２０上にシリコン窒化膜２７を形成す
る。これにより第２層配線および層間接続部材である配
線２６がデュアルダマシン法で形成される。

【００７６】この後の工程は、上記配線形成工程を繰り
返すことにより上層配線を形成できる。よって、その説
明は省略する。

【００７７】本実施の形態によれば、実施の形態１と同
様に、ボイドを含まない配線２６が形成される。配線２
６の性能は実施の形態１と同様に優れたものとすること
ができる。なお、本実施の形態では、特にデュアルダマ
シン法に本発明を適用した例を示した。デュアルダマシ
ン法のようにアスペクト比が厳しい条件でも本発明を適
用することにより、ボイドが無くかつ導電性に優れた配
線を構成できる。

【００７８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００７９】前記実施の形態では、銅膜１８，２５の形
成にスパッタ法を例示したが、スパッタ法に限られず、
メッキ法、ＣＶＤ法またはスパッタ法、メッキ法、ＣＶ
Ｄ法の組み合わせを用いることができる。特にメッキ法
の場合、シード膜として銅膜１７，２４を用いることが
でき、別途シード膜を形成する必要がない。これにより
工程を簡略化できる。また、メッキ法を用いる場合に
は、メッキ膜の形成後熱処理を行って金属の粒成長を促
すことができる。これによりセルフアニール効果による
特性変動を抑制できる。また、これらメッキ法、ＣＶＤ
法によっても導電率に優れまた機械的強度に優れた銅膜
が形成でき、前記スパッタ法の場合と同様な効果が得ら
れる。

【００８０】また、前記実施の形態では、配線を構成す
る金属膜として銅膜を例示したが、銀あるいは銀、銅の
合金膜であっても良い。

【００８１】また、前記実施の形態では、銅の拡散を防
止するバリア膜（窒化チタン膜１６，２３）を適用した
例を示したが、本発明の適用にはこれらバリア膜は特に
必要でない。

【００８２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００８３】凹部の埋め込み性に優れた導電膜の形成方
法を提供できる。

【００８４】埋め込み性の優れた導電膜を用いて形成し
た配線の配線抵抗の低減および高い信頼性の確保を実現
できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態（実施の形態１）である
半導体集積回路装置の製造方法の一例を工程順に示した
断面図である。

【図２】実施の形態１の製造方法を工程順に示した断面
図である。

【図３】実施の形態１の製造方法を工程順に示した断面
図である。

【図４】実施の形態１の製造方法を工程順に示した断面
図である。

【図５】実施の形態１の製造方法を工程順に示した断面
図である。

【図６】実施の形態１の製造方法を工程順に示した断面
図である。

【図７】実施の形態１の製造方法を工程順に示した断面
図である。

【図８】実施の形態１の製造方法を工程順に示した断面
図である。

【図９】実施の形態１の製造方法を工程順に示した断面
図である。

【図１０】実施の形態１のスパッタ法に用いることがで
きるスパッタ装置の一例を示した断面概念図である。

【図１１】実施の形態１の製造方法を工程順に示した断
面図である。

【図１２】実施の形態１の製造方法を工程順に示した断
面図である。

【図１３】本発明の他の実施の形態（実施の形態２）で
ある半導体集積回路装置の製造方法の一例を工程順に示
した断面図である。

【図１４】実施の形態２の製造方法を工程順に示した断
面図である。

【図１５】実施の形態２の製造方法を工程順に示した断
面図である。

【図１６】実施の形態２の製造方法を工程順に示した断
面図である。

【図１７】実施の形態２の製造方法を工程順に示した断
面図である。

【図１８】実施の形態２の製造方法を工程順に示した断
面図である。

【符号の説明】

１半導体基板２ＳＯＩ絶縁層３Ｕ溝素子分離領域４ｐウェル６ゲート絶縁膜７ゲート電極８不純物半導体領域９サイドウォール１０キャップ絶縁膜１１ａ層間絶縁膜１１ｂ層間絶縁膜１２接続孔１３プラグ１４配線１４ａ主導電層１４ｂ導電層１４ｃ窒化チタン膜１５配線溝１６窒化チタン膜１７銅膜１８銅膜１９シリコン窒化膜２０シリコン酸化膜２１配線溝２２スルーホール２３窒化チタン膜２４銅膜２５銅膜２６配線２６ａ主導電層２６ｂ導電層２６ｃ窒化チタン膜２７シリコン窒化膜３０反応室３１ターゲット３２ウェハ３３基板ホルダ３４マグネット３５ガスポート３６排気口３７電極３８電源Ｌ距離Ｑｎｎ形ＭＩＳＦＥＴＲ１ターゲットの実効半径Ｒ２ウェハの半径 λ 平均自由行程

───────────────────────────────────────────────────── フロントページの続き (72)発明者大和田伸郎東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F033 HH11 HH12 HH14 HH19 HH21 HH27 HH28 HH30 HH32 HH33 HH34 JJ01 JJ11 JJ12 JJ14 JJ19 JJ21 JJ27 JJ28 JJ30 JJ32 JJ33 JJ34 KK01 KK11 KK12 KK14 KK19 KK21 KK27 KK28 KK30 KK32 KK33 KK34 MM01 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP21 PP26 PP27 PP28 QQ08 QQ09 QQ23 QQ31 QQ37 QQ48 QQ49 QQ73 RR04 RR06 RR09 RR11 RR21 SS08 SS11 TT01 WW01 XX02 XX10

Claims

【特許請求の範囲】

【請求項１】半導体素子が形成された半導体基板の上
層の何れかの絶縁層に溝、孔、または溝および孔からな
る凹部が形成され、前記凹部内に導電体を有する半導体
集積回路装置であって、前記導電体は、前記凹部の側面および底面を覆う第１導
電体と、前記第１導電体の表面側に接して形成された第
２導電体とを有し、前記第１導電体と前記第２導電体との界面が前記凹部の
断面においてＵ字型に形成されている第１の構成、また
は、前記第１導電体の前記凹部側面における膜厚が、前記凹
部の表面から底面方向に向かい厚く形成されている第２
の構成、の何れかの構成を有することを特徴とする半導体集積回
路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記第１導電体は塗布膜から形成され、前記第２導電体
は、スパッタ法、メッキ法、ＣＶＤ法またはこれらの組
み合わせによる被膜から形成されたものであり、前記第１導電体および第２導電体は、銅、銀、またはこ
れらの合金を主成分とする金属または金属化合物である
ことを特徴とする半導体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記第１導電体の導電率は、前記第２導電体の導電率よ
りも低いことを特徴とする半導体集積回路装置。
【請求項４】請求項１〜３の何れか一項に記載の半導
体集積回路装置であって、前記凹部の断面における前記第１導電体の面積に対し
て、前記第２導電体の面積の方が大きいことを特徴とす
る半導体集積回路装置。
【請求項５】請求項１〜４の何れか一項に記載の半導
体集積回路装置であって、前記第１導電体は前記絶縁体の前記凹部側面および底面
に直接接する第１の構成、または、前記第１導電体と前記絶縁体の前記凹部側面および底面
との間にはバリア層が形成されている第２の構成、の何れかの構成を有することを特徴とする半導体集積回
路装置。
【請求項６】請求項５記載の半導体集積回路装置であ
って、前記バリア層は、窒化チタン、タンタル、窒化タンタ
ル、窒化タングステン、タングステン、チタンシリコン
ナイトライド、タンタルシリコンナイトライド、タング
ステンシリコンナイトライドから選択された何れかの材
料で構成されることを特徴とする半導体集積回路装置。
【請求項７】半導体素子が形成された半導体基板の上
層の何れかの絶縁層に溝、孔、または溝および孔からな
る凹部が形成され、前記凹部内に導電体を埋め込んで配
線または層間接続部材を形成する半導体集積回路装置の
製造方法であって、前記凹部の側面および底面を覆う第１導電層を前記絶縁
層上に形成する工程と、前記第１導電層上に第２導電層
を形成する工程と、前記凹部以外の前記第１導電層およ
び第２導電層を除去する工程とを有し、前記凹部内の前記第１導電層の表面形状をＵ字型または
順テーパ型とすることを特徴とする半導体集積回路装置
の製造方法。
【請求項８】請求項７記載の半導体集積回路装置の製
造方法であって、前記第１導電層を塗布法で形成し、前記第２導電層をス
パッタ法、メッキ法またはＣＶＤ法で形成することを特
徴とする半導体集積回路装置の製造方法。
【請求項９】請求項８記載の半導体集積回路装置の製
造方法であって、前記第２導電層の堆積には、ターゲットと基板との距離
が長い長距離スパッタ法が用いられ、前記長距離スパッタ法におけるターゲットと基板との距
離Ｌ、および被膜形成時における被膜形成粒子の平均自
由行程λが、（ａ）Ｌ≧（Ｒ１＋Ｒ２）／１．７３２、およびλ≧Ｌ
／ｃｏｓ（ａｒｃｔａｎ（（Ｒ１＋Ｒ２）／Ｌ）、を満
足する第１の条件、（ｂ）Ｌ≧２×Ｒ２、およびλ≧Ｌ、を満足する第２の
条件、（ｃ）Ｌ≧４×Ｒ２、を満足する第３の条件、ただし、Ｒ１はターゲットの実効半径、Ｒ２は基板であ
るウェハの半径、の何れかの条件を満足する前記ターゲットと基板との配
置および圧力範囲で堆積が行われることを特徴とする半
導体集積回路装置の製造方法。
【請求項１０】請求項７〜９の何れか一項に記載の半
導体集積回路装置の製造方法であって、前記第１導電膜および第２導電膜は、銅、銀、またはこ
れらの合金を主成分とする金属膜または金属化合物膜で
あることを特徴とする半導体集積回路装置の製造方法。