JP2001094421A

JP2001094421A - Ｐｌｌ装置

Info

Publication number: JP2001094421A
Application number: JP26591099A
Authority: JP
Inventors: Ikuaki Washimi; 育亮鷲見
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 1999-09-20
Filing date: 1999-09-20
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】可変分周器の分周比が変化しても、安定性お
よび収束速度が劣化しないＰＬＬ装置を提供する。【解決手段】電圧制御発振器２の出力信号を分周比Ｎ
にて分周し帰還信号を出力する可変分周器３と、帰還信
号と基準信号を位相比較し、チャージポンプ７を介して
誤差信号を出力する位相比較器５と、誤差信号を制御電
圧に変換し、電圧制御発振器２へ出力する利得制御手段
２３とを備え、利得制御手段２３は、分周比Ｎに関連す
るループ利得を与える様に構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ装置に関す
る。

【０００２】

【従来の技術】従来、この種の装置は例えば「ＳＡＮＹ
ＯＴＥＣＨＮＩＣＡＬＲＥＶＩＥ」ＶＯＬ．１０、
ＮＯ．１、ＦＥＢ．１９７８の第３２頁に示されてい
る。この資料によると、電圧制御発振器の出力信号を分
周し帰還信号を出力する可変分周器と、帰還信号と基準
信号を位相比較し、誤差信号を出力する位相比較器と、
誤差信号を制御電圧に変換し、電圧制御発振器へ出力す
る低周波濾波器とを備えたＰＬＬ装置が示されている。

【０００３】

【発明が解決しようとする課題】しかし、上記装置で
は、可変分周器の分周比Ｎが大きい場合、ＰＬＬ装置と
しての安定性および収束速度が劣化する欠点が有る。本
発明者がその原因を究明した。即ち、ＰＬＬ装置の全体
利得（ループゲイン）Ｋは次式で表わされる。Ｋ＝（Ｋ
１・Ｋ２）／Ｎ、Ｋ１とＫ２は各々、位相比較器と電圧
制御発振器の利得である。上式により、分周比Ｎが大き
くなると全体のループ利得Ｋが低下する。そのため、Ｋ
の値により決定される自然角周波数およびダンピング係
数も小さくなり、最適値から外れる。この様に、ＰＬＬ
装置が最適状態から外れる事により、安定性および収束
速度が劣化する事が分った。故に、本発明はこの様な従
来の欠点を考慮して、可変分周器の分周比Ｎが変化して
も、全体のループ利得が変化しない、安定性および収束
速度が劣化しないＰＬＬ装置を提供する。

【０００４】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、電圧制御発振器の出力信号
を分周比Ｎにて分周し帰還信号を出力する可変分周器
と、前記帰還信号と基準信号を位相比較し、チャージポ
ンプを介して誤差信号を出力する位相比較器と、前記誤
差信号を制御電圧に変換し、前記電圧制御発振器へ出力
する利得制御手段とを備え、前記利得制御手段は、前記
分周比Ｎに関連するループ利得を与える様に構成され
る。

【０００５】請求項２の本発明では、前記利得制御手段
は、低周波濾波器により構成されるものである。

【０００６】請求項３の本発明では、前記利得制御手段
は、低周波濾波器と、前記低周波濾波器の後段に接続さ
れ、かつ前記分周比Ｎに関連するループ利得を与える利
得制御回路とにより構成される。

【０００７】請求項４の本発明では、前記利得制御手段
は、前記分周比Ｎに比例する前記ループ利得を与える様
に構成される。

【０００８】請求項５の本発明では、制御部と、ラッチ
回路とを設け、前記利得制御回路は増幅器と可変抵抗器
を備え、前記制御部は前記ラッチ回路を介して前記可変
抵抗器へ前記分周比Ｎを出力すると、前記可変抵抗器は
前記分周比Ｎに比例する抵抗値に設定される。

【０００９】

【発明の実施の形態】以下に、図１の電気回路図に従
い、本発明の実施の形態に係るＰＬＬ装置１を説明す
る。この図１において、電圧制御発振器２は出力信号Ｆ
Ｏを出力する。可変分周器３は出力信号ＦＯが入力され
る。

【００１０】制御部４は例えばマイクロコンピュータ等
からなり、可変分周器３の入力端子へ、分周比Ｎのデー
タを出力する。可変分周器３は、出力信号ＦＯを分周比
Ｎにて分周し、その分周した信号（帰還信号）ＦＶを、
位相比較器５へ出力する。

【００１１】基準発振器６は、例えば１０ＫＨＺの基準
信号ＦＲを発生させ、位相比較器５へ出力する。位相比
較器５は、帰還信号ＦＶと基準信号ＦＲを位相比較し、
その比較結果としてのダウン信号Ｄとアップ信号Ｕを、
チャージポンプ７へ出力する。チャージポンプ７は、ｐ
チャネルのトランジスタ８とｎチャネルのトランジスタ
９が接続されたものであり、誤差信号ＥＲを出力する。
この様に、位相比較器５は、帰還信号ＦＶと基準信号Ｆ
Ｒを位相比較し、チャージポンプ７を介して、誤差信号
ＥＲを出力する。

【００１２】低周波濾波器１０は例えば、抵抗１１と、
オペアンプ１２と、電源１３と、抵抗１４と、コンデン
サ１５等から構成されている。抵抗１１（抵抗値Ｒ１）
は、チャージポンプ７の出力側と、オペアンプ１２の反
転入力側（−）との間に接続されている。電源１３（Ｖ
ＤＤ／２）は、オペアンプ１２の非反転入力側（＋）に
接続されている。抵抗（抵抗値Ｒ２）１４とコンデンサ
（容量Ｃ）１５とが直列接続されたものは、抵抗１１と
反転入力側との接続点と、オペアンプ１２の出力側との
間に接続されている。

【００１３】利得制御回路１６は例えば、抵抗１７（抵
抗値Ｎ１・Ｒ）と、増幅器（オペアンプ）１８と、抵抗
１９ａ（抵抗値１・Ｒ）と、１９ｂ（抵抗値２・Ｒ）
と、１９ｃ（抵抗値４・Ｒ）と、１９ｎ（抵抗値２ｎ−
１・Ｒ）と、スイッチ２０ａ、２０ｂ、２０ｃ、…２０
ｎと、バッファ２１等から構成されている。

【００１４】抵抗１７は、低周波濾波器１０の出力側
と、増幅器１８の反転入力側（−）との間に接続されて
いる。増幅器１８の非反転入力側（＋）は接地されてい
る。抵抗１９ａ、１９ｂ、１９ｃ…１９ｎが直列接続さ
れたものは、１端が抵抗１７と反転入力側（−）との接
続点に接続され、他端は増幅器１８の出力側に接続され
ている。

【００１５】スイッチ２０ａ、２０ｂ、２０ｃ、…２０
ｎは各々、抵抗１９ａ、１９ｂ、１９ｃ…１９ｎに並列
接続されている。これらのスイッチ２０ａ〜２０ｎと、
抵抗１９ａ〜１９ｎとにより、可変抵抗器２３が構成さ
れている。バッファ２１の入力側は増幅器１８の出力側
に接続されている。これらの部品により、利得制御回路
１６が構成されている。

【００１６】誤差信号ＥＲは、低周波濾波器１０によ
り、増幅され、高周波をカットされた信号Ｖ１に変換さ
れ、出力される。信号Ｖ１は利得制御回路１６により、
分周比Ｎに関連する利得（後述）を有する制御電圧Ｖ２
に変換され、出力される。

【００１７】この様に、利得制御手段２３は、低周波濾
波器１０と、低周波濾波器１０の後段に接続された利得
制御回路１６とにより、構成されている。即ち、利得制
御手段２３は、誤差信号ＥＲを制御電圧Ｖ２に変換し、
電圧制御発振器２へ、制御電圧Ｖ２を出力する。そして
利得制御手段２３は、分周比Ｎに関連する利得を与える
様に構成されている。

【００１８】ラッチ回路２４の入力側は、制御部４の出
力側に接続され、制御部４から、分周比Ｎのデータ（ｎ
ビットのデジタル信号）が入力される。ラッチ回路２４
の各出力側は、スイッチ２０ａ〜２０ｎに接続されてい
る。これらの部品により、ＰＬＬ装置１が構成されてい
る。

【００１９】次に、再び図１に従い、ＰＬＬ装置１の動
作を説明する。まず使用者は、制御部４に接続された周
波数設定部に、自分の希望する周波数Ａを設定する。制
御部４は、周波数Ａを１０（基準信号ＦＲが１０ＫＨＺ
だから）で割った分周比Ｎ（アナログ値）を求める。制
御部４は上記分周比Ｎを分周比Ｎのデータ（ｎビットの
デジタル信号）に変換する（ＡＤ変換）。

【００２０】仮に上記データが１…１００ならば、ラッ
チ回路２４は、スイッチ２０ｎ、…２０ｃ、２０ｂ、２
０ａに対し、上記データ１、…、１、０、０を出力す
る。その結果として、スイッチ２０ｎは開き、２０ｃは
開き、２０ｂは閉じ、２０ａは閉じる。

【００２１】この様に、可変抵抗器２２に於て、閉じた
スイッチ２０ａ、２０ｂに各々、並列接続された抵抗１
９ａ、１９ｂは、合成抵抗値に加算されない。開いたス
イッチ２０ｃ、２０ｎに各々、並列接続された抵抗１９
ｃ、…１９ｎは合成抵抗値に加算される。その結果とし
て、可変抵抗器２２の（合成）抵抗値ｒは次式の通りと
なる。ｒ＝２ｎ−１・Ｒ＋…＋４・Ｒ＝Ｎ・Ｒ…式
（１）この様に、使用者が周波数Ａを設定した時、制御部４は
可変分周器３に対し、上述の分周比Ｎのデータ（ｎビッ
トのデジタル信号）を与える。このＰＬＬ装置１におい
て、スタート信号が入力されると、電圧制御発振器２か
らの出力信号ＦＯは、可変分周器３により、分周比Ｎに
て分周し、その分周された信号（帰還信号）ＦＶを位相
比較器５へ出力する。

【００２２】位相比較器５は、基準発振器６から出力さ
れる基準信号ＦＲと、帰還信号ＦＶを位相比較し、チャ
ージポンプ７に対し、ダウン信号Ｄとアップ信号Ｕを出
力する。チャージポンプ７は上記両信号より誤差信号Ｅ
Ｒを生成し、低周波濾波器１０に対し、誤差信号ＥＲを
出力する。

【００２３】低周波濾波器１０は、誤差信号ＥＲを増幅
し、高周波をカットし、その信号Ｖ１を利得制御回路１
６へ与える。利得制御回路１６は、信号Ｖ１を増幅し、
制御電圧Ｖ２として、電圧制御発振器２へ出力する。

【００２４】電圧制御発振器２は、制御電圧Ｖ２の大き
さに応じた周波数を持つ出力信号ＦＯを出力する。上記
のループ動作を繰り返す事により、出力信号ＦＯは設定
周波数に到達する。

【００２５】このＰＬＬ装置１と、位相比較器５と、電
圧制御発振器２と、利得制御回路１６の各ループゲイン
（利得）を、Ｋ、Ｋ１、Ｋ２、Ｋ３と表わすと、以下の
式が成り立つ。Ｋ＝（Ｋ１・Ｋ２・Ｋ３）／Ｎ…式
（２）また、利得制御回路１６のループゲインＫ３は抵抗１７
の抵抗値Ｎ１・Ｒと可変抵抗器２２の抵抗値ｒとの比で
決まるので、Ｋ３＝ｒ／（Ｎ１・Ｒ）となる。この式に
式（１）を代入すると、Ｋ３＝（Ｎ・Ｒ）／（Ｎ１・
Ｒ）＝Ｎ／Ｎ１…式（３）となる。この式を式（２）に
代入するとＫ＝（Ｋ１・Ｋ２・Ｎ／Ｎ１）／Ｎ＝（Ｋ１
・Ｋ２）／Ｎ１となる。即ち、ＰＬＬ装置１のループ
利得Ｋは、分周比Ｎに依存しない、一定値となる。

【００２６】この様に、利得制御回路１６のループ利得
Ｋ３を、分周比Ｎに関連する値に設ける事により、望し
くはＫ３を、分周比Ｎに比例する値（式（１）を参照）
に設ける事により、ループ利得Ｋ３と、分周比Ｎの逆数
が相殺する。その結果、ＰＬＬ装置１のループ利得Ｋ
は、一定値（分周比Ｎに依存しない）となる。

【００２７】また、ＰＬＬ装置１の自然角周波数Ｐとダ
ンピング係数Ｑは、次式で表わされる。Ｐ＝Ｋ^0.5・Ｒ
１^-0.5・Ｃ^-0.5、Ｑ＝（Ｐ・Ｒ２・Ｃ）／２となる。こ
こでＲ１、Ｒ２、Ｃは各々、抵抗１１の抵抗値、抵抗１
４の抵抗値、コンデンサ１５の容量である。上式に於
て、Ｋは上述した様に一定値であるので、ＰとＱは一定
値である。即ち、自然角周波数Ｐと、ダンピング係数Ｑ
は、分周比Ｎに依存しない一定値となる。その結果、Ｐ
ＬＬ装置１は、分周比Ｎが種々に変化しようとも自然角
周波数Ｐおよびダンピング係数Ｑの最適値を維持する事
ができる。故に、ＰＬＬ装置１は、安定性および収束速
度が劣化することがない。

【００２８】更に、このＰＬＬ装置１に於て、上述の様
に、制御部４とラッチ回路２４が設けられている。利得
制御回路１６は増幅器１８と、抵抗１７と、可変抵抗器
２２を有している。制御部４はラッチ回路２４を介して
可変抵抗器２２へ、分周比Ｎのデータ（ｎビットのデジ
タル信号）を出力すると、可変抵抗器２２は分周比Ｎ
（アナログ値）に比例する抵抗値（ｒ＝２ｎ−１・Ｒ＋
…＋４・Ｒ＝ＮＲ）に設定される。

【００２９】なお、上述の説明では、利得制御手段２３
は低周波数濾波器１０と、利得制御回路１６とにより構
成されている。しかし、利得制御回路１６を別個に設け
ないで、低周波濾波器１０自体に、分周比Ｎに関連する
ループ利得を持たせる様に、構成しても良い。

【００３０】

【発明の効果】上述の様に、請求項１の本発明では、電
圧制御発振器の出力信号を分周比Ｎにて分周し帰還信号
を出力する可変分周器と、前記帰還信号と基準信号を位
相比較し、チャージポンプを介して誤差信号を出力する
位相比較器と、前記誤差信号を制御電圧に変換し、前記
電圧制御発振器へ出力する利得制御手段とを備え、前記
利得制御手段は、前記分周比Ｎに関連するループ利得を
与える様に構成されるものである。このＰＬＬ装置のル
ープ利得は、位相比較器の利得と、電圧制御発振器の利
得と、利得制御手段の利得と、分周比Ｎの逆数との積に
等しくなる。しかるに、利得制御手段は分周比Ｎに関連
するループ利得を与えるので、該利得と分周比Ｎの逆数
が相殺し、ＰＬＬ装置のループ利得は、分周比Ｎに殆ん
ど依存しない、一定値となる。

【００３１】請求項２の本発明では、前記利得制御手段
は、低周波濾波器により構成されるものである。この様
に、利得制御回路を別個に設けないで、低周波濾波器自
体に分周比Ｎに関連するループ利得を持たせるので、回
路構成が簡単となり、コストが安くなる。

【００３２】請求項３の本発明では、前記利得制御手段
は、低周波濾波器と、前記低周波濾波器の後段に接続さ
れ、かつ前記分周比Ｎに関連するループ利得を与える利
得制御回路とにより構成されるものである。この様に、
低周波濾波器と、利得制御回路とを別々に設け、接続す
る事により、低周波濾波器によるフィルタ（高周波遮
断）機能と、利得制御回路によるループ利得の制御機能
の各機能を十分に発揮する事ができる。

【００３３】請求項４の本発明では、前記利得制御手段
は、前記分周比Ｎに比例する前記ループ利得を与える様
に構成されるものである。この様に、利得制御手段は分
周比Ｎに比例するループ利得を与えるので、該利得と分
周比Ｎの逆数が相殺し、ＰＬＬ装置のループ利得は、分
周比Ｎに完全に依存しない、一定値となる。その結果自
然角周波数およびダンピング係数は、分周比Ｎに依存し
ない一定値となる。故に、このＰＬＬ装置は分周比Ｎが
種々に変化しようとも、自然角周波数およびダンピング
係数の最適値を維持する事ができ、安定性および収束速
度が劣化する事がない。

【００３４】請求項５の本発明では、制御部と、ラッチ
回路とを設け、前記利得制御回路は増幅器と可変抵抗器
を備え、前記制御部は前記ラッチ回路を介して前記可変
抵抗器へ前記分周比Ｎを出力すると、前記可変抵抗器は
前記分周比Ｎに比例する抵抗値に設定されるものであ
る。上記構成により、制御部が分周比Ｎを出力すると、
可変抵抗器は分周比Ｎに比例する抵抗値に設定されるの
で、利得制御回路が与えるループ利得は、分周比Ｎに正
確に比例する。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るＰＬＬ装置１の電気
回路図である。

【符号の説明】

２電圧制御発振器３可変分周器５位相比較器７チャージポンプ２３利得制御手段

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J106 AA04 CC01 CC24 CC38 CC41 CC53 DD05 DD32 DD42 GG11 HH04 KK03 KK12 KK39 PP03 QQ09 RR11 RR13 RR18

Claims

【特許請求の範囲】

【請求項１】電圧制御発振器の出力信号を分周比Ｎに
て分周し帰還信号を出力する可変分周器と、前記帰還信
号と基準信号を位相比較し、チャージポンプを介して誤
差信号を出力する位相比較器と、前記誤差信号を制御電
圧に変換し、前記電圧制御発振器へ出力する利得制御手
段とを備え、前記利得制御手段は、前記分周比Ｎに関連
するループ利得を与える様に構成される事を特徴とする
ＰＬＬ装置。
【請求項２】前記利得制御手段は、低周波濾波器によ
り構成される事を特徴とする請求項１のＰＬＬ装置。
【請求項３】前記利得制御手段は、低周波濾波器と、
前記低周波濾波器の後段に接続され、かつ前記分周比Ｎ
に関連するループ利得を与える利得制御回路とにより構
成される事を特徴とする請求項１のＰＬＬ装置。
【請求項４】前記利得制御手段は、前記分周比Ｎに比
例する前記ループ利得を与える様に構成される事を特徴
とする請求項１のＰＬＬ装置。
【請求項５】制御部と、ラッチ回路とを設け、前記利
得制御回路は増幅器と可変抵抗器を備え、前記制御部は
前記ラッチ回路を介して前記可変抵抗器へ前記分周比Ｎ
を出力すると、前記可変抵抗器は前記分周比Ｎに比例す
る抵抗値に設定される事を特徴とする請求項４のＰＬＬ
装置。