JP2001085742A - 半導体発光素子及び半導体発光素子の製造方法 - Google Patents
半導体発光素子及び半導体発光素子の製造方法Info
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Abstract
の半導体発光素子を提供することを目的とする。 【解決手段】 電流ブロック層8と同一平面を形成する
よう平坦化層9を設け、前記電流ブロック層8及び前記
平坦化層9で形成される面上に形成される透明電極11
を形成することにより、透明電極11を平坦に形成し、
部分的な電力集中を抑え、半導体発光素子を長寿命化す
る。
Description
半導体発光素子の製造方法に関わる。
示す断面図である。図8に示すように発光ダイオード8
1は基板82上に第1クラッド層83、活性層84、第
2クラッド層85が順次積層される構造を含む。この基
板82と第2クラッド層85にそれぞれ電気的に接続さ
れる下部電極86と、上部電極87が設けられている。
この電極間に動作電流を流すことによって上記活性層8
4内で発生した光を第2クラッド層85側から取り出
す。
面発光として光が取り出されるとき、上部電極87に光
が遮られる。よって上部電極87直下に流れようとする
動作電流をなるべく少なくしなければ発光効率が低下す
る。そこで上部電極87直下に電流ブロック層88を設
けて無駄になる電流を制限する。
層88により光を取り出す部分、例えば上部電極87下
方の周囲の領域に電流が集中して流れるような電流狭窄
構造を形成する。これにより発光効率を高める。
ド層85と共にITOからなる透明電極89で覆われ
る。この透明電極89は電流ブロック層88上方の上部
電極87と第2クラッド層85とを電気的に接続し、か
つ光を通すための電極である。また、第2クラッド層8
5と透明電極89間には電流拡散層90及びコンタクト
層91が設けられている。
ロセスを経て製造される。
活性層84、第2クラッド層85、電流拡散層90及び
コンタクト層91をエピタキシャル成長法により順次形
成し、さらに電流ブロック層88をエピタキシャル成長
法にて成膜後、汚染の少ないウエットエッチングによっ
て形成する。
91表面にオーミック接触用金属例えばZnを含むAu
等を積層した後、スパッタ法などで約150℃で透明電
極89を成膜する。さらに透明電極89上に上部電極8
7形成した後、基板82の裏面をラッピングし、前記ラ
ッピングした面に下部電極86を形成し、さらに最終的
にオーミック接触をとるための350℃〜400℃の熱
処理を施すというものである。
としてはこのエピ膜の結晶性を良好にするために、単位
面指数を表す面、例えば(100)面から[011]方
向に数度傾けた切断面のウエハ基板を用いる。このよう
な基板をオフ基板(offaxis基板)と呼ぶ。オフ
基板は原子配列のステップが表面に現れているもので成
長膜の結晶性が良好となる。
オードは発光特性が通電時間を経る毎にしたがって低下
する、といった問題点があった。
が通電時間を経る毎にしたがって低下する、といった問
題点の原因について鋭意研究した結果、以下の2つの原
因があることを見出した。
同一素子内において透明電極の形成状態が異なる部分が
形成されることにあった。
のエピ膜の結晶性を良好にするためにオフ基板を用い
る。
出する面方位を示す平面図、図9(b)は前記オフ基板
を素子形状に切り出した場合各方向に露出する面方位を
示す平面図である。
はその方向によって露出する面方位が異なっており、特
に(011)(011)面をJUST面、(011)
(011)面をOFF面と称し、基板の方向によってJ
UST面とOFF面が露出する方向がある。(面指数の
アンダーラインは上にバーを付すのと同じ) 前記オフ基板を素子形状に切り出した場合も当然に側面
に露出する面方位は方向により異なっており、図9
(b)に示すようにJUST面が露出する方向と、OF
F面が露出する方向がある。
ードをJUST面側から見た断面図及び図10(b)は
図8に示す発光ダイオードをOFF面側から見た断面図
を示す。前記オフ基板82を用いて電流ブロック層88
をエピタキシャル成長させ、ウエットエッチングにより
加工すると電流ブロック層88の断面形状はJUST面
側は順メサ形状、OFF面側は逆メサ形状を呈する。図
10(a)にはJUST面側に向いた順メサ形状の電流
ブロック層88の側部が現れており、このような電流ブ
ロック層の順メサ形状の側部は薄い透明電極89のカバ
レッジを安定なものとする。図10(b)にはOFF面
側に向いた逆メサ形状の電流ブロック層88の側部が現
れており、このような電流ブロック層88の逆メサ形状
の側部は薄い透明電極89のカバレッジを不安定なもの
とする。
88側面部が順メサ形状ではカバレッジが良くなるが、
逆メサ形状では悪くなる。
透明電極89に電流が集中する。この結果、JUST面
側はOFF面側に比べて所定の発光強度を有する発光出
力の得られる時間が短くなってしまうという問題が生じ
る。すなわち発光ダイオードとして使用中JUST面側
の劣化が早く進み、やがてはOFF面側の正常な発光と
比べてJUST面側が先に暗くなる現象が起こり、結局
発光ダイオードの発光特性が通電時間を経る毎にしたが
って低下する。
条件にあった。透明電極89を成膜温度を150℃もの
高温条件で成膜すると成膜後の透明電極89に約600
MPaもの圧縮応力という膜ストレスがかかる。その膜
ストレスに起因して発光ダイオードの通電時にコンタク
ト層と透明電極89との界面に存在するオーミック接触
用金属が活性層方向に拡散して非発光センターとして働
くため半導体発光素子の通電時の発光特性を低下させ
る。
解決するためになされたもので、長時間発光特性が持続
する長寿命の半導体発光素子を提供することを目的とす
る。
設けられた第1クラッド層、活性層、第2クラッド層の
順序の積層体と、前記基板の前記積層体が設けられた面
と反対側の面に接続する下部電極と、前記積層体上に部
分的に設けられた電流ブロック層と、前記積層体上に電
流ブロック層と同一平面を形成するよう設けられかつ前
記電流ブロック層と異なる型の半導体からなる平坦化層
と、前記電流ブロック層及び前記平坦化層で形成される
面上に設けられた透明電極と、前記透明電極に接続する
上部電極とを具備することを特徴とする半導体発光素子
である。
ラッド層、活性層、第2クラッド層の順序の積層体と電
流ブロック層との積層体上に成膜されたオーミック接触
用金属層上に透明電極を成膜する工程を含む半導体発光
素子の製造方法において、前記透明電極の成膜を15℃
以上100℃以下の温度で行うことを特徴とする半導体
発光素子の製造方法である。
るもので、第1クラッド層、活性層、第2クラッド層の
順序の積層体上に電流ブロック層の他に電流ブロック層
と同一平面を形成するよう設けられた、前記電流ブロッ
ク層と異なる型の半導体からなる平坦化層を形成し、前
記電流ブロック層及び前記平坦化層で形成される面上に
形成される透明電極を形成することにより、透明電極を
平坦に形成できるため、透明電極に部分的に電流が集中
する現象が抑えられる。この結果、発光ダイオードとし
て使用中に部分的な劣化の偏りを抑え、長時間所定の発
光強度が得られ、製品寿命の増大につながる。
るもので透明電極の成膜温度を100℃以下とすること
により、透明電極の膜ストレスを低減させ、オーミック
接触用金属の活性層方向への拡散を抑える。それにより
動作領域に一様に均一な電流が流れ、長時間所定の発光
強度が得られ製品寿命の増大につながる半導体発光素子
が提供できる。
る。
構成例を図1を参照して示す。図1に示すように発光ダ
イオード1は基板2上に第1クラッド層3、活性層4、
第2クラッド層5が順次積層される積層体を含む。この
基板2と第2クラッド層5にそれぞれ電気的に接続され
る下部電極6と、上部電極7が設けられている。この電
極間に動作電流を流すことによって上記活性層4内で発
生した光を第2クラッド層5側から取り出す。
発光として光が取り出されるとき、上部電極7に光が遮
られる。よって上部電極7直下に流れようとする動作電
流をなるべく少なくしなければ発光効率が低下する。そ
こで上部電極7と前記積層体間に上部電極外周と同じか
より大きい外周の電流ブロック層8を設けて無駄になる
電流を制限し、これにより発光効率を高める。
ロック層8の他に電流ブロック層8の少なくとも上部電
極7に対向する面と略同一平面を形成するよう設けられ
た平坦化層9が形成されている。平坦化層9は前記電流
ブロック層8と異なる型の半導体からなる。
る面は透明電極10で覆われる。この透明電極は10は
電流ブロック層8上方の上部電極7と第2クラッド層5
とを電気的に接続し、かつ光を通すための電極である。
平坦化層9が存在するため、透明電極10は平坦に形成
することができる。そのため透明電極10に部分的に電
流が集中する現象が抑えられる。この結果、発光ダイオ
ードとして使用中に部分的な劣化の偏りを抑え、長時間
所定の発光強度が得られ、製品寿命の増大につながる。
には電流拡散層11が設けられ、電流拡散層11表面に
電流ブロック層8及び平坦化層9が設けられていること
が望ましい。
良好にするために平坦化層9の少なくとも一部の層とし
てコンタクト層12が設けられていても良い。このとき
コンタクト層12は透明電極10側に設けられる。
反射層(図示せず)を設けても良い。
素子の製造方法を図2を用い、図1の半導体発光素子の
構成を代表して説明する。
の基板2上に例えばN型の第1クラッド層3、P型の活
性層4、P型の第2クラッド層5、P型の電流拡散層1
1、N型の電流ブロック層8を順次、好ましくは同一バ
ッチで結晶成長させる。さらに電流拡散層11と電流ブ
ロック層8との間にエッチングストップ層を同様に形成
することが望ましい。(図示せず) 結晶成長方法としてはLPE法(Liquid Pha
se Epitaxy)、MOCVD法(Metal
Organic Chemical Vapor De
position)、MBE法(Moleculer
Beam Epitaxy)、VPE法(Vapor
Phase Epitaxy)等が挙げられる。
4、第2クラッド層5、電流拡散層11、電流ブロック
層8は発光色に応じて選ばれるが一例を示す。基板2は
第1クラッド層3、活性層4、第2クラッド層5、電流
拡散層11、電流ブロック層8の結晶性を良好にするた
めに、単位面指数を示す面方位から所定の角度傾けた切
断面(主表面)を有する基板(オフ基板)を用いる。例
えばGaAs基板が用いられ、導電型はN型が挙げられ
る。第1クラッド層3の組成はN型になるドーパントを
含有するAlGaInPやInAlPが挙げられる。活
性層4は上記第1クラッド層3とは組成比の異なるAl
GaInPであり、バンドギャップを第1クラッド層3
より小さいものが挙げられる。また、活性層4はノンド
ープあるいはわずかにP型になるドーパントを含有する
ものが挙げられる。第2クラッド層5は、上記第1クラ
ッド層3と同じ組成比のP型になるドーパントを含有す
るAlGaInPやInAlPが挙げられる。第2クラ
ッド層3の上の電流拡散層11は例えばP型GaAlA
sが挙げられる。電流ブロック層8としては例えばN型
In0.5(Ga1−xAlx)0.5P;1>x>
0.5)が挙げられる。また、電流拡散層11と電流ブ
ロック層8との間に形成するエッチングストップ層とし
てはP型GaAs、あるいはP型In0.5Ga0.5
Pが挙げられる。その際ドーパント濃度は1E18cm
−3程度であることが望ましい。
例えばCVD法で電流ブロック層8上に形成し、フォト
リソグラフィ技術を用いて形成した図示しないレジスト
マスクに従って酸化膜13をエッチングしてパターンニ
ングする。酸化膜の組成としてはシリコン酸化膜が選択
エピ成長時に安定でありマスク除去が容易であるため望
ましい。酸化膜13の厚さは100〜10000オング
ストロームであることが望ましい。
膜13をマスクとして電流ブロック層8をエッチングす
る。
そのままマスクとして使用し、前述した結晶成長法のい
ずれかを用いて選択エピ成長により平坦化層9を電流ブ
ロック層8と同じ高さにまで成長させる。平坦化層9は
電流ブロック層と異なる型の半導体からなる。平坦化層
9の少なくとも一部の層としてコンタクト層12を設け
ることが望ましい。このときコンタクト層12は透明電
極10側に設ける。平坦化層9のうちコンタクト層12
の組成は例えばP型GaAsが挙げられる。特にZnを
約1×1018cm−3の濃度でドープしたものが望ま
しい。また、平坦化層9のうちコンタクト層12以外の
層は電流ブロック層8と同組成で異なる型の半導体から
なることが望ましい。平坦化層9のうちコンタクト層1
2以外の層は例えばP型In0.5(Ga1−xA
lx)0.5P;1>x>0.5)が挙げられる。ドー
パント濃度は1×1018cm−3程度であることが望
ましい。
全面剥離し、次に電流ブロック層8及び平坦化層9にて
形成される面上にさらにオーミック接触用金属層(図示
しないが1〜10nm)を積層した後、透明電極10を
被覆する。
n、少なくともZnを含む合金、好ましくはZnを含む
Auなどが挙げられ、またAu/Zn/Auの積層アロ
イであってもよい。
n)、すず(Sn)酸化物の膜(ITO膜と称する)が
挙げられ、真空技術を用いた真空蒸着法やスパッタ法に
より形成する。このとき透明電極10の成膜温度(基板
温度)は15℃以上100℃以下の温度で行うことが望
ましい。それにより長時間高い発光強度が得られる。
なるメタル例えばAuを形成する。その後フォトリソグ
ラフィ技術異方性エッチング技術を用いて上部電極7の
パターンを形成する。
く研磨加工して下部電極6となるメタル、例えばAuG
eを形成する。その後P、Nのオーミックをとるため3
50℃〜500℃の熱処理を行う。その後チップ状に切
り出し、発光ダイオードを作製する。
μm、下部電極6を形成するとき150μm〜100μ
m程度にされることが望ましい。第1クラッド層3、活
性層4、第2クラッド層5の積層の厚さは併せて2μm
〜10μm程度、電流ブロック層8と透明電極10の厚
さはそれぞれ共に50〜300nm程度であることが望
ましい。上部電極7の厚さは1〜2μm、直径約100
〜150μmで、電流ブロック層8のエッジより0.1
〜10μm程度内側に形成されていることが望ましい。
下部電極6の厚さは0.1〜2μmの範囲であることが
望ましい。コンタクト層12の厚さは約0.01μm程
度であることが望ましい。
の製造方法で形成される半導体発光素子の構成を図3を
参照して示す。
板32上に第1クラッド層33、活性層34、第2クラ
ッド層35が順次積層される積層体を含む。この基板3
2と第2クラッド層35にそれぞれ電気的に接続される
下部電極36と、上部電極37が設けられている。この
電極間に動作電流を流すことによって上記活性層34内
で発生した光を第2クラッド層35側から取り出す。
面発光として光が取り出されるとき、上部電極37に光
が遮られる。よって上部電極37直下に流れようとする
動作電流をなるべく少なくしなければ発光効率が低下す
る。そこで上部電極37と前記積層体間に上部電極外周
と同じかより大きい外周の電流ブロック層38を設けて
部分的に無駄になる電流を制限し、これにより発光効率
を高める。
電極39で覆われる。この透明電極39は電流ブロック
層38上方の上部電極37と第2クラッド層35とを電
気的に接続し、かつ光を通すための電極である。また、
第2クラッド層35と電流ブロック層38間には電流拡
散層40及びコンタクト層41が設けられていてもよ
い。また、基板32と第1クラッド層33との間に反射
層(図示せず)を設けても良い。
素子の製造方法を図4を用い、図3の半導体発光素子の
構成を代表して説明する。
の基板32上に例えばN型の第1クラッド層33、P型
の活性層34、P型の第2クラッド層35、P型の電流
拡散層40、P型のコンタクト層41、N型の電流ブロ
ック層38を順次、好ましくは同一バッチで結晶成長さ
せる。またコンタクト層41と電流ブロック層38間に
はエッチングストップ層を形成することが望ましい。結
晶成長方法としては第1の発明の説明に記載した結晶成
長方法と同様のものが挙げられる。
層34、第2クラッド層35、電流拡散層41、コンタ
クト層42、電流ブロック層38は、発光色に応じて選
ばれるが、第1の発明の説明に記載した基板2、第1ク
ラッド層3、活性層4、第2クラッド層5、電流拡散層
11、コンタクト層12、電流ブロック層8と同様なも
のが挙げられる。また、コンタクト層41と電流ブロッ
ク層38との間に形成するエッチングストップ層として
はP型GaAs、あるいはP型In0.5Ga 0.5P
が挙げられる。その際ドーパント濃度は1E18cm
−3程度であることが望ましい。
ラフィ技術を用いて形成した図示しないレジストマスク
に従って電流ブロック層38をウエットエッチングす
る。
層38及びコンタクト層41表面上にオーミック接触用
金属層(図示しないが1〜10nm)を積層した後、透
明電極39を被覆する。
n、少なくともZnを含む合金、好ましくはZnを含む
Auなどが挙げられ、またAu/Zn/Auの積層アロ
イであってもよい。特に本発明はオーミック接触用金属
として少なくとも亜鉛を含むものを用いた際に効果的で
ある。
n)、すず(Sn)酸化物の膜(ITO膜と称する)が
挙げられ、真空技術を用いた真空蒸着法やスパッタ法に
より形成する。このとき透明電極39の成膜温度(基板
温度)は15℃以上100℃以下の温度で行う。それに
より長時間高い発光強度が得られる。成膜温度が15℃
未満であると膜の結晶性が悪く、耐薬品性がなくまた抵
抗が高くなり、成膜温度が100℃を超えると、膜スト
レスが高くなり半導体発光素子の劣化が生じる。
となるメタル例えばAuを形成し、フォトリソグラフィ
技術異方性エッチング技術を用いて上部電極37のパタ
ーンを形成する。
薄く研磨加工して下部電極36となるメタル、例えばA
uGeを200nm程度形成する。その後オーミック接
触をとるため350℃〜500℃の熱処理を行う。その
後チップ状に切り出し、発光ダイオードを作製する。
と活性層34と第2クラッド層35の積層体の厚さ、電
流ブロック層38と透明電極39の厚さは、第1の発明
の説明に記載した基板2の厚さ、第1クラッド層3と活
性層4と第2クラッド層5の積層体の厚さ、電流ブロッ
ク層8と透明電極10の厚さとそれぞれ同様である。ま
た、コンタクト層41と電流ブロック層38との間に形
成するエッチングストップ層の厚さは約0.01μm程
度であることが望ましい。
径約100〜150μmで、電流ブロック層38のエッ
ジより0.1〜10μm程度内側に形成されていること
が望ましい。下部電極36の厚さは0.1〜2μmの範
囲であることが望ましい。
半導体発光素子の製造を図2に示すように行い、図1に
示す緑色半導体発光素子を作製した。
厚のN型のGaAs基板2上に、反射層(図示せず)と
して0.5μm厚のN型GaAs層及び0.76μm厚
のN−GaAs/N−In0.5Al0.5Pを交互に
十層積層した層を成長させた。
0.5Pの第1クラッド層3、1.0μm厚のP−In
0.5(Ga0.55Al0.45)0.5P(P型濃
度:5E16〜2E17cm−3)の活性層4、1.0
μm厚のP−In0.5Al0 .5の第2クラッド層
5、1.0μm厚のP−Ga0.2Al0.8Asの電
流拡散層11、0.01μm厚のP−GaAs(P型濃
度1E18cm−3)のエッチングストップ層(図示せ
ず)、0.2μm厚のN−In0.5(Ga1−xAl
x)0.5P(1≧x>0.5))電流ブロック層8を
順次、同一バッチで結晶成長させた。結晶成長方法とし
てはMOCVD法を用いた。
なる0.5μm厚の酸化膜13を例えばCVD法で電流
ブロック層8上に形成し、フォトリソグラフィ技術を用
いて形成した図示しないレジストマスクに従って酸化膜
13をエッチングし120μφのパターンを形成した。
膜13をマスクとして電流ブロック層8をウエットエッ
チングして120μφのパターンを形成した。
そのままマスクとして使用し、選択エピ成長によりP−
In0.5(Ga1−xAlx)0.5P(1≧x>
0.5)からなる層と0.01μm厚のP−GaAsか
らなるコンタクト層12の積層体からなる平坦化層9を
電流ブロック層8と同じ高さにまで成長させる。
全面剥離し、次に電流ブロック層8及び平坦化層9で形
成される面上にZnからなるオーミック接触用金属層
(図示しないが1〜5nm)を積層した後、透明電極1
0としてITO(In酸化膜とSn酸化膜の混合膜)を
スパッタ法にて被覆した。(Ar:O=100:1、真
空度約1E−3Torr、基板温度150℃) 次に図2(f)に示すように上部電極7となるメタルと
して1.0μm厚のAu層を形成した。その後フォトリ
ソグラフィ技術、異方性エッチング技術を用いて100
μmφの上部電極7のパターンを形成した。
50μm以下に研磨加工して下部電極6となるメタル、
AuGeを200nm程度形成した。その後P、Nのオ
ーミックをとるためAr雰囲気中で450℃、15分の
熱処理を行った。その後チップ状に切り出し、樹脂パッ
ケージを被覆して発光ダイオードを得た。 (実施例2)上記本発明の第2の発明に係る半導体発光
素子の製造を図4に示すように用い、図3に示す緑色半
導体発光素子を作成した。
厚のN型の基板32上に、反射層(図示せず)として
0.5μm厚のN型GaAs層及び0.76μm厚のn
−GaAs/N−In0.5Al0.5Pを交互に十層
積層した層を成長させた。
0.5Pの第1クラッド層33、1.0μm厚のP−I
n0.5(Ga0.55Al0.45)0.5P(P型
濃度:5E16〜2E17cm−3)の活性層34、
1.0μm厚のP−In0.5Al0.5の第2クラッ
ド層35、1.0μm厚のP−Ga0.2Al0.8A
sの電流拡散層40、0.01μm厚のP−GaAsの
コンタクト層41、0.01μm厚のP−GaAs(P
型濃度1E18cm−3)のエッチングストップ層(図
示せず)、0.2μ厚のN−In0.5(Ga1−xA
lx)0.5P(1≧x>0.5))電流ブロック層3
8を順次、同一バッチで結晶成長させた。結晶成長方法
としてはMOCVD法を用いた。
ラフィ技術を用いて形成した図示しないレジストマスク
に従って電流ブロック層38をウエットエッチングし1
20μφのパターンを形成した。
層38及びコンタクト層41表面上にZnからなるオー
ミック接触用金属層(図示しないが1〜5nm)を積層
した後、透明電極39としてITO(In酸化膜とSn
酸化膜の混合膜)をスパッタ法にて被覆した。(Ar:
O=100:1、真空度約1E−3Torr、基板温度
22℃(室温)) 次に図4(d)に示すように上部電極37となるメタル
1.0μm厚のAu層を形成した。その後フォトリソグ
ラフィ技術異方性エッチング技術を用いて100μmφ
の上部電極37のパターンを形成した。
薄く研磨加工して下部電極36となるメタル、AuGe
を200nm程度形成した。その後P、Nのオーミック
をとるためAr雰囲気中で450℃、15分の熱処理を
行った。その後チップ状に切り出し、樹脂パッケージを
被覆して発光ダイオードを得た。 (比較例)透明電極39としてITO(In酸化膜とS
n酸化膜の混合膜)を(Ar:O=100:1、真空度
約1E−3Torr、基板温度150℃)の条件でスパ
ッタ法にて被覆した以外は実施例2と同様にして発光ダ
イオードを形成した。
頼性を示す特性図である。図6は実施例2の発光ダイオ
ードの動作信頼性を示す特性図である。図5及び図6は
使用時間に対する発光強度の持続性の関係を示す特性図
である。縦軸の発光輝度(%)はPo/PoI(%)を
示し、分母のPoIは使用される発光ダイオードの最初
の発光出力、分母のPoは、上記発光ダイオードが所定
時間(信頼性時間)使用されたときの発光出力を示す。
なお、使用した発光ダイオードは動作電圧が2〜3V程
度、動作電流は20〜50mA程度であった。
性を示す図5、図6と同様な関係を表す特性図である。
本発明の構成は動作信頼性が得られる時間、例えば50
0時間の使用でも発光強度は劣化しない。これに対し比
較例では発光強度が急速に劣化し、当初の発光強度より
数10%落ちる本発明の発光ダイオードによれば、長時
間通電を行っても発光特性は安定する。よって、従来構
成よりも長時間、信頼性ある発光強度が得られる。
長時間所定の発光強度が得られ、製品寿命の増大につな
がる半導体発光素子が提供できる。
面図。
を示す該略図。
面図。
を示す該略図。
す特性図。
す特性図。
特性図。
図。
示す平面図、(b)オフ基板を素子形状に切り出した場
合各方向に露出する面方位を示す平面図。
見た断面図、(b)発光ダイオードをOFF面側から見
た断面図。
Claims (2)
- 【請求項1】 基板上に設けられた第1クラッド層、活
性層、第2クラッド層の順序の積層体と、前記基板の前
記積層体が設けられた面と反対側の面に接続する下部電
極と、前記積層体上に部分的に設けられた電流ブロック
層と、前記積層体上に電流ブロック層と同一平面を形成
するよう設けられかつ前記電流ブロック層と異なる型の
半導体からなる平坦化層と、前記電流ブロック層及び前
記平坦化層で形成される面上に設けられた透明電極と、
前記透明電極に接続する上部電極とを具備することを特
徴とする半導体発光素子。 - 【請求項2】 基板上に設けられた第1クラッド層、活
性層、第2クラッド層の順序の積層体と電流ブロック層
との積層体上に成膜されたオーミック接触用金属層上に
透明電極を成膜する工程を含む半導体発光素子の製造方
法において、前記透明電極の成膜を15℃以上100℃
以下の温度で行うことを特徴とする半導体発光素子の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26369599A JP2001085742A (ja) | 1999-09-17 | 1999-09-17 | 半導体発光素子及び半導体発光素子の製造方法 |
Applications Claiming Priority (1)
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JP26369599A JP2001085742A (ja) | 1999-09-17 | 1999-09-17 | 半導体発光素子及び半導体発光素子の製造方法 |
Publications (1)
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JP2001085742A true JP2001085742A (ja) | 2001-03-30 |
Family
ID=17393063
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Application Number | Title | Priority Date | Filing Date |
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JP26369599A Pending JP2001085742A (ja) | 1999-09-17 | 1999-09-17 | 半導体発光素子及び半導体発光素子の製造方法 |
Country Status (1)
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JP (1) | JP2001085742A (ja) |
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