JP2001068987A

JP2001068987A - バス・システム及び集積回路

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Publication number: JP2001068987A
Application number: JP2000230296A
Authority: JP
Inventors: Masao Taguchi; 眞男田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-07-31
Filing date: 2000-07-31
Publication date: 2001-03-16
Anticipated expiration: 2018-09-22
Also published as: JP3449343B2

Abstract

(57)【要約】【課題】出力波形のスルーレート（出力電圧の上昇速
度、下降速度）を選択できる出力回路を搭載する。【解決手段】主たるプッシュプル回路９０と、スルーレ
ート調整用のプッシュプル回路９８を設け、スルーレー
ト調整用のプッシュプル回路９８の動作期間を制御する
ことにより、スロー・モード、ノーマル・モード又はフ
ァースト・モードとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、トライステート回路
（３値論理回路）からなる出力回路の出力端が接続され
た信号入出力端子を共通のバス線に接続させてなる複数
の集積回路を有し、かつ、バス線の終端部を信号入出力
端子に入力される信号の論理を判定するために使用され
る基準電圧と同一又は略同一電圧の終端電圧が供給され
る終端抵抗で終端してなるバス・システム、及び、この
ようなバス・システムに使用して好適な集積回路に関す
る。

【０００２】

【従来の技術】図２４は、バス・システムの一例の要部
を示しており、１はＣＰＵ（centralprocessing uni
t）、２〜５は外部から供給されるクロック信号に同期
して各種信号を取り込むようにされたＳＤＲＡＭ（sync
hronous dynamic random accessmemory）、６はバス線
である。

【０００３】このようなバス・システムにおいて使用さ
れる微小信号伝送方式として、近年、Ｔ−ＬＶＴＴＬ
（terminated low voltage transisitor transisitor l
ogic）伝送方式あるいはＣＴＴ（center tapped termin
ation）伝送方式と称される微小信号伝送方式が提案さ
れている。

【０００４】図２５はＴ−ＬＶＴＴＬ伝送方式を示す回
路図である。図中、８は信号を送る側の集積回路であ
り、９はトライステート回路からなる出力回路の終段部
をなすプッシュプル回路、１０は信号出力端子である。

【０００５】また、プッシュプル回路９において、１１
は電源電圧ＶＣＣとして３［Ｖ］を供給するＶＣＣ電源
線、１２はプルアップ素子をなすエンハンスメント形の
ｐＭＯＳトランジスタ、１３はプルダウン素子をなすエ
ンハンスメント形のｎＭＯＳトランジスタである。

【０００６】また、１４は信号伝送路をなすバス線、１
５は終端抵抗、たとえば、５０Ωの抵抗、１６は終端電
圧ＶＴＴとして１.５［Ｖ］を供給する終端電圧線であ
る。

【０００７】また、１７は信号を受ける側の集積回路で
あり、１８は信号入力端子、１９は信号入力端子１８に
入力される信号の論理を判定するために使用される基準
電圧Ｖrefとして１.５［Ｖ］が入力される基準電圧入力
端子である。

【０００８】また、２０は差動増幅回路からなる入力回
路であり、２１はＶＣＣ電源線、２２、２３はカレント
ミラー回路を構成するエンハンスメント形のｐＭＯＳト
ランジスタである。

【０００９】また、２４、２５は駆動トランジスタをな
すエンハンスメント形のｎＭＯＳトランジスタ、２６は
定電流源をなすエンハンスメント形のｎＭＯＳトランジ
スタ、２７は波形整形用のインバータである。

【００１０】ここに、集積回路８において、ｐＭＯＳト
ランジスタ１２＝オン（導通）、ｎＭＯＳトランジスタ
１３＝オフ（非導通）とされる場合、信号出力端子１０
には、１.５［Ｖ］＋０.４［Ｖ］＝１.９［Ｖ］が出力
される。

【００１１】また、ｐＭＯＳトランジスタ１２＝オフ、
ｎＭＯＳトランジスタ１３＝オンとされる場合、信号出
力端子１０には、１.５［Ｖ］−０.４［Ｖ］＝１.１
［Ｖ］が出力される。

【００１２】また、ｐＭＯＳトランジスタ１２＝オフ、
ｎＭＯＳトランジスタ１３＝オフとされる場合には、こ
のプッシュプル回路９の出力状態は、高インピーダンス
状態とされる。

【００１３】このように、Ｔ−ＬＶＴＴＬ伝送方式は、
中間の電圧を１.５［Ｖ］として、±０.４［Ｖ］の微小
信号を伝送し、必要に応じて、集積回路８の信号出力端
子１０を高インピーダンス状態とするものである。

【００１４】このＴ−ＬＶＴＴＬ伝送方式は、伝送すべ
き微小信号の伝送周波数が高くなり、バス線１４の寄生
容量等によって信号波形が鈍化してしまう場合において
も、プッシュプル回路９においては、中間電圧１.５
［Ｖ］を中心としたプルダウン動作とプルアップ動作と
が行われるので、一定のデューティ比を確保することが
でき、伝送の高速化を図ることができるという利点を有
している。

【００１５】

【発明が解決しようとする課題】しかし、このＴ−ＬＶ
ＴＴＬ伝送方式においては、プッシュプル回路９の出力
状態が高インピーダンス状態にされると、集積回路１７
の信号入力端子１８には、基準電圧Ｖrefと同一の電圧
である終端電圧ＶＴＴ＝１.５［Ｖ］が抵抗１５を介し
て供給されてしまう。

【００１６】この場合、集積回路１７の入力回路２０
は、差動増幅回路で構成されていることから、伝送信号
のないバス線１４の電圧を増幅しようとしてしまい、こ
の結果、図２６に示すように、微小電圧のノイズを拾
い、ランダムにＨレベルとＬレベルとの判定を繰り返し
てしまい、誤動作を誘発してしまう場合がある。

【００１７】ここに、たとえば、図２４に示すバス・シ
ステムにＴ−ＬＶＴＴＬ伝送方式が採用されている場合
において、ＣＰＵ１のロウアドレス・ストローブ信号等
の制御信号出力端子に接続されている出力回路や、ＣＰ
Ｕ１及びＳＤＲＡＭ２〜５のデータ入出力端子に接続さ
れている出力回路の出力状態が高インピーダンス状態に
された場合には、ノイズにより、ＳＤＲＡＭ２〜５が偶
然にライト命令を取り込んだ状態となってしまう場合が
ある。

【００１８】この場合、ＳＤＲＡＭ２〜５のデータ入出
力端子に接続されている入力回路は、ノイズに基づくデ
ータを書込み回路に転送してしまい、正当なデータを破
壊してしまう場合があるという問題点があった。

【００１９】本発明は、かかる点に鑑み、トライステー
ト回路からなる出力回路の出力端が接続された信号入出
力端子を共通のバス線に接続させてなる複数の集積回路
を有し、かつ、バス線の終端部を信号入出力端子に入力
される信号の論理を判定するために使用される基準電圧
と同一又は略同一電圧の終端電圧が供給される終端抵抗
で終端してなるバス・システムであって、出力端を信号
入出力端子を介して共通のバス線に接続されている出力
回路の出力状態が全て高インピーダンス状態にされた場
合においても、誤動作が発生しないようにし、信頼性を
高めることができるようにしたバス・システム、及び、
バス・システムに使用して好適な集積回路を提供するこ
とを目的とする。

【００２０】

【課題を解決するための手段】図１は本発明によるバス
・システムの原理説明図である。図中、２９、３０は集
積回路であり、３１、３２は信号入出力端子、３３、３
４は入力回路である。

【００２１】また、３５、３６は入力回路３３、３４に
おいて信号入出力端子３１、３２を介して入力される信
号の論理を判定するために使用される基準電圧Ｖrefが
入力される基準電圧入力端子である。

【００２２】また、３７、３８はトライステート回路か
らなる出力回路、ＨiＺは出力回路３７、３８の出力状
態を高インピーダンス状態に制御する高インピーダンス
制御信号である。

【００２３】また、３９は信号入出力端子３１、３２が
共通に接続されたバス線、４０は集積回路２９側の終端
抵抗、４１は集積回路３０側の終端抵抗、４２、４３は
基準電圧Ｖrefと同一又は略同一電圧の終端電圧ＶＴＴ
を供給する終端電圧線である。

【００２４】また、４４は基準電圧Ｖrefを供給する基
準電圧線、４５は基準電圧Ｖrefを発生する基準電圧発
生回路、４６は出力回路３７、３８の出力状態が高イン
ピーダンス状態にされた場合、基準電圧入力端子３５、
３６に供給する基準電圧Ｖrefをバス線３９を介して信
号の伝送が行われる場合と異なる電圧値、即ち、基準電
圧発生回路４５から出力される電圧値と異なるように制
御する基準電圧制御回路である。

【００２５】即ち、本発明によるバス・システムは、ト
ライステート回路からなる出力回路３７、３８の出力端
が接続された信号入出力端子３１、３２を共通のバス線
３９に接続すると共に、信号入出力端子３１、３２に一
方の入力端を接続された差動増幅回路からなる入力回路
３３、３４の他方の入力端に信号入出力端子３１、３２
を介して入力される信号の論理を判定するための基準電
圧Ｖrefが基準電圧入力端子３５、３６を介して入力さ
れる複数の集積回路、たとえば、２個の集積回路２９、
３０を有し、かつ、バス線３９の終端部を基準電圧Ｖre
fと同一又は略同一電圧の終端電圧ＶＴＴが供給される
終端抵抗４０、４１で終端してなるバス・システムを改
良するものであり、出力回路３７、３８の出力状態が全
て高インピーダンス状態にされた場合、基準電圧入力端
子３５、３６に供給される基準電圧Ｖrefをバス線３９
を介して信号の伝送が行われる場合と異なる電圧値とな
るように制御する基準電圧制御回路４６を設けて構成す
るものである。

【００２６】なお、基準電圧発生回路４５、基準電圧制
御回路４６は、集積回路２９、３０と別体として構成す
ることができることは勿論、集積回路２９、３０のいず
れかに内蔵させることもできる。

【００２７】

【作用】本発明によるバス・システムにおいては、出力
回路３７、３８の出力状態が全て高インピーダンス状態
にされた場合、基準電圧制御回路４６により、基準電圧
入力端子３５、３６に供給される基準電圧Ｖrefは、バ
ス線３９を介して信号の伝送が行われる場合と異なる電
圧値となるように制御される。

【００２８】ここに、基準電圧Ｖrefが終端電圧ＶＴＴ
を兼ねないように構成する場合には、信号入出力端子３
１、３２に供給される終端電圧ＶＴＴと、基準電圧Ｖre
fとは異なる値となり、入力回路３３、３４の出力値は
Ｈレベル又はＬレベルに固定される。

【００２９】したがって、この場合には、出力回路３
７、３８の出力状態が全て高インピーダンス状態にされ
た場合においても、信号入出力端子３１、３２を介して
入力回路３３、３４に入力されるノイズにより、入力回
路３３、３４の出力がランダムにＨレベルとＬレベルと
を繰り返すことはなくなるので、誤動作を防止すること
ができる。

【００３０】また、たとえ、基準電圧Ｖrefが終端電圧
ＶＴＴを兼ねるように構成する場合においても、基準電
圧Ｖrefは、入力回路３３、３４の最適バイアス電圧で
はなくなることから、ノイズの影響をなくし、誤動作を
防止することができる。

【００３１】

【実施例】以下、図２〜図２３を参照して、本発明によ
るバス・システムの第１実施例〜第６実施例及び第１応
用例、第２応用例について、本発明をＴ−ＬＶＴＴＬ伝
送方式を採用するバス・システムに適用した場合を例に
して、本発明によるバス・システムに使用して好適な集
積回路を含めて説明する。

【００３２】第１実施例・・図２〜図１５図２は本発明によるバス・システムの第１実施例の要部
を示す回路図であり、図中、４７はＣＰＵ、４８〜５１
はＳＤＲＡＭである。

【００３３】これらＣＰＵ４７及びＳＤＲＡＭ４８〜５
１において、５２〜５６はデータ入出力端子、５７〜６
１はデータ入出力端子５２〜５６に入力されるデータの
論理の判定を行う入力回路である。

【００３４】また、６２〜６６は入力回路５７〜６１に
おいてデータ入出力端子５２〜５６に入力されるデータ
の論理を判定するために使用される基準電圧Ｖrefとし
て、１.５［Ｖ］が入力される基準電圧入力端子であ
る。

【００３５】ここに、入力回路５７〜６１は、図３にそ
の回路図を示すような差動増幅回路で構成されている。
図中、６８は電源電圧ＶＣＣとして３［Ｖ］を供給する
ＶＣＣ電源線、６９、７０はカレントミラー回路を構成
するエンハンスメント形のｐＭＯＳトランジスタであ
る。

【００３６】また、７１、７２は非活性時、出力をＬレ
ベルに固定するためのエンハンスメント形のｐＭＯＳト
ランジスタ、７３、７４は駆動トランジスタをなすエン
ハンスメント形のｎＭＯＳトランジスタである。

【００３７】また、７５は基準電圧Ｖrefによってオ
ン、オフが制御される定電流源をなすエンハンスメント
形のｎＭＯＳトランジスタである。なお、Ｖ_INは、入力
されるデータＤ_INの電圧である。

【００３８】この入力回路は、基準電圧Ｖref＝１.５
［Ｖ］の場合、ｐＭＯＳトランジスタ７１、７２＝オフ
とされると共に、ｎＭＯＳトランジスタ７５＝オンとさ
れ、活性状態とされる。

【００３９】この場合において、データ電圧Ｖ_IN＞基準
電圧Ｖrefの場合、ノード７６＝Ｌレベルとされ、デー
タ電圧Ｖ_IN＜基準電圧Ｖrefの場合には、ノード７６＝
Ｈレベルとされる。

【００４０】また、後述するように、基準電圧Ｖref＝
０［Ｖ］とされる場合は、ｎＭＯＳトランジスタ７５＝
オフで、非活性状態とされると共に、ｐＭＯＳトランジ
スタ７１、７２＝オンとされ、ノード７６＝Ｈレベルに
固定される。

【００４１】また、図２において、７７〜８１はトライ
ステート回路からなる出力回路であり、これら出力回路
７７〜８１は、図４にその回路図を示すように構成され
ている。

【００４２】この出力回路は、スルーレート（slew rat
e）、即ち、出力電圧の上昇速度又は下降速度を３種類
の中から選択することができるようにしたものであり、
以下、スルーレートが中間的な場合を、ノーマル・モー
ド(normal mode)、スルーレートが中間的な場合よりも
小さい場合を、スロー・モード(slow mode)、スルーレ
ートが中間的な場合よりも大きい場合を、ファースト・
モード(fast mode)と言う。

【００４３】図５は、この出力回路の出力波形を示して
おり、実線８３、８４はスロー・モードを選択した場合
の出力波形の変化、破線８５、８６はノーマル・モード
を選択した場合の出力波形の変化、２点鎖線８７、８８
はファースト・モードを選択した場合の出力波形の変化
を示している。

【００４４】ここに、図４において、９０は主たるプッ
シュプル回路であり、９１はＶＣＣ電源線、９２はプル
アップ素子をなすエンハンスメント形のｐＭＯＳトラン
ジスタ、９３はプルダウン素子をなすエンハンスメント
形のｎＭＯＳトランジスタである。

【００４５】また、９４はプッシュプル回路９０の出力
を制御するプッシュプル制御回路であり、９５はＮＡＮ
Ｄ回路、９６はＮＯＲ回路、９７はインバータである。

【００４６】また、９８はスルーレート調整用のプッシ
ュプル回路であり、９９はＶＣＣ電源線、１００はプル
アップ素子をなすエンハンスメント形のｐＭＯＳトラン
ジスタ、１０１はプルダウン素子をなすエンハンスメン
ト形のｎＭＯＳトランジスタである。

【００４７】また、１０２はプッシュプル回路９８の出
力を制御するプッシュプル制御回路であり、１０３〜１
０５はインバータ、１０６〜１０９はＮＡＮＤ回路、１
１０〜１１３はＮＯＲ回路である。

【００４８】また、ＭＳ１〜ＭＳ４はスルーレート・モ
ードを選択するためのスルーレート・モード選択信号、
ＤＡＴＡは出力すべきデータ信号である。

【００４９】この出力回路において、出力状態として高
インピーダンス状態が選択される場合には、図６に示す
ように、高インピーダンス制御信号ＨiＺ＝Ｈレベルと
される。

【００５０】この結果、インバータ９７の出力＝Ｌレベ
ル、ＮＡＮＤ回路９５の出力＝Ｈレベル、ＮＡＮＤ回路
１０９の出力＝Ｈレベルとなり、ｐＭＯＳトランジスタ
９２＝オフ、ｐＭＯＳトランジスタ１００＝オフとな
る。

【００５１】また、この場合には、ＮＯＲ回路９６の出
力＝Ｌレベル、ＮＯＲ回路１１３の出力＝Ｌレベルとな
り、ｎＭＯＳトランジスタ９３＝オフ、ｎＭＯＳトラン
ジスタ１０１＝オフとなる。

【００５２】このように、高インピーダンス制御信号Ｈ
iＺ＝Ｈレベルとされると、ｐＭＯＳトランジスタ９２
＝オフ、ｎＭＯＳトランジスタ９３＝オフ、ｐＭＯＳト
ランジスタ１００＝オフ、ｎＭＯＳトランジスタ１０１
＝オフとなり、出力状態は高インピーダンス状態とされ
る。

【００５３】また、プッシュプル回路９０、９８を動作
させる場合には、高インピーダンス制御信号ＨiＺ＝Ｌ
レベルとされるが、この場合、スルーレート・モード選
択信号ＭＳ１〜ＭＳ４の論理と選択されるスルーレート
・モードとの関係は、表１に示すようになる。

【００５４】

【表１】

【００５５】ここに、たとえば、スロー・モードが選択
される場合には、図７に示すように、高インピーダンス
制御信号ＨiＺ＝Ｌレベル、スルーレート・モード選択
信号ＭＳ１＝Ｌレベル、スルーレート・モード選択信号
ＭＳ２＝Ｌレベル、スルーレート・モード選択信号ＭＳ
３＝Ｈレベル、スルーレート・モード選択信号ＭＳ４＝
Ｈレベルとされる。

【００５６】この結果、インバータ９７の出力＝Ｈレベ
ル、ＮＡＮＤ回路１０６の出力＝Ｈレベル、ＮＡＮＤ回
路１０７の出力＝Ｈレベル、ＮＯＲ回路１１０の出力＝
Ｌレベル、ＮＯＲ回路１１１の出力＝Ｌレベルに固定さ
れる。

【００５７】この場合、ＮＡＮＤ回路１０８、１０９か
らなるワン・ショット・パルス発生回路が構成されると
共に、ＮＯＲ回路１１２、１１３からなるワン・ショッ
ト・パルス発生回路が構成される。

【００５８】図８は、この状態で、データ信号ＤＡＴＡ
がＨレベルからＬレベルに変化する場合の動作を示すタ
イムチャートであり、図８Ａはデータ信号ＤＡＴＡを示
している。

【００５９】また、図８ＢはＮＡＮＤ回路９５の出力、
図８ＣはｐＭＯＳトランジスタ９２のオン、オフ状態、
図８ＤはＮＯＲ回路９６の出力、図８ＥはｎＭＯＳトラ
ンジスタ９３のオン、オフ状態を示している。

【００６０】また、図８ＦはＮＡＮＤ回路１０８の出
力、図８ＧはＮＡＮＤ回路１０９の出力、図８ＨはｐＭ
ＯＳトランジスタ１００のオン、オフ状態、図８ＩはＮ
ＯＲ回路１１２の出力、図８ＪはＮＯＲ回路１１３の出
力、図８ＫはｎＭＯＳトランジスタ１０１のオン、オフ
状態を示している。

【００６１】ここに、データ信号ＤＡＴＡ＝Ｈレベルの
状態にある場合、ＮＡＮＤ回路９５の出力＝Ｌレベル
で、ｐＭＯＳトランジスタ９２＝オンとされると共に、
ＮＯＲ回路９６の出力＝Ｌレベルで、ｎＭＯＳトランジ
スタ９３＝オフとされている。

【００６２】また、ＮＡＮＤ回路１０８の出力＝Ｌレベ
ル、ＮＡＮＤ回路１０９の出力＝Ｈレベルで、ｐＭＯＳ
トランジスタ１００＝オフとされると共に、ＮＯＲ回路
１１２の出力＝Ｌレベル、ＮＯＲ回路１１３の出力＝Ｌ
レベルで、ｎＭＯＳトランジスタ１０１＝オフとされて
いる。

【００６３】したがって、この場合には、この出力回路
の出力電圧は、ｐＭＯＳトランジスタ９２によって、Ｈ
レベルを維持されることになる。

【００６４】ここに、データ信号ＤＡＴＡがＨレベルか
らＬレベルに変化すると、ＮＡＮＤ回路９５の出力＝Ｈ
レベルになり、ｐＭＯＳトランジスタ９２＝オフとなる
と共に、ＮＯＲ回路９６の出力＝Ｈレベルになり、ｎＭ
ＯＳトランジスタ９３＝オンとなる。

【００６５】また、ＮＡＮＤ回路１０８の出力＝Ｈレベ
ルとなるが、この場合、ＮＡＮＤ回路１０８の出力がＬ
レベルからＨレベルに変化するタイミングは、データ信
号ＤＡＴＡがＨレベルからＬレベルに変化するタイミン
グよりもＮＡＮＤ回路１０８の遅延時間分ΔＴ₁₀₈だけ
遅れる。

【００６６】したがって、この場合には、ＮＡＮＤ回路
１０９の入力側にはデータ信号ＤＡＴＡの変化の前後に
わたり、Ｌレベルが入力されるので、ＮＡＮＤ回路１０
９の出力＝Ｈレベルを維持し、ｐＭＯＳトランジスタ１
００＝オフを維持する。

【００６７】他方、ＮＯＲ回路１１２の出力＝Ｈレベル
となるが、この場合、ＮＯＲ回路１１２の出力がＬレベ
ルからＨレベルに変化するタイミングは、データ信号Ｄ
ＡＴＡがＨレベルからＬレベルに変化するタイミングよ
りも、ＮＯＲ回路１１２の遅延時間分ΔＴ₁₁₂だけ遅れ
る。

【００６８】この結果、ＮＯＲ回路１１３の出力は、デ
ータ信号ＤＡＴＡがＨレベルからＬレベルに変化する
と、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃経過後、ＮＯ
Ｒ回路１１２の遅延時間分ΔＴ₁₁₂だけＨレベルとな
り、その後は、Ｌレベルに復帰する。

【００６９】したがって、ｎＭＯＳトランジスタ１０１
は、データ信号ＤＡＴＡがＨレベルからＬレベルに変化
すると、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃経過後、
ＮＯＲ回路１１２の遅延時間分ΔＴ₁₁₂だけオンとな
り、その後は、オフに復帰する。

【００７０】このように、スロー・モード選択時、デー
タ信号ＤＡＴＡがＨレベルからＬレベルに変化すると、
ｐＭＯＳトランジスタ９２＝オフ、ｎＭＯＳトランジス
タ９３＝オンとなる。

【００７１】また、ｐＭＯＳトランジスタ１００は、オ
フ状態を維持し、ｎＭＯＳトランジスタ１０１は、ＮＯ
Ｒ回路１１２の遅延時間分ΔＴ₁₁₂だけオンとなり、そ
の後は、オフに復帰する。

【００７２】したがって、この場合には、この出力回路
の出力は、データ信号ＤＡＴＡの変化に従ってＨレベル
からＬレベルに変化するが、ＮＯＲ回路１１２の遅延時
間分ΔＴ₁₁₂だけ、ＨレベルからＬレベルへの変化が加
速され、図５に示す実線８３のように変化する。

【００７３】また、図９は、スロー・モード選択時にお
いて、データ信号ＤＡＴＡがＬレベルからＨレベルに変
化する場合の動作を示すタイムチャートであり、図９Ａ
はデータ信号ＤＡＴＡを示している。

【００７４】また、図９ＢはＮＡＮＤ回路９５の出力、
図９ＣはｐＭＯＳトランジスタ９２のオン、オフ状態、
図９ＤはＮＯＲ回路９６の出力、図９ＥはｎＭＯＳトラ
ンジスタ９３のオン、オフ状態を示している。

【００７５】また、図９ＦはＮＡＮＤ回路１０８の出
力、図９ＧはＮＡＮＤ回路１０９の出力、図９ＨはｐＭ
ＯＳトランジスタ１００のオン、オフ状態、図９ＩはＮ
ＯＲ回路１１２の出力、図９ＪはＮＯＲ回路１１３の出
力、図９ＫはｎＭＯＳトランジスタ１０１のオン、オフ
状態を示している。

【００７６】ここに、データ信号ＤＡＴＡ＝Ｌレベルの
状態にある場合、ＮＡＮＤ回路９５の出力＝Ｈレベル
で、ｐＭＯＳトランジスタ９２＝オフとされると共に、
ＮＯＲ回路９６の出力＝Ｈレベルで、ｎＭＯＳトランジ
スタ９３＝オンとされている。

【００７７】また、ＮＡＮＤ回路１０８の出力＝Ｈレベ
ル、ＮＡＮＤ回路１０９の出力＝Ｈレベルで、ｐＭＯＳ
トランジスタ１００＝オフとされていると共に、ＮＯＲ
回路１１２の出力＝Ｈレベル、ＮＯＲ回路１１３の出力
＝Ｈレベルで、ｎＭＯＳトランジスタ１０１＝オフとさ
れている。

【００７８】したがって、この場合には、この出力回路
の出力電圧は、ｎＭＯＳトランジスタ９３によって、Ｌ
レベルを維持されることになる。

【００７９】ここに、データ信号ＤＡＴＡがＬレベルか
らＨレベルに変化すると、ＮＡＮＤ回路９５の出力＝Ｌ
レベルとなり、ｐＭＯＳトランジスタ９２＝オンとなる
と共に、ＮＯＲ回路９６の出力＝Ｌレベルとなり、ｎＭ
ＯＳトランジスタ９３＝オフとなる。

【００８０】また、ＮＡＮＤ回路１０８の出力＝Ｌレベ
ルとなるが、この場合、ＮＡＮＤ回路１０８の出力がＨ
レベルからＬレベルに変化するタイミングは、データ信
号ＤＡＴＡがＬレベルからＨレベルに変化するタイミン
グよりも、ＮＡＮＤ回路１０８の遅延時間分ΔＴ₁₀₈だ
け遅れる。

【００８１】この結果、ＮＡＮＤ回路１０９の出力は、
データ信号ＤＡＴＡがＬレベルからＨレベルに変化する
と、ＮＡＮＤ回路１０９の遅延時間ΔＴ₁₀₉経過後、Ｎ
ＡＮＤ回路１０８の遅延時間分ΔＴ₁₀₈だけＬレベルと
なり、その後は、Ｈレベルに復帰する。

【００８２】したがって、ｐＭＯＳトランジスタ１００
は、データ信号ＤＡＴＡがＬレベルからＨレベルに変化
すると、ＮＡＮＤ回路１０９の遅延時間ΔＴ₁₀₉経過
後、ＮＡＮＤ回路１０９の遅延時間分ΔＴ₁₀₉だけオン
となり、その後は、オフに復帰する。

【００８３】他方、ＮＯＲ回路１１２の出力＝Ｌレベル
となるが、この場合、ＮＯＲ回路１１２の出力がＨレベ
ルからＬレベルに変化するタイミングは、データ信号Ｄ
ＡＴＡがＬレベルからＨレベルに変化するタイミングよ
りも、ＮＯＲ回路１１２の遅延時間分ΔＴ₁₁₂だけ遅れ
る。

【００８４】この結果、この場合には、ＮＯＲ回路１１
３の入力側にはデータ信号ＤＡＴＡの変化の前後にわた
りＨレベルが入力されることになるので、ＮＯＲ回路１
１３の出力＝Ｌレベルを維持し、ｎＭＯＳトランジスタ
１０１＝オフを維持する。

【００８５】このように、スロー・モード選択時、デー
タ信号ＤＡＴＡがＬレベルからＨレベルに変化すると、
ｐＭＯＳトランジスタ９２＝オン、ｎＭＯＳトランジス
タ９３＝オフとなる。

【００８６】また、ｐＭＯＳトランジスタ１０１は、Ｎ
ＡＮＤ回路１０８の遅延時間分ΔＴ ₁₀₈だけオンとな
り、その後は、オフに復帰し、ｎＭＯＳトランジスタ１
０１はオフ状態を維持する。

【００８７】したがって、この場合には、この出力回路
の出力は、データ信号ＤＡＴＡの変化に従って、Ｌレベ
ルからＨレベルに変化するが、ＮＡＮＤ回路１０８の遅
延時間分ΔＴ₁₀₈だけ、ＬレベルからＨレベルへの変化
が加速され、図５に示す実線８４のように変化する。

【００８８】また、ノーマル・モードが選択される場合
には、図１０に示すように、高インピーダンス制御信号
ＨiＺ＝Ｌレベル、スルーレート・モード選択信号ＭＳ
１＝Ｈレベル、スルーレート・モード選択信号ＭＳ２＝
Ｌレベル、スルーレート・モード選択信号ＭＳ３＝Ｌレ
ベル、スルーレート・モード選択信号ＭＳ４＝Ｈレベル
とされる。

【００８９】この結果、インバータ９７の出力＝Ｈレベ
ル、ＮＡＮＤ回路１０７の出力＝Ｈレベル、ＮＯＲ回路
１１１の出力＝Ｌレベルに固定される。

【００９０】この場合、インバータ１０３、ＮＡＮＤ回
路１０６、１０８、１０９からなるワン・ショット・パ
ルス発生回路が構成されると共に、インバータ１０３、
ＮＯＲ回路１１０、１１２、１１３からなるワン・ショ
ット・パルス発生回路が構成される。

【００９１】図１１は、この状態において、データ信号
ＤＡＴＡがＨレベルからＬレベルに変化する場合の動作
を示すタイムチャートであり、図１１Ａはデータ信号Ｄ
ＡＴＡを示している。

【００９２】また、図１１ＢはＮＡＮＤ回路９５の出
力、図１１ＣはｐＭＯＳトランジスタ９２のオン、オフ
状態、図１１ＤはＮＯＲ回路９６の出力、図１１Ｅはｎ
ＭＯＳトランジスタ９３のオン、オフ状態を示してい
る。

【００９３】また、図１１ＦはＮＡＮＤ回路１０８の出
力、図１１ＧはＮＡＮＤ回路１０９の出力、図１１Ｈは
ｐＭＯＳトランジスタ１００のオン、オフ状態、図１１
ＩはＮＯＲ回路１１２の出力、図１１ＪはＮＯＲ回路１
１３の出力、図１１ＫはｎＭＯＳトランジスタ１０１の
オン、オフ状態を示している。

【００９４】ここに、データ信号ＤＡＴＡ＝Ｈレベルの
状態にある場合、ＮＡＮＤ回路９５の出力＝Ｌレベル
で、ｐＭＯＳトランジスタ９２＝オンとされると共に、
ＮＯＲ回路９６の出力＝Ｌレベルで、ｎＭＯＳトランジ
スタ９３＝オフとされている。

【００９５】また、インバータ１０３の出力＝Ｌレベ
ル、ＮＡＮＤ回路１０６の出力＝Ｈレベル、ＮＡＮＤ回
路１０８の出力＝Ｌレベル、ＮＡＮＤ回路１０９の出力
＝Ｈレベルとなり、ｐＭＯＳトランジスタ１００＝オフ
となる。

【００９６】また、ＮＯＲ回路１１０の出力＝Ｈレベ
ル、ＮＯＲ回路１１２の出力＝Ｌレベル、ＮＯＲ回路１
１３の出力＝Ｌレベルで、ｎＭＯＳトランジスタ１０１
＝オフとされている。

【００９７】したがって、この場合には、この出力回路
の出力電圧は、ｐＭＯＳトランジスタ９２によって、Ｈ
レベルを維持されることになる。

【００９８】ここに、データ信号ＤＡＴＡがＨレベルか
らＬレベルに変化すると、ＮＡＮＤ回路９５の出力＝Ｈ
レベルとなり、ｐＭＯＳトランジスタ９２＝オフとなる
と共に、ＮＯＲ回路９６の出力＝Ｈレベルとなり、ｎＭ
ＯＳトランジスタ９３＝オンとなる。

【００９９】また、インバータ１０３の出力＝Ｈレベ
ル、ＮＡＮＤ回路１０６の出力＝Ｌレベルで、ＮＡＮＤ
回路１０８の出力＝Ｈレベルとなる。

【０１００】この場合、ＮＡＮＤ回路１０８の出力がＬ
レベルからＨレベルに変化するタイミングは、データ信
号ＤＡＴＡがＨレベルからＬレベルに変化するタイミン
グよりも、インバータ１０３の遅延時間ΔＴ₁₀₃＋ＮＡ
ＮＤ回路１０６の遅延時間ΔＴ₁₀₆＋ＮＡＮＤ回路１０
８の遅延時間分ΔＴ₁₀₈だけ遅れる。

【０１０１】したがって、この場合には、ＮＡＮＤ回路
１０９の入力側にはデータ信号ＤＡＴＡの変化の前後に
わたり、Ｌレベルが入力されるので、ＮＡＮＤ回路１０
９の出力＝Ｈレベルを維持し、ｐＭＯＳトランジスタ１
００＝オフを維持する。

【０１０２】他方、ＮＯＲ回路１１０の出力＝Ｌレベ
ル、ＮＯＲ回路１１２の出力＝Ｈレベルとなる。

【０１０３】この場合、ＮＯＲ回路１１２の出力がＬレ
ベルからＨレベルに変化するタイミングは、データ信号
ＤＡＴＡがＨレベルからＬレベルに変化するタイミング
よりも、インバータ１０３の遅延時間ΔＴ₁₀₃＋ＮＯＲ
回路１１０の遅延時間ΔＴ₁₁₀＋ＮＯＲ回路１１２の遅
延時間分ΔＴ₁₁₂だけ遅れる。

【０１０４】この結果、ＮＯＲ回路１１３の出力は、デ
ータ信号ＤＡＴＡがＨレベルからＬレベルに変化する
と、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃後、インバー
タ１０３の遅延時間ΔＴ₁₀₃＋ＮＯＲ回路１１０の遅延
時間ΔＴ₁₁₀＋ＮＯＲ回路１１２の遅延時間分ΔＴ₁₁₂だ
けＨレベルとなり、その後は、Ｌレベルに復帰する。

【０１０５】したがって、ｎＭＯＳトランジスタ１０１
は、データ信号ＤＡＴＡがＨレベルからＬレベルに変化
すると、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃後、イン
バータ１０３の遅延時間ΔＴ₁₀₃＋ＮＯＲ回路１１０の
遅延時間ΔＴ₁₁₀＋ＮＯＲ回路１１２の遅延時間分ΔＴ
₁₁₂だけオンとなり、その後は、オフに復帰する。

【０１０６】このように、ノーマル・モード選択時、デ
ータ信号ＤＡＴＡがＨレベルからＬレベルに変化する
と、ｐＭＯＳトランジスタ９２＝オフ、ｎＭＯＳトラン
ジスタ９３＝オンとなる。

【０１０７】また、ｐＭＯＳトランジスタ１００はオフ
状態を維持し、ｎＭＯＳトランジスタ１０１は、インバ
ータ１０３の遅延時間ΔＴ₁₀₃＋ＮＯＲ回路１１０の遅
延時間ΔＴ₁₁₀＋ＮＯＲ回路１１２の遅延時間分ΔＴ₁₁₂
だけオンとなり、その後は、オフに復帰する。

【０１０８】したがって、この場合には、この出力回路
の出力は、データ信号ＤＡＴＡの変化に従って、Ｈレベ
ルからＬレベルに変化するが、インバータ１０３の遅延
時間ΔＴ₁₀₃＋ＮＯＲ回路１１０の遅延時間ΔＴ₁₁₀＋Ｎ
ＯＲ回路１１２の遅延時間分ΔＴ₁₁₂だけ、Ｈレベルか
らＬレベルの変化が加速され、図５に示す破線８５のよ
うに変化する。

【０１０９】また、図１２は、ノーマル・モード選択時
において、データ信号ＤＡＴＡがＬレベルからＨレベル
に変化する場合の動作を示すタイムチャートであり、図
１２Ａはデータ信号ＤＡＴＡを示している。

【０１１０】また、図１２ＢはＮＡＮＤ回路９５の出
力、図１２ＣはｐＭＯＳトランジスタ９２のオン、オフ
状態、図８ＤはＮＯＲ回路９６の出力、図１２ＥはｎＭ
ＯＳトランジスタ９３のオン、オフ状態を示している。

【０１１１】また、図１２ＦはＮＡＮＤ回路１０８の出
力、図１２ＧはＮＡＮＤ回路１０９の出力、図１２Ｈは
ｐＭＯＳトランジスタ１００のオン、オフ状態、図１２
ＩはＮＯＲ回路１１２の出力、図１２ＪはＮＯＲ回路１
１３の出力、図１２ＫはｎＭＯＳトランジスタ１０１の
オン、オフ状態を示している。

【０１１２】ここに、データ信号ＤＡＴＡ＝Ｌレベルの
状態にある場合、ＮＡＮＤ回路９５の出力＝Ｈレベル
で、ｐＭＯＳトランジスタ９２＝オフとされると共に、
ＮＯＲ回路９６の出力＝Ｈレベルで、ｎＭＯＳトランジ
スタ９３＝オンとされている。

【０１１３】また、インバータ１０３の出力＝Ｈレベ
ル、ＮＡＮＤ回路１０６の出力＝Ｌレベル、ＮＡＮＤ回
路１０８の出力＝Ｈレベル、ＮＡＮＤ回路１０９の出力
＝Ｈレベルで、ｐＭＯＳトランジスタ１００＝オフとさ
れている。

【０１１４】また、ＮＯＲ回路１１０の出力＝Ｌレベ
ル、ＮＯＲ回路１１２の出力＝Ｈレベル、ＮＯＲ回路１
１３の出力＝Ｌレベルで、ｎＭＯＳトランジスタ１０１
＝オフとされている。

【０１１５】したがって、この場合には、この出力回路
の出力電圧は、ｎＭＯＳトランジスタ９３によって、Ｌ
レベルを維持されることになる。

【０１１６】ここに、データ信号ＤＡＴＡがＬレベルか
らＨレベルに変化すると、ＮＡＮＤ回路９５の出力＝Ｌ
レベルとなり、ｐＭＯＳトランジスタ９２＝オンとなる
と共に、ＮＯＲ回路９６の出力＝Ｌレベルとなり、ｎＭ
ＯＳトランジスタ９３＝オフとなる。

【０１１７】また、インバータ１０３＝Ｌレベル、ＮＡ
ＮＤ回路１０６の出力＝Ｈレベル、ＮＡＮＤ回路１０８
の出力＝Ｌレベルとなる。

【０１１８】この場合、ＮＡＮＤ回路１０８の出力がＨ
レベルからＬレベルに変化するタイミングは、データ信
号ＤＡＴＡがＬレベルからＨレベルに変化するタイミン
グよりも、インバータ１０３の遅延時間ΔＴ₁₀₃＋ＮＡ
ＮＤ回路１０６の遅延時間ΔＴ₁₀₆＋ＮＡＮＤ回路１０
８の遅延時間分ΔＴ₁₀₈だけ遅れる。

【０１１９】この結果、ＮＡＮＤ回路１０９の出力は、
データ信号ＤＡＴＡがＬレベルからＨレベルに変化する
と、ＮＡＮＤ回路１０９の遅延時間ΔＴ₁₀₉経過後、イ
ンバータ１０３の遅延時間ΔＴ₁₀₃＋ＮＡＮＤ回路１０
６の遅延時間ΔＴ₁₀₆＋ＮＡＮＤ回路１０８の遅延時間
分ΔＴ₁₀₈だけＬレベルとなり、その後は、Ｈレベルに
復帰する。

【０１２０】したがって、ｐＭＯＳトランジスタ１００
は、データ信号ＤＡＴＡがＬレベルからＨレベルに変化
すると、ＮＡＮＤ回路１０９の遅延時間ΔＴ₁₀₉経過
後、インバータ１０３の遅延時間ΔＴ₁₀₃＋ＮＡＮＤ回
路１０６の遅延時間ΔＴ₁₀₆＋ＮＡＮＤ回路１０８の遅
延時間分ΔＴ₁₀₈だけオンとなり、その後は、オフに復
帰する。

【０１２１】他方、ＮＯＲ回路１１０の出力＝Ｈレベ
ル、ＮＯＲ回路１１２の出力＝Ｌレベルとなる。

【０１２２】この場合、ＮＯＲ回路１１２の出力がＨレ
ベルからＬレベルに変化するタイミングは、データ信号
ＤＡＴＡがＬレベルからＨレベルに変化するタイミング
よりも、インバータ１０３の遅延時間ΔＴ₁₀₃＋ＮＯＲ
回路１１０の遅延時間ΔＴ₁₁₀＋ＮＯＲ回路１１２の遅
延時間分ΔＴ₁₁₂だけ遅れる。

【０１２３】この結果、この場合には、ＮＯＲ回路１１
３の入力側にはデータ信号ＤＡＴＡの変化の前後にわた
りＨレベルが入力されることになるので、ＮＯＲ回路１
１３の出力＝Ｌレベルを維持し、ｎＭＯＳトランジスタ
１０１＝オフを維持する。

【０１２４】このように、ノーマル・モード選択時、デ
ータ信号ＤＡＴＡがＬレベルからＨレベルに変化する
と、ｐＭＯＳトランジスタ９２＝オン、ｎＭＯＳトラン
ジスタ９３＝オフとされる。

【０１２５】また、ｐＭＯＳトランジスタ１００は、イ
ンバータ１０３の遅延時間ΔＴ₁₀₃＋ＮＯＲ回路１１０
の遅延時間ΔＴ₁₁₀＋ＮＯＲ回路１１２の遅延時間分Δ
Ｔ₁₁₂だけオンとなり、その後は、オフに復帰し、ｎＭ
ＯＳトランジスタ１０１はオフ状態を維持する。

【０１２６】したがって、この場合には、この出力回路
の出力は、データ信号ＤＡＴＡの変化に従って、Ｌレベ
ルからＨレベルに変化するが、インバータ１０３の遅延
時間ΔＴ₁₀₃＋ＮＯＲ回路１１０の遅延時間ΔＴ₁₁₀＋Ｎ
ＯＲ回路１１２の遅延時間分ΔＴ₁₁₂だけ、Ｌレベルか
らＨレベルの変化が加速され、図５に示す破線８６のよ
うに変化する。

【０１２７】また、ファースト・モードが選択される場
合には、図１３に示すように、高インピーダンス制御信
号ＨiＺ＝Ｌレベル、スルーレート・モード選択信号Ｍ
Ｓ１＝Ｌレベル、スルーレート・モード選択信号ＭＳ２
＝Ｈレベル、スルーレート・モード選択信号ＭＳ３＝Ｈ
レベル、スルーレート・モード選択信号ＭＳ４＝Ｌレベ
ルとされる。

【０１２８】この結果、インバータ９７の出力＝Ｈレベ
ル、ＮＡＮＤ回路１０６の出力＝Ｈレベル、ＮＯＲ回路
１１０の出力＝Ｌレベルに固定される。

【０１２９】この場合、インバータ１０３〜１０５、Ｎ
ＡＮＤ回路１０７〜１０９からなるワン・ショット・パ
ルス発生回路が構成されると共に、インバータ１０３〜
１０５、ＮＯＲ回路１１１〜１１３からなるワン・ショ
ット・パルス発生回路が構成される。

【０１３０】図１４は、この状態において、データ信号
ＤＡＴＡがＨレベルからＬレベルに変化する場合の動作
を示すタイムチャートであり、図１４Ａはデータ信号Ｄ
ＡＴＡを示している。

【０１３１】また、図１４ＢはＮＡＮＤ回路９５の出
力、図１４ＣはｐＭＯＳトランジスタ９２のオン、オフ
状態、図１４ＤはＮＯＲ回路９６の出力、図１４Ｅはｎ
ＭＯＳトランジスタ９３のオン、オフ状態を示してい
る。

【０１３２】また、図１４ＦはＮＡＮＤ回路１０８の出
力、図１４ＧはＮＡＮＤ回路１０９の出力、図１４Ｈは
ｐＭＯＳトランジスタ１００のオン、オフ状態、図１４
ＩはＮＯＲ回路１１２の出力、図１４ＪはＮＯＲ回路１
１３の出力、図１４ＫはｎＭＯＳトランジスタ１０１の
オン、オフ状態を示している。

【０１３３】ここに、データ信号ＤＡＴＡ＝Ｈレベルの
状態にある場合、ＮＡＮＤ回路９５の出力＝Ｌレベル
で、ｐＭＯＳトランジスタ９２＝オンとされると共に、
ＮＯＲ回路９６の出力＝Ｌレベルで、ｎＭＯＳトランジ
スタ９３＝オフとされている。

【０１３４】また、インバータ１０３の出力＝Ｌレベ
ル、インバータ１０４の出力＝Ｈレベル、インバータ１
０５の出力＝Ｌレベル、ＮＡＮＤ回路１０７の出力＝Ｈ
レベル、ＮＡＮＤ回路１０８の出力＝Ｌレベル、ＮＡＮ
Ｄ回路１０９の出力＝Ｈレベルで、ｐＭＯＳトランジス
タ１００＝オフとされている。

【０１３５】また、ＮＯＲ回路１１１の出力＝Ｈレベ
ル、ＮＯＲ回路１１２の出力＝Ｌレベル、ＮＯＲ回路１
１３の出力＝Ｌレベルで、ｎＭＯＳトランジスタ１０１
＝オフとされている。

【０１３６】したがって、この場合には、この出力回路
の出力電圧は、ｐＭＯＳトランジスタ９２によって、Ｈ
レベルを維持されることになる。

【０１３７】ここに、データ信号ＤＡＴＡがＨレベルか
らＬレベルに変化すると、ＮＡＮＤ回路９５の出力＝Ｈ
レベルとなり、ｐＭＯＳトランジスタ９２＝オフとなる
と共に、ＮＯＲ回路９６の出力＝Ｈレベルとなり、ｎＭ
ＯＳトランジスタ９３＝オンとなる。

【０１３８】また、インバータ１０３の出力＝Ｈレベ
ル、インバータ１０４の出力＝Ｌレベル、インバータ１
０５の出力＝Ｈレベル、ＮＡＮＤ回路１０６の出力＝Ｌ
レベル、ＮＡＮＤ回路１０８の出力＝Ｈレベルとなる。

【０１３９】この場合には、ＮＡＮＤ回路１０８の出力
がＬレベルからＨレベルに変化するタイミングは、デー
タ信号ＤＡＴＡがＨレベルからＬレベルに変化するタイ
ミングよりも、インバータ１０３の遅延時間ΔＴ₁₀₃＋
インバータ１０４の遅延時間ΔＴ₁₀₄＋インバータ１０
５の遅延時間ΔＴ₁₀₅＋ＮＡＮＤ回路１０７の遅延時間
ΔＴ₁₀₇＋ＮＡＮＤ回路１０８の遅延時間分ΔＴ₁₀₈だけ
遅れる。

【０１４０】したがって、ＮＡＮＤ回路１０９の入力側
にはデータ信号ＤＡＴＡの変化の前後にわたり、Ｌレベ
ルが入力されるので、ＮＡＮＤ回路１０９の出力＝Ｈレ
ベルとなり、ｐＭＯＳトランジスタ１００＝オフ状態を
維持する。

【０１４１】他方、ＮＯＲ回路１１０の出力＝Ｌレベ
ル、ＮＯＲ回路１１２の出力＝Ｈレベルとなる。

【０１４２】この場合、ＮＯＲ回路１１２の出力がＬレ
ベルからＨレベルに変化するタイミングは、データ信号
ＤＡＴＡがＨレベルからＬレベルに変化するタイミング
よりも、インバータ１０３の遅延時間ΔＴ₁₀₃＋インバ
ータ１０４の遅延時間ΔＴ₁₀₄＋インバータ１０５の遅
延時間ΔＴ₁₀₅＋ＮＯＲ回路１１１の遅延時間ΔＴ₁₁₁＋
ＮＯＲ回路１１２の遅延時間分ΔＴ₁₁₂だけ遅れる。

【０１４３】この結果、ＮＯＲ回路１１３の出力は、デ
ータ信号ＤＡＴＡがＨレベルからＬレベルに変化する
と、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃後、インバー
タ１０３の遅延時間ΔＴ₁₀₃＋インバータ１０４の遅延
時間ΔＴ₁₀₄＋インバータ１０５の遅延時間ΔＴ₁₀₅＋Ｎ
ＯＲ回路１１１の遅延時間ΔＴ₁₁₁＋ＮＯＲ回路１１２
の遅延時間分ΔＴ₁₁₂だけＨレベルとなり、その後は、
Ｌレベルに復帰する。

【０１４４】したがって、ｎＭＯＳトランジスタ１０１
は、データ信号ＤＡＴＡがＨレベルからＬレベルに変化
すると、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃後、イン
バータ１０３の遅延時間ΔＴ₁₀₃＋インバータ１０４の
遅延時間ΔＴ₁₀₄＋インバータ１０５の遅延時間ΔＴ₁₀₅
＋ＮＯＲ回路１１１の遅延時間ΔＴ₁₁₁＋ＮＯＲ回路１
１２の遅延時間分ΔＴ₁₁₂だけオンとなり、その後は、
オフに復帰する。

【０１４５】このように、ファースト・モード選択時、
データ信号ＤＡＴＡがＨレベルからＬレベルに変化する
と、ｐＭＯＳトランジスタ９２＝オフ、ｎＭＯＳトラン
ジスタ９３＝オンとなる。

【０１４６】また、ｐＭＯＳトランジスタ１００はオフ
状態を維持し、ｎＭＯＳトランジスタ１０１は、インバ
ータ１０３の遅延時間ΔＴ₁₀₃＋インバータ１０４の遅
延時間ΔＴ₁₀₄＋インバータ１０５の遅延時間ΔＴ₁₀₅＋
ＮＯＲ回路１１１の遅延時間ΔＴ₁₁₁＋ＮＯＲ回路１１
２の遅延時間分ΔＴ₁₁₂だけオンとなり、その後は、オ
フに復帰する。

【０１４７】したがって、この場合には、この出力回路
の出力は、データ信号ＤＡＴＡの変化に従って、Ｈレベ
ルからＬレベルに変化するが、インバータ１０３の遅延
時間ΔＴ₁₀₃＋インバータ１０４の遅延時間ΔＴ₁₀₄＋イ
ンバータ１０５の遅延時間ΔＴ₁₀₅＋ＮＯＲ回路１１１
の遅延時間ΔＴ₁₁₁＋ＮＯＲ回路１１２の遅延時間分Δ
Ｔ₁₁₂だけ、ＨレベルからＬレベルの変化が加速され、
図５に示す二点鎖線８７のように変化する。

【０１４８】また、図１５は、ファースト・モード選択
時において、データ信号ＤＡＴＡがＬレベルからＨレベ
ルに変化する場合の動作を示すタイムチャートであり、
図１５Ａはデータ信号ＤＡＴＡを示している。

【０１４９】また、図１５ＢはＮＡＮＤ回路９５の出
力、図１５ＣはｐＭＯＳトランジスタ９２のオン、オフ
状態、図１５ＤはＮＯＲ回路９６の出力、図１５Ｅはｎ
ＭＯＳトランジスタ９３のオン、オフ状態を示してい
る。

【０１５０】また、図１５ＦはＮＡＮＤ回路１０８の出
力、図１５ＧはＮＡＮＤ回路１０９の出力、図１５Ｈは
ｐＭＯＳトランジスタ１００のオン、オフ状態、図１５
ＩはＮＯＲ回路１１２の出力、図１５ＪはＮＯＲ回路１
１３の出力、図１５ＫはｎＭＯＳトランジスタ１０１の
オン、オフ状態を示している。

【０１５１】ここに、データ信号ＤＡＴＡ＝Ｌレベルの
状態にある場合、ＮＡＮＤ回路９５の出力＝Ｈレベル
で、ｐＭＯＳトランジスタ９２＝オフとされると共に、
ＮＯＲ回路９６の出力＝Ｈレベルで、ｎＭＯＳトランジ
スタ９３＝オンとされている。

【０１５２】また、インバータ１０３の出力＝Ｈレベ
ル、インバータ１０４の出力＝Ｌレベル、インバータ１
０５の出力＝Ｈレベル、ＮＡＮＤ回路１０７の出力＝Ｌ
レベル、ＮＡＮＤ回路１０８の出力＝Ｌレベル、ＮＡＮ
Ｄ回路１０９の出力＝Ｈレベルで、ｐＭＯＳトランジス
タ１００＝オフとされている。

【０１５３】また、ＮＯＲ回路１１０の出力＝Ｌレベ
ル、ＮＯＲ回路１１２の出力＝Ｈレベル、ＮＯＲ回路１
１３の出力＝Ｈレベルで、ｎＭＯＳトランジスタ１０１
＝オフとされている。

【０１５４】したがって、この場合には、この出力回路
の出力電圧は、ｎＭＯＳトランジスタ９３によって、Ｌ
レベルを維持されることになる。

【０１５５】ここに、データ信号ＤＡＴＡがＬレベルか
らＨレベルに変化すると、ＮＡＮＤ回路９５の出力＝Ｌ
レベルとなり、ｐＭＯＳトランジスタ９２＝オンとなる
と共に、ＮＯＲ回路９６の出力＝Ｌレベルとなり、ｎＭ
ＯＳトランジスタ９３＝オフとなる。

【０１５６】また、インバータ１０３の出力＝Ｌレベ
ル、インバータ１０４の出力＝Ｈレベル、インバータ１
０５の出力＝Ｌレベル、ＮＡＮＤ回路１０６の出力＝Ｈ
レベルで、ＮＡＮＤ回路１０８の出力＝Ｌレベルとな
る。

【０１５７】この場合には、ＮＡＮＤ回路１０８の出力
がＨレベルからＬレベルに変化するタイミングは、デー
タ信号ＤＡＴＡがＬレベルからＨレベルに変化するタイ
ミングよりも、インバータ１０３の遅延時間ΔＴ₁₀₃＋
インバータ１０４の遅延時間ΔＴ₁₀₄＋インバータ１０
５の遅延時間ΔＴ₁₀₅＋ＮＡＮＤ回路１０７の遅延時間
ΔＴ₁₀₇＋ＮＡＮＤ回路１０８の遅延時間分ΔＴ₁₀₈だけ
遅れる。

【０１５８】この結果、ＮＡＮＤ回路１０９の出力は、
データ信号ＤＡＴＡがＬレベルからＨレベルに変化する
と、ＮＡＮＤ回路１０９の遅延時間ΔＴ₁₀₉経過後、イ
ンバータ１０３の遅延時間ΔＴ₁₀₃＋インバータ１０４
の遅延時間ΔＴ₁₀₄＋インバータ１０５の遅延時間ΔＴ
₁₀₅＋ＮＡＮＤ回路１０７の遅延時間ΔＴ₁₀₇＋ＮＡＮＤ
回路１０８の遅延時間分ΔＴ₁₀₈だけ遅れる。

【０１５９】したがって、ｐＭＯＳトランジスタ１００
は、データ信号ＤＡＴＡがＬレベルからＨレベルに変化
すると、ＮＡＮＤ回路１０９の遅延時間ΔＴ₁₀₉経過
後、インバータ１０３の遅延時間ΔＴ₁₀₃＋インバータ
１０４の遅延時間ΔＴ₁₀₄＋インバータ１０５の遅延時
間ΔＴ₁₀₅＋ＮＡＮＤ回路１０７の遅延時間ΔＴ₁₀₇＋Ｎ
ＡＮＤ回路１０８の遅延時間分ΔＴ₁₀₈だけオンとな
り、その後は、オフに復帰する。

【０１６０】他方、ＮＯＲ回路１１０の出力＝Ｈレベ
ル、ＮＯＲ回路１１２の出力＝Ｌレベルとなる。

【０１６１】この場合、ＮＯＲ回路１１２の出力がＨレ
ベルからＬレベルに変化するタイミングは、データ信号
ＤＡＴＡがＬレベルからＨレベルに変化するタイミング
よりも、インバータ１０３の遅延時間ΔＴ₁₀₃＋インバ
ータ１０４の遅延時間ΔＴ₁₀₄＋インバータ１０５の遅
延時間ΔＴ₁₀₅＋ＮＯＲ回路１１１の遅延時間ΔＴ₁₁₁＋
ＮＯＲ回路１１２の遅延時間分ΔＴ₁₁₂だけ遅れる。

【０１６２】この結果、ＮＯＲ回路１１３の入力側には
データ信号ＤＡＴＡの変化の前後にわたりＨレベルが入
力されることになるので、ＮＯＲ回路１１３の出力＝Ｌ
レベルを維持し、ｎＭＯＳトランジスタ１０１＝オフ状
態を維持する。

【０１６３】このように、ファースト・モード選択時、
データ信号ＤＡＴＡがＬレベルからＨレベルに変化する
と、ｐＭＯＳトランジスタ９２＝オン、ｎＭＯＳトラン
ジスタ９３＝オフとされる。

【０１６４】また、ｐＭＯＳトランジスタ１００は、イ
ンバータ１０３の遅延時間ΔＴ₁₀₃＋インバータ１０４
の遅延時間ΔＴ₁₀₄＋インバータ１０５の遅延時間ΔＴ
₁₀₅＋ＮＡＮＤ回路１０７の遅延時間ΔＴ₁₀₇＋ＮＡＮＤ
回路１０８の遅延時間分ΔＴ₁ ₀₈だけオンとなり、その
後は、オフに復帰し、ｎＭＯＳトランジスタ１０１はオ
フ状態を維持する。

【０１６５】したがって、この場合には、この出力回路
の出力は、データ信号ＤＡＴＡの変化に従って、Ｌレベ
ルからＨレベルに変化するが、インバータ１０３の遅延
時間ΔＴ₁₀₃＋インバータ１０４の遅延時間ΔＴ₁₀₄＋イ
ンバータ１０５の遅延時間ΔＴ₁₀₅＋ＮＡＮＤ回路１０
７の遅延時間ΔＴ₁₀₇＋ＮＡＮＤ回路１０８の遅延時間
分ΔＴ₁₀₈だけ、ＬレベルからＨレベルの変化が加速さ
れ、図５に示す２点鎖線８８の示すように変化する。

【０１６６】また、図２において、１１５は出力回路７
７の出力状態が高インピーダンス状態にあるか否かを示
す出力状態信号／ＯＥが出力される出力状態信号出力端
子である。

【０１６７】ここに、出力状態信号／ＯＥ＝Ｈレベルの
場合、出力回路７７の出力状態は高インピーダンス状態
にあることを意味し、出力状態信号／ＯＥ＝Ｌレベルの
場合には、出力回路７７はデータ出力状態を意味する。

【０１６８】また、１１６はＳＤＲＡＭ４８の出力回路
７８の出力状態を高インピーダンス状態にしてデータ入
出力端子５３からのデータの出力を禁止するデータ出力
禁止信号ＤＱＭ１が出力されるデータ出力禁止信号出力
端子、１１７はデータ出力禁止信号ＤＱＭ１が入力され
るデータ出力禁止信号入力端子である。

【０１６９】ここに、データ出力禁止信号ＤＱＭ１＝Ｈ
レベルの場合、出力回路７８の出力状態は高インピーダ
ンス状態とされ、データ出力禁止信号ＤＱＭ１＝Ｌレベ
ルの場合には、出力回路７８はデータ出力状態とされ
る。

【０１７０】また、１１８はＳＤＲＡＭ４９の出力回路
７９の出力状態を高インピーダンス状態にしてデータ入
出力端子５４からのデータの出力を禁止するデータ出力
禁止信号ＤＱＭ２を出力するデータ出力禁止信号出力端
子、１１９はデータ出力禁止信号ＤＱＭ２が入力される
データ出力禁止信号入力端子である。

【０１７１】ここに、データ出力禁止信号ＤＱＭ２＝Ｈ
レベルの場合、出力回路７９の出力状態は高インピーダ
ンス状態とされ、データ出力禁止信号ＤＱＭ２＝Ｌレベ
ルの場合には、出力回路７９はデータ出力状態とされ
る。

【０１７２】また、１２０はＳＤＲＡＭ５０の出力回路
８０の出力状態を高インピーダンス状態にしてデータ入
出力端子５５からのデータの出力を禁止するデータ出力
禁止信号ＤＱＭ３を出力するデータ出力禁止信号出力端
子、１２１はデータ出力禁止信号ＤＱＭ３が入力される
データ出力禁止信号入力端子である。

【０１７３】ここに、データ出力禁止信号ＤＱＭ３＝Ｈ
レベルの場合、出力回路８０の出力状態は高インピーダ
ンス状態とされ、データ出力禁止信号ＤＱＭ３＝Ｌレベ
ルの場合には、出力回路８０はデータ出力状態とされ
る。

【０１７４】また、１２２はＳＤＲＡＭ５１の出力回路
８１の出力状態を高インピーダンス状態にしてデータ入
出力端子５６からのデータの出力を禁止するデータ出力
禁止信号ＤＱＭ４を出力するデータ出力禁止信号出力端
子、１２３はデータ出力禁止信号ＤＱＭ４が入力される
データ出力禁止信号入力端子である。

【０１７５】ここに、データ出力禁止信号ＤＱＭ４＝Ｈ
レベルの場合、出力回路８１の出力状態は高インピーダ
ンス状態とされ、データ出力禁止信号ＤＱＭ４＝Ｌレベ
ルの場合には、出力回路８１はデータ出力状態とされ
る。

【０１７６】また、１２４はＣＰＵ４７及びＳＤＲＡＭ
４８〜５１のデータ入出力端子５２〜５６が共通に接続
されたバス線、１２５はＣＰＵ４７側の終端抵抗、１２
６はＳＤＲＡＭ４８〜５１側の終端抵抗、１２７は終端
電圧を兼ねた基準電圧Ｖrefを供給する基準電圧線であ
る。

【０１７７】また、１２８は基準電圧Ｖrefとして１.５
［Ｖ］を出力する基準電圧発生回路、１２９は基準電圧
線１２７に供給すべき基準電圧Ｖrefを制御する基準電
圧制御回路である。

【０１７８】この基準電圧制御回路１２９において、１
３０はＣＰＵ４７及びＳＤＲＡＭ４８〜５１の出力回路
７７〜８１の出力状態が全て高インピーダンス状態にさ
れているか否かを判定する出力状態判定回路である。

【０１７９】ここに、１３１は出力状態信号／ＯＥ及び
データ出力禁止信号ＤＱＭ１〜ＤＱＭ４が入力されるＮ
ＡＮＤ回路、１３２はＮＡＮＤ回路１３１の出力を反転
するインバータである。

【０１８０】また、１３３は基準電圧線１２７に供給す
べき基準電圧Ｖrefの電圧値を切り換える基準電圧切換
回路であり、１３４、１３５はエンハンスメント形のｎ
ＭＯＳトランジスタ、１３６、１３７はエンハンスメン
ト形のｐＭＯＳトランジスタである。

【０１８１】即ち、ｎＭＯＳトランジスタ１３４とｐＭ
ＯＳトランジスタ１３６とで１個のアナログ・スイッチ
が構成され、ｎＭＯＳトランジスタ１３５とｐＭＯＳト
ランジスタ１３７とで１個のアナログ・スイッチが構成
されている。

【０１８２】ここに、出力状態信号／ＯＥ及びデータ出
力禁止信号ＤＱＭ１〜ＤＱＭ４のいずれかがＬレベルの
場合、即ち、データ入出力端子５２〜５６のいずれかか
らデータが出力される状態とされている場合には、ＮＡ
ＮＤ回路１３１の出力＝Ｈレベル、インバータ１３２の
出力＝Ｌレベルとなる。

【０１８３】この結果、ｎＭＯＳトランジスタ１３４＝
オン、ｐＭＯＳトランジスタ１３６＝オン、ｎＭＯＳト
ランジスタ１３５＝オフ、ｐＭＯＳトランジスタ１３７
＝オフとなる。

【０１８４】したがって、基準電圧発生回路１２８から
出力される１.５［Ｖ］の基準電圧Ｖrefは基準電圧線１
２７を介してＣＰＵ４７及びＳＤＲＡＭ４８〜５１の基
準電圧入力端子６２〜６６に供給される。

【０１８５】これに対して、出力状態信号／ＯＥ＝Ｈレ
ベル、データ出力禁止信号ＤＱＭ１〜ＤＱＭ４＝Ｈレベ
ルの場合、即ち、ＣＰＵ４７及びＳＤＲＡＭ４８〜５１
の出力回路７７〜８１の出力状態が全て高インピーダン
ス状態とされる場合には、ＮＡＮＤ回路１３１の出力＝
Ｌレベル、インバータ１３２の出力＝Ｈレベルとなる。

【０１８６】この結果、ｎＭＯＳトランジスタ１３４＝
オフ、ｐＭＯＳトランジスタ１３６＝オフ、ｎＭＯＳト
ランジスタ１３５＝オン、ｐＭＯＳトランジスタ１３７
＝オンとなる。

【０１８７】したがって、基準電圧線１２７は、ｎＭＯ
Ｓトランジスタ１３５及びｐＭＯＳトランジスタ１３７
を介して接地され、ＣＰＵ４７及びＳＤＲＡＭ４８〜５
１の基準電圧入力端子６２〜６６には接地電圧０［Ｖ］
が供給され、入力回路５７〜６１は非活性とされ、前述
したように出力はＨレベルに固定される。

【０１８８】このように、この第１実施例によれば、バ
ス線１２４に接続されているデータ入出力端子５２〜５
６に出力端が接続されている出力回路７７〜８１の出力
状態が全て高インピーダンス状態にされた場合において
も、入力回路５７〜６１に入力されるノイズによる誤動
作を防止することができ、信頼性の向上を図ることがで
きる。

【０１８９】また、この第１実施例においては、ＣＰＵ
４７及びＳＤＲＡＭ４８〜５１の入力回路５７〜６１
は、供給される基準電圧Ｖrefを０［Ｖ］にされた場
合、非活性とされるように構成されているので、無駄な
電流が流れるのを防止することができ、消費電力の低減
化を図ることができる。

【０１９０】また、この第１実施例においては、ＣＰＵ
４７及びＳＤＲＡＭ４８〜５１の出力回路７７〜８１の
スルーレートを選択することができるように構成されて
いるので、チップの実装方法やボードの設計によってデ
ータ入出力端子５２〜５６のまわりの寄生容量が期待値
と異なる場合においても、出力波形の最適化を図ること
ができる。

【０１９１】第２実施例・・図１６図１６は本発明によるバス・システムの第２実施例の要
部を示す回路図であり、この第２実施例は、第１実施例
が設けている基準電圧制御回路１２９と回路構成の異な
る基準電圧制御回路１３９を設け、その他については、
第１実施例と同様に構成したものである。

【０１９２】この基準電圧制御回路１３９は、基準電圧
制御回路１２９が設けている基準電圧切換回路１３３と
回路構成の異なる基準電圧切換回路１４０を設け、その
他については、基準電圧制御回路１２９と同様に構成し
たものである。

【０１９３】ここに、基準電圧切換回路１４０におい
て、１４１は高電圧側の電源電圧を基準電圧Ｖref、低
電圧側の電源電圧を接地電圧０［Ｖ］とするインバータ
であり、１４２はエンハンスメント形のｐＭＯＳトラン
ジスタ、１４３はエンハンスメント形のｎＭＯＳトラン
ジスタである。

【０１９４】ここに、出力状態信号／ＯＥ及びデータ出
力禁止信号ＤＱＭ１〜ＤＱＭ４のいずれかがＬレベルの
場合、即ち、データ入出力端子５２〜５６のいずれかか
らデータが出力される状態とされている場合には、ＮＡ
ＮＤ回路１３１の出力＝Ｈレベル、インバータ１３２の
出力＝Ｌレベルとなる。

【０１９５】この結果、ｐＭＯＳトランジスタ１４２＝
オン、ｎＭＯＳトランジスタ１４３＝オフとなり、基準
電圧入力端子６２〜６６には基準電圧線１２７を介して
基準電圧Ｖrefとして、１.５［Ｖ］が供給される。

【０１９６】これに対して、出力状態信号／ＯＥ＝Ｈレ
ベル、データ出力禁止信号ＤＱＭ１〜ＤＱＭ４＝Ｈレベ
ルの場合、即ち、ＣＰＵ４７及びＳＤＲＡＭ４８〜５１
の出力回路７７〜８１の出力状態が全て高インピーダン
ス状態とされる場合には、ＮＡＮＤ回路１３１の出力＝
Ｌレベル、インバータ１３２の出力＝Ｈレベルとなる。

【０１９７】この結果、ｐＭＯＳトランジスタ１４２＝
オフ、ｎＭＯＳトランジスタ１４３＝オンとなり、基準
電圧入力端子６２〜６６には基準電圧線１２７を介して
基準電圧Ｖrefとして、接地電圧０［Ｖ］が供給され
る。

【０１９８】したがって、この第２実施例においても、
第１実施例の場合と同様に、出力回路７７〜８１の出力
状態が全て高インピーダンス状態にされた場合における
入力回路５７〜６１に入力されるノイズによる誤動作の
防止と、消費電力の低減化と、出力波形の最適化とを図
ることができる。

【０１９９】第３実施例・・図１７図１７は本発明によるバス・システムの第３実施例の要
部を示す回路図であり、この第３実施例は、図２に示す
ＣＰＵ４７、ＳＤＲＡＭ４８〜５１に搭載される入力回
路５７〜６１を図１７にその回路図を示すように構成
し、その他については、図２に示す第１実施例と同様に
構成するというものである。

【０２００】この図１７に示す入力回路は、ｎＭＯＳト
ランジスタ７３のドレインと、ｎＭＯＳトランジスタ７
４のゲートとの間に、ノイズ・キャンセル用のキャパシ
タ１４５を接続し、その他については、図３に示す入力
回路と同様に構成したものである。

【０２０１】ここに、ｎＭＯＳトランジスタ７３に立ち
上がり、立ち下がりの鋭い、いわゆる微分ノイズが入力
された場合、この微分ノイズは、ｎＭＯＳトランジスタ
７３のゲート・ソース間容量及びｎＭＯＳトランジスタ
７４のソース・ゲート間容量を介して、破線１４６に示
すように、ｎＭＯＳトランジスタ７４のゲート、即ち、
基準電圧系に伝送されてしまう場合がある。

【０２０２】しかし、この図１７に示す入力回路によれ
ば、ｎＭＯＳトランジスタ７３のゲートに入力された微
分ノイズを反転した微分ノイズがｎＭＯＳトランジスタ
７３のドレインに出現するが、この微分ノイズを、矢印
１４７に示すように、キャパシタ１４５を介してｎＭＯ
Ｓトランジスタ７４のゲートに伝送することができる。

【０２０３】この結果、このキャパシタ１４５を介して
ｎＭＯＳトランジスタ７４のゲートに伝送される微分ノ
イズによって、破線１４６に示すようにして基準電圧系
に混入されるノイズをキャンセルすることができる。

【０２０４】したがって、この第３実施例によれば、第
１実施例の場合と同様に、出力回路７７〜８１の出力状
態が全て高インピーダンス状態にされた場合における入
力回路５７〜６１に入力されるノイズによる誤動作の防
止と、消費電力の低減化と、出力波形の最適化とを図る
ことができると共に、データ伝送時、入力回路５７〜６
１に入力される微分ノイズによる誤動作を防止すること
ができる。

【０２０５】第４実施例・・図１８図１８は本発明によるバス・システムの第４実施例の要
部を示す回路図であり、この第４実施例は、図２に示す
ＣＰＵ４７、ＳＤＲＡＭ４８〜５１に搭載される入力回
路５７〜６１を図１８にその回路図を示すように構成
し、その他については、図２に示す第１実施例と同様に
構成するというものである。

【０２０６】この図１８に示す入力回路は、ｐＭＯＳト
ランジスタ７０のゲートをｎＭＯＳトランジスタ７４の
ドレインに接続する代わりに、ｐＭＯＳトランジスタ６
９のゲートをｎＭＯＳトランジスタ７３のドレインに接
続すると共に、出力をｎＭＯＳトランジスタ７３のドレ
インからではなく、ｎＭＯＳトランジスタ７４のドレイ
ンから得るようにしたものであり、その他については、
図１７に示す入力回路と同様に構成されている。

【０２０７】この図１８に示す入力回路においても、ｎ
ＭＯＳトランジスタ７３にスルーレートの大きい微分ノ
イズが入力された場合、この微分ノイズは、ｎＭＯＳト
ランジスタ７３のゲート・ソース間容量及びｎＭＯＳト
ランジスタ７４のソース・ゲート間容量を介して、破線
１４６に示すように、ｎＭＯＳトランジスタ７４のゲー
ト、即ち、基準電圧系に伝送されてしまう場合がある。

【０２０８】しかし、この図１８に示す入力回路によれ
ば、ｎＭＯＳトランジスタ７３のゲートに入力された微
分ノイズを反転した微分ノイズがｎＭＯＳトランジスタ
７３のドレインに出現するが、この微分ノイズを、矢印
１４７に示すように、キャパシタ１４５を介してｎＭＯ
Ｓトランジスタ７４のゲートに伝送することができる。

【０２０９】この結果、このキャパシタ１４５を介して
ｎＭＯＳトランジスタ７４のゲートに伝送される微分ノ
イズによって、破線１４６に示すようにして基準電圧系
に混入されるノイズをキャンセルすることができる。

【０２１０】したがって、この第４実施例によれば、第
１実施例の場合と同様に、出力回路７７〜８１の出力状
態が全て高インピーダンス状態にされた場合における入
力回路５７〜６１に入力されるノイズによる誤動作の防
止と、消費電力の低減化と、出力波形の最適化とを図る
ことができる。

【０２１１】また、この第４実施例によれば、第３実施
例と同様に、データ伝送時、入力回路５７〜６１に入力
される微分ノイズによる誤動作を防止することができ
る。

【０２１２】第５実施例・・図１９、図２０図１９は本発明によるバス・システムの第５実施例の要
部を示す回路図であり、この第５実施例は、図２に示す
ＣＰＵ４７、ＳＤＲＡＭ４８〜５１に搭載される入力回
路５７〜６１を図１９にその回路図を示すように構成
し、その他については、図２に示す第１実施例と同様に
構成するというものである。

【０２１３】この図１９に示す入力回路は、駆動トラン
ジスタとして、Ｔ−ＬＶＴＴＬ伝送方式における中間電
圧よりも低い電圧を中間電圧とする信号伝送方式の場合
にも適用することができるようにした駆動トランジス
タ、たとえば、スレッショルド電圧を負とするディプリ
ーション形のｎＭＯＳトランジスタ１４８、１４９を設
け、その他については、図３に示す入力回路と同様に構
成したものである。

【０２１４】ここに、この図１９に示す入力回路のゲイ
ン・バンド幅積ＧＢＷは、図２０に実線Ｘに示すように
なる。なお、破線Ｙは、駆動トランジスタとしてエンハ
ンスメント形のｎＭＯＳトランジスタを使用した場合の
ゲイン・バンド幅積ＧＢＷを示している。

【０２１５】したがって、この図１９に示す入力回路
は、基準電圧Ｖrefを１.５［Ｖ］とする場合には、中間
電圧を１.５［Ｖ］として、±０.４［Ｖ］の微小信号を
伝送しようとするＴ−ＬＶＴＴＬ伝送方式に使用するこ
とができる。

【０２１６】また、基準電圧Ｖrefを０.８［Ｖ］とする
場合には、中間電圧を０.８［Ｖ］として、±０.４
［Ｖ］の微小信号を伝送しようとするＧＴＬ（Ｇunning
Ｔran-sisitor Ｌogic）伝送方式にも使用することが
できる。

【０２１７】この第５実施例によれば、第１実施例の場
合と同様に、出力回路７７〜８１の出力状態が全て高イ
ンピーダンス状態にされた場合における入力回路５７〜
６１に入力されるノイズによる誤動作の防止と、消費電
力の低減化と、出力波形の最適化とを図ることができる
と共に、利便性の高い集積回路を使用することができ
る。

【０２１８】第６実施例・・図２１図２１は本発明によるバス・システムの第６実施例の要
部を示す回路図であり、この第６実施例は、図２に示す
ＳＤＲＡＭ４８〜５１の出力回路等を図２１に示すよう
に構成し、その他については、図２に示すように構成す
るというものである。

【０２１９】図中、１５０は出力回路であり、１５１〜
１５３は出力回路１５０を構成するプッシュプル回路で
ある。この出力回路１５０は、使用するプッシュプル回
路を選択することにより出力抵抗を選択することができ
るようにしたものである。

【０２２０】これらプッシュプル回路１５１〜１５３に
おいて、１５４〜１５６はプルアップ素子をなすｐＭＯ
Ｓトランジスタ、１５７〜１５９はプルダウン素子をな
すｎＭＯＳトランジスタである。

【０２２１】ここに、たとえば、ｐＭＯＳトランジスタ
１５４は、Ｗ（チャネル幅＝ゲート長）／Ｌ（チャネル
長＝ゲート幅）＝４００μｍ／１μｍ、ｐＭＯＳトラン
ジスタ１５５は、Ｗ／Ｌ＝２００μｍ／１μｍ、ｐＭＯ
Ｓトランジスタ１５６は、Ｗ／Ｌ＝２００μｍ／１μｍ
とされている。

【０２２２】また、たとえば、ｎＭＯＳトランジスタ１
５７は、Ｗ／Ｌ＝２００μｍ／１μｍ、ｎＭＯＳトラン
ジスタ１５８は、Ｗ／Ｌ＝１００μｍ／１μｍ、ｐＭＯ
Ｓトランジスタ１５９は、Ｗ／Ｌ＝１００μｍ／１μｍ
とされている。

【０２２３】また、１６０〜１６２は、それぞれ、プッ
シュプル回路１５１〜１５３の出力を制御するプッシュ
プル制御回路であり、１６５〜１６８はインバータ、１
６９、１７０はＮＡＮＤ回路、１７１、１７２はＮＯＲ
回路、１７３、１７４はフラグ・レジスタ（Ｆ１、Ｆ
２）である。

【０２２４】また、１７５は出力データＤＡＴＡをラッ
チする出力データ・ラッチ回路であり、出力データＤＡ
ＴＡ＝Ｈレベルの場合、出力Ｑ１＝Ｈレベル、出力Ｑ２
＝Ｌレベルとし、出力データＤＡＴＡ＝Ｌレベルの場
合、出力Ｑ１＝Ｈレベル、出力Ｑ２＝Ｈレベルとするも
のである。

【０２２５】ここに、フラグ・レジスタ１７３の格納値
＝Ｈレベルの場合、インバータ１６５の出力＝Ｌレベ
ル、ＮＡＮＤ回路１６９の出力＝Ｈレベルで、ｐＭＯＳ
トランジスタ１５４＝オフとされると共に、ＮＯＲ回路
１７１の出力＝Ｌレベルで、ｎＭＯＳトランジスタ１５
７＝オフとされ、プッシュプル回路１５１は、非活性と
される。

【０２２６】これに対して、フラグ・レジスタ１７３の
格納値＝Ｌレベルの場合には、インバータ１６５の出力
＝Ｈレベルとなり、ＮＡＮＤ回路１６９は、出力データ
・ラッチ回路１７５の出力Ｑ１に対してインバータとし
て動作すると共に、ＮＯＲ回路１７１は、出力データ・
ラッチ回路１７５の出力Ｑ２に対してインバータとして
動作する。

【０２２７】したがって、出力データＤＡＴＡ＝Ｈレベ
ルで、出力Ｑ１＝Ｈレベル、出力Ｑ２＝Ｌレベルの場
合、ＮＡＮＤ回路１６９の出力＝Ｌレベルで、ｐＭＯＳ
トランジスタ１５４＝オンとされると共に、ＮＯＲ回路
１７１の出力＝Ｌレベルで、ｎＭＯＳトランジスタ１５
７＝オフとされ、プッシュプル回路１５１の出力＝Ｈレ
ベルとなる。

【０２２８】これに対して、出力データＤＡＴＡ＝Ｌレ
ベルで、出力Ｑ１＝Ｌレベル、出力Ｑ２＝Ｌレベルの場
合、ＮＡＮＤ回路１６９の出力＝Ｈレベルで、ｐＭＯＳ
トランジスタ１５４＝オフとされると共に、ＮＯＲ回路
１７１の出力＝Ｈレベルで、ｎＭＯＳトランジスタ１５
７＝オンとされ、プッシュプル回路１５１の出力＝Ｌレ
ベルとなる。

【０２２９】また、フラグ・レジスタ１７４の格納値＝
Ｈレベルの場合、インバータ１６６の出力＝Ｌレベル、
ＮＡＮＤ回路１７０の出力＝Ｈレベルで、ｐＭＯＳトラ
ンジスタ１５５＝オフとされると共に、ＮＯＲ回路１７
２の出力＝Ｌレベルで、ｎＭＯＳトランジスタ１５８＝
オフとされ、プッシュプル回路１５２は、非活性とされ
る。

【０２３０】これに対して、フラグ・レジスタ１７４の
格納値＝Ｌレベルの場合、インバータ１６６の出力＝Ｈ
レベルで、ＮＡＮＤ回路１７０は、出力データ・ラッチ
回路１７５の出力Ｑ１に対してインバータとして動作す
ると共に、ＮＯＲ回路１７２は、出力データ・ラッチ回
路１７５の出力Ｑ２に対してインバータとして動作する
するようにされる。

【０２３１】したがって、出力データＤＡＴＡ＝Ｈレベ
ルで、出力Ｑ１＝Ｈレベル、出力Ｑ２＝Ｌレベルの場
合、ＮＡＮＤ回路１７０の出力＝Ｌレベルで、ｐＭＯＳ
トランジスタ１５５＝オンとされると共に、ＮＯＲ回路
１７２の出力＝Ｌレベルで、ｎＭＯＳトランジスタ１５
８＝オフとされ、プッシュプル回路１５２の出力＝Ｈレ
ベルとなる。

【０２３２】これに対して、出力データＤＡＴＡ＝Ｌレ
ベルで、出力Ｑ１＝Ｌレベル、出力Ｑ２＝Ｌレベルの場
合、ＮＡＮＤ回路１７０の出力＝Ｈレベルで、ｐＭＯＳ
トランジスタ１５５＝オフとされると共に、ＮＯＲ回路
１７２の出力＝Ｈレベルで、ｎＭＯＳトランジスタ１５
８＝オンとされ、プッシュプル回路１５２の出力＝Ｌレ
ベルとなる。

【０２３３】また、プッシュプル回路１５３は、フラグ
・レジスタ１７３、１７４の格納値に関係なく、出力デ
ータＤＡＴＡ＝Ｈレベルで、出力Ｑ１＝Ｈレベル、出力
Ｑ２＝Ｌレベルの場合、インバータ１６７の出力＝Ｌレ
ベルで、ｐＭＯＳトランジスタ１５６＝オンとなると共
に、インバータ１６８の出力＝Ｌレベルで、ｎＭＯＳト
ランジスタ１５９＝オフとされ、プッシュプル回路１５
３の出力＝Ｈレベルとなる。

【０２３４】これに対して、出力データＤＡＴＡ＝Ｌレ
ベルで、出力Ｑ１＝Ｌレベル、出力Ｑ２＝Ｌレベルの場
合、インバータ１６７の出力＝Ｈレベルで、ｐＭＯＳト
ランジスタ１５６＝オフとされると共に、インバータ１
６８の出力＝Ｈレベルで、ｎＭＯＳトランジスタ１５９
＝オンとされ、プッシュプル回路１５３の出力＝Ｌレベ
ルとなる。

【０２３５】ここに、フラグ・レジスタ１７３、１７４
の格納値と、プッシュプル回路１５１〜１５３の状態
と、ｐＭＯＳトランジスタ１５４〜１５６のうち、使用
されるｐＭＯＳトランジスタのＷ／Ｌの合成値、ｎＭＯ
Ｓトランジスタ１５７〜１５９のうち、使用されるｎＭ
ＯＳトランジスタのＷ／Ｌの合成値との関係は、表２に
示すようになる。

【０２３６】

【表２】

【０２３７】また、ＣＫＥ、／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、ＣＬＫは外部から供給される信号であり、
ＣＫＥはクロック・イネーブル信号、／ＣＳはチップ・
セレクト信号、／ＲＡＳはロウアドレス・ストローブ信
号、／ＣＡＳはコラムアドレス・ストローブ信号、／Ｗ
Ｅはライト・イネーブル信号、ＣＬＫはクロック信号で
ある。

【０２３８】また、１７６〜１７９はクロック・イネー
ブル信号ＣＫＥをゲート信号としてチップ・セレクト信
号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ、コ
ラムアドレス・ストローブ信号／ＣＡＳ、ライト・イネ
ーブル信号／ＷＥを取り込むためのＮＡＮＤ回路であ
る。

【０２３９】また、１８０はクロック信号ＣＬＫに同期
してＮＡＮＤ回路１７６〜１７７の出力を取り込み、デ
コードして、１６ビットのデコード信号を出力するデコ
ーダである。

【０２４０】ここに、このデコーダ１８０は、クロック
・イネーブル信号ＣＫＥ＝Ｈレベルで、チップ・セレク
ト信号／ＣＳ＝Ｌレベル、ロウアドレス・ストローブ信
号／ＲＡＳ＝Ｌレベル、コラムアドレス・ストローブ信
号／ＣＡＳ＝Ｌレベル、ライト・イネーブル信号／ＷＥ
＝Ｌレベルの場合、０番地の出力をＨレベルとするよう
に構成されている。

【０２４１】また、１８１はクロック信号ＣＬＫを１個
分シフトするシフトレジスタ、１８２はデコーダ１８０
の０番地出力とシフトレジスタ１８１の出力が入力され
るＮＡＮＤ回路である。

【０２４２】また、１８３はアドレスＡ₀〜Ａ₁₁を取り
込む１２ビットのモード・レジスタであり、このモード
・レジスタ１８３は、ＮＡＮＤ回路１８２の出力＝Ｌレ
ベル、即ち、デコーダ１８０の０番地出力＝Ｌレベル、
シフトレジスタ１８１の出力＝Ｈレベルの場合、アドレ
ス信号Ａ₀〜Ａ₁₁を取り込むように構成されている。

【０２４３】また、１８３₀〜１８３₁₁はアドレス信号
Ａ₀〜Ａ₁₁を取り込む１ビット・レジスタ部分であり、
ＭＡ₀〜ＭＡ₈は１ビット・レジスタ部分１８３₀〜１８
３₈の格納値である。

【０２４４】また、１８４、１８５はＮＯＲ回路、１８
６は暗号デコーダ、１８７はＮＡＮＤ回路である。

【０２４５】ここに、このＳＤＲＡＭにおいては、ＭＡ
₇＝Ｈレベル、ＭＡ₈＝Ｈレベルの場合、ＭＡ₀〜ＭＡ₆を
ユーザが固有に定義づけて使用することができるように
されている。

【０２４６】そこで、この第６実施例においては、暗号
ＭＡ₂〜ＭＡ₆をデコードする暗号デコーダ１８６を設
け、暗号ＭＡ₂〜ＭＡ₆が特別な論理の場合のみ、暗号デ
コーダ１８６の出力がＨレベルになるようにしている。

【０２４７】また、ＭＡ₇、ＭＡ₈及び暗号デコーダ１８
６の出力を入力されるＮＡＮＤ回路１８７と、ＭＡ₀と
ＮＡＮＤ回路１８７の出力が入力されるＮＯＲ回路１８
４と、ＭＡ₁とＮＡＮＤ回路１８７の出力が入力される
ＮＯＲ回路１８５とを設けるようにし、ＮＯＲ回路１８
４の出力をフラグ・レジスタ１７３に格納し、ＮＯＲ回
路１８５の出力をフラグ・レジスタ１７４に格納するよ
うにしている。

【０２４８】ここに、ＮＡＮＤ回路１８７の出力は、Ｍ
Ａ₇＝Ｈレベル、ＭＡ₈＝Ｈレベル、暗号デコーダ１８６
の出力＝Ｌレベルであるから、ＭＡ₀＝Ｌレベルとする
場合には、ＮＯＲ回路１８４の出力＝Ｈレベルとし、フ
ラグ・レジスタ１７３にＨレベルを書き込むことがで
き、ＭＡ₀＝Ｈレベルとする場合には、ＮＯＲ回路１８
４の出力＝Ｌレベルとし、フラグ・レジスタ１７３にＬ
レベルを書き込むことができる。

【０２４９】また、ＭＡ₁＝Ｌレベルとする場合には、
ＮＯＲ回路１８５の出力＝Ｈレベルとし、フラグ・レジ
スタ１７４にＨレベルを書き込むことができ、ＭＡ₁＝
Ｈレベルとする場合には、ＮＯＲ回路１７４の出力＝Ｌ
レベルとし、フラグ・レジスタ１７４にＬレベルを書き
込むことができる。

【０２５０】この第６実施例によれば、第１実施例の場
合と同様に、出力回路７７〜８１の出力状態が全て高イ
ンピーダンス状態にされた場合における入力回路５７〜
６１に入力されるノイズによる誤動作の防止と、消費電
力の低減化と、出力波形の最適化とを図ることができ
る。

【０２５１】また、ＣＰＵ４７及びＳＤＲＡＭ４８〜５
１の出力回路の出力抵抗を選択することができるので、
バス線１２４を片側終端とされた場合においても、両側
終端とされた場合においても、終端抵抗を５０Ω以外の
値にされた場合においても、バス線１２４上の信号の振
幅を規定の振幅にすることができ、良好な信号伝送を行
うことができる。

【０２５２】第１応用例・・図２２図２２は、図１７に示す入力回路を応用してなる入力回
路の一例を示す回路図であり、ＧＴＬ伝送方式の場合に
おいて、データ伝送時、入力回路に入力される微分ノイ
ズをキャンセルすることができるようにした入力回路を
示している。

【０２５３】図中、１９０は電源電圧ＶＣＣとして１.
２［Ｖ］を供給するＶＣＣ電源線、１９１は基準電圧Ｖ
refによりオン、オフが制御される定電流源をなすエン
ハンスメント形のｐＭＯＳトランジスタである。

【０２５４】また、１９２はデータ信号Ｄ_INが入力され
る駆動トランジスタをなすエンハンスメント形のｐＭＯ
Ｓトランジスタ、１９３は基準電圧Ｖrefとしてデータ
伝送時には０.８［Ｖ］が入力される駆動トランジスタ
をなすエンハンスメント形のｐＭＯＳトランジスタであ
る。

【０２５５】また、１９４、１９５はカレントミラー回
路を構成するエンハンスメント形のｎＭＯＳトランジス
タ、１９６はノイズ・キャンセル用のキャパシタであ
る。

【０２５６】ここに、ｐＭＯＳトランジスタ１９２のゲ
ートに、立ち上がり、立ち下がりの鋭い、いわゆる微分
ノイズが入力された場合、この微分ノイズは、ｐＭＯＳ
トランジスタ１９２のゲート・ソース間容量及びｐＭＯ
Ｓトランジスタ１９３のソース・ゲート間容量を介し
て、破線１９７に示すように、ｐＭＯＳトランジスタ１
９３のゲート、即ち、基準電圧系に伝送されてしまう場
合がある。

【０２５７】しかし、この図２２に示す入力回路によれ
ば、ｐＭＯＳトランジスタ１９２のゲートに入力された
微分ノイズを反転した微分ノイズがｐＭＯＳトランジス
タ１９２のドレインに出現するが、この微分ノイズを、
矢印１９８に示すように、キャパシタ１９６を介してｐ
ＭＯＳトランジスタ１９３のゲートに伝送することがで
きる。

【０２５８】この結果、このキャパシタ１９６を介して
ｐＭＯＳトランジスタ１９３のゲートに伝送される微分
ノイズによって、破線１９７に示すようにして基準電圧
系に混入されるノイズをキャンセルすることができる。

【０２５９】第２応用例・・図２３図２３は、図１７に示す入力回路を応用してなる入力回
路の他の例を示す回路図であり、ＧＴＬ伝送方式の場合
において、データ伝送時、入力回路に入力される微分ノ
イズをキャンセルすることができるようにした入力回路
を示している。

【０２６０】この図２３に示す入力回路は、ｎＭＯＳト
ランジスタ１９４のゲートをｐＭＯＳトランジスタ１９
２のドレインに接続する代わりに、ｎＭＯＳトランジス
タ１９５のゲートをｐＭＯＳトランジスタ１９３のドレ
インに接続すると共に、出力を、ｐＭＯＳトランジスタ
１９２のドレインからではなく、ｐＭＯＳトランジスタ
１９３のドレインから得るようにしたものであり、その
他については、図２２に示す入力回路と同様に構成され
ている。

【０２６１】この図２３に示す入力回路においても、キ
ャパシタ１９６を介してｐＭＯＳトランジスタ１９３の
ゲートに伝送される微分ノイズによって、破線１９７に
示すようにして基準電圧系に混入されるノイズをキャン
セルすることができる。

【０２６２】

【発明の効果】本発明によるバス・システムによれば、
出力端を信号入出力端子（３１、３２）を介して共通の
バス線（３９）に接続された出力回路（３７、３８）の
出力状態が全て高インピーダンス状態にされた場合、基
準電圧制御回路（４６）により、基準電圧入力端子（３
５、３６）に供給される基準電圧（Ｖref）は、バス線
（３９）を介して信号の伝送が行われる場合と異なる電
圧値となるように制御されるという構成を採用したこと
により、出力端を信号入出力端子（３１、３２）を介し
て共通のバス線（３９）に接続された出力回路（３７、
３８）の出力状態が全て高インピーダンス状態にされた
場合においても、信号入出力端子（３１、３２）を介し
て入力回路（３３、３４）に入力されるノイズの影響を
なくし、誤動作を防止することができる。

【図面の簡単な説明】

【図１】本発明によるバス・システムの原理説明図であ
る。

【図２】本発明によるバス・システムの第１実施例の要
部を示す回路図である。

【図３】本発明によるバス・システムの第１実施例が設
ける入力回路の構成を示す回路図である。

【図４】本発明によるバス・システムの第１実施例が設
ける出力回路の構成を示す回路図である。

【図５】本発明によるバス・システムの第１実施例が設
ける出力回路のスルーレートを説明するための波形図で
ある。

【図６】本発明によるバス・システムの第１実施例が設
ける出力回路の出力状態を高インピーダンス状態にする
場合を説明するための回路図である。

【図７】本発明によるバス・システムの第１実施例が設
ける出力回路のスロー・モード選択時の動作を説明する
ための回路図である。

【図８】本発明によるバス・システムの第１実施例が設
ける出力回路のスロー・モード選択時の動作を説明する
ためのタイムチャートである。

【図９】本発明によるバス・システムの第１実施例が設
ける出力回路のスロー・モード選択時の動作を説明する
ためのタイムチャートである。

【図１０】本発明によるバス・システムの第１実施例が
設ける出力回路のノーマル・モード選択時の動作を説明
するための回路図である。

【図１１】本発明によるバス・システムの第１実施例が
設ける出力回路のノーマル・モード選択時の動作を説明
するためのタイムチャートである。

【図１２】本発明によるバス・システムの第１実施例が
設ける出力回路のノーマル・モード選択時の動作を説明
するためのタイムチャートである。

【図１３】本発明によるバス・システムの第１実施例が
設ける出力回路のファースト・モード選択時の動作を説
明するための回路図である。

【図１４】本発明によるバス・システムの第１実施例が
設ける出力回路のファースト・モード選択時の動作を説
明するためのタイムチャートである。

【図１５】本発明によるバス・システムの第１実施例が
設ける出力回路のファースト・モード選択時の動作を説
明するためのタイムチャートである。

【図１６】本発明によるバス・システムの第２実施例の
要部を示す回路図である。

【図１７】本発明によるバス・システムの第３実施例の
要部（入力回路）を示す回路図である。

【図１８】本発明によるバス・システムの第４実施例の
要部（入力回路）を示す回路図である。

【図１９】本発明によるバス・システムの第５実施例の
要部（入力回路）を示す回路図である。

【図２０】入力回路のゲイン・バンド幅積を示す図であ
る。

【図２１】本発明によるバス・システムの第６実施例の
要部（ＳＤＲＡＭの要部）を示す回路図である。

【図２２】図１７に示す入力回路を応用してなる入力回
路の一例を示す回路図である。

【図２３】図１７に示す入力回路を応用してなる入力回
路の他の例を示す回路図である。

【図２４】バス・システムの一例の要部を示すブロック
図である。

【図２５】Ｔ−ＬＶＴＴＬ伝送方式を示す回路図であ
る。

【図２６】Ｔ−ＬＶＴＴＬ伝送方式が有する問題点を説
明するための図である。

【符号の説明】

２９、３０集積回路３１、３２データ入出力端子３３、３４入力回路３５、３６基準電圧入力端子である。３７、３８出力回路３９バス線４０、４１終端抵抗４２、４３終端電圧線４４基準電圧線４５基準電圧発生回路４６基準電圧制御回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１２年７月３１日（２０００．７．３
１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】また、７１、７２は非活性時、出力をＨレ
ベルに固定するためのエンハンスメント形のｐＭＯＳト
ランジスタ、７３、７４は駆動トランジスタをなすエン
ハンスメント形のｎＭＯＳトランジスタである。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００５４

【補正方法】変更

【補正内容】

【００５４】

【表１】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００７７

【補正方法】変更

【補正内容】

【００７７】また、ＮＡＮＤ回路１０８の出力＝Ｈレベ
ル、ＮＡＮＤ回路１０９の出力＝Ｈレベルで、ｐＭＯＳ
トランジスタ１００＝オフとされていると共に、ＮＯＲ
回路１１２の出力＝Ｈレベル、ＮＯＲ回路１１３の出力
＝Ｌレベルで、ｎＭＯＳトランジスタ１０１＝オフとさ
れている。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００８２

【補正方法】変更

【補正内容】

【００８２】したがって、ｐＭＯＳトランジスタ１００
は、データ信号ＤＡＴＡがＬレベルからＨレベルに変化
すると、ＮＡＮＤ回路１０９の遅延時間ΔＴ₁₀₉経過
後、ＮＡＮＤ回路１０８の遅延時間分ΔＴ₁₀₈ だけオン
となり、その後は、オフに復帰する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００８６

【補正方法】変更

【補正内容】

【００８６】また、ｐＭＯＳトランジスタ１００は、Ｎ
ＡＮＤ回路１０８の遅延時間分ΔＴ ₁₀₈だけオンとな
り、その後は、オフに復帰し、ｎＭＯＳトランジスタ１
０１はオフ状態を維持する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０１０４

【補正方法】変更

【補正内容】

【０１０４】この結果、ＮＯＲ回路１１３の出力は、デ
ータ信号ＤＡＴＡがＨレベルからＬレベルに変化する
と、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃ 経過後、イン
バータ１０３の遅延時間ΔＴ₁₀₃＋ＮＯＲ回路１１０の
遅延時間ΔＴ₁₁₀＋ＮＯＲ回路１１２の遅延時間分ΔＴ
₁₁₂だけＨレベルとなり、その後は、Ｌレベルに復帰す
る。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】０１０５

【補正方法】変更

【補正内容】

【０１０５】したがって、ｎＭＯＳトランジスタ１０１
は、データ信号ＤＡＴＡがＨレベルからＬレベルに変化
すると、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃ 経過後、
インバータ１０３の遅延時間ΔＴ₁₀₃＋ＮＯＲ回路１１
０の遅延時間ΔＴ₁₁₀＋ＮＯＲ回路１１２の遅延時間分
ΔＴ₁₁₂だけオンとなり、その後は、オフに復帰する。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】０１１７

【補正方法】変更

【補正内容】

【０１１７】また、インバータ１０３の出力＝Ｌレベ
ル、ＮＡＮＤ回路１０６の出力＝Ｈレベル、ＮＡＮＤ回
路１０８の出力＝Ｌレベルとなる。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】０１２５

【補正方法】変更

【補正内容】

【０１２５】また、ｐＭＯＳトランジスタ１００は、イ
ンバータ１０３の遅延時間ΔＴ₁₀₃＋ＮＡＮＤ回路１０
６の遅延時間ΔＴ₁₀₆ ＋ＮＡＮＤ回路１０８の遅延時間
分ΔＴ₁₀₈ だけオンとなり、その後は、オフに復帰し、
ｎＭＯＳトランジスタ１０１はオフ状態を維持する。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】０１２６

【補正方法】変更

【補正内容】

【０１２６】したがって、この場合には、この出力回路
の出力は、データ信号ＤＡＴＡの変化に従って、Ｌレベ
ルからＨレベルに変化するが、インバータ１０３の遅延
時間ΔＴ₁₀₃＋ＮＡＮＤ回路１０６の遅延時間ΔＴ₁₀₆ ＋
ＮＡＮＤ回路１０８の遅延時間分ΔＴ₁₀₈ だけ、Ｌレベ
ルからＨレベルの変化が加速され、図５に示す破線８６
のように変化する。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】０１３８

【補正方法】変更

【補正内容】

【０１３８】また、インバータ１０３の出力＝Ｈレベ
ル、インバータ１０４の出力＝Ｌレベル、インバータ１
０５の出力＝Ｈレベル、ＮＡＮＤ回路１０７の出力＝Ｌ
レベル、ＮＡＮＤ回路１０８の出力＝Ｈレベルとなる。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】０１４１

【補正方法】変更

【補正内容】

【０１４１】他方、ＮＯＲ回路１１１の出力＝Ｌレベ
ル、ＮＯＲ回路１１２の出力＝Ｈレベルとなる。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】０１４３

【補正方法】変更

【補正内容】

【０１４３】この結果、ＮＯＲ回路１１３の出力は、デ
ータ信号ＤＡＴＡがＨレベルからＬレベルに変化する
と、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃ 経過後、イン
バータ１０３の遅延時間ΔＴ₁₀₃＋インバータ１０４の
遅延時間ΔＴ₁₀₄＋インバータ１０５の遅延時間ΔＴ₁₀₅
＋ＮＯＲ回路１１１の遅延時間ΔＴ₁₁₁＋ＮＯＲ回路１
１２の遅延時間分ΔＴ₁₁₂だけＨレベルとなり、その後
は、Ｌレベルに復帰する。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】０１４４

【補正方法】変更

【補正内容】

【０１４４】したがって、ｎＭＯＳトランジスタ１０１
は、データ信号ＤＡＴＡがＨレベルからＬレベルに変化
すると、ＮＯＲ回路１１３の遅延時間ΔＴ₁₁₃ 経過後、
インバータ１０３の遅延時間ΔＴ₁₀₃＋インバータ１０
４の遅延時間ΔＴ₁₀₄＋インバータ１０５の遅延時間Δ
Ｔ₁₀₅＋ＮＯＲ回路１１１の遅延時間ΔＴ₁₁₁＋ＮＯＲ回
路１１２の遅延時間分ΔＴ₁₁₂だけオンとなり、その後
は、オフに復帰する。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】０１５２

【補正方法】変更

【補正内容】

【０１５２】また、インバータ１０３の出力＝Ｈレベ
ル、インバータ１０４の出力＝Ｌレベル、インバータ１
０５の出力＝Ｈレベル、ＮＡＮＤ回路１０７の出力＝Ｌ
レベル、ＮＡＮＤ回路１０８の出力＝Ｈレベル、ＮＡＮ
Ｄ回路１０９の出力＝Ｈレベルで、ｐＭＯＳトランジス
タ１００＝オフとされている。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】０１５３

【補正方法】変更

【補正内容】

【０１５３】また、ＮＯＲ回路１１１の出力＝Ｌレベ
ル、ＮＯＲ回路１１２の出力＝Ｈレベル、ＮＯＲ回路１
１３の出力＝Ｈレベルで、ｎＭＯＳトランジスタ１０１
＝オフとされている。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】０１５６

【補正方法】変更

【補正内容】

【０１５６】また、インバータ１０３の出力＝Ｌレベ
ル、インバータ１０４の出力＝Ｈレベル、インバータ１
０５の出力＝Ｌレベル、ＮＡＮＤ回路１０７の出力＝Ｈ
レベルで、ＮＡＮＤ回路１０８の出力＝Ｌレベルとな
る。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】０１６０

【補正方法】変更

【補正内容】

【０１６０】他方、ＮＯＲ回路１１１の出力＝Ｈレベ
ル、ＮＯＲ回路１１２の出力＝Ｌレベルとなる。

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】０２２２

【補正方法】変更

【補正内容】

【０２２２】また、たとえば、ｎＭＯＳトランジスタ１
５７は、Ｗ／Ｌ＝２００μｍ／１μｍ、ｎＭＯＳトラン
ジスタ１５８は、Ｗ／Ｌ＝１００μｍ／１μｍ、ｎＭＯ
Ｓトランジスタ１５９は、Ｗ／Ｌ＝１００μｍ／１μｍ
とされている。

【手続補正２０】

【補正対象書類名】明細書

【補正対象項目名】０２２４

【補正方法】変更

【補正内容】

【０２２４】また、１７５は出力データＤＡＴＡをラッ
チする出力データ・ラッチ回路であり、出力データＤＡ
ＴＡ＝Ｈレベルの場合、出力Ｑ１＝Ｈレベル、出力Ｑ２
＝Ｈレベルとし、出力データＤＡＴＡ＝Ｌレベルの場
合、出力Ｑ１＝Ｌレベル、出力Ｑ２＝Ｌレベルとするも
のである。

【手続補正２１】

【補正対象書類名】明細書

【補正対象項目名】０２２７

【補正方法】変更

【補正内容】

【０２２７】したがって、出力データＤＡＴＡ＝Ｈレベ
ルで、出力Ｑ１＝Ｈレベル、出力Ｑ２＝Ｈレベルの場
合、ＮＡＮＤ回路１６９の出力＝Ｌレベルで、ｐＭＯＳ
トランジスタ１５４＝オンとされると共に、ＮＯＲ回路
１７１の出力＝Ｌレベルで、ｎＭＯＳトランジスタ１５
７＝オフとされ、プッシュプル回路１５１の出力＝Ｈレ
ベルとなる。

【手続補正２２】

【補正対象書類名】明細書

【補正対象項目名】０２３０

【補正方法】変更

【補正内容】

【０２３０】これに対して、フラグ・レジスタ１７４の
格納値＝Ｌレベルの場合、インバータ１６６の出力＝Ｈ
レベルで、ＮＡＮＤ回路１７０は、出力データ・ラッチ
回路１７５の出力Ｑ１に対してインバータとして動作す
ると共に、ＮＯＲ回路１７２は、出力データ・ラッチ回
路１７５の出力Ｑ２に対してインバータとして動作する
ようにされる。

【手続補正２３】

【補正対象書類名】明細書

【補正対象項目名】０２３１

【補正方法】変更

【補正内容】

【０２３１】したがって、出力データＤＡＴＡ＝Ｈレベ
ルで、出力Ｑ１＝Ｈレベル、出力Ｑ２＝Ｈレベルの場
合、ＮＡＮＤ回路１７０の出力＝Ｌレベルで、ｐＭＯＳ
トランジスタ１５５＝オンとされると共に、ＮＯＲ回路
１７２の出力＝Ｌレベルで、ｎＭＯＳトランジスタ１５
８＝オフとされ、プッシュプル回路１５２の出力＝Ｈレ
ベルとなる。

【手続補正２４】

【補正対象書類名】明細書

【補正対象項目名】０２３３

【補正方法】変更

【補正内容】

【０２３３】また、プッシュプル回路１５３は、フラグ
・レジスタ１７３、１７４の格納値に関係なく、出力デ
ータＤＡＴＡ＝Ｈレベルで、出力Ｑ１＝Ｈレベル、出力
Ｑ２＝Ｈレベルの場合、インバータ１６７の出力＝Ｌレ
ベルで、ｐＭＯＳトランジスタ１５６＝オンとなると共
に、インバータ１６８の出力＝Ｌレベルで、ｎＭＯＳト
ランジスタ１５９＝オフとされ、プッシュプル回路１５
３の出力＝Ｈレベルとなる。

【手続補正２５】

【補正対象書類名】明細書

【補正対象項目名】０２３９

【補正方法】変更

【補正内容】

【０２３９】また、１８０はクロック信号ＣＬＫに同期
してＮＡＮＤ回路１７６〜１７９の出力を取り込み、デ
コードして、１６ビットのデコード信号を出力するデコ
ーダである。

【手続補正２６】

【補正対象書類名】明細書

【補正対象項目名】０２４２

【補正方法】変更

【補正内容】

【０２４２】また、１８３はアドレスＡ₀〜Ａ₁₁を取り
込む１２ビットのモード・レジスタであり、このモード
・レジスタ１８３は、ＮＡＮＤ回路１８２の出力＝Ｌレ
ベル、即ち、デコーダ１８０の０番地出力＝Ｈレベル、
シフトレジスタ１８１の出力＝Ｈレベルの場合、アドレ
ス信号Ａ₀〜Ａ₁₁を取り込むように構成されている。

【手続補正２７】

【補正対象書類名】明細書

【補正対象項目名】０２６０

【補正方法】変更

【補正内容】

【０２６０】この図２３に示す入力回路は、ｎＭＯＳト
ランジスタ１９４のゲートをｐＭＯＳトランジスタ１９
２のドレインに接続する代わりに、ｎＭＯＳトランジス
タ１９５のゲートをｐＭＯＳトランジスタ１９３のドレ
インに接続すると共に、出力を、ｐＭＯＳトランジスタ
１９３のドレインからではなく、ｐＭＯＳトランジスタ
１９２のドレインから得るようにしたものであり、その
他については、図２２に示す入力回路と同様に構成され
ている。

【手続補正２８】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正２９】

【補正対象書類名】図面

【補正対象項目名】図１６

【補正方法】変更

【補正内容】

【図１６】

【手続補正３０】

【補正対象書類名】図面

【補正対象項目名】図２１

【補正方法】変更

【補正内容】

【図２１】

Claims

【特許請求の範囲】

【請求項１】主たるプッシュプル回路と、出力端を前記
主たるプッシュプル回路の出力端に接続されたスルーレ
ート調整用のプッシュプル回路とを備え、このスルーレ
ート調整用のプッシュプル回路の動作時間を制御するこ
とにより、出力波形のスルーレートを選択することがで
きるようにされた出力回路を備えて構成されていること
を特徴とする集積回路。
【請求項２】非選択的に使用されるプッシュプル回路
と、出力端を前記非選択的に使用されるプッシュプル回
路に接続され、選択して使用することができる複数のプ
ッシュプル回路とを備え、この選択して使用することが
できる複数のプッシュプル回路を選択して使用すること
により、出力抵抗を調整することができるようにされた
出力回路を内蔵して構成されていることを特徴とする集
積回路。