JP2001044591A - Wiring board - Google Patents
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電源電位と接地電
位など２つの電位のいずれかに接続する多数のビアを有
する配線基板に関し、特にインダクタンスの小さなビア
を有する配線基板に関する。The present invention relates to a wiring board having a large number of vias connected to one of two potentials such as a power supply potential and a ground potential, and more particularly to a wiring board having a via with a small inductance.
【０００２】[0002]
【従来の技術】ＩＣチップに電源電位や接地電位を供給
するに当たり、ＩＣチップに多数の電源端子や接地端子
を設け、配線基板からこれらの端子を通じて、並列に電
源電位や接地電位を供給することが行われている。この
ようにすると、ＩＣチップ内の電源配線や接地配線の引
き回しが少なくなり、回路設計が容易になるほか、必要
部分に並列に各電位を直接供給することで、低抵抗で供
給できるからである。この場合のＩＣチップの端子の配
列は、列をなす電源端子と接地端子とがそれぞれ交互に
並ぶストライプ状配列をなすように設計されることが多
い。それに伴い、配線基板内のビアの配列も、例えば図
７に示すようにされる。即ち、ビア配列のうち、周囲に
は信号を入出力するための信号ビアＳＶ（図７では左及
び上側２列）を形成する。その他、中央（図７では右下
側５×７ヶ）には、電源電位に接続されて電源配線の一
部をなすビア（電源ビア）ＰＶと接地電位に接続されて
接地配線の一部をなすビア（接地ビア）ＧＶとを、それ
ぞれ列をなして交互に並ぶストライプ状配列をなすよう
に形成することが多い。なお、では、図７では、配線基
板内に形成したビア配列のうち、平面視して左上約４分
の１範囲について、ビア配列の様子を示す。2. Description of the Related Art In supplying a power supply potential and a ground potential to an IC chip, a large number of power supply terminals and a ground terminal are provided on the IC chip, and the power supply potential and the ground potential are supplied in parallel from the wiring board through these terminals. Has been done. This is because the arrangement of the power supply wiring and the ground wiring in the IC chip is reduced, the circuit design is facilitated, and the potential can be supplied with a low resistance by directly supplying each potential in parallel to a necessary portion. . In this case, the terminal arrangement of the IC chip is often designed so as to form a stripe-like arrangement in which power supply terminals and ground terminals in a row are alternately arranged. Along with this, the arrangement of vias in the wiring board is also changed, for example, as shown in FIG. That is, in the via array, signal vias SV (two left and upper rows in FIG. 7) for inputting and outputting signals are formed around the periphery. In addition, a via (power supply via) PV which is connected to the power supply potential and forms a part of the power supply wiring and a part of the ground wiring which is connected to the ground potential are provided at the center (5 × 7 at the lower right side in FIG. 7). In many cases, vias (ground vias) GV to be formed are formed so as to form a stripe-like array in which the vias GV are alternately arranged in rows. FIG. 7 shows a via arrangement in a range of approximately one-fourth of the upper left in plan view, of the via arrangement formed in the wiring board.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記の
ようなストライプ状配列では、各電源ビアＰＶ及び接地
ビアＧＶのインダクタンスを十分低減できなかった。一
般に、電流が流れるとその周りには磁界が発生する。こ
こで、あるビア（例えば電源ビアＰＶ）に流れる電流と
同じ向きの電流が隣接するビア（例えば電源ビアＰＶ）
に流れる場合には、両者に発生する磁界を強め合うこと
になる。このため、同じ方向の電流が流れる電源ビア同
士（あるいは接地ビア同士）が列をなすストライプ状配
列では、発生する磁界を強め合うので各電源ビアＰＶや
接地ビアＧＶの有するインダクタンスが高くなる。従っ
て、電源ビアＰＶや接地ビアＧＶから電源電位や接地電
位にノイズが重畳され、ＩＣチップの誤動作を誘発する
危険性があった。本発明は、かかる問題点に鑑みてなさ
れたものであって、電源電位や接地電位などに接続する
多数のビアについて、そのインダクタンスを低減した配
線基板を提供することを目的とする。However, in the above-mentioned stripe arrangement, the inductance of each power supply via PV and ground via GV cannot be sufficiently reduced. Generally, when a current flows, a magnetic field is generated around the current. Here, a current in the same direction as a current flowing in a certain via (for example, a power supply via PV) is adjacent to a via (for example, a power supply via PV).
In this case, the magnetic fields generated by the two are strengthened. For this reason, in a striped arrangement in which power supply vias (or ground vias) in which current flows in the same direction form a row, the generated magnetic fields are strengthened, and the inductance of each power supply via PV and ground via GV increases. Accordingly, noise is superimposed on the power supply potential or the ground potential from the power supply via PV or the ground via GV, and there is a risk that the IC chip may malfunction. The present invention has been made in view of such a problem, and an object of the present invention is to provide a wiring board in which inductances of a large number of vias connected to a power supply potential, a ground potential, and the like are reduced.
【０００４】[0004]
【課題を解決するための手段、作用及び効果】そしてそ
の解決手段は、ＩＣチップを搭載するための配線基板で
あって、絶縁層と、上記絶縁層内に形成され、第１の電
位に接続されて上記ＩＣチップへ供給する電流の往路と
なる多数の第１ビアと、上記絶縁層内に形成され、第２
の電位に接続されて上記電流の復路となる多数の第２ビ
アと、を備え、上記多数の第１ビアは、互いに格子状に
配置され、上記多数の第２ビアは、互いに格子状に配置
されていると共に、上記多数の第１ビア及び多数の第２
ビアは、それぞれ互いの格子の目に配置されていること
を特徴とする配線基板である。Means for Solving the Problems, Actions and Effects There is provided a wiring board for mounting an IC chip, wherein the wiring board is formed in an insulating layer and connected to a first potential. And a plurality of first vias formed in the insulating layer and serving as a forward path of a current to be supplied to the IC chip.
A large number of second vias connected to the potential of the current and returning the current, the large number of first vias are arranged in a lattice pattern with each other, and the large number of second vias are arranged in a lattice pattern with each other. And a number of the first vias and a number of the second
The vias are wiring boards, each of which is arranged in a grid of each other.
【０００５】上記したように、ビアに電流が流れると、
その周りには磁界が発生する。ここで、あるビアに流れ
る電流と逆向きの電流を隣接するビアに流すと、両者に
発生する磁界がうち消しあって、発生する磁界の強さが
相対的に小さくなり、ビアに生じるインダクタンスが小
さくなる。本発明では、電流の往路となる第１ビアと復
路となる第２ビアとが、互いの格子の目に配置されてい
る。このため、例えば、ある第１ビアに注目すると、そ
の周りを第２ビアが取り囲んだ状態となり、第１ビアに
より発生する磁界が、逆向きに電流が流れるその周りの
第２ビアによって発生する磁界でうち消されるので、第
１ビアのインダクタンスが小さくなる。同様にして第２
ビアについてもインダクタンスが小さくなり、結局第
１，第２ビアのいずれについてもインダクタンスを小さ
くすることができる。As described above, when a current flows through a via,
A magnetic field is generated around it. Here, when a current flowing in a certain via flows in the opposite direction to the adjacent via, the magnetic fields generated in both vias cancel each other out, the strength of the generated magnetic field becomes relatively small, and the inductance generated in the via decreases. Become smaller. In the present invention, the first via serving as the forward path of the current and the second via serving as the return path are arranged in the grid of each other. Therefore, for example, when attention is paid to a certain first via, the second via is surrounded by the first via, and the magnetic field generated by the first via is generated by the second via around which current flows in the opposite direction. Therefore, the inductance of the first via is reduced. Similarly, the second
The inductance of the via also decreases, and eventually the inductance of both the first and second vias can be reduced.
【０００６】なお、第１の電位と第２の電位の組み合わ
せとしては、例えば、第１の電位として電源電位（＋電
位：例えば＋１．８Ｖや＋５Ｖ）、第２の電位として接
地電位（０Ｖ）としたもの、あるいは、第１の電位とし
て＋電位（例えば＋５Ｖ）、第２の電位として−電位
（例えば−５Ｖ）としたものなどが挙げられる。また、
ビアとしては、絶縁層の厚さ方向に貫通する１つの貫通
孔内に形成されたビアの他、ごく小さな間隔を空けて互
いに隣接して形成された複数の貫通孔内に、同じ電位に
接続する隣接ビアがそれぞれ形成されて１つの組をなし
ている組状のビア（ビア群）も含まれる。このような組
状のビアとすると、何らかの不具合によってその組に属
する隣接ビアのいずれかが断線となっても、組状のビア
全体としては確実に導通しビアとしての機能を果たさせ
ることができるので、信頼性が高くなって好ましい。絶
縁層の材質としては、公知の材料を用いることができる
が、例えば、エポキシ樹脂、ポリイミド樹脂、ＢＴ樹
脂、ＰＰＥ樹脂などの樹脂を主成分としたもの、連続気
孔を有するＰＴＦＥなど３次元網目構造のフッ素系樹脂
にエポキシ樹脂等の樹脂を含浸させた樹脂−樹脂複合材
料等が挙げられる。また、ガラス織布、ガラス不織布な
どのガラス繊維やポリアミド繊維などの有機繊維などを
用いて、エポキシ樹脂、ＢＴ樹脂などとの複合化したも
のを用いても良い。また、アルミナ、窒化アルミニウ
ム、ムライト、ガラスセラミックなどのセラミック、あ
るいは、樹脂とセラミック粉末とを複合化したものを用
いることもできる。[0006] As a combination of the first potential and the second potential, for example, a power supply potential (+ potential: +1.8 V or +5 V) as the first potential, and a ground potential (0 V) as the second potential, for example. Or a first potential of + potential (for example, +5 V) and a second potential of-potential (for example, -5 V). Also,
As the via, the same potential is connected to a via formed in one through hole penetrating in the thickness direction of the insulating layer and a plurality of through holes formed adjacent to each other at a very small interval. A set of vias (via group) in which adjacent vias are formed to form one set is also included. With such a pair of vias, even if one of the adjacent vias belonging to the group breaks due to some kind of failure, it is possible to ensure that the entire via of the pair of vias conducts and functions as a via. Because it is possible, the reliability is improved, which is preferable. As the material of the insulating layer, a known material can be used. For example, a three-dimensional network structure such as a resin mainly composed of a resin such as an epoxy resin, a polyimide resin, a BT resin, and a PPE resin, and PTFE having continuous pores And a resin-resin composite material in which a resin such as an epoxy resin is impregnated into a fluorine-based resin. Further, a composite of an epoxy resin, a BT resin, or the like using glass fibers such as glass woven fabric and glass nonwoven fabric, organic fibers such as polyamide fibers, or the like may be used. Further, ceramics such as alumina, aluminum nitride, mullite, and glass ceramic, or a composite of a resin and a ceramic powder can also be used.
【０００７】また、上記配線基板であって、前記ＩＣチ
ップと接続するＩＣ接続端子を有するＩＣ接続面と、前
記第１の電位に接続される第１電位プレーンと、前記第
２の電位に接続される第２電位プレーンと、を備え、前
記絶縁層、多数の第１ビア、及び多数の第２ビアは、上
記ＩＣ接続面と、上記第１電位プレーン及び第２電位プ
レーンとの間に位置し、前記多数の第１ビア及び多数の
第２ビアは、一方で上記第１電位プレーン及び第２電位
プレーンにそれぞれ接続するとともに、他方で上記ＩＣ
接続端子にそれぞれ接続することを特徴とする配線基板
とすると良い。Further, in the wiring board, an IC connection surface having an IC connection terminal connected to the IC chip, a first potential plane connected to the first potential, and a connection to the second potential. A second potential plane, wherein the insulating layer, the plurality of first vias, and the plurality of second vias are located between the IC connection surface and the first potential plane and the second potential plane. The plurality of first vias and the plurality of second vias are connected to the first potential plane and the second potential plane, respectively, on the one hand, and the IC
It is preferable to provide a wiring board that is connected to the connection terminals.
【０００８】配線基板の中には、例えば、電源電位とす
る電源電位プレーンや接地電位とする接地電位プレーン
を形成し、この電源電位プレーンや接地電位プレーンか
ら、ＩＣチップの電源端子や接地端子に対応するＩＣ接
続端子に向けて、多数の電源配線や接地配線を延ばす形
式の配線基板がある。このように、第１電位プレーン及
び第２電位プレーンが配線基板に形成されている場合に
おいては、特にこれよりＩＣチップに近い部分の配線
（電源配線や接地配線）におけるインダクタンス、つま
り、第１，第２電位プレーンとＩＣチップとの間を結ぶ
配線のインダクタンスが問題になる。第１，第２電位プ
レーンは、その面積が大きいため、抵抗もインダクタン
スも小さい。一方、これよりＩＣチップに近い部分の配
線でインダクタンスが大きいとノイズが侵入しやすくな
り、ＩＣチップでの誤動作を誘発しやすいからである。For example, a power supply potential plane as a power supply potential and a ground potential plane as a ground potential are formed in the wiring board, and the power supply potential plane and the ground potential plane are connected to the power supply terminal and the ground terminal of the IC chip. There is a wiring board in which a large number of power supply wirings and ground wirings are extended toward corresponding IC connection terminals. As described above, when the first potential plane and the second potential plane are formed on the wiring board, the inductance of the wiring (power supply wiring and ground wiring) in a portion closer to the IC chip, that is, the first and second potential planes, The inductance of the wiring connecting the second potential plane and the IC chip becomes a problem. Since the first and second potential planes have a large area, the resistance and the inductance are small. On the other hand, if the inductance of the wiring nearer to the IC chip is larger than this, noise is likely to enter, and a malfunction in the IC chip is likely to be induced.
【０００９】これに対し本発明では、この第１電位プレ
ーン及び第２電位プレーンに接続し、ＩＣ接続端子にも
接続する第１ビア及び第２ビアのインダクタンスを小さ
くできるので、少なくともこのビアの分だけ、配線（電
源配線や接地配線）のインダクタンスを小さくすること
ができる。なお、第１，第２電位プレーンとしては、プ
レーンのほぼ全面に導体が形成されたベタ状のプレーン
のほか、絶縁層との密着性等を考慮し、開口を多数設け
たメッシュ状のプレーンを用いることもできる。On the other hand, according to the present invention, the inductance of the first via and the second via connected to the first potential plane and the second potential plane and also connected to the IC connection terminal can be reduced. Only the inductance of the wiring (power supply wiring and ground wiring) can be reduced. In addition, as the first and second potential planes, in addition to a solid plane in which a conductor is formed on almost the entire surface of the plane, a mesh plane having a large number of openings in consideration of adhesion to an insulating layer and the like. It can also be used.
【００１０】さらに、上記配線基板であって、前記第１
電位プレーン及び第２電位プレーンは、高誘電体層を介
して互いに対向してコンデンサの電極をそれぞれ構成し
ていることを特徴とする配線基板とすると良い。Further, in the above-mentioned wiring board, the first
The electric potential plane and the second electric potential plane are preferably opposed to each other with a high dielectric layer interposed therebetween to form a capacitor electrode.
【００１１】本発明では、第１，第２電位プレーンがコ
ンデンサの電極を構成しているので、このコンデンサ
は、デカップリングコンデンサとして働く。このため、
この第１，第２電位プレーン（コンデンサ）より電源側
で電源配線や接地配線に侵入したノイズは、このコンデ
ンサで吸収される。一方、第１，第２電位プレーンとＩ
Ｃチップとの間の配線では、インダクタンスの小さい第
１，第２ビアによって、この間の配線に侵入するノイズ
を小さくできるから、これと相俟って、ＩＣチップに供
給される電源電位のノイズをさらに小さくすることがで
きる。In the present invention, since the first and second potential planes constitute the electrodes of the capacitor, the capacitor functions as a decoupling capacitor. For this reason,
Noise that has invaded the power supply wiring and the ground wiring on the power supply side from the first and second potential planes (capacitors) is absorbed by the capacitor. On the other hand, the first and second potential planes and I
In the wiring between the C chip and the first and second vias having a small inductance, noise that enters the wiring between the C and the C chips can be reduced. Accordingly, noise of the power supply potential supplied to the IC chip is reduced. It can be even smaller.
【００１２】なお、高誘電体層としては、第１，第２電
位プレーンや絶縁層などの材質、製法等を勘案して選択
すればよいが、例えば、ＢａＴｉＯ3などを主成分とす
る高誘電率セラミックや、エポキシ樹脂やポリイミド樹
脂、ＢＴ樹脂などの樹脂に、ＢａＴｉＯ3などの高誘電
率セラミックを混入した複合材料などを用いることがで
きる。高誘電率体セラミックとしては、ＢａＴｉＯ3の
ほか、例えば、ＰｂＴｉＯ3，ＰｂＺｒＯ3，ＴｉＯ2，
ＳｒＴｉＯ3，ＣａＴｉＯ3，ＭｇＴｉＯ3，ＫＮｂＯ3，
ＮａＴｉＯ3，ＫＴａＯ3，ＲｂＴａＯ3，（Ｎａ1/2Ｂｉ
1/2）ＴｉＯ3，Ｐｂ（Ｍｇ1/2Ｗ1/2）Ｏ3，（Ｋ1/2Ｂｉ
1/2）ＴｉＯ3などが挙げられ、要求されるコンデンサの
静電容量その他に応じて適宜選択すればよい。The high dielectric layer may be selected in consideration of the materials and manufacturing methods of the first and second potential planes and the insulating layer. For example, a high dielectric layer containing BaTiO 3 or the like as a main component may be used. A high-permittivity ceramic such as BaTiO 3 mixed with a high-permittivity ceramic or a resin such as an epoxy resin, a polyimide resin, or a BT resin can be used. As the high dielectric constant ceramic, in addition to BaTiO 3 , for example, PbTiO 3 , PbZrO 3 , TiO 2 ,
SrTiO 3 , CaTiO 3 , MgTiO 3 , KNbO 3 ,
NaTiO 3 , KTaO 3 , RbTaO 3 , (Na 1/2 Bi
1/2 ) TiO 3 , Pb (Mg 1/2 W 1/2 ) O 3 , (K 1/2 Bi
1/2 ) TiO 3 and the like, which may be appropriately selected according to the required capacitance of the capacitor and the like.
【００１３】また、上記配線基板であって、前記第１電
位プレーン及び第２電位プレーンは、上記配線基板に搭
載されたコンデンサの端子にそれぞれ接続していること
を特徴とする配線基板とすると良い。[0013] Further, in the above wiring board, the first potential plane and the second potential plane are connected to terminals of a capacitor mounted on the wiring board, respectively. .
【００１４】本発明では、第１，第２電位プレーンが配
線基板の搭載されたコンデンサの端子と接続しているの
で、搭載されたこのコンデンサは、デカップリングコン
デンサとして働く。このため、第１，第２電位プレーン
より電源側で電源配線や接地配線に侵入したノイズは、
このコンデンサで吸収される。一方、第１，第２電位プ
レーンとＩＣチップとの間の配線では、インダクタンス
の小さいビアによって、この間の配線に侵入するノイズ
を小さくできるから、これと相俟って、ＩＣチップに供
給される電源電位のノイズをさらに小さくすることがで
きる。In the present invention, since the first and second potential planes are connected to the terminals of the capacitor mounted on the wiring board, the mounted capacitor functions as a decoupling capacitor. For this reason, noise that has invaded the power supply wiring and the ground wiring on the power supply side from the first and second potential planes is
It is absorbed by this capacitor. On the other hand, in the wiring between the first and second potential planes and the IC chip, noise penetrating into the wiring between the first and second potential planes and the via having a small inductance can be reduced. Noise at the power supply potential can be further reduced.
【００１５】さらに、上記いずれかに記載の配線基板で
あって、前記第１電位プレーン及び第２電位プレーンと
前記ＩＣ接続面との間に、複数の前記絶縁層を有し、上
記複数の絶縁層は、それぞれ前記配置の第１ビア及び第
２ビアを備えることを特徴とする配線基板とすると良
い。Further, the wiring board according to any one of the above, further comprising a plurality of the insulating layers between the first potential plane and the second potential plane and the IC connection surface; The layer may include a first via and a second via having the above-described arrangement, respectively.
【００１６】本発明の配線基板では、第１，第２電位プ
レーンとＩＣ接続面との間の複数の絶縁層には、いずれ
もインダクタンスの小さくされた第１ビア、第２ビアを
それぞれ備えるので、全体として特にインダクタンスを
小さくすることができる。In the wiring board of the present invention, the plurality of insulating layers between the first and second potential planes and the IC connection surface are provided with the first via and the second via each having a reduced inductance. In particular, the inductance can be reduced as a whole.
【００１７】さらに、接続面に配線基板との接続端子を
多数備えるＩＣチップであって、上記接続端子は、第１
の電位に接続されて内部へ供給する電流の往路となる多
数の第１接続端子と、第２の電位に接続されて上記電流
の復路となる多数の第２接続端子とを有し、上記多数の
第１接続端子は、互いに格子状に配置され、上記多数の
第２接続端子は、互いに格子状に配置されていると共
に、上記多数の第１接続端子及び多数の第２接続端子
は、それぞれ互いの格子の目に配置されていることを特
徴とするＩＣチップとするのが好ましい。Further, the present invention is an IC chip provided with a large number of connection terminals for connecting to a wiring board on a connection surface, wherein the connection terminals are the first terminals.
And a plurality of second connection terminals connected to a second potential and serving as a return path for the current supplied to the inside, and a plurality of second connection terminals connected to a second potential and serving as a return path for the current. Are connected to each other in a lattice pattern, the plurality of second connection terminals are disposed in a grid pattern to each other, and the plurality of first connection terminals and the plurality of second connection terminals are Preferably, the IC chips are arranged in the eyes of each other's lattice.
【００１８】このＩＣチップでは、電流の往路となる第
１接続端子と復路となる第２接続端子とが、互いに格子
の目に位置するように配置されている。このため、この
ＩＣチップを配線基板に搭載接続すると、上記した第１
ビアと第２ビアとの関係と同様に、配線基板のＩＣ接続
端子とこれに接続するＩＣチップの接続端子（第１接続
端子や第２接続端子）との間で流れる電流による磁界が
互いにうち消される。このため、ＩＣチップと配線基板
との接続部分におけるインダクタンスを小さくすること
ができる。従って、この部分から侵入するノイズを低減
することができ、ＩＣチップの誤動作を防止することが
できる。なお、ＩＣチップの接続端子としては、公知の
接続端子であればいずれのものにも適用できるが、例え
ば、ＩＣチップに形成したボールバンプやハンダバン
プ、パッドなどが挙げられる。In this IC chip, the first connection terminal, which serves as a forward path of the current, and the second connection terminal, which serves as the return path, are arranged so as to be located in the grid of each other. Therefore, when this IC chip is mounted and connected to a wiring board, the first
Similarly to the relationship between the via and the second via, the magnetic fields due to the current flowing between the IC connection terminal of the wiring board and the connection terminal (first connection terminal or second connection terminal) of the IC chip connected thereto are mutually different. Be erased. Therefore, the inductance at the connection between the IC chip and the wiring board can be reduced. Therefore, noise entering from this portion can be reduced, and malfunction of the IC chip can be prevented. The connection terminals of the IC chip can be applied to any known connection terminals, and examples thereof include ball bumps, solder bumps, and pads formed on the IC chip.
【００１９】[0019]
【発明の実施の形態】（実施形態１）本発明の第１の実
施形態を、図面を参照しつつ説明する。図１に示す配線
基板１００は、ＩＣチップＣＨを搭載可能な配線基板で
ある。このうち、ＩＣチップＣＨは、その接続面ＣＨＢ
に配線基板１００との接続端子として、高温ハンダから
なるハンダバンプＴを多数備えている。このハンダバン
プＴには、信号を入出力するための信号バンプＴＳの
他、電源電位を受け入れる電源バンプＴＰ及び接地電位
を受け入れる接地バンプＴＧを多数有している。一方、
配線基板１００は、その上面であるＩＣ接続面１００Ａ
にＩＣチップＣＨのハンダバンプＴとそれぞれ対応して
接続可能な多数のバンプ１１１を有している。また、下
面１００Ｂには、マザーボードなど他の配線基板と接続
可能なパッド１１４が形成されている。(Embodiment 1) A first embodiment of the present invention will be described with reference to the drawings. The wiring board 100 shown in FIG. 1 is a wiring board on which an IC chip CH can be mounted. Among them, the IC chip CH has a connection surface CHB.
Are provided with a large number of solder bumps T made of high-temperature solder as connection terminals with the wiring board 100. The solder bump T has a large number of power bumps TP for receiving a power potential and a large number of ground bumps TG for receiving a ground potential, in addition to a signal bump TS for inputting / outputting a signal. on the other hand,
The wiring substrate 100 has an IC connection surface 100A which is the upper surface thereof.
Has a large number of bumps 111 which can be connected to the respective solder bumps T of the IC chip CH. Further, pads 114 that can be connected to another wiring board such as a motherboard are formed on the lower surface 100B.
【００２０】配線基板１００は、５層のエポキシ樹脂か
らなる樹脂絶縁層１０１〜１０５が積層されてなり、こ
れらの層間に、あるいはこれらを貫通して延びる配線が
形成されている。このうち、信号を伝達する信号配線１
２０は、信号ビア１２１と信号配線層１２２と下部信号
ビア１２３とからなり、配線基板１００の周縁近傍に形
成されている。信号ビア１２１は、樹脂絶縁層１０５ま
たは樹脂絶縁層１０４と１０５とを貫通し、その一方
（図中上方）はＩＣチップＣＨの信号バンプＴＳと接続
するバンプ１１に、他方は信号配線層１２２に接続す
る。また、信号配線層１２２は、樹脂絶縁層１０４と１
０５との層間、または１０３と１０４との層間に形成さ
れ、これに接続する下部信号ビア１２４は、樹脂絶縁層
１０４〜１０１または１０３〜１０１を貫通し、パッド
１１４のうち信号パッド１２４に接続している。従っ
て、この信号パッド１２４からを信号配線１２０を通じ
て、ＩＣチップＣＨと信号の入出力が可能である。The wiring board 100 is formed by laminating resin insulating layers 101 to 105 made of five layers of epoxy resin, and wirings extending between these layers or extending therethrough are formed. Among them, the signal wiring 1 for transmitting a signal
Reference numeral 20 denotes a signal via 121, a signal wiring layer 122, and a lower signal via 123, which are formed near the periphery of the wiring board 100. The signal via 121 penetrates the resin insulating layer 105 or the resin insulating layers 104 and 105, one of which (upper in the figure) is connected to the bump 11 connected to the signal bump TS of the IC chip CH, and the other is connected to the signal wiring layer 122. Connecting. In addition, the signal wiring layer 122 includes the resin insulating layers 104 and 1
A lower signal via 124 formed between layers 05 and 05 or between layers 103 and 104 penetrates the resin insulating layers 104 to 101 or 103 to 101 and connects to the signal pad 124 among the pads 114. ing. Therefore, signals can be input / output to / from the IC chip CH from the signal pad 124 through the signal wiring 120.
【００２１】ＩＣチップＣＨに電源電位を供給する電源
配線１３０は、電源ビア１３１と、電源電位プレーン１
３２と、下部電源ビア１３３とからなる。電源ビア１３
１は、樹脂絶縁層１０２〜１０５をそれぞれ貫通し、そ
の一方（図中上方）はＩＣチップＣＨの電源バンプＴＰ
に対応するバンプ１１１に、他方は共通の電源電位プレ
ーン１３２に接続する。電源電位プレーン１３２は、樹
脂絶縁層１０２と１０３との層間に形成され、下部信号
ビア１２３や次述する下部接地ビア１４３と絶縁を保つ
ための開口など一部を除きベタ状に形成されている。さ
らに、この電源電位プレーン１３２に接続する下部電源
ビア１３４は、樹脂絶縁層１０１を貫通し、パッド１１
４のうち電源パッド１３４に接続している。従って、こ
の電源パッド１３４からを電源配線１３０を通じて、Ｉ
ＣチップＣＨへ電源電位の供給、従って電源電流の供給
が可能である。A power supply line 130 for supplying a power supply potential to the IC chip CH includes a power supply via 131 and a power supply potential plane 1.
32 and a lower power supply via 133. Power supply via 13
1 penetrates through the resin insulation layers 102 to 105, one of which (upper in the figure) is the power bump TP of the IC chip CH.
And the other is connected to a common power supply potential plane 132. The power supply potential plane 132 is formed between the resin insulating layers 102 and 103, and is formed in a solid shape except for a part such as an opening for maintaining insulation from the lower signal via 123 and a lower ground via 143 described below. . Further, a lower power supply via 134 connected to the power supply potential plane 132 penetrates through the resin
4 are connected to the power supply pad 134. Therefore, the power from the power supply pad 134 through the power supply
It is possible to supply a power supply potential to the C chip CH, and thus supply a power supply current.
【００２２】但し、下部電源ビア１３３は、電源ビア１
３１よりその数が少なくされている。なお、電源電位プ
レーン１３２は、配線基板１００の平面寸法とほぼ同程
度の広い面積にわたって形成されているため、電源ビア
１３１あるいは下部電源ビア１３４と任意の位置で接続
することができるので、設計が容易になる。そのほか、
この電源電位プレーン１３２の持つインダクタンスや抵
抗をごく小さくできるため、ＩＣチップＣＨに供給する
電源電位のノイズを低減することができる。However, the lower power supply via 133 is connected to the power supply via 1
The number is smaller than 31. Since the power supply potential plane 132 is formed over a wide area substantially equal to the plane size of the wiring board 100, it can be connected to the power supply via 131 or the lower power supply via 134 at an arbitrary position. It will be easier. others,
Since the inductance and resistance of the power supply potential plane 132 can be made very small, noise of the power supply potential supplied to the IC chip CH can be reduced.
【００２３】同様に、ＩＣチップＣＨに接地電位を供給
する接地配線１４０は、接地ビア１４１と、接地電位プ
レーン１４２と、下部接地ビア１４３とからなる。接地
ビア１４１、樹脂絶縁層１０３〜１０５をそれぞれ貫通
し、その一方（図中上方）はＩＣチップＣＨの接地バン
プＴＧに対応するバンプ１１１に、他方は共通の接地電
位プレーン１４２に接続する。接地電位プレーン１４２
は、電源電位プレーン１３２と同様、樹脂絶縁層１０３
と１０４との層間に形成され、電源電位プレーン１３２
と同様、下部接地ビア１２３や電源ビア１３３と絶縁を
保つための開口など一部を除きベタ状に形成されてい
る。さらに、この接地電位プレーン１４２に接続する下
部接地ビア１４４は、樹脂絶縁層１０１，１０２を貫通
し、パッド１１４のうち接地パッド１４４に接続してい
る。従って、この接地パッド１４４からを接地配線１４
０を通じて、ＩＣチップＣＨへ接地電位の供給、従って
接地電流の供給が可能である。Similarly, a ground wiring 140 for supplying a ground potential to the IC chip CH includes a ground via 141, a ground potential plane 142, and a lower ground via 143. The ground via 141 penetrates through the resin insulating layers 103 to 105, and one (upper side in the figure) is connected to the bump 111 corresponding to the ground bump TG of the IC chip CH, and the other is connected to the common ground potential plane 142. Ground potential plane 142
Is the same as the power supply potential plane 132,
And the power supply potential plane 132
Similarly to the above, the opening is formed in a solid shape except a part such as an opening for maintaining insulation from the lower ground via 123 and the power supply via 133. Further, the lower ground via 144 connected to the ground potential plane 142 penetrates the resin insulating layers 101 and 102 and is connected to the ground pad 144 of the pads 114. Therefore, from the ground pad 144, the ground wiring 14
Through 0, the supply of the ground potential to the IC chip CH, and thus the supply of the ground current, is possible.
【００２４】但し、下部接地ビア１４３は、接地ビア１
４１よりその数が少なくされている。なお、接地電位プ
レーン１４２も、配線基板１００の平面寸法とほぼ同程
度の広い面積にわたって形成されているため、接地ビア
１４１あるいは下部接地ビア１４４と任意の位置で接続
することができるので、設計が容易になる。そのほか、
この接地電位プレーン１４２の持つインダクタンスや抵
抗をごく小さくできるため、ＩＣチップＣＨに供給する
接地電位のノイズを低減することができる。However, the lower ground via 143 is the ground via 1
The number is smaller than 41. Note that the ground potential plane 142 is also formed over a wide area substantially equal to the plane size of the wiring board 100, and can be connected to the ground via 141 or the lower ground via 144 at an arbitrary position. It will be easier. others,
Since the inductance and resistance of the ground potential plane 142 can be made very small, noise of the ground potential supplied to the IC chip CH can be reduced.
【００２５】しかも、この配線基板１００において、信
号ビア１２１については、図７に示した従来の配線基板
と同様であるが、多数形成された電源ビア１３１及び接
地ビア１４１の配置が、従来とは異なりそれぞれ図２及
び図３に示すようになっている。まず、電源ビア１３１
について注目すると、図３に示すように、縦横格子間隔
Ｇ１の格子状に配置されている。一方、接地ビア１４１
について注目すると、縦横格子間隔Ｇ２の格子状に配置
されている。なお、格子間隔Ｇ１とＧ２とは等しい大き
さにされている。しかも、電源ビア１３１は、４つの接
地ビア１４１で構成される格子の中央（格子の目）に位
置し、逆に接地ビア１４１は、４つの電源ビア１３１で
構成される格子の中央（格子の目）に位置するように配
置されている。別言すると、図３において上下方向（あ
るいは左右方向）に見て、電源ビア１３１及び接地ビア
１４１は、いずれも千鳥状に配置された状態となる。Moreover, in the wiring board 100, the signal vias 121 are the same as those of the conventional wiring board shown in FIG. 7, but the arrangement of the power supply vias 131 and the ground vias 141 formed in large numbers is different from that of the conventional wiring board. The differences are shown in FIGS. 2 and 3, respectively. First, the power supply via 131
When attention is paid to, as shown in FIG. 3, they are arranged in a grid pattern with a vertical and horizontal grid interval G1. On the other hand, the ground via 141
When attention is paid to, they are arranged in a lattice with a vertical and horizontal lattice spacing G2. Note that the grid intervals G1 and G2 are set to the same size. In addition, the power supply via 131 is located at the center (the grid) of the grid formed by the four ground vias 141. Conversely, the ground via 141 is positioned at the center (the grid of the grid) formed by the four power supply vias 131. Eye). In other words, when viewed in the vertical direction (or the horizontal direction) in FIG. 3, both the power supply via 131 and the ground via 141 are arranged in a staggered manner.
【００２６】このように、電源ビア１３１と接地ビア１
４１とが互いに格子の目に配置されているため、１つの
電源ビア１３１に注目すると、その周りに４つの接地ビ
ア１４１が位置することになる。従って、この電源ビア
１３１を往路として用いて、電源パッド１３４からＩＣ
チップＣＨの電源バンプＴＰに向かって電流を流すと、
ＩＣチップの接地バンプＴＧから、復路である接地ビア
１４１を経由して接地パッド１４４に向かって電流が流
れる。つまり、電源ビア１３１とは逆向きの電流が接地
ビア１４１に流れることになる。従って、電源ビア１３
１の周りに生じる磁界が、接地ビア１４１による磁界と
うち消し合い、結果として、電源ビア１３１のインダク
タンスが小さく見えることになる。同様なことが接地ビ
ア１４１についても言え、接地ビア１４１の周りに生じ
る磁界が、電源ビア１３１による磁界とうち消し合い、
結果として、接地ビア１４１のインダクタンスが小さく
見えることになる。As described above, the power supply via 131 and the ground via 1
Since the power supply vias 41 are arranged on the grids, four ground vias 141 are located around one power supply via 131. Therefore, using the power supply via 131 as an outward path,
When a current flows toward the power supply bump TP of the chip CH,
A current flows from the ground bump TG of the IC chip to the ground pad 144 via the ground via 141 which is the return path. That is, a current in the opposite direction to the power supply via 131 flows through the ground via 141. Therefore, the power supply via 13
The magnetic field generated around 1 cancels out the magnetic field generated by the ground via 141, and as a result, the inductance of the power supply via 131 appears to be small. The same can be said for the ground via 141. The magnetic field generated around the ground via 141 cancels out the magnetic field generated by the power supply via 131.
As a result, the inductance of the ground via 141 looks small.
【００２７】このようにして、電源ビア１３１及び接地
ビア１４１のいずれのインダクタンスをも小さくできる
ため、この電源ビア１３１及び接地ビア１４１の部分か
ら電源や接地電位に侵入するノイズを抑制し、ＩＣチッ
プＣＨの安定動作を図ることができる。特に、本実施形
態では、電源電位プレーン１３２や接地電位プレーン１
４２をも形成したため、特に低抵抗、低インダクタンス
でノイズを低減させて、ＩＣチップに電源電位や接地電
位を供給することができる。また、本実施形態では、電
源電位プレーン１３２及び接地電位プレーン１４２とＩ
Ｃ接続面１００Ａとの間に形成した電源ビア１３１及び
接地ビア１４１は、樹脂絶縁層１０３，１０４，１０５
のいずれの各層においても、互いの格子の目に位置する
ように配置されているため、特に低インダクタンスにす
ることができる。In this manner, the inductance of both the power supply via 131 and the ground via 141 can be reduced, so that noise entering the power supply and the ground potential from the power supply via 131 and the ground via 141 can be suppressed, and the IC chip The stable operation of CH can be achieved. In particular, in the present embodiment, the power supply potential plane 132 and the ground potential plane 1
Since 42 is also formed, the power supply potential and the ground potential can be supplied to the IC chip while reducing noise particularly with low resistance and low inductance. In this embodiment, the power supply potential plane 132 and the ground potential plane 142
The power supply via 131 and the ground via 141 formed between the power supply via 131 and the C connection surface 100A are connected to the resin insulation layers 103, 104, and 105.
In each of the layers, since they are arranged so as to be located at the eyes of each other, particularly low inductance can be achieved.
【００２８】なお、ＩＣチップＣＨに形成したハンダバ
ンプＴのうち、電源バンプＴＰ及び接地バンプＴＧの配
置も、対応する電源ビア１３１及び接地ビア１４１の配
置（図３参照）に合わせて、これと同様に、それぞれ格
子状に配置され、かつ互いの格子の目に位置するように
配置される。このように配置することにより、ＩＣチッ
プＣＨを配線基板１００のＩＣ搭載面１００Ａに搭載接
続した場合に、電源バンプＴＰ及び接地バンプＴＧとバ
ンプ１１１との接続部分におけるインダクタンスをも低
下させることができる。The arrangement of the power bump TP and the ground bump TG of the solder bumps T formed on the IC chip CH is the same as that of the corresponding power via 131 and the ground via 141 (see FIG. 3). Are arranged in the form of a lattice, and are arranged so as to be located in the eyes of each other. By arranging in this manner, when the IC chip CH is mounted and connected to the IC mounting surface 100A of the wiring board 100, the inductance at the connection portion between the power bump TP and the ground bump TG and the bump 111 can also be reduced. .
【００２９】（変形形態１）さらに、上記実施形態１で
は、電源ビア１３１及び接地ビア１４１として、それぞ
れ１つの貫通孔内に導体を形成したビアを用いた場合を
示したが、ごく小さな間隔を空けて互いに隣接して形成
された複数の貫通孔内に、同じ電位に接続する隣接ビア
をそれぞれ形成し、これらの隣接ビアの組によって各ビ
アを構成するようにしてもよい。例えば、各電源ビア１
３１、接地ビア１４１に代えて、図４に示すように、ご
く小さな間隔を開けて図中上下方向に２つずつ並び、そ
れぞれ電源電位プレーン１３２，接地電位プレーン１４
２、あるいはバンプ１１１など同じ電位に接続する隣接
ビア１３１Ｓ，１４１Ｓの群を形成する。これによっ
て、２つの隣接ビア１３１Ｓの群によって組状の電源ビ
ア１３１Ｌを、また、２つの隣接ビア１４１Ｓの群によ
って組状の接地ビア１４１Ｌを形成する。(Modification 1) Further, in the first embodiment, the case where a via having a conductor formed in one through hole is used as each of the power supply via 131 and the ground via 141, but a very small interval is used. Adjacent vias connected to the same potential may be respectively formed in a plurality of through-holes formed adjacent to each other with a gap, and each via may be configured by a set of these adjacent vias. For example, each power supply via 1
As shown in FIG. 4, two power supply potential planes 132 and ground potential planes 14 are arranged at small intervals in the vertical direction in FIG.
2, or a group of adjacent vias 131S and 141S connected to the same potential such as the bump 111 is formed. As a result, a group of power supply vias 131L is formed by the group of two adjacent vias 131S, and a group of ground vias 141L is formed by the group of two adjacent vias 141S.
【００３０】このようにすると、例えば、１つのビア１
３１Ｌに着目した場合、そのビアに含まれる隣接ビア１
３１Ｓのいずれかが、何らかの理由で断線した場合で
も、他方の隣接ビア１３１Ｓによって導通が確保され
る。従って、配線基板１００の信頼性をより向上させる
ことができる。また、ビア自身の持つインダクタンスや
抵抗も低下させることが出来る、ノイズ低減にも有利で
ある。なお、上記では、２つの隣接ビアによって１つの
ビア（組状のビア）を形成したが、３つ以上の隣接ビア
によって各ビアを形成してもよい。また、信号ビア１２
１の径より隣接ビア１３１Ｓ，１４１Ｓの径を小さくし
たが、信号ビア１２１と同等の径とするなど、適宜選択
することが出来る。By doing so, for example, one via 1
When attention is paid to 31L, the adjacent via 1 included in the via
Even if one of the wires 31S is disconnected for some reason, conduction is secured by the other adjacent via 131S. Therefore, the reliability of the wiring board 100 can be further improved. Also, the inductance and resistance of the via itself can be reduced, which is advantageous for noise reduction. In the above description, one via (a pair of vias) is formed by two adjacent vias, but each via may be formed by three or more adjacent vias. In addition, the signal via 12
Although the diameter of the adjacent vias 131S and 141S is smaller than the diameter of 1, the diameter can be appropriately selected, for example, to have the same diameter as the signal via 121.
【００３１】（実施形態２）次いで、第２の実施形態に
ついて説明する。本実施形態の配線基板２００は、上記
実施形態と同様の構造であるが、電源電位プレーンと接
地電位プレーンとの間に比誘電率の高い高誘電体層を介
在させた点で異なるので、異なる部分を中心に説明し、
同様な部分は説明を省略あるいは簡略化する。即ち、図
５に示す配線基板２００は、前記配線基板１００と同様
に、樹脂絶縁層を積層してなり、信号配線１２０や電源
配線１３０、接地配線１４０を備える。また、電源配線
１３０及び接地配線１４０は、それぞれ電源ビア１３１
及び接地ビア１４１を有し、これらは、それぞれが格子
状に配置されるとともに、互いの格子の目の位置に配置
される。このため、電源ビア１３１及び接地ビア１４１
のインダクタンスが抑制される。また、それぞれ電源電
位プレーン１３２や接地電位プレーン１４２も形成され
ている。(Embodiment 2) Next, a second embodiment will be described. The wiring board 200 of this embodiment has the same structure as that of the above embodiment, but differs in that a high dielectric layer having a high relative dielectric constant is interposed between a power supply potential plane and a ground potential plane. I will focus on the part,
The description of similar parts is omitted or simplified. That is, the wiring board 200 shown in FIG. 5 is formed by laminating a resin insulating layer and includes the signal wiring 120, the power wiring 130, and the ground wiring 140, similarly to the wiring board 100. The power supply wiring 130 and the ground wiring 140 are respectively connected to the power supply via 131.
And ground vias 141, each of which is arranged in a lattice shape and arranged at the position of the eyes of each other. For this reason, the power supply via 131 and the ground via 141
Is suppressed. Further, a power supply potential plane 132 and a ground potential plane 142 are formed, respectively.
【００３２】但し、前記した配線基板１００において
は、この電源電位プレーン１３２と接地電位プレーン１
４２とで樹脂絶縁層１０２が挟まれていたのに対し、配
線基板２００では、ＢａＴｉＯ３からなり比誘電率５０
の高誘電体層２０２を２つのプレーン１３２，１４２で
挟んでいる点で異なる。従って、高誘電体層２０２及び
これを介して互いに対向する２つのプレーン１３２，１
４２はコンデンサ２５０を構成する。このコンデンサ２
５０は、電源電位と接地電位との間に挿入されて、デカ
ップリングコンデンサとして働くので、電源電位や接地
電位に侵入したノイズを低減させることができる。つま
り、２つのプレーン１３２，１４２は、コンデンサ２５
０の電極としても機能する。However, in the wiring board 100, the power supply potential plane 132 and the ground potential plane 1
42, the resin insulating layer 102 is sandwiched between the wiring board 200 and the wiring board 200.
In that the high dielectric layer 202 is sandwiched between two planes 132 and 142. Accordingly, the high dielectric layer 202 and the two planes 132, 1 facing each other via the high dielectric layer 202 are provided.
42 constitutes a capacitor 250. This capacitor 2
Since the reference numeral 50 is inserted between the power supply potential and the ground potential and functions as a decoupling capacitor, noise that has entered the power supply potential or the ground potential can be reduced. That is, the two planes 132 and 142 are connected to the capacitor 25.
It also functions as a zero electrode.
【００３３】このように、配線基板２００では、さらに
デカップリングコンデンサ２５０を設けたため、電源ビ
ア１３１や接地ビア１４１を上述のように配置してイン
ダクタンスを低減させたのと相俟って、さらに電源電位
や接地電位に侵入するノイズを低減させることができ
る。従って、搭載するＩＣチップの誤動作をさらに確実
に防止することができる。As described above, in the wiring board 200, since the decoupling capacitor 250 is further provided, the power supply via 131 and the ground via 141 are arranged as described above to reduce the inductance. Noise that enters a potential or a ground potential can be reduced. Therefore, malfunction of the mounted IC chip can be more reliably prevented.
【００３４】（実施形態３）さらに、第３の実施形態に
ついて説明する。本実施形態の配線基板３００は、上記
実施形態１と同様の構造であるが、その上面（ＩＣ接続
面）３００Ａに、チップコンデンサ３５１を搭載し、コ
ンデンサ３５１の電極を電源電位プレーンおよび接地電
位プレーンとそれぞれ接続した点で異なるので、異なる
部分を中心に説明し、同様な部分は説明を省略あるいは
簡略化する。即ち、図６に示す配線基板３００は、前記
配線基板１００と同様に、樹脂絶縁層を積層してなり、
信号配線１２０や電源配線１３０、接地配線１４０を備
える。また、電源配線１３０及び接地配線１４０は、そ
れぞれ電源ビア１３１及び接地ビア１４１を有し、これ
らは、それぞれが格子状に配置されるとともに、互いの
格子の目の位置に配置される。このため、電源ビア１３
１及び接地ビア１４１のインダクタンスが抑制される。
また、それぞれ電源電位プレーン１３２や接地電位プレ
ーン１４２も形成されている。(Embodiment 3) Further, a third embodiment will be described. The wiring board 300 of the present embodiment has the same structure as that of the first embodiment, except that a chip capacitor 351 is mounted on the upper surface (IC connection surface) 300A, and the electrodes of the capacitor 351 are connected to the power supply potential plane and the ground potential plane. Therefore, the different points will be mainly described, and the description of the same parts will be omitted or simplified. That is, the wiring board 300 shown in FIG.
A signal line 120, a power line 130, and a ground line 140 are provided. Further, the power supply wiring 130 and the ground wiring 140 have a power supply via 131 and a ground via 141, respectively, which are arranged in a lattice shape and are arranged at the positions of the grids of each other. Therefore, the power supply via 13
1 and the inductance of the ground via 141 are suppressed.
Further, a power supply potential plane 132 and a ground potential plane 142 are formed, respectively.
【００３５】但し、配線基板３００では、ＩＣ接続面３
００Ａにコンデンサ接続パッド３６３が形成されるとと
もに、電源電位プレーン１３２及び接地電位プレーン１
４２とコンデンサ接続パッド３６３とが、コンデンサビ
ア３６１，３６２によってそれぞれ接続されている。さ
らに、コンデンサ接続パッド３６３には、積層セラミッ
クタイプのチップコンデンサ３５１がハンダ３６４によ
って接続搭載されている点で異なる。従って、このコン
デンサ３５１は、電源電位と接地電位との間に挿入され
て、デカップリングコンデンサとして働くので、電源電
位や接地電位に侵入したノイズを低減させることができ
る。However, in the wiring board 300, the IC connection surface 3
00A, a capacitor connection pad 363 is formed, and the power supply potential plane 132 and the ground potential plane 1
42 and the capacitor connection pad 363 are connected by capacitor vias 361 and 362, respectively. Further, a different point is that a multilayer ceramic type chip capacitor 351 is connected to the capacitor connection pad 363 by solder 364. Therefore, since the capacitor 351 is inserted between the power supply potential and the ground potential and functions as a decoupling capacitor, noise that has entered the power supply potential or the ground potential can be reduced.
【００３６】このように、配線基板３００では、さらに
デカップリングコンデンサ３５１をＩＣ接続面３００Ａ
に設けたため、電源ビア１３１や接地ビア１４１を上述
のように配置してインダクタンスを低減させたのと相俟
って、さらに電源電位や接地電位に侵入するノイズを低
減させることができる。従って、搭載するＩＣチップの
誤動作をさらに確実に防止することができる。As described above, in the wiring board 300, the decoupling capacitor 351 is further connected to the IC connection surface 300A.
In addition to the arrangement of the power supply via 131 and the ground via 141 as described above to reduce the inductance, it is possible to further reduce noise entering the power supply potential and the ground potential. Therefore, malfunction of the mounted IC chip can be more reliably prevented.
【００３７】なお、上記実施形態３では、チップコンデ
ンサ３５１をＩＣ接続面（上面）３００Ａの搭載した。
しかしチップコンデンサの搭載位置は他の部位でも良
い。例えば、図６に破線で示すように、配線基板の下面
３００Ｂに搭載するようにしても良い。即ち、下面３０
０Ｂにコンデンサパッド３６７を形成し、このコンデン
サパッド３６７と電源電位プレーン１３２及び接地電位
プレーン１４２とを、それぞれコンデンサ接続ビア３６
５，３６６で接続しておく。その上で、チップコンデン
サ３５５の電極３５６，３５７を、それぞれハンダ３６
８でコンデンサパッド３６７に接続するようにしても良
い。In the third embodiment, the chip capacitor 351 is mounted on the IC connection surface (upper surface) 300A.
However, the mounting position of the chip capacitor may be another part. For example, as shown by a broken line in FIG. 6, it may be mounted on the lower surface 300B of the wiring board. That is, the lower surface 30
0B, a capacitor pad 367 is formed, and the capacitor pad 367 and the power supply potential plane 132 and the ground potential plane 142 are respectively connected to the capacitor connection vias 36.
Connection is made at 5,366. Then, the electrodes 356 and 357 of the chip capacitor 355 are connected to the solder 36, respectively.
8 may be connected to the capacitor pad 367.
【００３８】以上において、本発明を実施形態１〜３に
即して説明したが、本発明は上記実施形態に限定される
ものではなく、その要旨を逸脱しない範囲で、適宜変更
して適用できることはいうまでもない。例えば、上記実
施形態では、第１の電位として電源電位を、第２の電位
として接地電位を用いた例を示したが、第１の電位を正
電位、第２の電位を負電位としても良い。また、電源電
位プレーン１３２や接地電位プレーン１４２として、ベ
タ状のプレーンを形成したが、開口を各所に設けたメッ
シュ状のプレーンを用いても良い。メッシュ状のプレー
ンにすると、例えば、プレーンの開口において、樹脂絶
縁層１０２と樹脂絶縁層１０３とが直接接続するため、
樹脂絶縁層とプレーンとの密着強度が低い場合にも、樹
脂絶縁層同士を強く結合させることができる。また、上
記各実施形態においては、第１ビア（電源ビア１３１）
あるいは第２ビア（接地ビア１４１）の格子間隔を、縦
横（図３においては、斜め４５度方向）等しいＧ１ある
いはＧ２とし、正方形状の格子となるものとしたが、縦
横の間隔を異なるものとし、長方形状の格子となるよう
にしてもよい。In the above, the present invention has been described with reference to the first to third embodiments. However, the present invention is not limited to the above-described embodiments, and can be appropriately modified and applied without departing from the gist thereof. Needless to say. For example, in the above embodiment, an example is described in which the power supply potential is used as the first potential and the ground potential is used as the second potential. However, the first potential may be a positive potential and the second potential may be a negative potential. . Further, although solid planes are formed as the power supply potential plane 132 and the ground potential plane 142, mesh planes having openings at various locations may be used. When a mesh-shaped plane is used, for example, the resin insulating layer 102 and the resin insulating layer 103 are directly connected to each other at the opening of the plane.
Even when the adhesion strength between the resin insulating layer and the plane is low, the resin insulating layers can be strongly bonded to each other. In each of the above embodiments, the first via (the power supply via 131) is used.
Alternatively, the grid spacing of the second vias (ground vias 141) is set to G1 or G2, which is the same in the vertical and horizontal directions (in FIG. 3, in the direction of 45 degrees), to form a square grid, but the vertical and horizontal intervals are different. Alternatively, a rectangular lattice may be used.
【図１】実施形態１にかかる配線基板の断面図である。FIG. 1 is a cross-sectional view of a wiring board according to a first embodiment.
【図２】実施形態１にかかる配線基板のうち、電源ビア
及び接地ビアの配置を透視した状態に示す説明図であ
る。FIG. 2 is an explanatory diagram showing a perspective view of an arrangement of a power supply via and a ground via in the wiring board according to the first embodiment;
【図３】実施形態１にかかる配線基板のうち、Ｌ−Ｌ断
面（図１参照）における各ビアの配置を平面的に示す説
明図である。FIG. 3 is an explanatory diagram showing a planar arrangement of vias in an LL section (see FIG. 1) of the wiring board according to the first exemplary embodiment;
【図４】各電源ビア及び接地ビアを２つの隣接ビアの組
からなるビアの組で構成した変形形態１にかかる配線基
板における、各ビアの配置を平面的に示す説明図であ
る。FIG. 4 is an explanatory plan view illustrating an arrangement of vias in a wiring board according to a first modification in which each power supply via and ground via is configured by a set of two adjacent vias;
【図５】実施形態２にかかる配線基板の断面図である。FIG. 5 is a sectional view of a wiring board according to a second embodiment.
【図６】実施形態３にかかる配線基板の断面図である。FIG. 6 is a sectional view of a wiring board according to a third embodiment.
【図７】従来の配線基板にかかり、周囲に信号ビアを配
置し、中央に電源ビアと接地ビアとをストライプ状に配
列したビア配列を示す説明図である。FIG. 7 is an explanatory view showing a via arrangement in which a signal via is arranged around a conventional wiring board, and a power supply via and a ground via are arranged in the center in a stripe shape;
１００ 配線基板 １００Ａ ＩＣ接続面 １０１，１０２，１０３，１０４，１０５ 樹脂絶縁層
（絶縁層） １１１ バンプ（ＩＣ接続端子） １２０ 信号配線 １３０ 電源配線 １３１，１３１Ｌ 電源ビア（第１ビア） １３２ 電源電位プレーン（第１電位プレーン） １３３ 下部電源ビア １４０ 接地配線 １４１，１４１Ｌ 接地ビア（第２ビア） １４２ 接地電位プレーン（第２電位プレーン） １４３ 下部接地ビア １３１Ｓ，１４１Ｓ 隣接ビア ２０２ 高誘電体層 ２５０ コンデンサ ３５１，３５５ チップコンデンサ ３６１，３６２，３６５，３６６ コンデンサ接続ビア ３６３，３６７ パッド ＣＨ ＩＣチップ Ｔ ハンダバンプ（ＩＣチップの接続端子） ＴＳ 信号バンプ ＴＰ 電源バンプ（第１接続端子） ＴＧ 接地バンプ（第２接続端子）REFERENCE SIGNS LIST 100 Wiring board 100A IC connection surface 101, 102, 103, 104, 105 Resin insulation layer (insulation layer) 111 Bump (IC connection terminal) 120 Signal wiring 130 Power supply wiring 131, 131L Power supply via (first via) 132 Power supply potential plane (First potential plane) 133 Lower power supply via 140 Ground wiring 141, 141L Ground via (second via) 142 Ground potential plane (second potential plane) 143 Lower ground via 131S, 141S Adjacent via 202 High dielectric layer 250 Capacitor 351 , 355 Chip capacitor 361, 362, 365, 366 Capacitor connection via 363, 367 Pad CH IC chip T Solder bump (IC chip connection terminal) TS Signal bump TP Power supply bump (first connection terminal) TG Ground bump (second connection terminal) )
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E317 AA24 BB02 BB03 BB04 BB11 CC25 GG11 5E336 AA04 BB03 BB15 BB18 BC28 BC34 CC34 CC36 CC44 CC53 CC58 EE01 GG11 5E338 AA03 AA16 AA18 BB16 BB23 BB61 BB75 CC01 CC04 CC06 EE13 5E346 AA06 AA12 AA13 AA43 AA54 BB07 CC09 CC10 CC17 CC19 HH04 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5E317 AA24 BB02 BB03 BB04 BB11 CC25 GG11 5E336 AA04 BB03 BB15 BB18 BC28 BC34 CC34 CC36 CC44 CC53 CC58 EE01 GG11 5E338 AA03 AA16 AA18 BB16 BB23 A13 CC06 A06 CC01 AA43 AA54 BB07 CC09 CC10 CC17 CC19 HH04
Claims (5)
って、 絶縁層と、 上記絶縁層内に形成され、第１の電位に接続されて上記
ＩＣチップへ供給する電流の往路となる多数の第１ビア
と、 上記絶縁層内に形成され、第２の電位に接続されて上記
電流の復路となる多数の第２ビアと、を備え、 上記多数の第１ビアは、互いに格子状に配置され、 上記多数の第２ビアは、互いに格子状に配置されている
と共に、 上記多数の第１ビア及び多数の第２ビアは、それぞれ互
いの格子の目に配置されていることを特徴とする配線基
板。1. A wiring board for mounting an IC chip, comprising: an insulating layer; and a plurality of wirings formed in the insulating layer and connected to a first potential to supply current to the IC chip. And a plurality of second vias formed in the insulating layer and connected to a second potential to provide a return path for the current. The plurality of first vias are arranged in a lattice pattern with respect to each other. The plurality of second vias are arranged in a lattice pattern with respect to each other, and the plurality of first vias and the plurality of second vias are arranged with each other in a grid. Wiring board.
続面と、 前記第１の電位に接続される第１電位プレーンと、 前記第２の電位に接続される第２電位プレーンと、を備
え、 前記絶縁層、多数の第１ビア及び多数の第２ビアは、上
記ＩＣ接続面と、上記第１電位プレーン及び第２電位プ
レーンとの間に位置し、 前記多数の第１ビア及び多数の第２ビアは、一方で上記
第１電位プレーン及び第２電位プレーンにそれぞれ接続
するとともに、他方で上記ＩＣ接続端子にそれぞれ接続
することを特徴とする配線基板。2. The wiring board according to claim 1, wherein: an IC connection surface having an IC connection terminal connected to the IC chip; a first potential plane connected to the first potential; A second potential plane connected to a second potential plane, wherein the insulating layer, the multiple first vias, and the multiple second vias are connected to the IC connection surface, the first potential plane, and the second potential plane. Wherein the first vias and the second vias are connected to the first potential plane and the second potential plane, respectively, while being connected to the IC connection terminals, respectively. Characteristic wiring board.
体層を介して互いに対向してコンデンサの電極をそれぞ
れ構成していることを特徴とする配線基板。3. The wiring board according to claim 2, wherein the first potential plane and the second potential plane are opposed to each other via a high dielectric layer to form electrodes of a capacitor. A wiring board characterized by the above-mentioned.
であって、 前記第１電位プレーン及び第２電位プレーンは、上記配
線基板に搭載されたコンデンサの端子にそれぞれ接続し
ていることを特徴とする配線基板。4. The wiring board according to claim 2, wherein the first potential plane and the second potential plane are respectively connected to terminals of a capacitor mounted on the wiring board. A wiring board characterized by the above-mentioned.
線基板であって、 前記第１電位プレーン及び第２電位プレーンと前記ＩＣ
接続面との間に、複数の前記絶縁層を有し、 上記複数の絶縁層は、それぞれ前記配置の第１ビア及び
第２ビアを備えることを特徴とする配線基板。5. The wiring board according to claim 2, wherein the first potential plane, the second potential plane, and the IC are provided.
A wiring board, comprising: a plurality of the insulating layers between a connection surface; and the plurality of insulating layers each include a first via and a second via having the arrangement.
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