JP2001044085A - Laminating substrate and manufacture thereof - Google Patents

Laminating substrate and manufacture thereof

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JP2001044085A
JP2001044085A JP11217367A JP21736799A JP2001044085A JP 2001044085 A JP2001044085 A JP 2001044085A JP 11217367 A JP11217367 A JP 11217367A JP 21736799 A JP21736799 A JP 21736799A JP 2001044085 A JP2001044085 A JP 2001044085A
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wafer
oxygen
active layer
bonded substrate
oxide film
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Hiroyuki Oi
浩之 大井
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Mitsubishi Materials Silicon Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a laminating substrate and its manufacturing method, that completely eliminate defects on a device preparation side, and improve electrical characteristics. SOLUTION: A laminating silicon substrate 13, that is laminated under normal conditions and is subjected to lamination heat treatment is inserted into the crystal reaction pipe of an annealing oven and is subjected to heat treatment in an atmosphere of hydrogen gas at 1,200 deg.C for one hour, thus greatly diffusing oxygen existing in a wafer 11 for an active layer outwardly. It is thought that the diffusion into the gaseous phase of the oxygen on the surface of the wafer is increased. Through hydrogen anneal treatment, the concentration of the oxygen of the wafer 11 for the active layer is greatly reduced, thus nearly completely eliminating an oxygen induced lamination faults (OSF) in the wafer 11, achieving a state having no defects, and hence improving the electrical characteristics, such as oxide film breakdown voltage characteristics.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は張り合わせ基板お
よびその製造方法、詳しくは素子形成領域に微小欠陥が
少ない張り合わせ基板およびその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bonded substrate and a method of manufacturing the same, and more particularly, to a bonded substrate having a small number of small defects in an element formation region and a method of manufacturing the same.

【0002】[0002]

【従来の技術】張り合わせ基板の一種であるSOIウェ
ーハの製造に際しては、まずCZ法により引き上げられ
た単結晶シリコンインゴットをスライスし、2枚のシリ
コンウェーハを用意する。次いで、絶縁膜(シリコン酸
化膜)を挟んで、片方のウェーハを活性層用ウェーハと
し、他方のウェーハを支持基板用ウェーハとして、両ウ
ェーハを常温で重ね合わせる。それから、所定の張り合
わせ熱処理を行う。続いて、活性層用ウェーハの外周部
を面取りする。その後、この活性層用ウェーハの表面を
研削し、研磨する。ところで、単結晶シリコンインゴッ
トの中には、不純物である酸素が過飽和状態で含まれて
いる。この過飽和な酸素は、単結晶シリコンインゴット
の機械的な強度を高めたり、不純物のゲッタリングサイ
トなどの有用な役目を果たす。その一方、シリコンウェ
ーハに微小な酸素誘起積層欠陥(OSF;Oxidat
ion Induced Stacking Faul
t)や、COP(Crystal Originate
d Particle)や、BMD(Bulk Mic
ro Defect)を生じさせる要因にもなってい
る。
2. Description of the Related Art When manufacturing an SOI wafer, which is a kind of a bonded substrate, first, a single crystal silicon ingot pulled up by a CZ method is sliced to prepare two silicon wafers. Next, with the insulating film (silicon oxide film) interposed therebetween, one wafer is used as an active layer wafer and the other wafer is used as a support substrate wafer, and both wafers are superposed at room temperature. Then, a predetermined bonding heat treatment is performed. Subsequently, the outer peripheral portion of the active layer wafer is chamfered. Thereafter, the surface of the active layer wafer is ground and polished. By the way, the single crystal silicon ingot contains oxygen as an impurity in a supersaturated state. The supersaturated oxygen plays a useful role such as increasing the mechanical strength of the single crystal silicon ingot and a gettering site for impurities. On the other hand, a minute oxygen-induced stacking fault (OSF; Oxidat)
ion Induced Stacking Foul
t) and COP (Crystal Originate)
d Particle) and BMD (Bulk Mic)
(Ro Defect).

【0003】[0003]

【発明が解決しようとする課題】一般的に、シリコンウ
ェーハにおけるデバイス形成領域の深さは表面から10
μm以下である。SOIウェーハの場合、厚さが数10
μm〜数μmの活性層用ウェーハの表層部に、デバイス
が造られる。この活性層用ウェーハの結晶特性が重要に
なる。すなわち、このウェーハ表面は完全に無欠陥でな
ければならず、表層部としても均質かつ無欠陥であるこ
とが要求される。しかしながら、活性層用ウェーハもC
Zウェーハであるので、ウェーハ内に酸素が過飽和状態
で存在する。よって、これが活性層用ウェーハに微小な
欠陥(酸素誘起積層欠陥)を発生させている。その結
果、ウェーハ表面に形成された酸化膜の酸化膜耐圧が低
下したり、PN接合の逆バイアスのリーク電流特性が低
下するといった問題点が発生していた。
In general, the depth of a device formation region in a silicon wafer is 10
μm or less. In the case of SOI wafer, thickness is several tens
A device is formed on the surface layer of the active layer wafer having a thickness of μm to several μm. The crystal characteristics of the active layer wafer become important. That is, the wafer surface must be completely defect-free, and it is required that the surface layer be uniform and defect-free. However, the active layer wafer is also C
Since the wafer is a Z wafer, oxygen exists in a supersaturated state in the wafer. Therefore, this causes a minute defect (oxygen-induced stacking fault) in the active layer wafer. As a result, there have been problems in that the oxide film withstand voltage of the oxide film formed on the wafer surface is reduced, and the reverse bias leakage current characteristic of the PN junction is reduced.

【0004】そこで、発明者は、張り合わせ基板を水素
アニール処理すれば、活性層用ウェーハなどのデバイス
が作製される側のシリコンウェーハの過飽和酸素が外方
拡散され、酸素濃度が大きく低減されて、この活性領域
が無欠陥化されることに着目し、この発明を完成させ
た。
[0004] Therefore, if the bonded substrate is subjected to a hydrogen annealing treatment, supersaturated oxygen in a silicon wafer on the side where devices such as a wafer for an active layer are formed is diffused outward, and the oxygen concentration is greatly reduced. Focusing on the fact that the active region is made defect-free, the present invention has been completed.

【0005】[0005]

【発明の目的】この発明は、デバイスが作製される側の
シリコンウェーハを無欠陥化させ、これにより酸化膜耐
圧などの電気的特性を高めることができる張り合わせ基
板およびその製造方法を提供することを、その目的とし
ている。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a bonded substrate capable of making a silicon wafer on which a device is to be formed defect-free and thereby improving electrical characteristics such as an oxide film breakdown voltage, and a method of manufacturing the same. , Its purpose.

【0006】[0006]

【課題を解決するための手段】請求項1に記載の発明
は、活性層となる第1のシリコンウェーハと支持基板と
なる第2のシリコンウェーハとを張り合わせて作製され
た張り合わせ基板であって、上記第1のシリコンウェー
ハには水素アニール処理が施された張り合わせ基板であ
る。張り合わせ基板の品種は限定されない。例えば、S
OIウェーハなどが挙げられる。水素アニールの条件と
しては、好ましいアニール温度は1050〜1250℃
であり、また好ましいアニール時間は1〜4時間であ
る。例えば、1200℃で1時間加熱する。これらの事
柄は請求項2に記載の発明にも当てはまる。
According to a first aspect of the present invention, there is provided a bonded substrate produced by bonding a first silicon wafer serving as an active layer and a second silicon wafer serving as a support substrate. The first silicon wafer is a bonded substrate that has been subjected to a hydrogen annealing treatment. The type of the bonded substrate is not limited. For example, S
OI wafers and the like. As a condition of hydrogen annealing, a preferable annealing temperature is 1050 to 1250 ° C.
And the preferable annealing time is 1 to 4 hours. For example, heating is performed at 1200 ° C. for 1 hour. These matters also apply to the invention described in claim 2.

【0007】請求項2に記載の発明は、上記第1のシリ
コンウェーハと第2のシリコンウェーハとの間に絶縁層
が形成された請求項1に記載の張り合わせ基板である。
いわゆる、張り合わせSOIウェーハがこれに該当す
る。
The invention according to claim 2 is the bonded substrate according to claim 1, wherein an insulating layer is formed between the first silicon wafer and the second silicon wafer.
A so-called bonded SOI wafer corresponds to this.

【0008】請求項3に記載の発明は、ともにCZ法に
より引き上げられて作製された第1のシリコンウェーハ
と第2のシリコンウェーハとを重ね合わせる工程と、重
ね合わされた第1および第2のシリコンウェーハに対し
て張り合わせ熱処理を施す工程とを備えた張り合わせ基
板の製造方法において、上記張り合わせ熱処理後の張り
合わせ基板に対して水素アニール処理を施す張り合わせ
基板の製造方法である。第1のシリコンウェーハと第2
のシリコンウェーハとの重ね合わせは、通常、室温で行
われる。張り合わせ熱処理の加熱温度は800℃以上、
通常は1100℃〜1200℃である。張り合わせ熱処
理時間は、通常2時間である。炉内の雰囲気ガスには酸
素などが用いられる。
According to a third aspect of the present invention, there is provided a method of superposing a first silicon wafer and a second silicon wafer, both of which are pulled up by the CZ method, and a step of superimposing the first and second silicon wafers. A method of manufacturing a bonded substrate, comprising: performing a bonding heat treatment on a wafer; and performing a hydrogen annealing process on the bonded substrate after the bonding heat treatment. First silicon wafer and second silicon wafer
Is usually superimposed at room temperature. The heating temperature of the lamination heat treatment is 800 ° C or more,
Usually, it is 1100 ° C to 1200 ° C. The bonding heat treatment time is usually 2 hours. Oxygen or the like is used as an atmosphere gas in the furnace.

【0009】[0009]

【作用】この発明によれば、張り合わせ熱処理された張
り合わせ基板に対して水素アニール処理を施す。これに
より、デバイスが作製される側のシリコンウェーハの表
層部の過飽和酸素が外方拡散される。そのため、この表
層部が無欠陥化される。よって、その電気的特性を高め
ることができる。例えば酸化膜耐圧特性を高めることが
できる。
According to the present invention, a hydrogen annealing treatment is performed on the bonded substrate that has been subjected to the bonding heat treatment. Thereby, supersaturated oxygen in the surface layer portion of the silicon wafer on which the device is manufactured is diffused outward. Therefore, the surface layer is made defect-free. Therefore, the electric characteristics can be improved. For example, oxide film breakdown voltage characteristics can be improved.

【0010】[0010]

【発明の実施の形態】以下、この発明の実施例を図面を
参照して説明する。なお、ここでは張り合わせ基板とし
て張り合わせSOIウェーハを例にとる。図1は、この
発明の一実施例に係る張り合わせ基板の製造方法を示す
フローチャートである。図1に示すように、あらかじめ
CZ法による単結晶シリコンインゴットの引き上げ工程
において、所定の引き上げ速度で引き上げられた単結晶
シリコンインゴットを、ブロック切断、スライス、面取
り、研磨などを施して、厚さ620μm、直径150m
m(6インチ)の活性層用ウェーハ(第1のシリコンウ
ェーハ)11を用意する。また、この活性層用ウェーハ
11と同じ製法により、同じ厚さ、同一口径の支持基板
用ウェーハ(第2のシリコンウェーハ)12を用意す
る。なお、支持基板用ウェーハ12の表面には、ウェッ
トO酸化によって、絶縁膜であるシリコン酸化膜12
aが厚さ1μmだけ形成される。
Embodiments of the present invention will be described below with reference to the drawings. Here, a bonded SOI wafer is taken as an example of the bonded substrate. FIG. 1 is a flowchart showing a method for manufacturing a bonded substrate according to one embodiment of the present invention. As shown in FIG. 1, in the step of pulling a single crystal silicon ingot by the CZ method in advance, the single crystal silicon ingot pulled up at a predetermined pulling speed is subjected to block cutting, slicing, chamfering, polishing, etc., to a thickness of 620 μm. , Diameter 150m
An active layer wafer (first silicon wafer) 11 of m (6 inches) is prepared. Further, a wafer (second silicon wafer) 12 for a support substrate having the same thickness and the same diameter as the active layer wafer 11 is prepared by the same manufacturing method. The silicon oxide film 12 serving as an insulating film is formed on the surface of the support substrate wafer 12 by wet O 2 oxidation.
a is formed with a thickness of 1 μm.

【0011】次に、これらの活性層用ウェーハ11、支
持基板用ウェーハ12にSC1洗浄を施し、その後、純
水によりリンスしてから乾燥させる。続いて、両ウェー
ハ11,12の鏡面同士をクリーンルームの室温下で重
ね合わせる。張り合わせシリコン基板13が作製され
る。その後、この張り合わせシリコン基板13を、張り
合わせ炉の石英反応管に挿入し、酸素ガス雰囲気で張り
合わせ熱処理する。張り合わせ温度は1100℃,熱処
理時間は2時間である。続いて、超音波照射によるボイ
ド検査を行い、良品の張り合わせシリコン基板13は面
取りされ、活性層用ウェーハ11の研削・研磨が行われ
る。こうして、活性層用ウェーハ11は所定厚さまで薄
肉化される。
Next, the active layer wafer 11 and the supporting substrate wafer 12 are subjected to SC1 cleaning, and then rinsed with pure water and dried. Subsequently, the mirror surfaces of both wafers 11 and 12 are superimposed at room temperature in a clean room. The bonded silicon substrate 13 is manufactured. Thereafter, the bonded silicon substrate 13 is inserted into a quartz reaction tube of a bonding furnace, and subjected to a bonding heat treatment in an oxygen gas atmosphere. The bonding temperature is 1100 ° C. and the heat treatment time is 2 hours. Subsequently, a void inspection by ultrasonic irradiation is performed, the non-defective bonded silicon substrate 13 is chamfered, and the active layer wafer 11 is ground and polished. Thus, the thickness of the active layer wafer 11 is reduced to a predetermined thickness.

【0012】その後、張り合わせシリコン基板13は、
水素ガス雰囲気中で水素アニール処理される。具体的に
は、張り合わせシリコン基板13をアニール炉の石英反
応管に装入し、水素ガスの雰囲気中で1200℃、1時
間加熱処理する。このように、張り合わせシリコン基板
13を水素ガス雰囲気で高温で熱すると、例えば窒素ガ
ス,酸素ガスなどの他の雰囲気ガスに比べて、活性層用
ウェーハ11中に存在している酸素が大きく外方拡散さ
れる。これは、ウェーハ表面での酸素の気相中への拡散
が増大するためであると考えられる。
Thereafter, the bonded silicon substrate 13 is
A hydrogen annealing treatment is performed in a hydrogen gas atmosphere. Specifically, the bonded silicon substrate 13 is placed in a quartz reaction tube of an annealing furnace, and heated at 1200 ° C. for one hour in a hydrogen gas atmosphere. As described above, when the bonded silicon substrate 13 is heated at a high temperature in a hydrogen gas atmosphere, oxygen present in the active layer wafer 11 is greatly increased as compared with other atmosphere gases such as nitrogen gas and oxygen gas. Spread. This is considered to be due to an increase in diffusion of oxygen into the gas phase on the wafer surface.

【0013】水素アニール処理により、活性層用ウェー
ハ11の酸素濃度が大きく低減される。その結果、活性
層用ウェーハ11中の酸素誘起積層欠陥OSFがほぼ完
全に消失し、この領域が無欠陥化される。よって、酸化
膜耐圧特性などの電気的特性を高めることができる。こ
うして得られた張り合わせ基板は、洗浄後、ウェーハケ
ースなどに梱包されてデバイスメーカなどへ出荷され
る。
By the hydrogen annealing treatment, the oxygen concentration of the active layer wafer 11 is greatly reduced. As a result, the oxygen-induced stacking fault OSF in the active layer wafer 11 is almost completely eliminated, and this region is made defect-free. Therefore, electrical characteristics such as oxide film breakdown voltage characteristics can be improved. After the thus obtained bonded substrate is washed, it is packed in a wafer case or the like and shipped to a device maker or the like.

【0014】ここで、図2および図3に基づいて、従来
法の張り合わせ基板とこの発明の張り合わせ基板とを対
比させ、各シリコンウェーハにおける酸化膜耐圧の評価
試験を行った際の結果を記載する。図2は、この張り合
わせ基板の酸化膜耐圧の評価試験方法を示す説明図であ
る。図3(a)は、この発明の一実施例に係る張り合わ
せ基板における酸化膜耐圧の測定点分布状態を示す説明
図である。図3(b)は、従来手段に係る張り合わせ基
板における酸化膜耐圧の測定点分布状態を示す説明図で
ある。
Here, based on FIG. 2 and FIG. 3, the results of an evaluation test of an oxide film breakdown voltage on each silicon wafer are described by comparing the bonded substrate of the conventional method with the bonded substrate of the present invention. . FIG. 2 is an explanatory diagram showing an evaluation test method of the oxide film breakdown voltage of the bonded substrate. FIG. 3A is an explanatory diagram showing a distribution state of measurement points of oxide film breakdown voltage in the bonded substrate according to one embodiment of the present invention. FIG. 3B is an explanatory diagram showing a distribution state of measurement points of the oxide film breakdown voltage in the bonded substrate according to the conventional means.

【0015】まず、図2を参照して、具体的な張り合わ
せ基板の酸化膜耐圧の評価試験方法を説明する。図2に
示すように、張り合わせ基板10は、厚さ5〜10μm
の活性層用ウェーハ11が、厚さ1μmのシリコン酸化
膜12aを介して、支持基板用ウェーハ12の片面に張
り合わされ、その後、水素アニール処理が施されたもの
である。この場合の活性層用ウェーハ11の酸素濃度
は、[Oi]=1.30×1018/cmである。な
お、従来の張り合わせ基板100は、この発明に係る張
り合わせ基板10とは異なり、張り合わせ基板作製後に
水素アニール処理は行われていない。
First, referring to FIG. 2, a specific test method for evaluating the withstand voltage of an oxide film on a bonded substrate will be described. As shown in FIG. 2, the bonded substrate 10 has a thickness of 5 to 10 μm.
The active layer wafer 11 is bonded to one surface of the support substrate wafer 12 via a 1 μm thick silicon oxide film 12a, and then subjected to a hydrogen annealing treatment. In this case, the oxygen concentration of the active layer wafer 11 is [Oi] = 1.30 × 10 18 / cm 3 . Note that, unlike the bonded substrate 10 according to the present invention, the conventional bonded substrate 100 is not subjected to the hydrogen annealing treatment after the bonded substrate is manufactured.

【0016】活性層用ウェーハ11には、その表層部に
リンPがドーピングされており、この箇所がN領域と
なっている。この領域上にはアルミニウム製の電極14
が形成されている。また、この電極14から所定距離だ
け離れた位置には、厚さ25nm,膜面積20mm
ゲート酸化膜15が形成されている。ゲート酸化膜15
上には、ポリシリコン電極16が設けられている。この
電極16は厚さが500nmで、リンがドープされてい
る。これらの電極14,16には、直流電源17,電流
計18および電圧計19を有する酸化膜耐圧測定器20
の測定端子がそれぞれ接続されている。
The surface layer of the active layer wafer 11 is doped with phosphorus P, and this portion becomes an N + region. An aluminum electrode 14 is provided on this region.
Are formed. A gate oxide film 15 having a thickness of 25 nm and a film area of 20 mm 2 is formed at a position separated from the electrode 14 by a predetermined distance. Gate oxide film 15
A polysilicon electrode 16 is provided thereon. This electrode 16 has a thickness of 500 nm and is doped with phosphorus. These electrodes 14 and 16 have an oxide film breakdown voltage measuring device 20 having a DC power source 17, an ammeter 18 and a voltmeter 19.
Are connected respectively.

【0017】ゲート酸化膜15の酸化膜耐圧試験に際し
ては、直流の印加電圧10MV/cmを10秒間印加
し、その後、もう一度だけ同様に電圧を印加する。この
際、電極14,16に流れる電流量を測定して、電流密
度100μA/cmを超えた場合にだけ、ゲート酸化
膜15に絶縁破壊が起きているとみなした。この活性層
用ウェーハ11上に合計181の測定点を配し、各点で
のゲート酸化膜15の絶縁破壊の状況を調べた。その結
果を図3に示す。
In the oxide film breakdown voltage test of the gate oxide film 15, a DC applied voltage of 10 MV / cm is applied for 10 seconds, and then the voltage is applied again only once. At this time, the amount of current flowing through the electrodes 14 and 16 was measured, and it was determined that dielectric breakdown had occurred in the gate oxide film 15 only when the current density exceeded 100 μA / cm 2 . A total of 181 measurement points were arranged on the active layer wafer 11, and the state of dielectric breakdown of the gate oxide film 15 at each point was examined. The result is shown in FIG.

【0018】図3(a)から明らかなように、この発明
の一実施例の張り合わせ基板10の場合、181のすべ
ての測定点で、絶縁破壊は生じなかった。一方、図3
(b)に示す従来法の張り合わせ基板100は、181
点のうち、20点で絶縁破壊が生じた。なお、図3
(a),図3(b)において、白抜きエリアは絶縁破壊
なし、黒塗りエリアは絶縁破壊ありを示す。以上の実験
から、張り合わせ基板10を作製後、これに水素アニー
ル処理を行うことで、活性層での酸化膜耐圧が高まるこ
とが証明された。
As apparent from FIG. 3A, in the case of the bonded substrate 10 according to one embodiment of the present invention, no dielectric breakdown occurred at all the measurement points 181. On the other hand, FIG.
The conventional bonded substrate 100 shown in FIG.
Of the points, dielectric breakdown occurred at 20 points. Note that FIG.
3A and 3B, a white area indicates no dielectric breakdown and a black area indicates a dielectric breakdown. From the above experiments, it has been proved that, after the bonded substrate 10 is manufactured, the hydrogen annealing treatment is performed on the bonded substrate 10 to increase the oxide film breakdown voltage in the active layer.

【0019】[0019]

【発明の効果】この発明によれば、作製後の張り合わせ
基板に水素アニール処理を施すようにしたので、デバイ
スが作製される側のシリコンウェーハを無欠陥化させる
ことができる。これにより、酸化膜耐圧などの電気的特
性を高めることができる。
According to the present invention, since the hydrogen annealing treatment is performed on the bonded substrate after fabrication, the silicon wafer on which the device is fabricated can be made defect-free. Thereby, electrical characteristics such as oxide film breakdown voltage can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の一実施例に係る張り合わせ基板の製
造方法を示すフローチャートである。
FIG. 1 is a flowchart showing a method for manufacturing a bonded substrate according to an embodiment of the present invention.

【図2】この張り合わせ基板の酸化膜耐圧の評価試験方
法を示す説明図である。
FIG. 2 is an explanatory view showing an evaluation test method of an oxide film breakdown voltage of the bonded substrate.

【図3】(a)は、この発明の一実施例に係る張り合わ
せ基板における酸化膜耐圧の測定点分布を示す説明図で
ある。(b)は、従来手段に係る張り合わせ基板におけ
る酸化膜耐圧の測定点分布を示す説明図である。
FIG. 3A is an explanatory view showing a distribution of measurement points of oxide film breakdown voltage in a bonded substrate according to one embodiment of the present invention. (B) is an explanatory view showing a measurement point distribution of an oxide film breakdown voltage in a bonded substrate according to a conventional means.

【符号の説明】[Explanation of symbols]

10 張り合わせ基板、 11 活性層用ウェーハ(第1のシリコンウェーハ)、 12 支持基板用ウェーハ(第2のシリコンウェー
ハ)。
Reference Signs List 10 bonded substrate, 11 wafer for active layer (first silicon wafer), 12 wafer for support substrate (second silicon wafer).

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 活性層となる第1のシリコンウェーハと
支持基板となる第2のシリコンウェーハとを張り合わせ
て作製された張り合わせ基板であって、 上記第1のシリコンウェーハには水素アニール処理が施
された張り合わせ基板。
1. A bonded substrate produced by bonding a first silicon wafer serving as an active layer and a second silicon wafer serving as a support substrate, wherein the first silicon wafer is subjected to a hydrogen annealing treatment. Bonded substrate.
【請求項2】 上記第1のシリコンウェーハと第2のシ
リコンウェーハとの間に絶縁層が形成された請求項1に
記載の張り合わせ基板。
2. The bonded substrate according to claim 1, wherein an insulating layer is formed between the first silicon wafer and the second silicon wafer.
【請求項3】 ともにCZ法により引き上げられて作製
された第1のシリコンウェーハと第2のシリコンウェー
ハとを重ね合わせる工程と、 重ね合わされた第1および第2のシリコンウェーハに対
して張り合わせ熱処理を施す工程とを備えた張り合わせ
基板の製造方法において、 上記張り合わせ熱処理後の張り合わせ基板に対して水素
アニール処理を施す張り合わせ基板の製造方法。
3. A step of laminating a first silicon wafer and a second silicon wafer, both of which have been lifted up by the CZ method, and a lamination heat treatment on the superimposed first and second silicon wafers. Performing a hydrogen annealing process on the bonded substrate after the bonding heat treatment.
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2001217253A (en) * 2000-01-31 2001-08-10 Shin Etsu Handotai Co Ltd Soi wafer, semiconductor single-crystal wafer and manufacturing method therefor
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