JP2001035994A - Semiconductor integrated-circuit device and system substratte - Google Patents

Semiconductor integrated-circuit device and system substratte

Info

Publication number
JP2001035994A
JP2001035994A JP11201965A JP20196599A JP2001035994A JP 2001035994 A JP2001035994 A JP 2001035994A JP 11201965 A JP11201965 A JP 11201965A JP 20196599 A JP20196599 A JP 20196599A JP 2001035994 A JP2001035994 A JP 2001035994A
Authority
JP
Japan
Prior art keywords
chip
semiconductor integrated
integrated circuit
well
printed wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11201965A
Other languages
Japanese (ja)
Other versions
JP2001035994A5 (en
Inventor
Tomoyoshi Momohara
朋美 桃原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11201965A priority Critical patent/JP2001035994A/en
Publication of JP2001035994A publication Critical patent/JP2001035994A/en
Publication of JP2001035994A5 publication Critical patent/JP2001035994A5/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

PROBLEM TO BE SOLVED: To improve integration degree and to reduce size by forming a second well region selectively in an island shape into a first well region, arranging two chips at the second well region, and gluing the rear sides of the chips with a conductive adhesive. SOLUTION: A P-type well 23-2 and an N-type well 24-2 are formed in a large N-type well 22-2. An N-channel-type MOSFET1 is formed in the P-type well 23-2, and a low-potential power supply VSS is supplied. Also, the P-channel- type MOSFET1 is formed at the N-type well 24-2, and a high-potential power supply VCC that is the same as the large N-type well is supplied. Further, a P-type well 25-2 is formed in the large N-type well 22-2. An N-type well 26-2 and a P-type well 27-2 are formed in the P-type well 25-2, and a PMOS2 and an NMOS2 are formed in the N-type well 26-2 and the P-type well 27-2, respectively. The rear sides of the chips are glued and laminated.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置およびシステム基板に係り、特にチップ裏面同士を接
着した半導体集積回路装置およびそれを複数個実装した
システム基板に関するものであり、半導体集積回路装置
を組み込んだ機器のシステム基板の集積度の向上、小形
化を実現するために使用される。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a system board, and more particularly to a semiconductor integrated circuit device having chip back surfaces bonded to each other and a system board having a plurality of the same mounted thereon. It is used to improve the degree of integration and downsizing of the system board of the device incorporating the device.

【0002】[0002]

【従来の技術】半導体装置を使用した製品、特にパーソ
ナルコンピュータ、携帯電話、ゲーム機などの分野を中
心に、多機能化、小型化、低価格化の要求が高まってい
る。
2. Description of the Related Art There is an increasing demand for multifunctional, miniaturized, and low-priced products that use semiconductor devices, particularly in the fields of personal computers, mobile phones, game machines and the like.

【0003】多機能化を推進していくと、システムが複
雑になり、様々な機能の半導体装置を必要とし、また、
膨大な容量のメモリを必要とする。このため、システム
を構築するのに必要な単体の半導体装置の数が増す。
[0003] As multi-functionality is promoted, the system becomes complicated, and semiconductor devices having various functions are required.
Requires a huge amount of memory. Therefore, the number of single semiconductor devices required for constructing the system increases.

【0004】単体の半導体装置では、特にプロセッサを
中心に、年々、多くの機能が1チップに集積されつつあ
り、小型化している。また、メモリ装置も同様で、1チ
ップに集積される容量が増え、やはり小型化している。
In a single semiconductor device, many functions, especially a processor, are being integrated into one chip year by year, and the size is reduced. Similarly, the memory device has been increased in the capacity integrated on one chip, and has also been reduced in size.

【0005】現在、メモリカードは、フロッピーディス
ク駆動装置、ハードディスク駆動装置などの機械的制御
による記憶媒体を置き換えるべく、高集積化、高信頼性
化、小形化を目指して技術開発がなされている。そし
て、デジタルカメラ、ボイスレコーダ装置などの分野で
は、小容量の記憶媒体(フィルム、テープなど)の置き
換えとしてメモリカードが徐々に採用されている。
[0005] At present, the technology of memory cards is being developed for high integration, high reliability and miniaturization in order to replace storage media controlled by mechanical control such as a floppy disk drive and a hard disk drive. In the fields of digital cameras, voice recorders, and the like, memory cards have been gradually adopted as replacements for small-capacity storage media (films, tapes, and the like).

【0006】しかし、現状では、メモリカードは高価で
あり、大容量の記憶媒体(フロッピーディスク、ハード
ディスクなど)の置き換えを目指すには、さらなる高集
積化、低価格化の実現が望まれる。現時点では、高集積
化、低価格化を図るためには、先端プロセス、回路技術
を採用しているが、製造価格が高くなり、メモリカード
の市場拡大が制限されている。また、メモリの大容量化
に伴い、チップサイズが増大し、歩留りの向上が困難に
なり、コストアップにつながる。
However, at present, memory cards are expensive, and in order to replace large-capacity storage media (floppy disk, hard disk, etc.), further higher integration and lower cost are desired. At the present time, advanced processes and circuit technologies are employed to achieve high integration and low cost, but the manufacturing cost is high and the expansion of the memory card market is limited. Further, as the capacity of the memory increases, the chip size increases, making it difficult to improve the yield, leading to an increase in cost.

【0007】このような背景から、比較的小さな容量の
2個のメモリチップの裏面同士を絶縁性接着剤により接
着して積層する技術により、メモリ容量を容易に増大さ
せ、中容量のメモリを比較的安価に実現する技術が提案
されている。
[0007] Against this background, the memory capacity is easily increased by the technique of laminating the back surfaces of two memory chips having relatively small capacities by bonding them with an insulating adhesive to easily compare the memory capacities of the memory capacities. A technology for realizing a low cost has been proposed.

【0008】しかし、このようなチップ積層技術を用い
るとしても、チップの低価格化、小型化に対する市場の
要求に応じるべく、微細化技術を導入すると、従来の素
子分離技術や回路分離技術では、各回路で発生するノイ
ズなどに起因して基板電位が不安定になる。特に低電源
電圧が進んだ場合には、電源電圧に対して信号電圧の動
作マージンが少なくなり、前記した誤動作が顕著にな
る。
However, even if such a chip stacking technique is used, if a miniaturization technique is introduced in order to meet the market demand for a lower price and a smaller size of the chip, the conventional element separation technique and the circuit separation technique will fail. The substrate potential becomes unstable due to noise or the like generated in each circuit. In particular, when the low power supply voltage is advanced, the operation margin of the signal voltage with respect to the power supply voltage is reduced, and the above-described malfunction becomes remarkable.

【0009】これらの問題点について、以下に具体的に
説明する。
[0009] These problems will be specifically described below.

【0010】図18(a)は、従来のCMOS構造の一
例を持つメモリチップの断面構造を示しており、このチ
ップの2個の裏面同士を絶縁性接着剤により接着して積
層した状態の断面構造を図18(b)に示している。
FIG. 18A shows a cross-sectional structure of a memory chip having an example of a conventional CMOS structure. A cross-section of a state where two back surfaces of this chip are laminated by bonding with an insulating adhesive. The structure is shown in FIG.

【0011】即ち、図18(a)に示すようなトリプル
ウエル構造を用いたCMOS構造は、N型基板181 の表
層部に選択的に第1のPウエル182 、第1のNウエル18
3 、第2のPウエル184 、基板電極領域185 を形成して
いる。上記第1のPウエル182 の表層部に選択的に第2
のNウエル186 、NMOSFETのソース・ドレイン領
域187 を形成するとともにPウエル電極領域188 を形成
している。前記第1のNウエル183 および第2のNウエ
ル186 には、PMOSFETのソース・ドレイン領域18
9 およびNウエル電極領域190 を形成している。そし
て、前記第2のPウエル184 には、NMOSFETのソ
ース・ドレイン領域191 を形成するとともにPウエル電
極領域192 を形成している。
That is, in the CMOS structure using the triple well structure as shown in FIG. 18A, the first P well 182 and the first N well 18 are selectively provided on the surface layer of the N type substrate 181.
3. A second P well 184 and a substrate electrode region 185 are formed. The second P-well 182 has a second layer selectively on the surface layer thereof.
The N well 186, the source / drain region 187 of the NMOSFET and the P well electrode region 188 are formed. The first N well 183 and the second N well 186 have a source / drain region 18 of a PMOSFET.
9 and an N-well electrode region 190 are formed. In the second P well 184, a source / drain region 191 of an NMOSFET and a P well electrode region 192 are formed.

【0012】このようなトリプルウエル構造は、外部電
源電圧と内部回路の電源電圧とを変えて回路を動作を行
わせる場合に用いられている。この場合、一般に、第1
のPウエル182 内の第2のNウエル186 には、N型基板
181 の電位(電源電圧VCC1)より低い電位VCC2 が印
加される。
Such a triple well structure is used when the circuit operates by changing the external power supply voltage and the power supply voltage of the internal circuit. In this case, generally the first
The second N well 186 in the P well 182 has an N-type substrate.
A potential VCC2 lower than the potential 181 (power supply voltage VCC1) is applied.

【0013】図18(b)に示すように、上記したよう
な図18(a)の構造を有する2個のメモリチップ193
の裏面同士を接着剤194 により接着して積層する場合、
電源電圧VCC1 が例えば2.5Vより低下すると、電源
電圧のリップルにより、一方のメモリチップのメモリセ
ルのデータの内容が破壊されるおそれがあるので、絶縁
性接着剤194 により接着している。しかし、チップ裏面
のラップ表面の凹凸により、チップ間絶縁距離のばらつ
きが問題になる。
As shown in FIG. 18B, two memory chips 193 having the structure shown in FIG.
When the back surfaces are laminated by bonding with the adhesive 194,
If the power supply voltage VCC1 is lower than, for example, 2.5 V, the data content of the memory cell of one of the memory chips may be destroyed due to the ripple of the power supply voltage. However, unevenness in the insulation distance between chips causes a problem due to unevenness of the wrap surface on the back surface of the chip.

【0014】一方、互いに機能が異なっている複数の機
能回路を1つの半導体チップに混載する技術(いわゆる
システムオンシリコン技術)が模索されるようになって
きた。
On the other hand, a technique (so-called system-on-silicon technique) for mounting a plurality of functional circuits having different functions on a single semiconductor chip has been sought.

【0015】このような複数の機能回路を混載したチッ
プに対して、従来の積層技術をそのまま適用することも
可能ではあるが、各機能回路を分離領域によって互いに
分離する技術と併用して効果的なチップ接着積層技術を
適用する工夫を施すことが望まれる。
It is possible to apply the conventional lamination technique as it is to a chip in which a plurality of functional circuits are mixedly mounted, but it is effective to use the technique in combination with a technique of separating each functional circuit from each other by an isolation region. It is desired to devise a method of applying a simple chip bonding and lamination technique.

【0016】[0016]

【発明が解決しようとする課題】上述したように従来の
絶縁性接着剤を用いたチップ積層技術は、低電圧動作化
が進んだ場合に動作マージンが低下するなどの問題があ
る。
As described above, the conventional chip laminating technique using an insulating adhesive has a problem that an operation margin is reduced when a low-voltage operation is advanced.

【0017】本発明は上記の事情に鑑みてなされたもの
で、複数の機能回路を混載した半導体集積回路チップの
少なくとも2個の裏面同士を接着した場合でも、放熱特
性を向上させるとともに電気的特性への悪影響を低減さ
せ、特に低電圧動作下における動作の安定化を図ること
が可能になる半導体集積回路装置を提供することを目的
とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and even when at least two back surfaces of a semiconductor integrated circuit chip on which a plurality of functional circuits are mounted are bonded together, heat dissipation characteristics are improved and electrical characteristics are improved. It is an object of the present invention to provide a semiconductor integrated circuit device capable of reducing an adverse effect on a semiconductor device and stabilizing an operation particularly under a low-voltage operation.

【0018】また、本発明は、メモリ機能を有するチッ
プに適用した場合には、比較的安価にメモリ容量を容易
に増大させることが可能になる半導体集積回路装置を提
供することを目的とする。
Another object of the present invention is to provide a semiconductor integrated circuit device capable of easily increasing the memory capacity at relatively low cost when applied to a chip having a memory function.

【0019】また、本発明の他の目的は、本発明の複数
チップ接着タイプの半導体集積回路装置を複数搭載する
ことにより、集積度の向上、小形化を実現することがで
き、メモリ機能を有するチップを用いた場合には、中容
量、大容量を比較的安価に実現し得るシステム基板を提
供することにある。
Another object of the present invention is to improve the degree of integration and reduce the size by mounting a plurality of semiconductor integrated circuit devices of the multi-chip bonding type according to the present invention, and have a memory function. It is an object of the present invention to provide a system board that can realize a medium capacity and a large capacity at a relatively low cost when a chip is used.

【0020】[0020]

【課題を解決するための手段】本発明の第1の半導体集
積回路装置は、第1導電型の半導体基板の表層部に選択
的に島状に複数形成された前記第1導電型とは逆導電型
である第2導電型の第1のウエル領域、前記第1のウエ
ル領域中に選択的に島状に形成された第1導電型の第2
のウエル領域および少なくとも前記第2のウエル領域に
形成された機能回路を含む2個のチップと、前記2個の
チップのそれぞれの裏面同士を接着した導電性接着剤と
を具備することを特徴とする。
According to a first aspect of the present invention, there is provided a semiconductor integrated circuit device in which a plurality of islands are selectively formed in an island shape on a surface layer of a semiconductor substrate of the first conductivity type. A first well region of a second conductivity type which is a conductivity type; a second well of a first conductivity type selectively formed in the first well region in an island shape;
And two chips including a functional circuit formed in at least the second well region and a conductive adhesive in which the back surfaces of the two chips are bonded to each other. I do.

【0021】本発明の第2の半導体集積回路装置は、本
発明の第1の半導体集積回路装置が少なくとも1個アセ
ンブリされた印刷配線部材をさらに具備することを特徴
とする。
A second semiconductor integrated circuit device according to the present invention is characterized by further comprising a printed wiring member in which at least one first semiconductor integrated circuit device according to the present invention is assembled.

【0022】本発明の第3の半導体集積回路装置は、チ
ップ間分離領域を介して隣接する複数のチップ領域を単
位とする2個のチップと、前記2個のチップのそれぞれ
の裏面同士を接着した導電性接着剤とを具備し、前記各
チップ領域は、第1導電型の半導体基板の表層部に前記
第1導電型とは逆導電型である第2導電型の第1のウエ
ル領域が選択的に島状に複数形成され、前記第1のウエ
ル領域中に第1導電型の第2のウエル領域が選択的に島
状に形成され、少なくとも前記第2のウエル領域に機能
回路が形成されていることを特徴とする。
According to a third semiconductor integrated circuit device of the present invention, two chips each having a plurality of chip regions adjacent to each other with an inter-chip separation region as a unit, and the back surfaces of the two chips are bonded to each other. Wherein each chip region has a first well region of a second conductivity type, which is a conductivity type opposite to the first conductivity type, on a surface layer portion of a semiconductor substrate of the first conductivity type. A plurality of islands are selectively formed in an island shape, a second well region of a first conductivity type is selectively formed in an island shape in the first well region, and a functional circuit is formed at least in the second well region. It is characterized by having been done.

【0023】本発明の第4の半導体集積回路装置は、本
発明の第3の半導体集積回路装置が少なくとも1個アセ
ンブリされた印刷配線部材をさらに具備することを特徴
とする。
A fourth semiconductor integrated circuit device according to the present invention is characterized by further comprising a printed wiring member in which at least one third semiconductor integrated circuit device according to the present invention is assembled.

【0024】本発明の第5の半導体集積回路装置は、第
1導電型の半導体基板の表層部に選択的に島状に複数形
成された前記第1導電型とは逆導電型である第2導電型
の第1のウエル領域、前記第1のウエル領域中に選択的
に島状に形成された第1導電型の第2のウエル領域およ
び少なくとも前記第2のウエル領域に形成された機能回
路を含むチップ領域を少なくとも1個有する第1、第2
および第3のチップと、前記第1および第2のチップの
それぞれの裏面同士を接着した導電性接着剤と、前記接
着により積層された第1のチップの片面側と前記第3の
チップの片面側とをフリップチップ方式により接続固定
したフリップチップ接続部と、前記第3のチップの他面
側がアセンブリされた印刷配線部材と、前記印刷配線部
材およびその上にアセンブリされた三層積層構造のチッ
プを収容し、前記第2のチップの他面側および前記印刷
配線部材上の接続端子に選択的かつ電気的に接続される
複数の外部端子を有するパッケージとを具備することを
特徴とする。
According to a fifth semiconductor integrated circuit device of the present invention, a second conductive type is formed on the surface layer portion of the semiconductor substrate of the first conductive type, which is selectively formed in a plurality of islands and has a conductive type opposite to the first conductive type. A first well region of a conductivity type, a second well region of a first conductivity type selectively formed in an island shape in the first well region, and a functional circuit formed in at least the second well region First and second having at least one chip region including
And a third chip, a conductive adhesive bonding the back surfaces of the first and second chips to each other, one side of the first chip and one side of the third chip laminated by the bonding Flip-chip connection part whose sides are fixed by a flip-chip method, a printed wiring member in which the other side of the third chip is assembled, a chip having a three-layer laminated structure assembled on the printed wiring member and the printed wiring member And a package having a plurality of external terminals that are selectively and electrically connected to the other surface side of the second chip and the connection terminals on the printed wiring member.

【0025】本発明のシステム基板は、本発明の半導体
集積回路装置の複数個を、印刷配線基板の片面あるいは
両面に実装したことを特徴とする。
A system board according to the present invention is characterized in that a plurality of the semiconductor integrated circuit devices according to the present invention are mounted on one or both sides of a printed wiring board.

【0026】[0026]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
Embodiments of the present invention will be described below in detail with reference to the drawings.

【0027】<半導体集積回路装置の第1の実施形態>
図1は、本発明の半導体集積回路装置の第1の実施形態
に係る断面構造を概略的に示している。
<First Embodiment of Semiconductor Integrated Circuit Device>
FIG. 1 schematically shows a cross-sectional structure according to a first embodiment of the semiconductor integrated circuit device of the present invention.

【0028】第1のチップ11および第2のチップ12は、
それぞれの裏面同士が熱伝導性が良好な導電性接着剤13
により接着して積層されている。これらの各チップは、
複数の機能回路を混載した半導体集積回路チップであ
り、後で詳細に説明するが、その一例としては、半導体
基板の表層部に選択的に島状に形成された複数の半導体
層(ウエル領域)に各対応してプロセッサ、SRAM、
DRAM、Flash-EEPROMなどの機能回路が形成さ
れ、各機能回路が分離領域によって互いに絶縁分離され
たチップ領域が、ウエハーから分割されたものである。
The first chip 11 and the second chip 12
Conductive adhesive 13 with good thermal conductivity on each back
And laminated. Each of these chips
This is a semiconductor integrated circuit chip on which a plurality of functional circuits are mixed, and will be described in detail later. As an example, a plurality of semiconductor layers (well regions) selectively formed in an island shape on a surface layer portion of a semiconductor substrate are described. , SRAM,
A chip region in which functional circuits such as a DRAM and a Flash-EEPROM are formed and each functional circuit is insulated from each other by an isolation region is divided from a wafer.

【0029】なお、前記各チップ11、12は、複数のウエ
ル領域に対応して複数種類の機能回路が形成されたもの
(例えばメモリ混載チップ)に限らず、単一機能を有す
る機能回路の複数の構成要素が複数のウエル領域に対応
して形成されたチップ(例えば半導体メモリのメモリセ
ルアレイ、周辺回路、入出力回路などが複数のウエル領
域に対応して形成されたメモリチップ)であってもよ
い。
Each of the chips 11 and 12 is not limited to a chip in which a plurality of types of functional circuits are formed corresponding to a plurality of well regions (for example, a memory-embedded chip). Is a chip formed with a plurality of well regions corresponding to a plurality of well regions (for example, a memory chip in which a memory cell array of a semiconductor memory, a peripheral circuit, an input / output circuit, etc. are formed corresponding to a plurality of well regions). Good.

【0030】そして、このような接着積層構造の2チッ
プは、チップサイズより若干大きめの印刷配線部材(例
えば印刷配線基板)14上にアセンブリされ、例えば絶縁
樹脂15により封止され、樹脂封止型のチップサイズパッ
ケージを有する半導体集積回路装置となる。
The two chips having such an adhesive laminated structure are assembled on a printed wiring member (for example, a printed wiring board) 14 slightly larger than the chip size and sealed with, for example, an insulating resin 15 to form a resin-sealed mold. The semiconductor integrated circuit device having the chip size package of FIG.

【0031】この場合、第1のチップ11の素子・接続端
子形成面は、印刷配線板14上にフリップチップ方式によ
り接続固定され、第2のチップ12の素子・接続端子形成
面の接続端子は、例えばボンディングワイヤー16により
前記印刷配線部材上の接続端子に接続されている。そし
て、これらのボンディングワイヤーおよび接着積層構造
の2チップが前記樹脂15により封止されている。
In this case, the element / connection terminal forming surface of the first chip 11 is fixedly connected to the printed wiring board 14 by a flip chip method, and the connection terminal of the element / connection terminal forming surface of the second chip 12 is For example, it is connected to a connection terminal on the printed wiring member by a bonding wire 16. The bonding wire and the two chips of the adhesive laminated structure are sealed with the resin 15.

【0032】なお、上記印刷配線部材14の裏面(チップ
の非搭載面)には、例えばボールグリッドアレイタイプ
の外部接続端子17群が形成されている。また、第2のチ
ップ12の素子・接続端子形成面の接続端子は、バンプ電
極(図示せず)を介して外部と接続するようにしてもよ
い。
On the back surface (the surface on which the chip is not mounted) of the printed wiring member 14, a group of external connection terminals 17 of, for example, a ball grid array type is formed. The connection terminals on the element / connection terminal formation surface of the second chip 12 may be connected to the outside via bump electrodes (not shown).

【0033】このような半導体集積回路装置の第1の実
施形態によれば、2個のチップの裏面同士が熱伝導性が
良好な接着剤により接着されて積層されているので、一
方のチップが動作状態で発熱していても、他方のチップ
のすくなくとも一部(例えばメモリ部)が例えば待機状
態で発熱が少ない場合には、上記一方のチップの発熱を
他方のチップからも放熱させることが可能になるので、
放熱特性が向上する。
According to the first embodiment of such a semiconductor integrated circuit device, the back surfaces of the two chips are laminated by bonding with an adhesive having good thermal conductivity, so that one of the chips is Even if heat is generated in the operating state, if at least a part of the other chip (for example, the memory unit) generates little heat in the standby state, for example, the heat generated from the one chip can be radiated from the other chip. So
Heat dissipation characteristics are improved.

【0034】また、各チップの裏面同士が導電性接着剤
により接着されて積層されているので、各チップの基板
電位が等電位化されて安定化されるので、低電源電圧が
進んだ場合の動作マージンの低下による電気的特性への
悪影響が少なくなる。特に、各チップは、複数の機能回
路を混載したチップであり、複数の機能回路がウエル領
域により互いに絶縁分離されており、電気的に互いの影
響が少ないので、低電源電圧が進んだ場合の電気的特性
への悪影響が少ない。
Further, since the back surfaces of the chips are laminated by bonding with a conductive adhesive, the substrate potential of each chip is stabilized by equipotential, so that when the low power supply voltage is advanced, The adverse effect on the electrical characteristics due to the reduction of the operation margin is reduced. In particular, each chip is a chip in which a plurality of function circuits are mixedly mounted, and the plurality of function circuits are insulated and separated from each other by a well region, and have little influence on each other. Has little adverse effect on electrical characteristics.

【0035】また、各チップの裏面同士が導電性接着剤
により接着されて積層されているので、各チップ裏面の
ラップ表面の凹凸が存在しても、チップ間絶縁距離のば
らつきの問題は発生しない。
Further, since the back surfaces of the respective chips are laminated by being adhered to each other with a conductive adhesive, the problem of variation in the insulation distance between chips does not occur even if there is unevenness on the wrap surface of the back surface of each chip. .

【0036】したがって、第1の実施形態に係る半導体
集積回路装置をメモリ機能を有するチップに適用した場
合には、比較的安価にメモリ容量を容易に増大させるこ
とが可能になる。
Therefore, when the semiconductor integrated circuit device according to the first embodiment is applied to a chip having a memory function, the memory capacity can be easily increased at relatively low cost.

【0037】なお、前記したように接着により積層され
たチップを1組として、2組以上を印刷配線部材上にア
センブリして例えば樹脂封止した半導体集積回路装置を
構成した場合にも、上記したような効果が同様に得られ
る。
The above-mentioned case is also applicable to a case where two or more sets are assembled on a printed wiring member and a resin-sealed semiconductor integrated circuit device, for example, is formed by using the chips stacked by bonding as one set as described above. Such effects can be similarly obtained.

【0038】また、前記2個のチップの裏面同士が導電
性接着剤により接着されて積層された状態(印刷配線部
材上にアセンブリされていない状態)の半導体集積回路
装置を構成した場合にも、第1の実施形態と同様の効果
が得られる。
Further, also in the case where a semiconductor integrated circuit device in a state where the back surfaces of the two chips are adhered to each other with a conductive adhesive and stacked (a state in which the two chips are not assembled on a printed wiring member) is formed, The same effects as in the first embodiment can be obtained.

【0039】図2は、図1に示した半導体集積回路装置
の変形例を示す断面図である。
FIG. 2 is a sectional view showing a modification of the semiconductor integrated circuit device shown in FIG.

【0040】この半導体集積回路装置は、図1に示した
半導体集積回路装置と比べて、第2のチップの素子・接
続端子形成面に、コンデンサ、インダクタンス、抵抗、
発振回路、デコーダ回路などの電子部品21を搭載し、従
来の半導体集積回路装置に外付け接続されていた電子部
品を内蔵するように変更したものである。
This semiconductor integrated circuit device is different from the semiconductor integrated circuit device shown in FIG. 1 in that the capacitor, inductance, resistance,
In this modification, an electronic component 21 such as an oscillation circuit and a decoder circuit is mounted and an electronic component externally connected to a conventional semiconductor integrated circuit device is incorporated.

【0041】この場合、高速動作を必要とする半導体集
積回路装置では、一般に多数の電源コンデンサが必要で
あるが、これらを内蔵するように変更したので、より小
型のメモリカードなどを実現することができる。
In this case, a semiconductor integrated circuit device requiring high-speed operation generally requires a large number of power supply capacitors. However, since the power supply capacitors are changed to include these capacitors, a smaller memory card or the like can be realized. it can.

【0042】次に、前記第1の実施形態に係る各チップ
をウエハーから分割する前のウエハー上のチップ領域の
実施形態の1例について説明する。
Next, an example of an embodiment of a chip area on a wafer before dividing each chip from the wafer according to the first embodiment will be described.

【0043】図13は、ウエハー上のチップ領域の一例
を概略的に示す断面図である。
FIG. 13 is a sectional view schematically showing an example of a chip area on a wafer.

【0044】図13に示すように、チップ領域1には、
P型シリコン基板(P−SUB)10の表層部に、P型
基板とは逆導電型の複数の半導体層(Nウエル領域)が
選択的に島状に形成されている。そして、各Nウエル領
域に、それぞれ対応して複数の機能回路が形成され、各
機能回路は分離領域によって互いに絶縁分離されてい
る。この分離領域は、チップ領域1の側面の全周に渡っ
て形成されており、本例ではP型シリコン基板10が用
いられている。
As shown in FIG. 13, in the chip area 1,
A plurality of semiconductor layers (N-well regions) of a conductivity type opposite to that of the P-type substrate are selectively formed in an island shape on the surface layer of the P-type silicon substrate (P-SUB) 10. A plurality of functional circuits are formed in each of the N-well regions, and the functional circuits are insulated from each other by the isolation regions. This isolation region is formed over the entire periphery of the side surface of the chip region 1, and in this example, a P-type silicon substrate 10 is used.

【0045】図13に示すチップ領域1には、例えば互
いに機能が異なっている複数の機能回路を混載してお
り、複数の機能回路のうちチップの電位を揺らす機能回
路を分離領域によって他の機能回路から分離するととも
に、分離領域をチップの側面の全周に渡って形成してい
る。
In the chip area 1 shown in FIG. 13, for example, a plurality of functional circuits having different functions are mixedly mounted, and among the plurality of functional circuits, a functional circuit for fluctuating the potential of the chip is separated by another area into another functional circuit. Separated from the circuit, the isolation region is formed over the entire periphery of the side surface of the chip.

【0046】このようなチップ領域1によれば、特にチ
ップの電位を揺らす機能回路(不揮発性メモリ回路、ア
ナログ回路の少なくとも1つを含む)を分離領域によっ
て他の機能回路(デジタル回路、デジタル/アナログ変
換回路、スタティック型メモリ回路、ダイナミック型メ
モリ回路の少なくとも1つを含む)から分離しているの
で、チップの電位を揺らす機能回路が他の機能回路に影
響を与えなくなる。
According to such a chip area 1, in particular, a functional circuit (including at least one of a nonvolatile memory circuit and an analog circuit) for fluctuating the potential of the chip is separated into other functional circuits (digital circuit, digital / digital (Including at least one of an analog conversion circuit, a static memory circuit, and a dynamic memory circuit), so that a functional circuit that swings the potential of the chip does not affect other functional circuits.

【0047】本例では、前記複数の機能回路として、プ
ロセッサ2、SRAM3、DRAM4、Flash-EEPR
OM5などが形成されている。
In this embodiment, the plurality of functional circuits include a processor 2, an SRAM 3, a DRAM 4, a Flash-EEPR
OM5 and the like are formed.

【0048】なお、前記プロセッサ2は、マイクロプロ
セッサの他、CPU(Central Processing Unit) 、DS
P(Digital Signal Processer)などの制御回路、あるい
は演算回路など、基本的に論理回路により構成されてい
る回路を含む。前記SRAM3は、SRAMの他、クロ
スカップル型ラッチ回路など、基本的に論理回路により
構成されるメモリ回路を含む。DRAM4は、非同期型
制御のDRAMの他、同期型制御のDRAMなどを含
む。前記Flash-EEPROM5は、NOR型の他、NA
ND型なども含む。
The processor 2 includes a microprocessor (CPU), a central processing unit (DS),
It includes a circuit basically configured by a logic circuit, such as a control circuit such as a P (Digital Signal Processor) or an arithmetic circuit. The SRAM 3 includes a memory circuit basically including a logic circuit, such as a cross-coupled latch circuit, in addition to the SRAM. The DRAM 4 includes a DRAM of a synchronous control in addition to a DRAM of an asynchronous control. The Flash-EEPROM 5 has a NOR type and a NA type.
Also includes ND type.

【0049】即ち、図13において、P型シリコン基板
10の中には、複数の大きなN型ウェル(N−WEL
L)22-2〜22-5が設けられており、それぞれには対
応してプロセッサ2、SRAM3、DRAM4、Flash-
EEPROM5が形成されている。
That is, in FIG. 13, a plurality of large N-type wells (N-WEL) are provided in the P-type silicon substrate 10.
L) 22-2 to 22-5 are provided, and the processor 2, the SRAM 3, the DRAM 4, and the Flash-
An EEPROM 5 is formed.

【0050】大きなウェル22-2〜22-5には、それぞ
れ各機能回路に最適な電源電位が供給されるようになっ
ている。ウェル22-2に高電位電源VCCが、ウェル2
2-3に高電位電源VDD3が、ウェル22-4に高電位電
源VDD4が、ウェル22-5に高電位電源VDD5が供
給されている。
The large wells 22-2 to 22-5 are supplied with an optimum power supply potential for each functional circuit. High potential power supply VCC is applied to well 22-2, and well 2
The high-potential power supply VDD3 is supplied to the well 22-4, the high-potential power supply VDD4 is supplied to the well 22-4, and the high-potential power supply VDD5 is supplied to the well 22-5.

【0051】高電位電源VCCは、図示せぬ低電位電源
VSSとともに、チップ1の外部から供給される外部電
源であり、高電位電源VDD3〜VDD5はそれぞれ、
外部電源VCCをチップ1内で電圧変換することで発生
された内部電源である。上記電圧変換は、外部電源のレ
ベルを下げる降圧およびレベルを上げる昇圧などを含
む。P型シリコン基板10は、実使用時およびテスト時
には接地される。
The high-potential power supply VCC is an external power supply supplied from outside the chip 1 together with a low-potential power supply VSS (not shown). The high-potential power supplies VDD3 to VDD5 are respectively
This is an internal power supply generated by converting a voltage of the external power supply VCC in the chip 1. The voltage conversion includes step-down for lowering the level of the external power supply and step-up for raising the level. The P-type silicon substrate 10 is grounded during actual use and during testing.

【0052】上記したような図13に示したようなチッ
プは、プロセッサ2、SRAM3、DRAM4、Flash-
EEPROM5などの機能回路がそれぞれ、N型ウェル
22-2〜22-5に形成され、各機能回路間が、N型ウェ
ル22-2〜22-5とP型シリコン基板10とのPN接合
によって互いに分離されている。このため、機能回路の
一つ一つを、他の機能回路の影響を受けないまま、テス
トすることができる。これにより、一つのチップ1に混
載された、互いに機能の異なる複数の機能回路各々の特
性を、それぞれ正確に測定することができる。
The chip as shown in FIG. 13 as described above includes a processor 2, an SRAM 3, a DRAM 4, and a flash memory.
Functional circuits such as the EEPROM 5 are formed in N-type wells 22-2 to 22-5, respectively, and the respective functional circuits are mutually connected by a PN junction between the N-type wells 22-2 to 22-5 and the P-type silicon substrate 10. Are separated. Therefore, each of the functional circuits can be tested without being affected by other functional circuits. This makes it possible to accurately measure the characteristics of each of a plurality of functional circuits having different functions, which are mounted on one chip 1.

【0053】また、P型シリコン基板10は、ウェーハ
そのものであるので、各チップ相互間においても、各機
能回路は、互いに分離されるようになる。このため、チ
ップ1に含まれている機能回路の一つ一つを、他のチッ
プに含まれている機能回路の影響を受けないまま、複数
のチップ1を同時にテストできる。これにより、一つの
チップ1に混載された、互いに機能の異なる複数の機能
回路各々の特性を、複数のチップ1で同時に、それぞれ
正確に測定することができる。
Further, since the P-type silicon substrate 10 is the wafer itself, the respective functional circuits are separated from each other even between the respective chips. Therefore, a plurality of chips 1 can be tested at the same time without affecting each of the functional circuits included in the chip 1 by the functional circuits included in other chips. Thus, the characteristics of each of a plurality of functional circuits having different functions mixedly mounted on one chip 1 can be simultaneously and accurately measured by the plurality of chips 1.

【0054】また、ウェル22-2〜22-5それぞれに
は、互いに異なった電位が供給されるので、各機能回路
の特性を最大限に引き出せるような電源電位を、各機能
回路ごとに与えることができる。
Since different potentials are supplied to the wells 22-2 to 22-5, it is necessary to supply a power supply potential to each function circuit so as to maximize the characteristics of each function circuit. Can be.

【0055】以下、図13中の各ウェル22-2〜22-5
の詳細な断面構造を説明する。
Hereinafter, each well 22-2 to 22-5 in FIG.
Will be described in detail.

【0056】図14は、図13中のウェル22-2を取り
出して示す断面図である。
FIG. 14 is a sectional view showing the well 22-2 shown in FIG.

【0057】図14に示すように、大きなN型ウェル2
2-2の中には、P型ウェル23-2と、N型ウェル24-2
とがそれぞれ形成されている。P型ウェル23-2には低
電位電源VSS(接地電位)が供給されている。P型ウ
ェル23-2にはNチャネル型MOSFET(以下、NM
OSという)1が形成されている。また、N型ウェル2
4-2には、大きなN型ウェル22-2と同じ、高電位電源
VCCが供給されている。N型ウェル24-2にはPチャ
ネル型MOSFET(以下、PMOSという)1が形成
されている。N型ウェル24-2は、大きなN型ウェル2
2-2よりも高い不純物濃度を有している。これにより、
PMOS1の微細化を図れるが、N型ウェル24-2は、
無くても良い。
As shown in FIG. 14, a large N-type well 2
2-2 includes a P-type well 23-2 and an N-type well 24-2.
Are formed respectively. A low potential power supply VSS (ground potential) is supplied to the P-type well 23-2. An N-channel MOSFET (hereinafter referred to as NM) is provided in the P-type well 23-2.
OS) 1 is formed. Also, N-type well 2
4-2 is supplied with the same high potential power supply VCC as the large N-type well 22-2. A P-channel MOSFET (hereinafter referred to as PMOS) 1 is formed in the N-type well 24-2. The N-type well 24-2 is a large N-type well 2
It has an impurity concentration higher than 2-2. This allows
The PMOS 1 can be miniaturized, but the N-type well 24-2 is
You don't have to.

【0058】大きなN型ウェル22-2の中には、P型ウ
ェル25-2が形成されている。P型ウェル25-2には、
低電位電源VSS(接地電位)が供給されている。P型
ウェル25-2の中には、N型ウェル26-2と、P型ウェ
ル27-2とがそれぞれ形成されている。N型ウェル26
-2には高電位電源VDD2が供給されている。電源VD
D2は、電源VCCと異なるもので、外部電源電位をチ
ップ1内で電圧変換することで発生された内部電源であ
る。N型ウェル26-2にはPMOS2が形成されてい
る。また、P型ウェル27-2には、低電位電源VSSが
供給されている。P型ウェル27-2にはNMOS2が形
成されている。P型ウェル27-2は、P型ウェル25-2
よりも高い不純物濃度を有している。P型ウェル27-2
は、N型ウェル24-2と同様に無くても良い。
In the large N-type well 22-2, a P-type well 25-2 is formed. In the P-type well 25-2,
A low potential power supply VSS (ground potential) is supplied. An N-type well 26-2 and a P-type well 27-2 are formed in the P-type well 25-2. N-type well 26
-2 is supplied with the high potential power supply VDD2. Power supply VD
D2 is different from the power supply VCC, and is an internal power supply generated by performing voltage conversion of the external power supply potential in the chip 1. The PMOS 2 is formed in the N-type well 26-2. The P-well 27-2 is supplied with a low potential power VSS. The NMOS 2 is formed in the P-type well 27-2. The P-well 27-2 is a P-well 25-2.
It has a higher impurity concentration. P-type well 27-2
Need not be provided like the N-type well 24-2.

【0059】プロセッサ2は、基本的に、NMOS1、
2、PMOS1、2により構成されるが、プロセッサ2
を、内部電源VDD2により駆動されるNMOS2、P
MOS2のみで構成するようにしても良い。この場合に
は、外部電源VCCにより駆動されるNMOS1、PM
OS1は、例えば外部電源VCCから内部電源VDD2
を発生させる電圧発生回路などに使用されると良い。ま
た、大きなN型ウェル22-2の中には、P型ウェル25
-2と同様なP型ウェルが、複数形成されていても良い。
The processor 2 basically includes the NMOS 1,
2, PMOS 1 and 2
Are NMOS2, P2 driven by the internal power supply VDD2.
You may make it comprise only MOS2. In this case, the NMOS1, PM2 driven by the external power supply VCC
OS1 is, for example, from the external power supply VCC to the internal power supply VDD2.
It may be used for a voltage generating circuit or the like for generating the voltage. The large N-type well 22-2 includes a P-type well 25.
A plurality of P-type wells similar to -2 may be formed.

【0060】なお、図14において、参照符号Gは、M
OSFETのゲートを示している。
Note that in FIG.
The gate of the OSFET is shown.

【0061】図15は、図13中のウェル22-3を取り
出して示す断面図である。
FIG. 15 is a sectional view showing the well 22-3 shown in FIG.

【0062】図15に示すように、大きなN型ウェル2
2-3の中には、P型ウェル23-3と、N型ウェル24-3
とがそれぞれ形成されている。P型ウェル23-3には低
電位電源VSS(接地電位)が供給されている。P型ウ
ェル23-3にはNMOS3が形成されている。また、N
型ウェル24-3には、大きなN型ウェル22-3と同じ、
高電位内部電源VDD3が供給されている。N型ウェル
24-3にはPMOS3が形成されている。N型ウェル2
4-3は、大きなN型ウェル22-3よりも高い不純物濃度
を有している。N型ウェル24-3は、無くても良い。
As shown in FIG. 15, a large N-type well 2
2-3 include a P-type well 23-3 and an N-type well 24-3.
Are formed respectively. A low potential power supply VSS (ground potential) is supplied to the P-type well 23-3. The NMOS 3 is formed in the P-type well 23-3. Also, N
In the mold well 24-3, the same as the large N-type well 22-3,
The high potential internal power supply VDD3 is supplied. The PMOS 3 is formed in the N-type well 24-3. N-type well 2
4-3 has a higher impurity concentration than the large N-type well 22-3. The N-type well 24-3 may not be provided.

【0063】大きなN型ウェル22-3の中には、P型ウ
ェル25-3が形成されている。P型ウェル25-3には、
低電位電源VSS(接地電位)が供給されている。P型
ウェル25-3の中には、N型ウェル26-3と、P型ウェ
ル27-3とがそれぞれ形成されている。N型ウェル26
-3には高電位内部電源VDD3´が供給されている。内
部電源VDD3´は、内部電源VDD3をチップ1内で
電圧変換することで発生される。N型ウェル26-3には
PMOS4が形成されている。また、P型ウェル27-3
には、低電位電源VSSが供給されている。P型ウェル
27-3にはNMOS4が形成されている。P型ウェル2
7-3は、P型ウェル25-3よりも高い不純物濃度を有し
ている。P型ウェル27-3は、N型ウェル24-3と同様
に無くても良い。
In the large N-type well 22-3, a P-type well 25-3 is formed. In the P-type well 25-3,
A low potential power supply VSS (ground potential) is supplied. An N-type well 26-3 and a P-type well 27-3 are formed in the P-type well 25-3. N-type well 26
-3 is supplied with a high potential internal power supply VDD3 '. The internal power supply VDD3 'is generated by converting the voltage of the internal power supply VDD3 in the chip 1. The PMOS 4 is formed in the N-type well 26-3. Also, the P-type well 27-3
Is supplied with a low-potential power supply VSS. The NMOS 4 is formed in the P-type well 27-3. P-type well 2
7-3 has a higher impurity concentration than the P-type well 25-3. The P-type well 27-3 may not be provided like the N-type well 24-3.

【0064】SRAM3は、基本的に、NMOS3、
4、PMOS3、4により構成されるが、SRAM3
は、内部電源VDD3´により駆動されるNMOS4、
PMOS4のみで構成するようにしても良い。この場合
には、内部電源VDD3により駆動されるNMOS3、
PMOS3は、例えば内部電源VDD3から内部電源V
DD3´を発生させる電圧発生回路などに使用されると
良い。また、大きなN型ウェル22-3の中には、P型ウ
ェル25-3と同様なP型ウェルが、複数形成されていて
も良い。
The SRAM 3 basically includes an NMOS 3,
4, PMOS3, 4, SRAM3
Are NMOS4 driven by the internal power supply VDD3 ',
You may make it comprise only PMOS4. In this case, the NMOS3 driven by the internal power supply VDD3,
The PMOS3 is, for example, from the internal power supply VDD3 to the internal power supply V
It may be used for a voltage generating circuit that generates DD3 '. Further, a plurality of P-type wells similar to the P-type well 25-3 may be formed in the large N-type well 22-3.

【0065】なお、図15において、参照符号Gは、M
OSFETのゲートを示している。
In FIG. 15, reference numeral G denotes M
The gate of the OSFET is shown.

【0066】図16(A)および(B)はそれぞれ、図
13中のウェル22-4を取り出して示す断面図である。
FIGS. 16A and 16B are sectional views showing the well 22-4 in FIG.

【0067】図16(A)および(B)に示すように、
大きなN型ウェル22-4の中には、P型ウェル23-4
と、N型ウェル24-4とがそれぞれ形成されている。P
型ウェル23-4には低電位電源VSS(接地電位)が供
給されている。P型ウェル23-4にはNMOS5が形成
されている。また、N型ウェル24-4には、大きなN型
ウェル22-4と同じ、高電位内部電源VDD4が供給さ
れている。N型ウェル24-4にはPMOS5が形成され
ている。N型ウェル24-4は、大きなN型ウェル22-4
よりも高い不純物濃度を有している。N型ウェル24-4
は無くても良い。
As shown in FIGS. 16A and 16B,
A large N-type well 22-4 has a P-type well 23-4.
And an N-type well 24-4 are formed. P
The mold well 23-4 is supplied with a low potential power supply VSS (ground potential). The NMOS 5 is formed in the P-type well 23-4. The N-well 24-4 is supplied with the same high-potential internal power supply VDD4 as the large N-well 22-4. The PMOS 5 is formed in the N-type well 24-4. The N-type well 24-4 is a large N-type well 22-4.
It has a higher impurity concentration. N-type well 24-4
May not be required.

【0068】さらに、大きなN型ウェル22-4の中に
は、3つのP型ウェル25A-4、25B-4、25C-4が
形成されている。
Further, in the large N-type well 22-4, three P-type wells 25A-4, 25B-4 and 25C-4 are formed.

【0069】第1のP型ウェル25A-4には、負電位電
源VBB(−2〜−3V程度)が供給されている。負電
位電源VBBは、内部電源VDD4をチップ1内で電圧
変換することで発生される。P型ウェル25A-4にはダ
イナミック型のメモリセルトランジスタが形成されてい
る。
The first P-type well 25A-4 is supplied with a negative potential power supply VBB (about -2 to -3 V). The negative potential power supply VBB is generated by converting the voltage of the internal power supply VDD4 in the chip 1. A dynamic memory cell transistor is formed in the P-type well 25A-4.

【0070】第2のP型ウェル25B-4には、低電位電
源VSS(接地電位)が供給されている。P型ウェル2
5B-4の中には、N型ウェル26B-4と、P型ウェル2
7B-4とがそれぞれ形成されている。N型ウェル26B
-4には高電位内部電源VDD4´が供給されている。内
部電源VDD4´は、内部電源VDD4をチップ1内で
電圧変換することで発生される。N型ウェル26B-4に
はPMOS6が形成されている。また、P型ウェル27
B-4には、低電位電源VSSが供給されている。P型ウ
ェル27B-4にはNMOS6が形成されている。P型ウ
ェル27B-4は、P型ウェル25B-4よりも高い不純物
濃度を有している。P型ウェル27B-4は、N型ウェル
24-4と同様に無くても良い。
The low potential power supply VSS (ground potential) is supplied to the second P-type well 25B-4. P-type well 2
5B-4 includes an N-type well 26B-4 and a P-type well 2
7B-4 are formed. N-type well 26B
-4 is supplied with a high potential internal power supply VDD4 '. The internal power supply VDD4 'is generated by converting the voltage of the internal power supply VDD4 in the chip 1. The PMOS 6 is formed in the N-type well 26B-4. Also, the P-type well 27
B-4 is supplied with a low potential power supply VSS. The NMOS 6 is formed in the P-type well 27B-4. P-type well 27B-4 has a higher impurity concentration than P-type well 25B-4. The P-well 27B-4 may not be provided like the N-well 24-4.

【0071】第3のP型ウェル25C-4には、負電位電
源VBB(−2〜−3V程度)が供給されている。P型
ウェル25C-4の中には、N型ウェル26C-4と、P型
ウェル27C-4とがそれぞれ形成されている。N型ウェ
ル26C-4には高電位内部電源VDD4´´が供給され
ている。内部電源VDD4´´は、内部電源VDD4を
チップ1内で電圧変換することで発生される。N型ウェ
ル26C-4にはPMOS7が形成されている。また、P
型ウェル27C-4には負電位電源VBBが供給されてい
る。P型ウェル27C-4にはNMOS7が形成されてい
る。P型ウェル27C-4は、P型ウェル25C-4よりも
高い不純物濃度を有している。P型ウェル27C-4は、
N型ウェル24-4と同様に無くても良い。
The third P-type well 25C-4 is supplied with a negative potential power supply VBB (about -2 to -3 V). An N-type well 26C-4 and a P-type well 27C-4 are formed in the P-type well 25C-4. The high potential internal power supply VDD4 '' is supplied to the N-type well 26C-4. The internal power supply VDD4 ″ is generated by converting the voltage of the internal power supply VDD4 in the chip 1. The PMOS 7 is formed in the N-type well 26C-4. Also, P
A negative potential power supply VBB is supplied to the mold well 27C-4. The NMOS 7 is formed in the P-type well 27C-4. P-type well 27C-4 has a higher impurity concentration than P-type well 25C-4. The P-type well 27C-4
Like the N-type well 24-4, it may not be provided.

【0072】DRAM4のメモリセルアレイは、ダイナ
ミック型メモリセルトランジスタにより構成され、DR
AM4の周辺回路は、NMOS5、6、PMOS5、6
により構成される。DRAM4の周辺回路は、内部電源
VDD4´により駆動されるNMOS6、PMOS6の
みで構成するようにしても良い。この場合には、内部電
源VDD4により駆動されるNMOS5、PMOS5
は、例えば内部電源VDD4から内部電源VDD4´、
VDD4´´、VBBを発生させる電圧発生回路に使用
されると良い。
The memory cell array of the DRAM 4 is composed of dynamic memory cell transistors,
Peripheral circuits of AM4 are NMOS5,6, PMOS5,6
It consists of. The peripheral circuit of the DRAM 4 may be constituted by only the NMOS 6 and the PMOS 6 driven by the internal power supply VDD 4 ′. In this case, the NMOS 5 and the PMOS 5 driven by the internal power supply VDD4
Are, for example, from the internal power supply VDD4 to the internal power supply VDD4 ′,
It may be used for a voltage generation circuit that generates VDD4 ″ and VBB.

【0073】また、DRAM4の周辺回路には、昇圧電
位VPPを使用する回路、例えばワード線ドライバなど
が含まれている。このような回路を構成するために、P
型ウェル25B-4などに、昇圧電位VPPが供給される
N型ウェルを形成しても良い。
The peripheral circuit of the DRAM 4 includes a circuit using the boosted potential VPP, for example, a word line driver and the like. To construct such a circuit, P
An N-type well to which the boosted potential VPP is supplied may be formed in the type well 25B-4 or the like.

【0074】また、負電位電源VBBが供給されたP型
ウェル25C-4に形成されているNMOS7、PMOS
7は、例えばチップ1の外部と信号のやりとりを行う入
出力回路や、他のウェルに形成されているプロセッサ2
など、チップ1に形成され、異なる電源により駆動され
る他の機能回路と信号のやりとりを行う内部インターフ
ェース回路を構成するのに使用されると良い。入出力回
路や内部インターフェース回路は、サージが入力される
可能性がある。このサージをクランプするために、負の
電位であるVBBを、P型ウェル25C-4に供給する。
このような負の電位が供給されるP型ウェルは、N型ウ
ェル22-4だけでなく、N型ウェル22-2、22-3、2
2-5それぞれに設けるようにしても良い。そして、負の
電位が供給されるP型ウェルに、チップ1の外部と信号
のやりとりを行う入出力回路、他の機能回路と信号のや
りとりを行う内部インターフェース回路を形成すると良
い。
The NMOS 7 and the PMOS 7 formed in the P-type well 25C-4 supplied with the negative potential power supply VBB
Reference numeral 7 denotes, for example, an input / output circuit for exchanging signals with the outside of the chip 1 and a processor 2 formed in another well.
For example, it may be used to form an internal interface circuit which is formed on the chip 1 and exchanges signals with other functional circuits driven by different power supplies. A surge may be input to the input / output circuit or the internal interface circuit. In order to clamp this surge, a negative potential VBB is supplied to the P-type well 25C-4.
The P-type wells to which such a negative potential is supplied include not only the N-type well 22-4 but also the N-type wells 22-2, 22-3, 2-3.
2-5 may be provided for each. In the P-type well to which a negative potential is supplied, an input / output circuit for exchanging signals with the outside of the chip 1 and an internal interface circuit for exchanging signals with other functional circuits may be formed.

【0075】なお、図16(A)および(B)におい
て、参照符号GはMOSFETのゲートを、参照符号B
Lはビット線を、参照符号WLはワード線を、参照符号
PLはメモリキャパシタのプレート電極を、参照符号S
Nはメモリキャパシタのストレージ電極をそれぞれ示し
ている。
In FIGS. 16A and 16B, reference numeral G indicates the gate of the MOSFET, and reference numeral B
L denotes a bit line, WL denotes a word line, PL denotes a plate electrode of a memory capacitor, and S denotes
N indicates a storage electrode of the memory capacitor.

【0076】図17(A)および(B)はそれぞれ図1
3中のウェル22-5を取り出して示す断面図である。
FIGS. 17A and 17B respectively show FIGS.
3 is a sectional view showing a well 22-5 in FIG.

【0077】図17(A)および(B)に示すように、
大きなN型ウェル22-5の中には、P型ウェル23-5
と、N型ウェル24-5とがそれぞれ形成されている。P
型ウェル23-5には低電位電源VSS(接地電位)が供
給されている。P型ウェル23-5にはNMOS9が形成
されている。また、N型ウェル24-5には、大きなN型
ウェル22-5と同じ、高電位内部電源VDD5が供給さ
れている。N型ウェル24-5にはPMOS9が形成され
ている。N型ウェル24-5は、大きなN型ウェル22-5
よりも高い不純物濃度を有している。N型ウェル24-5
は、無くてもよい。 さらに、大きなN型ウェル22-5
の中には、2つのP型ウェル25A-5、25B-5が形成
されている。
As shown in FIGS. 17A and 17B,
In the large N-type well 22-5, there is a P-type well 23-5.
And an N-type well 24-5 are formed. P
A low potential power VSS (ground potential) is supplied to the mold well 23-5. The NMOS 9 is formed in the P-type well 23-5. The N-well 24-5 is supplied with the same high-potential internal power supply VDD5 as the large N-well 22-5. The PMOS 9 is formed in the N-type well 24-5. The N-well 24-5 is a large N-well 22-5.
It has a higher impurity concentration. N-type well 24-5
May be omitted. Furthermore, a large N-type well 22-5
Are formed with two P-type wells 25A-5 and 25B-5.

【0078】第1のP型ウェル25A-5には、低電位電
源VSS(接地電位)が供給されている。P型ウェル2
5A-5の中には、N型ウェル26A-5と、P型ウェル2
7A-5とがそれぞれ形成されている。N型ウェル26A
-5には高電位内部電源VDD5´´が供給されている。
内部電源VDD5´´は、内部電源VDD5をチップ1
内で電圧変換することで発生される。N型ウェル26A
-5にはPMOS8が形成されている。また、P型ウェル
27A-5には、低電位電源VSSが供給されている。P
型ウェル27A-5にはNMOS8が形成されている。P
型ウェル27A-5は、P型ウェル25A-5よりも高い不
純物濃度を有している。P型ウェル27A-5は、N型ウ
ェル24-5と同様に無くても良い。
The first P-type well 25A-5 is supplied with a low potential power supply VSS (ground potential). P-type well 2
5A-5 includes an N-type well 26A-5 and a P-type well 2
7A-5 are formed. N-type well 26A
-5 is supplied with a high-potential internal power supply VDD5 ''.
The internal power supply VDD5 ″ is connected to the chip 1 by the internal power supply VDD5.
It is generated by voltage conversion inside. N-type well 26A
At -5, a PMOS 8 is formed. The P-well 27A-5 is supplied with a low potential power VSS. P
The NMOS 8 is formed in the mold well 27A-5. P
The mold well 27A-5 has a higher impurity concentration than the P-well 25A-5. The P-well 27A-5 may not be provided like the N-well 24-5.

【0079】また、第1のP型ウェル25A-5の中に
は、N型ウェル26A0-5が、さらに形成されている。
N型ウェル26A0-5には高電位内部電源VDD5´
と、昇圧電位VEEとが、互いに切り替えられて供給さ
れるようになっている。内部電源VDD5´および昇圧
電位VEEは、内部電源VDD5をチップ1内で電圧変
換することで発生される。N型ウェル26A0-5の中に
は、P型ウェル28-5が形成されている。P型ウェル2
8-5には低電位電源VSSと、昇圧電位VEEと、降圧
電位VBBとが、互いに切り替えられて供給されるよう
になっている。降圧電位VBBは、内部電源VDD5を
チップ1内で電圧変換することで発生される。P型ウェ
ル28-5には、NAND型のメモリセルトランジスタが
形成されている。NAND型のメモリセルトランジスタ
からデータを消すときには、制御ゲートCGを接地し、
N型ウェル26A0-5およびP型ウェル28-5にそれぞ
れ、昇圧電位VEEを供給する。これにより、電子が、
浮遊ゲートFGからP型ウェル28-5に引き抜かれ、デ
ータが消される。一方、NAND型のメモリセルトラン
ジスタにデータを書き込むときには、制御ゲートCGを
プログラム電圧とし、N型ウェル26A0-5に電位VD
D5´を供給し、P型ウェル28-5に降圧電位VBBを
供給する。これにより、電子が、浮遊ゲートFGの下の
チャネルから浮遊ゲートFGに注入され、データが書き
込まれる。また、NAND型のメモリセルトランジスタ
に記憶されたデータを読み出すときには、制御ゲートC
Gを読み出し電圧とし、N型ウェル26A0-5に電位V
DD5´を供給し、P型ウェル28-5を低電位VSSを
供給する。これにより、チャネルに電流が流れるか否か
で表される“0、1”のデータが、浮遊ゲートFGの帯
電状態に応じて判断され、データがビット線BLに読み
出される。
In the first P-type well 25A-5, an N-type well 26A0-5 is further formed.
The N-well 26A0-5 has a high potential internal power supply VDD5 '.
And the boosted potential VEE are switched and supplied to each other. The internal power supply VDD5 'and the boosted potential VEE are generated by converting the voltage of the internal power supply VDD5 in the chip 1. A P-type well 28-5 is formed in the N-type well 26A0-5. P-type well 2
8-5, a low-potential power supply VSS, a boosted potential VEE, and a step-down potential VBB are switched and supplied to each other. The step-down potential VBB is generated by converting the voltage of the internal power supply VDD5 in the chip 1. In the P-type well 28-5, a NAND-type memory cell transistor is formed. When erasing data from the NAND type memory cell transistor, the control gate CG is grounded,
The boosted potential VEE is supplied to each of the N-well 26A0-5 and the P-well 28-5. This allows the electrons to
The data is erased from the floating gate FG to the P-type well 28-5, and the data is erased. On the other hand, when writing data to the NAND-type memory cell transistor, the control gate CG is set to the program voltage, and the potential VD is applied to the N-type well 26A0-5.
D5 'is supplied, and the reduced potential VBB is supplied to the P-type well 28-5. Thus, electrons are injected into the floating gate FG from the channel below the floating gate FG, and data is written. When reading data stored in the NAND type memory cell transistor, the control gate C
G is a read voltage, and the potential V is applied to the N-type well 26A0-5.
DD5 'is supplied and the low potential VSS is supplied to the P-type well 28-5. Thereby, data of “0, 1”, which is represented by whether or not a current flows through the channel, is determined according to the charging state of the floating gate FG, and the data is read out to the bit line BL.

【0080】第2のP型ウェル25B-5には、低電位電
源VSS(接地電位)が供給されている。P型ウェル2
5B-5の中には、N型ウェル26B-5と、P型ウェル2
7B-5とがそれぞれ形成されている。N型ウェル26B
-5には高電位内部電源VDD5´´´が供給されてい
る。内部電源VDD5´´´は、内部電源VDD5をチ
ップ1内で電圧変換することで発生される。N型ウェル
26B-5にはPMOS10が形成されている。また、P
型ウェル27B-5には低電位電源VSSが供給されてい
る。P型ウェル27B-5にはNMOS10が形成されて
いる。P型ウェル27B-5は、P型ウェル25B-5より
も高い不純物濃度を有している。P型ウェル27B-5
は、N型ウェル24-5と同様に無くても良い。
The low potential power VSS (ground potential) is supplied to the second P-type well 25B-5. P-type well 2
5B-5 includes an N-type well 26B-5 and a P-type well 2
7B-5 are formed respectively. N-type well 26B
-5 is supplied with a high-potential internal power supply VDD5 "". The internal power supply VDD5 ″ ″ is generated by converting the voltage of the internal power supply VDD5 in the chip 1. The PMOS 10 is formed in the N-type well 26B-5. Also, P
The low potential power VSS is supplied to the mold well 27B-5. The NMOS 10 is formed in the P-type well 27B-5. P-type well 27B-5 has a higher impurity concentration than P-type well 25B-5. P-type well 27B-5
Need not be provided like the N-type well 24-5.

【0081】Flash-EEPROM5のメモリセルアレイ
は、NAND型のメモリセルトランジスタにより構成さ
れ、Flash-EEPROM5の周辺回路は、NMOS8、
9、10、PMOS8、9、10により構成される。Fl
ash-EEPROM5の周辺回路は、内部電源VDD5´
´、VDD5´´´により駆動されるNMOS8、1
0、PMOS8、10のみで構成するようにしても良
い。この場合には、内部電源VDD5により駆動される
NMOS9、PMOS9は、例えば内部電源VDD5か
ら内部電源VDD5´、VDD5´´、VDD5´´
´、VBB、VEEを発生させる電圧発生回路に使用さ
れると良い。
The memory cell array of the Flash-EEPROM 5 is composed of NAND-type memory cell transistors.
9, 10, and PMOSs 8, 9, and 10. Fl
The peripheral circuit of the ash-EEPROM 5 is composed of an internal power supply VDD5 '.
, NMOS 8 driven by VDD 5 ′ ″
0, PMOS 8 and 10 only. In this case, the NMOS 9 and the PMOS 9 driven by the internal power supply VDD5 are, for example, changed from the internal power supply VDD5 to the internal power supply VDD5 ′, VDD5 ″, VDD5 ″.
', VBB, VEE.

【0082】なお、図17(A)および(B)におい
て、参照符号GはMOSFETのゲートを示している。
In FIGS. 17A and 17B, reference numeral G indicates a gate of the MOSFET.

【0083】以上の実施形態では、外部電位電源VCC
を、プロセッサ2が形成されているウェルに与えたが、
他の機能回路が形成されるウェルに与えても良い。さら
には、外部電位電源VCCが与えられるウェルを、さら
に形成し、このウェルに、他のウェルに与える電位を発
生させる回路を形成するようにしてもよい。
In the above embodiment, the external potential power supply VCC
Was given to the well in which the processor 2 was formed,
It may be provided to a well in which another functional circuit is formed. Further, a well to which the external potential power supply VCC is applied may be further formed, and a circuit for generating a potential to be applied to another well may be formed in this well.

【0084】<半導体集積回路装置の第2の実施形態>
前記第1の実施形態では、1チップ(領域)を単位とし
てチップ(領域)裏面同士を接着して積層したが、複数
のチップ領域を単位としてチップ裏面同士を接着して積
層する第2の実施形態について、以下に説明する。
<Second Embodiment of Semiconductor Integrated Circuit Device>
In the first embodiment, the chip (region) back surfaces are bonded and laminated in units of one chip (region), but the second embodiment in which the chip back surfaces are bonded and laminated in units of a plurality of chip regions An embodiment will be described below.

【0085】図3(a)、(b)は、それぞれ本発明の
半導体集積回路装置の第2の実施形態に係る断面構造を
概略的に示している。
FIGS. 3A and 3B each schematically show a cross-sectional structure according to a second embodiment of the semiconductor integrated circuit device of the present invention.

【0086】第1組のチップおよび第2組のチップは、
ウエハーに素子を形成した状態での検査により良品とし
て判定された隣接する複数のチップ領域(本例では2チ
ップ領域)30を単位として分割したものである。この場
合、ウエハー面のXY座標軸の例えばX方向に隣接する
2チップ領域を単位として分割した例を図3(a)に示
し、ウエハー面のXY座標軸の例えばY方向に隣接する
2チップ領域を単位として分割した例を図3(b)に示
している。
The first set of chips and the second set of chips are:
It is divided into a plurality of adjacent chip areas (two chip areas in this example) 30 determined as non-defective products by inspection in a state where elements are formed on a wafer. In this case, FIG. 3A shows an example in which two chip areas adjacent to each other in the X direction of the XY coordinate axis of the wafer surface are divided as a unit, and two chip areas adjacent to each other in the Y direction of the XY coordinate axis of the wafer surface are used as a unit. FIG. 3B shows an example of the division.

【0087】上記各チップ領域30は、第1の実施形態に
おける各チップと同様に、複数種類の機能回路を混載し
たチップ、あるいは単一種類の機能回路が形成されたチ
ップ(例えばメモリチップ)である。この場合、各チッ
プ間領域(ダイシングライン部)はウエハーそのものに
よる分離領域となっているので、各組のチップ間は絶縁
分離されている。
Each of the chip areas 30 is a chip on which a plurality of types of functional circuits are mounted or a chip on which a single type of functional circuit is formed (for example, a memory chip), similarly to the respective chips in the first embodiment. is there. In this case, since the inter-chip region (dicing line portion) is a separation region by the wafer itself, each set of chips is insulated and separated.

【0088】このような2つのチップ領域を単位とする
2組のチップ領域の裏面同士が熱伝導性が良好な導電性
接着剤により接着して積層されている。そして、このよ
うな接着積層構造の4チップ分は印刷配線部材上にアセ
ンブリされ、例えば絶縁樹脂(図示せず)により封止さ
れて半導体集積回路装置となる。この場合、第1組のチ
ップ領域の素子・接続端子形成面は、チップサイズの2
倍より若干大きめの印刷配線部材31a あるいは31b 上に
フリップチップ方式により接続固定され、第2組のチッ
プ領域の素子・接続端子形成面の接続端子は、例えばボ
ンディングワイヤー32により前記印刷配線板上の接続端
子に接続されている。そして、これらのボンディングワ
イヤーおよび接着積層構造の2チップが樹脂により封止
されている。
The back surfaces of two sets of chip regions each having two chip regions as a unit are laminated by bonding with a conductive adhesive having good thermal conductivity. Then, four chips of such an adhesive laminated structure are assembled on a printed wiring member and sealed with, for example, an insulating resin (not shown) to obtain a semiconductor integrated circuit device. In this case, the element / connection terminal formation surface of the first set of chip areas is 2 mm in chip size.
It is connected and fixed by a flip chip method on a printed wiring member 31a or 31b slightly larger than twice, and the connection terminals on the element / connection terminal formation surface of the second set of chip areas are connected to the printed wiring board by, for example, bonding wires 32. Connected to the connection terminal. The bonding wire and the two chips of the adhesive laminated structure are sealed with resin.

【0089】なお、上記印刷配線部材の裏面(チップの
非搭載面)には、例えばボールグリッドアレイタイプの
外部接続端子群が形成されている。また、上記第2組の
チップ領域の素子・接続端子形成面の接続端子は、バン
プ電極(図示せず)を介して外部と接続するようにして
もよい。
Note that, for example, a ball grid array type external connection terminal group is formed on the back surface (non-chip mounting surface) of the printed wiring member. The connection terminals on the element / connection terminal formation surface of the second set of chip regions may be connected to the outside via bump electrodes (not shown).

【0090】このような第2の実施形態に係る半導体集
積回路装置は、2つのチップ領域を単位とする2組のチ
ップ領域(計4チップ分)の裏面同士が熱伝導性が良好
な接着剤により接着されて積層されているので、第1の
実施形態に係る半導体集積回路装置と比べて、平面サイ
ズがほぼ2倍になり、機能回路としてメモリが形成され
ている場合にはメモリ容量が2倍になり、その他は基本
的には第1の実施形態と同様な効果がえられる。
In the semiconductor integrated circuit device according to the second embodiment, an adhesive having good heat conductivity is formed on the back surfaces of two sets of chip regions (for a total of four chips) in units of two chip regions. And the semiconductor integrated circuit device according to the first embodiment, the plane size is almost twice as large as that of the semiconductor integrated circuit device according to the first embodiment. The other effects are basically the same as those of the first embodiment.

【0091】なお、隣接する複数のチップ領域として、
本例では2チップ領域を単位とした場合を示したが、こ
れに限らず、3チップ領域、4チップ領域、…と単位を
拡大して実施することも可能である。
Note that, as a plurality of adjacent chip areas,
In this example, the case where the unit is a two-chip area is shown. However, the present invention is not limited to this, and the unit can be expanded to three chip areas, four chip areas, and so on.

【0092】また、前記したように接着により積層され
たチップを1組として、2組以上を印刷配線部材上にア
センブリして例えば樹脂封止した半導体集積回路装置を
構成した場合にも、上記したような効果が同様に得られ
る。
The above-described case is also applicable to a case where a semiconductor integrated circuit device in which two or more sets are assembled on a printed wiring member to form, for example, a resin-encapsulated semiconductor chip as a set of chips stacked by bonding as described above. Such effects can be similarly obtained.

【0093】また、前記2組のチップ領域の裏面同士が
導電性接着剤により接着されて積層された状態(印刷配
線部材上にアセンブリされていない状態)の半導体集積
回路装置を構成した場合にも、上記したような効果が同
様に得られる。
Also, a semiconductor integrated circuit device in a state where the back surfaces of the two sets of chip regions are laminated by bonding with a conductive adhesive (a state where they are not assembled on a printed wiring member) may be used. The above-described effects can be similarly obtained.

【0094】<半導体集積回路装置の第3の実施形態>
前記第1の実施形態および第2の実施形態では、チップ
(領域)裏面同士を接着して積層した二段接着積層構造
を示したが、片面側のチップ(領域)の素子・接続端子
形成面の接続端子と別の第3のチップ(領域)の素子・
接続端子形成面の接続端子とをバンプ電極を介して接続
し、三段積層構造を実現する第3の実施形態について、
以下に説明する。
<Third Embodiment of Semiconductor Integrated Circuit Device>
In the first embodiment and the second embodiment, the two-stage adhesive laminated structure in which the back surfaces of the chips (regions) are bonded to each other is shown, but the element / connection terminal formation surface of the chip (region) on one side is shown. Element of the third chip (area) different from the connection terminal of
Regarding a third embodiment in which a connection terminal on a connection terminal formation surface is connected via a bump electrode to realize a three-layered structure,
This will be described below.

【0095】図4は、本発明の半導体集積回路装置の第
3の実施形態に係る断面構造を概略的に示している。
FIG. 4 schematically shows a sectional structure according to a third embodiment of the semiconductor integrated circuit device of the present invention.

【0096】図4において、40は図1あるいは図3
(a)、(b)を参照して前述したように、二段接着積
層構造のパッケージング前の状態の半導体集積回路装置
であり、41は別途用意された第3のチップ(あるいは第
3組のチップ領域)である。
In FIG. 4, reference numeral 40 denotes FIG.
As described above with reference to (a) and (b), the semiconductor integrated circuit device in a state before packaging of a two-stage adhesive laminated structure, and 41 is a third chip (or third set) separately prepared Chip area).

【0097】この第3のチップ(あるいは第3組のチッ
プ領域)の片面側の素子・接続端子形成面は、印刷配線
部材42上にフリップチップ方式により接続固定され、他
面側の素子・接続端子形成面には、前記第1のチップ
(あるいは第1組のチップ領域)の片面側の素子・接続
端子形成面がフリップチップ方式により接続固定されて
いる。
The element / connection terminal forming surface on one side of the third chip (or the third set of chip areas) is connected and fixed on the printed wiring member 42 by a flip chip method, and the element / connection on the other side. An element / connection terminal formation surface on one side of the first chip (or a first set of chip regions) is connected and fixed to the terminal formation surface by a flip chip method.

【0098】そして、前記印刷配線部材42は、パッケー
ジのケース431 、432 内に収容され、前記第2のチップ
(あるいは第2組のチップ領域)の片面側の素子・接続
端子形成面の接続端子および前記第3のチップ(あるい
は第3組のチップ領域)の片面側の素子・接続端子形成
面は、例えばボンディングワイヤー44によりケース内の
中継接続ノードに対して接続されており、上記中継接続
ノードとパッケージの底面から例えばピン状に突出する
外部端子45とは電気的に接続されている。
The printed wiring member 42 is housed in the case 431, 432 of the package, and is connected to the connection terminal of the element / connection terminal forming surface on one side of the second chip (or the second set of chip areas). The element / connection terminal formation surface on one side of the third chip (or third chip area) is connected to a relay connection node in the case by, for example, a bonding wire 44, and the relay connection node The external terminals 45 projecting from the bottom surface of the package, for example, in the form of pins, are electrically connected.

【0099】なお、上記パッケージの底面には、ピン状
の外部端子群が形成されている例を示したが、このパッ
ケージの種類は特に限定されるものではなく、BGA
(ボールグリッドアレイ)、CSP(チップサイズパッ
ケージ)などを採用してよい。図5は、図4に示した半
導体集積回路装置の変形例を示す断面図である。
Although an example is shown in which a pin-shaped external terminal group is formed on the bottom surface of the package, the type of this package is not particularly limited.
(Ball grid array), CSP (chip size package), or the like. FIG. 5 is a sectional view showing a modification of the semiconductor integrated circuit device shown in FIG.

【0100】この半導体集積回路装置は、図4に示した
半導体集積回路装置と比べて、第2のチップの素子・接
続端子形成面に、コンデンサ、インダクタンス、抵抗、
発振回路、デコーダ回路などの電子部品51を搭載し、従
来の半導体集積回路装置に外付け接続されていた電子部
品を内蔵するように変更し、BGAタイプの外部端子52
を用いたものである。
This semiconductor integrated circuit device is different from the semiconductor integrated circuit device shown in FIG. 4 in that the capacitor, inductance, resistance,
An electronic component 51 such as an oscillation circuit and a decoder circuit is mounted, and the electronic component which is externally connected to the conventional semiconductor integrated circuit device is changed to be built-in.
Is used.

【0101】この場合、前記第2組のチップ領域の素子
・接続端子形成面の接続端子は、バンプ電極(図示せ
ず)を介して電子部品と接続するようにしてもよい。
In this case, the connection terminals on the element / connection terminal formation surface of the second set of chip regions may be connected to electronic components via bump electrodes (not shown).

【0102】図6は、本発明の半導体集積回路装置の第
4の実施形態に係る断面構造を概略的に示している。
FIG. 6 schematically shows a cross-sectional structure according to a fourth embodiment of the semiconductor integrated circuit device of the present invention.

【0103】図6において、61および62は、それぞれ図
1あるいは図3(a)、(b)を参照して前述したよう
に、二段接着積層構造のパッケージング前の状態の2個
の半導体集積回路装置であり、これらはチップサイズの
2倍より若干大きめの印刷配線部材(例えば印刷配線基
板)63上に例えばフリップチップ方式により接続固定さ
れている。
In FIG. 6, reference numerals 61 and 62 denote two semiconductors in a state before packaging of a two-stage adhesive laminated structure as described above with reference to FIG. 1 or FIGS. 3A and 3B, respectively. These are integrated circuit devices, which are connected and fixed on a printed wiring member (for example, a printed wiring board) 63 slightly larger than twice the chip size by, for example, a flip chip method.

【0104】そして、前記印刷配線部材は、パッケージ
のケース641 、642 内に収容され、前記第2のチップ
(あるいは第2組のチップ領域)の片面側の素子・接続
端子形成面の接続端子および印刷配線部材上の接続端子
は、例えばボンディングワイヤー65によりケース内の中
継接続ノードに対して接続されており、上記中継接続ノ
ードとパッケージの底面に形成された例えばBGA状の
外部端子とは電気的に接続されている。
The printed wiring member is housed in the case 641, 642 of the package, and the connection terminals and the connection terminals of the element / connection terminal formation surface on one side of the second chip (or the second set of chip areas) are provided. The connection terminal on the printed wiring member is connected to a relay connection node in the case by, for example, a bonding wire 65, and the relay connection node is electrically connected to, for example, a BGA-shaped external terminal formed on the bottom surface of the package. It is connected to the.

【0105】<システム基板の複数の実施形態>前記各
実施の形態のいずれかに係る半導体集積回路装置を組み
込む機器(例えばコンピュータ、その周辺のデータ一時
記憶装置)のシステム基板として、上記した半導体集積
回路装置を複数個実装したシステム基板を用いれば、機
能回路としてメモリが形成されている場合には、中容
量、大容量を比較的安価に実現でき、システム基板の集
積度の向上、小形化を実現することができる。
<Plural Embodiments of System Board> The above-described semiconductor integrated circuit is used as a system board of a device (for example, a computer and a temporary data storage device therearound) incorporating the semiconductor integrated circuit device according to any of the above embodiments. If a system board on which a plurality of circuit devices are mounted is used, when a memory is formed as a functional circuit, a medium capacity and a large capacity can be realized at relatively low cost, and the integration degree and the size of the system board can be improved. Can be realized.

【0106】このようなシステム基板の複数の実施形態
について、以下に説明する。
A plurality of embodiments of such a system board will be described below.

【0107】図7は、本発明のシステム基板の第1の実
施形態を概略的に示す斜視図である。
FIG. 7 is a perspective view schematically showing a first embodiment of the system board of the present invention.

【0108】このシステム基板は、印刷配線基板70上に
前記第1の実施形態の半導体集積回路装置71が2行、2
列に計4個並べられた状態で実装され、いわゆるマルチ
チップモジュールを構成している。この場合、各チップ
領域の機能回路としてメモリが形成されている場合に
は、中容量を比較的安価に実現でき、システム基板の集
積度の向上、小形化を実現することができる。
In this system board, the semiconductor integrated circuit device 71 of the first embodiment is provided on a printed wiring board 70 in two rows and two rows.
The so-called multi-chip module is mounted in a state where a total of four are arranged in a row. In this case, when a memory is formed as a functional circuit in each chip area, a medium capacity can be realized at relatively low cost, and the degree of integration and miniaturization of the system substrate can be realized.

【0109】図8は、本発明のシステム基板の第2の実
施形態を概略的に示す平面図である。
FIG. 8 is a plan view schematically showing a second embodiment of the system board of the present invention.

【0110】このシステム基板は、印刷配線基板80上に
前記第1の実施形態の半導体集積回路装置81が2行、2
列に計4個並べられた状態で実装され、さらに、同じ基
板80上に、ロジックタイプの半導体集積回路装置82およ
び複数個のコンデンサ83が実装されている。この場合、
各チップ領域の機能回路としてメモリが形成されている
場合には、中容量を比較的安価に実現でき、システム基
板の集積度の向上、小形化を実現することができる。
In this system board, the semiconductor integrated circuit device 81 of the first embodiment is provided on a printed wiring board 80 in two rows and two rows.
A total of four are mounted in a row, and a logic-type semiconductor integrated circuit device 82 and a plurality of capacitors 83 are mounted on the same substrate 80. in this case,
When a memory is formed as a functional circuit in each chip area, a medium capacity can be realized at relatively low cost, and the degree of integration and miniaturization of a system substrate can be realized.

【0111】図9は、本発明のシステム基板の第3の実
施形態を概略的に示す平面図である。
FIG. 9 is a plan view schematically showing a third embodiment of the system board of the present invention.

【0112】このシステム基板は、印刷配線基板90上に
前記第2の実施形態あるいは第3の実施形態に係る半導
体集積回路装置91が2行、2列に計4個並べられた状態
で実装され、さらに、同じ印刷配線基板90上に、ロジッ
クタイプの半導体集積回路装置92および複数個のコンデ
ンサ93が実装されている。この場合、各チップ領域の機
能回路としてメモリが形成されている場合には、中容量
〜大容量を比較的安価に実現でき、システム基板の集積
度の向上、小形化を比較的容易に実現することができ
る。
This system board is mounted on a printed wiring board 90 in a state where a total of four semiconductor integrated circuit devices 91 according to the second or third embodiment are arranged in two rows and two columns. Further, a logic type semiconductor integrated circuit device 92 and a plurality of capacitors 93 are mounted on the same printed wiring board 90. In this case, when a memory is formed as a functional circuit in each chip area, a medium capacity to a large capacity can be realized relatively inexpensively, and an improvement in the degree of integration of the system substrate and a reduction in size can be realized relatively easily. be able to.

【0113】図10は、本発明のシステム基板の第4の
実施形態を概略的に示す断面図である。
FIG. 10 is a sectional view schematically showing a fourth embodiment of the system board of the present invention.

【0114】このシステム基板は、印刷配線基板100 の
両面にそれぞれ前記各実施形態のいずれかに係る半導体
集積回路装置101 が複数個並べられた状態で実装され、
さらに、同じ印刷配線基板100 の片面にロジックタイプ
の半導体集積回路装置102 が実装されている。この場
合、各チップ領域の機能回路としてメモリが形成されて
いる場合には、大容量のメモリカードを比較的安価に実
現でき、システム基板の集積度の一層の向上、小形化を
実現することができる。
This system board is mounted in a state where a plurality of semiconductor integrated circuit devices 101 according to any of the above embodiments are arranged on both sides of a printed wiring board 100, respectively.
Further, a logic type semiconductor integrated circuit device 102 is mounted on one surface of the same printed wiring board 100. In this case, when a memory is formed as a functional circuit in each chip area, a large-capacity memory card can be realized relatively inexpensively, and further improvement and miniaturization of the integration degree of the system board can be realized. it can.

【0115】図11は、本発明のシステム基板の第5の
実施形態を概略的に示す斜視図である。
FIG. 11 is a perspective view schematically showing a fifth embodiment of the system board of the present invention.

【0116】このシステム基板は、印刷配線基板110 上
にそれぞれ前記第1の実施形態あるいはその変形例に係
る半導体集積回路装置111 が複数個並べられた状態で実
装され、さらに、同じ印刷配線基板110 上にロジックタ
イプの半導体集積回路装置112 やCPU113 や複数個の
コンデンサ114 が実装されている。この場合、各チップ
領域の機能回路としてメモリが形成されている場合に
は、大容量のメモリカードを比較的安価に実現でき、シ
ステム基板の集積度の一層の向上、小形化を実現するこ
とができる。
This system board is mounted on a printed wiring board 110 in a state where a plurality of semiconductor integrated circuit devices 111 according to the first embodiment or its modified example are arranged. A logic type semiconductor integrated circuit device 112, a CPU 113 and a plurality of capacitors 114 are mounted thereon. In this case, when a memory is formed as a functional circuit in each chip area, a large-capacity memory card can be realized relatively inexpensively, and further improvement and miniaturization of the integration degree of the system board can be realized. it can.

【0117】図12は、本発明のシステム基板の第6の
実施形態を概略的に示す斜視図である。
FIG. 12 is a perspective view schematically showing a sixth embodiment of the system board of the present invention.

【0118】このシステム基板は、印刷配線基板120 上
に前記第2の実施の形態に係る半導体集積回路装置121
が複数個並べられた状態で実装され、さらに、同じ印刷
配線基板120 の片面にロジックタイプの半導体集積回路
装置122 が実装されている。この場合、各チップ領域の
機能回路としてメモリが形成されている場合には、大容
量のメモリカードを比較的安価に実現でき、システム基
板の集積度の一層の向上、小形化を実現することができ
る。
This system board is mounted on a printed wiring board 120 by the semiconductor integrated circuit device 121 according to the second embodiment.
Are mounted in a state where a plurality of are arranged, and a logic type semiconductor integrated circuit device 122 is mounted on one surface of the same printed wiring board 120. In this case, when a memory is formed as a functional circuit in each chip area, a large-capacity memory card can be realized relatively inexpensively, and further improvement and miniaturization of the integration degree of the system board can be realized. it can.

【0119】[0119]

【発明の効果】上述したように本発明の半導体集積回路
装置によれば、複数の機能回路を混載した半導体集積回
路チップの少なくとも2個の裏面同士を接着した場合で
も、放熱特性を向上させるとともに電気的特性への悪影
響を低減させ、特に低電圧動作下における動作の安定化
を図ることができる。
As described above, according to the semiconductor integrated circuit device of the present invention, even when at least two back surfaces of a semiconductor integrated circuit chip on which a plurality of functional circuits are mixed are bonded, heat radiation characteristics can be improved. It is possible to reduce adverse effects on electrical characteristics and to stabilize operation particularly at low voltage operation.

【0120】さらに、本発明の半導体集積回路装置によ
れば、メモリ機能を有するチップに適用した場合には、
比較的安価にメモリ容量を容易に増大させることができ
る。
Further, according to the semiconductor integrated circuit device of the present invention, when applied to a chip having a memory function,
The memory capacity can be easily increased relatively inexpensively.

【0121】また、本発明のシステム基板によれば、集
積度の向上、小形化を実現することができ、メモリ機能
を有するチップを用いた場合には、中容量、大容量を比
較的安価に実現することができる。
Further, according to the system substrate of the present invention, it is possible to improve the degree of integration and reduce the size, and when a chip having a memory function is used, a medium capacity and a large capacity can be manufactured at a relatively low cost. Can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体集積回路装置の第1の実施形態
を概略的に示す断面図。
FIG. 1 is a sectional view schematically showing a first embodiment of a semiconductor integrated circuit device of the present invention.

【図2】図1に示した半導体集積回路装置の変形例を示
す断面図。
FIG. 2 is a sectional view showing a modification of the semiconductor integrated circuit device shown in FIG. 1;

【図3】本発明の半導体集積回路装置の第2の実施形態
を概略的に示す断面図。
FIG. 3 is a sectional view schematically showing a second embodiment of the semiconductor integrated circuit device of the present invention.

【図4】本発明の半導体集積回路装置の第3の実施形態
を概略的に示す断面図。
FIG. 4 is a sectional view schematically showing a third embodiment of the semiconductor integrated circuit device of the present invention.

【図5】図4に示した半導体集積回路装置の変形例を示
す断面図。
FIG. 5 is a sectional view showing a modification of the semiconductor integrated circuit device shown in FIG. 4;

【図6】本発明の半導体集積回路装置の第4の実施形態
を概略的に示す断面図。
FIG. 6 is a sectional view schematically showing a semiconductor integrated circuit device according to a fourth embodiment of the present invention.

【図7】本発明のシステム基板の第1の実施形態を概略
的に示す斜視図。
FIG. 7 is a perspective view schematically showing a first embodiment of the system board of the present invention.

【図8】本発明のシステム基板の第2の実施形態を概略
的に示す平面図。
FIG. 8 is a plan view schematically showing a second embodiment of the system board of the present invention.

【図9】本発明のシステム基板の第3の実施形態を概略
的に示す平面図。
FIG. 9 is a plan view schematically showing a third embodiment of the system board of the present invention.

【図10】本発明のシステム基板の第4の実施形態を概
略的に示す断面図。
FIG. 10 is a sectional view schematically showing a fourth embodiment of the system board of the present invention.

【図11】本発明のシステム基板の第5の実施形態を概
略的に示す斜視図。
FIG. 11 is a perspective view schematically showing a fifth embodiment of the system board of the present invention.

【図12】本発明のシステム基板の第6の実施形態を概
略的に示す斜視図。
FIG. 12 is a perspective view schematically showing a sixth embodiment of the system board of the present invention.

【図13】本発明の半導体集積回路装置の第1の実施形
態に係る各チップをウエハーから分割する前のウエハー
上のチップ領域一例を概略的に示す断面図。
FIG. 13 is a sectional view schematically showing an example of a chip area on a wafer before dividing each chip from the wafer according to the first embodiment of the semiconductor integrated circuit device of the present invention.

【図14】図13中のウェル22-2を取り出して示す断
面図。
FIG. 14 is a sectional view showing a well 22-2 in FIG. 13 taken out therefrom;

【図15】図13中のウェル22-3を取り出して示す断
面図。
FIG. 15 is a sectional view showing the well 22-3 in FIG. 13 taken out therefrom;

【図16】図13中のウェル22-4を取り出して示す断
面図。
FIG. 16 is a sectional view showing the well 22-4 in FIG. 13 taken out therefrom;

【図17】図13中のウェル22-5を取り出して示す断
面図。
FIG. 17 is a sectional view showing the well 22-5 in FIG. 13 taken out therefrom;

【図18】従来のCMOS構造の一例を示す断面図。FIG. 18 is a sectional view showing an example of a conventional CMOS structure.

【符号の説明】[Explanation of symbols]

11…第1のチップ、 12…第2のチップ、 13…導電性接着剤、 14…印刷配線部材、 15…封止樹脂、 16…ボンディングワイヤ。 11: first chip, 12: second chip, 13: conductive adhesive, 14: printed wiring member, 15: sealing resin, 16: bonding wire.

Claims (13)

【特許請求の範囲】[Claims] 【請求項1】 第1導電型の半導体基板の表層部に選択
的に島状に複数形成された前記第1導電型とは逆導電型
である第2導電型の第1のウエル領域、前記第1のウエ
ル領域中に選択的に島状に形成された第1導電型の第2
のウエル領域および少なくとも前記第2のウエル領域に
形成された機能回路を含む2個のチップと、 前記2個のチップのそれぞれの裏面同士を接着した導電
性接着剤とを具備することを特徴とする半導体集積回路
装置。
A first well region of a second conductivity type having a conductivity type opposite to the first conductivity type, which is selectively formed in an island shape on a surface layer portion of a semiconductor substrate of the first conductivity type; A second of the first conductivity type selectively formed in an island shape in the first well region.
And two chips including a functional circuit formed in at least the second well region and a conductive adhesive in which the back surfaces of the two chips are bonded to each other. Semiconductor integrated circuit device.
【請求項2】 前記接着により積層されたチップがアセ
ンブリされた印刷配線部材をさらに具備することを特徴
とする請求項1記載の半導体集積回路装置。
2. The semiconductor integrated circuit device according to claim 1, further comprising a printed wiring member on which the chips stacked by bonding are assembled.
【請求項3】 チップ間分離領域を介して隣接する複数
のチップ領域を単位とする2個のチップと、 前記2個のチップのそれぞれの裏面同士を接着した導電
性接着剤とを具備し、前記各チップ領域は、第1導電型
の半導体基板の表層部に前記第1導電型とは逆導電型で
ある第2導電型の第1のウエル領域が選択的に島状に複
数形成され、前記第1のウエル領域中に第1導電型の第
2のウエル領域が選択的に島状に形成され、少なくとも
前記第2のウエル領域に機能回路が形成されていること
を特徴とする半導体集積回路装置。
3. A semiconductor device comprising: two chips each having a plurality of chip regions adjacent to each other via an inter-chip separation region; and a conductive adhesive bonding the back surfaces of the two chips to each other, In each of the chip regions, a plurality of first well regions of a second conductivity type, which is a conductivity type opposite to the first conductivity type, are selectively formed in an island shape on a surface layer portion of a semiconductor substrate of the first conductivity type, A semiconductor integrated circuit, wherein a second well region of a first conductivity type is selectively formed in an island shape in the first well region, and at least a functional circuit is formed in the second well region. Circuit device.
【請求項4】 前記接着により積層されたチップがアセ
ンブリされた印刷配線部材をさらに具備することを特徴
とする請求項3記載の半導体集積回路装置。
4. The semiconductor integrated circuit device according to claim 3, further comprising a printed wiring member on which the chips stacked by bonding are assembled.
【請求項5】 前記接着により積層されたチップは、そ
の片面側の接続端子は前記印刷配線部材上にフリップチ
ップ方式により接続固定されており、その他面側の接続
端子はボンディングワイヤーにより前記印刷配線部材上
の接続端子に接続されており、 前記印刷配線部材は、前記チップがアセンブリされた面
とは反対面側に外部端子が設けられており、 前記接着により積層されたチップ、印刷配線部材および
ボンディングワイヤーは絶縁樹脂により封止されている
ことを特徴とする請求項2または4記載の半導体集積回
路装置。
5. The chip laminated by bonding has a connection terminal on one side connected and fixed on the printed wiring member by a flip chip method, and a connection terminal on the other side connected to the printed wiring by a bonding wire. The printed wiring member is connected to a connection terminal on the member, the printed wiring member is provided with an external terminal on a surface opposite to a surface on which the chip is assembled, and the chip, printed wiring member, 5. The semiconductor integrated circuit device according to claim 2, wherein the bonding wire is sealed with an insulating resin.
【請求項6】 前記印刷配線部材は前記接着により積層
されたチップを1個搭載し、前記印刷配線部材のサイズ
は前記チップのサイズより若干大きめであり、チップサ
イズパッケージを有することを特徴とする請求項2、
4、5のいずれか1項に記載の半導体集積回路装置。
6. The printed wiring member is mounted with one chip laminated by the bonding, the size of the printed wiring member is slightly larger than the size of the chip, and has a chip size package. Claim 2,
6. The semiconductor integrated circuit device according to any one of items 4 and 5.
【請求項7】 前記印刷配線部材は、前記接着により積
層されたチップを複数個搭載したことを特徴とする請求
項2、4、5のいずれか1項に記載の半導体集積回路装
置。
7. The semiconductor integrated circuit device according to claim 2, wherein the printed wiring member has a plurality of chips stacked by the bonding.
【請求項8】 第1導電型の半導体基板の表層部に選択
的に島状に複数形成された前記第1導電型とは逆導電型
である第2導電型の第1のウエル領域、前記第1のウエ
ル領域中に選択的に島状に形成された第1導電型の第2
のウエル領域および少なくとも前記第2のウエル領域に
形成された機能回路を含むチップ領域を少なくとも1個
有する第1、第2および第3のチップと、 前記第1および第2のチップのそれぞれの裏面同士を接
着した導電性接着剤と、 前記接着により積層された第
1のチップの片面側と前記第3のチップの片面側とをフ
リップチップ方式により接続固定したフリップチップ接
続部と、 前記第3のチップの他面側がアセンブリされた印刷配線
部材と、 前記印刷配線部材およびその上にアセンブリされた三層
積層構造のチップを収容し、前記第2のチップの他面側
および前記印刷配線部材上の接続端子に選択的かつ電気
的に接続される複数の外部端子を有するパッケージとを
具備することを特徴とする半導体集積回路装置。
8. A first well region of a second conductivity type having a conductivity type opposite to the first conductivity type, which is selectively formed in an island shape on a surface layer portion of a semiconductor substrate of the first conductivity type, A second of the first conductivity type selectively formed in an island shape in the first well region.
First, second, and third chips each having at least one chip region including a functional circuit formed in the well region and at least the second well region, and back surfaces of the first and second chips, respectively. A conductive adhesive adhesively bonded to each other, a flip chip connecting portion that connects and fixes one side of the first chip and one side of the third chip laminated by the bonding by a flip chip method, A printed wiring member on which the other surface side of the chip is assembled, and the printed wiring member and a chip having a three-layer laminated structure assembled thereon are housed, and the other surface side of the second chip and on the printed wiring member A package having a plurality of external terminals that are selectively and electrically connected to the connection terminals of the semiconductor integrated circuit device.
【請求項9】 前記複数の第1のウエル領域中にそれぞ
れ形成された機能回路は、互いに機能が異なっている機
能回路であり、半導体チップの電位を揺らす機能回路を
含むことを特徴とする請求項1乃至8のいずれか1項に
記載の半導体集積回路装置。
9. The functional circuit formed in each of the plurality of first well regions is a functional circuit having a different function from each other, and includes a functional circuit that fluctuates a potential of a semiconductor chip. Item 9. The semiconductor integrated circuit device according to any one of Items 1 to 8.
【請求項10】 前記複数の第1のウエル領域中にそれ
ぞれ形成された機能回路は、不揮発性メモリ回路、アナ
ログ回路、デジタル回路、デジタル/アナログ変換回
路、スタティック型メモリ回路、ダイナミック型メモリ
回路のうち、少なくとも2つを含むことを特徴とする請
求項1乃至8のいずれか1項に記載の半導体集積回路装
置。
10. The functional circuit formed in each of the plurality of first well regions includes a nonvolatile memory circuit, an analog circuit, a digital circuit, a digital / analog conversion circuit, a static memory circuit, and a dynamic memory circuit. The semiconductor integrated circuit device according to claim 1, wherein at least two are included.
【請求項11】 前記複数の第1のウエル領域中にそれ
ぞれ形成された機能回路は、全体としてメモリ回路を構
成していることを特徴とする請求項1乃至8のいずれか
1項に記載の半導体集積回路装置。
11. The device according to claim 1, wherein the functional circuits formed in the plurality of first well regions respectively constitute a memory circuit as a whole. Semiconductor integrated circuit device.
【請求項12】 それぞれ請求項1乃至11のいずれか
1項に記載の複数個の半導体集積回路装置と、 前記複数個の半導体集積回路装置を片面側に実装した印
刷配線基板とを具備することを特徴とするシステム基
板。
12. A semiconductor device comprising: a plurality of semiconductor integrated circuit devices according to claim 1; and a printed wiring board on which the plurality of semiconductor integrated circuit devices are mounted on one side. A system board characterized by the above-mentioned.
【請求項13】 それぞれ請求項1乃至11のいずれか
1項に記載の複数個の半導体集積回路装置と、 前記複数個の半導体集積回路装置を両面に実装した印刷
配線基板とを具備することを特徴とするシステム基板。
13. A semiconductor device comprising: the plurality of semiconductor integrated circuit devices according to claim 1; and a printed wiring board having the plurality of semiconductor integrated circuit devices mounted on both surfaces. Characteristic system board.
JP11201965A 1999-07-15 1999-07-15 Semiconductor integrated-circuit device and system substratte Pending JP2001035994A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11201965A JP2001035994A (en) 1999-07-15 1999-07-15 Semiconductor integrated-circuit device and system substratte

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11201965A JP2001035994A (en) 1999-07-15 1999-07-15 Semiconductor integrated-circuit device and system substratte

Publications (2)

Publication Number Publication Date
JP2001035994A true JP2001035994A (en) 2001-02-09
JP2001035994A5 JP2001035994A5 (en) 2005-06-23

Family

ID=16449708

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11201965A Pending JP2001035994A (en) 1999-07-15 1999-07-15 Semiconductor integrated-circuit device and system substratte

Country Status (1)

Country Link
JP (1) JP2001035994A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045899B2 (en) 2002-10-15 2006-05-16 Oki Electric Industry Co., Ltd. Semiconductor device and fabrication method of the same
KR100744979B1 (en) * 2005-05-20 2007-08-02 엔이씨 일렉트로닉스 가부시키가이샤 Sip type package containing analog semiconductor chip and digital semiconductor chip stacked in order, and method for manufacturing the same
JP2010002878A (en) * 2008-06-20 2010-01-07 Renei Kagi Kofun Yugenkoshi Source driver and liquid crystal display
US7656030B2 (en) 2006-01-11 2010-02-02 Renesas Technology Corp. Semiconductor device
EP2720267A1 (en) 2012-10-15 2014-04-16 J-Devices Corporation Semiconductor storage device and method for producing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5737867A (en) * 1980-08-18 1982-03-02 Mitsubishi Electric Corp Semiconductor device
JPH05109978A (en) * 1991-10-17 1993-04-30 Fujitsu Ltd Semiconductor device
JPH07273275A (en) * 1994-03-29 1995-10-20 Toshiba Corp Semiconductor device
JPH09260441A (en) * 1996-03-26 1997-10-03 Mitsubishi Electric Corp Semiconductor device
JPH1070243A (en) * 1996-05-30 1998-03-10 Toshiba Corp Semiconductor integrated circuit and method and apparatus for testing the same
JPH10256483A (en) * 1997-03-11 1998-09-25 Toshiba Corp Mos semiconductor integrated circuit
JPH113969A (en) * 1997-06-13 1999-01-06 Matsushita Electric Ind Co Ltd Substrate component laminated with chip component
JPH11121686A (en) * 1997-10-21 1999-04-30 Rohm Co Ltd Method of assembling multilayered chip
JPH11135714A (en) * 1997-10-29 1999-05-21 Rohm Co Ltd Semiconductor device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5737867A (en) * 1980-08-18 1982-03-02 Mitsubishi Electric Corp Semiconductor device
JPH05109978A (en) * 1991-10-17 1993-04-30 Fujitsu Ltd Semiconductor device
JPH07273275A (en) * 1994-03-29 1995-10-20 Toshiba Corp Semiconductor device
JPH09260441A (en) * 1996-03-26 1997-10-03 Mitsubishi Electric Corp Semiconductor device
JPH1070243A (en) * 1996-05-30 1998-03-10 Toshiba Corp Semiconductor integrated circuit and method and apparatus for testing the same
JPH10256483A (en) * 1997-03-11 1998-09-25 Toshiba Corp Mos semiconductor integrated circuit
JPH113969A (en) * 1997-06-13 1999-01-06 Matsushita Electric Ind Co Ltd Substrate component laminated with chip component
JPH11121686A (en) * 1997-10-21 1999-04-30 Rohm Co Ltd Method of assembling multilayered chip
JPH11135714A (en) * 1997-10-29 1999-05-21 Rohm Co Ltd Semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045899B2 (en) 2002-10-15 2006-05-16 Oki Electric Industry Co., Ltd. Semiconductor device and fabrication method of the same
KR100744979B1 (en) * 2005-05-20 2007-08-02 엔이씨 일렉트로닉스 가부시키가이샤 Sip type package containing analog semiconductor chip and digital semiconductor chip stacked in order, and method for manufacturing the same
US7656030B2 (en) 2006-01-11 2010-02-02 Renesas Technology Corp. Semiconductor device
JP2010002878A (en) * 2008-06-20 2010-01-07 Renei Kagi Kofun Yugenkoshi Source driver and liquid crystal display
EP2720267A1 (en) 2012-10-15 2014-04-16 J-Devices Corporation Semiconductor storage device and method for producing the same
US8897051B2 (en) 2012-10-15 2014-11-25 J-Devices Corporation Semiconductor storage device and method for producing the same
EP3855492A2 (en) 2012-10-15 2021-07-28 J-Devices Corporation Semiconductor storage device and method for producing the same

Similar Documents

Publication Publication Date Title
US6198136B1 (en) Support chips for buffer circuits
TWI584445B (en) Semiconductor device
US7843089B2 (en) Semiconductor device
JP2004221215A (en) Semiconductor device
JP2007066922A (en) Semiconductor integrated circuit device
US20050253236A1 (en) Semiconductor device capable of being connected to external terminals by wire bonding in stacked assembly
JP2001307057A (en) Multi-chip semiconductor device and memory card
US9478525B2 (en) Semiconductor device
CN101207115B (en) Semiconductor integrated circuit
US20050006747A1 (en) Chip mounting substrate, first level assembly, and second level assembly
US20120069530A1 (en) Semiconductor device and method of manufacturing the same
US20130228867A1 (en) Semiconductor device protected from electrostatic discharge
US20020109191A1 (en) Semiconductor circuit device with improved surge resistance
US20020096694A1 (en) Semiconductor device
JP2001035994A (en) Semiconductor integrated-circuit device and system substratte
JP2003243538A (en) Semiconductor integrated circuit apparatus
JP4930970B2 (en) Multi-chip module
JP4021930B2 (en) Semiconductor integrated circuit device
US20220173100A1 (en) Semiconductor device
US20210366532A1 (en) Semiconductor memory
WO2000065650A1 (en) Semiconductor device and method of manufacture
JPH10209371A (en) Ic memory
JP4041156B2 (en) Inspection method for semiconductor integrated circuit device
JPH09331023A (en) Semiconductor integrated circuit and semiconductor device
JP2007110155A (en) Ic memory and semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040930

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040930

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061030

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080218

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080229

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080425