JP2001024508A - リファレンス電圧発生回路及びａｄ変換器並びに半導体集積回路 - Google Patents
リファレンス電圧発生回路及びａｄ変換器並びに半導体集積回路Info
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- JP2001024508A JP2001024508A JP11197221A JP19722199A JP2001024508A JP 2001024508 A JP2001024508 A JP 2001024508A JP 11197221 A JP11197221 A JP 11197221A JP 19722199 A JP19722199 A JP 19722199A JP 2001024508 A JP2001024508 A JP 2001024508A
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Abstract
(57)【要約】
【課題】 ＡＤ変換の精度向上を図ることにある。
【解決手段】 コンパレータ（１３−１〜１３−ｎ）に
おけるリファレンス電圧供給端子に結合された容量（Ｃ
１〜Ｃｎ）と、この容量を充電するための定電流源（１
２−１〜１２−ｎ）と、その定電流を上記容量に断続的
に供給するためのスイッチ回路（１１−１〜１１−ｎ）
とを設ける。製造ばらつきに着目すると、上記コンパレ
ータにおけるリファレンス電圧供給端子に結合された容
量や、上記容量を充電するための定電流源は、ＡＤ変換
器における他の素子とは設計値に対して同様にずれる。
それにより、上記コンパレータにおいて素子の製造ばら
つきを相殺してＡＤ変換の精度向上を図る。
おけるリファレンス電圧供給端子に結合された容量（Ｃ
１〜Ｃｎ）と、この容量を充電するための定電流源（１
２−１〜１２−ｎ）と、その定電流を上記容量に断続的
に供給するためのスイッチ回路（１１−１〜１１−ｎ）
とを設ける。製造ばらつきに着目すると、上記コンパレ
ータにおけるリファレンス電圧供給端子に結合された容
量や、上記容量を充電するための定電流源は、ＡＤ変換
器における他の素子とは設計値に対して同様にずれる。
それにより、上記コンパレータにおいて素子の製造ばら
つきを相殺してＡＤ変換の精度向上を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、リファレンス電圧
を発生するためのリファレンス電圧発生回路に関し、例
えばアナログ信号をディジタル信号に変換するＡＤ（ア
ナログ・ディジタル）変換器及びそれを含む音声通信端
末装置に適用して適用して有効な技術に関する。
を発生するためのリファレンス電圧発生回路に関し、例
えばアナログ信号をディジタル信号に変換するＡＤ（ア
ナログ・ディジタル）変換器及びそれを含む音声通信端
末装置に適用して適用して有効な技術に関する。
【０００２】
【従来の技術】アナログ入力電圧をディジタル信号に変
換するためのＡＤ変換器として、電流積分型が知られて
いる。電流積分型のＡＤ変換器は、アナログ電流に変換
するための電圧電流変換回路や、回路に定電流を流すた
めの定電流源、その定電流経路を断続するためのスイッ
チなどが設けられる。また、上記スイッチを介して流れ
るローカルＤＡ（ディジタル・アナログ）電流とアナロ
グ信号入力によって流れる入力電流との差分電流を積分
するための積分回路や、この積分結果を量子化するため
のコンパレータが設けられる。このコンパレータの量子
化出力は、１ビットの疎密波の形でディジタル信号に変
換されており、それは上記スイッチを動作制御するため
のローカルＤＡクロックとして、上記スイッチに伝達さ
れるとともに、ディジタルフィルタによりフィルタリン
グ処理される。このディジタルフィルタでのフィルタリ
ング処理により、アナログ入力に対応するディジタル出
力が得られる。
換するためのＡＤ変換器として、電流積分型が知られて
いる。電流積分型のＡＤ変換器は、アナログ電流に変換
するための電圧電流変換回路や、回路に定電流を流すた
めの定電流源、その定電流経路を断続するためのスイッ
チなどが設けられる。また、上記スイッチを介して流れ
るローカルＤＡ（ディジタル・アナログ）電流とアナロ
グ信号入力によって流れる入力電流との差分電流を積分
するための積分回路や、この積分結果を量子化するため
のコンパレータが設けられる。このコンパレータの量子
化出力は、１ビットの疎密波の形でディジタル信号に変
換されており、それは上記スイッチを動作制御するため
のローカルＤＡクロックとして、上記スイッチに伝達さ
れるとともに、ディジタルフィルタによりフィルタリン
グ処理される。このディジタルフィルタでのフィルタリ
ング処理により、アナログ入力に対応するディジタル出
力が得られる。
【０００３】尚、電流積分型のＡＤ変換器について記載
された文献の例としては、１９９２年６月２６日に電子
情報通信学会から発行された「定電圧電流駆動オーバー
サンプリングＡＤ変換器（第５５頁〜第６０頁）」があ
る。
された文献の例としては、１９９２年６月２６日に電子
情報通信学会から発行された「定電圧電流駆動オーバー
サンプリングＡＤ変換器（第５５頁〜第６０頁）」があ
る。
【０００４】
【発明が解決しようとする課題】ＡＤ変換器の精度を向
上させるには多ビット化にすれば良いが、そうすると、
リファレンス電圧をそのビット数に応じて準備する必要
がある。また、電流積分型ＡＤ変換器の場合、内部に設
けた積分容量や、電流を発生する抵抗の製造ばらつきに
起因して、リファレンス電圧も変動してしまうことがあ
る。これはＡＤ変換精度を大きく低下させてしまう。
上させるには多ビット化にすれば良いが、そうすると、
リファレンス電圧をそのビット数に応じて準備する必要
がある。また、電流積分型ＡＤ変換器の場合、内部に設
けた積分容量や、電流を発生する抵抗の製造ばらつきに
起因して、リファレンス電圧も変動してしまうことがあ
る。これはＡＤ変換精度を大きく低下させてしまう。
【０００５】本発明の目的は、簡単な構成によりリファ
レンス電圧を発生するための技術を提供することにあ
る。
レンス電圧を発生するための技術を提供することにあ
る。
【０００６】本発明の別の目的は、ＡＤ変換の精度向上
を図るための技術を提供することにある。
を図るための技術を提供することにある。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、それぞれ電圧レベルが互いに異
なるリファレンス電圧を発生させる複数の電圧発生部を
含んでリファレンス電圧発生回路が形成されるとき、容
量と、上記容量を充電するための定電流源と、上記定電
流源の定電流を上記容量に断続的に供給するためのスイ
ッチ回路とを設けて上記電圧発生部を構成する。
なるリファレンス電圧を発生させる複数の電圧発生部を
含んでリファレンス電圧発生回路が形成されるとき、容
量と、上記容量を充電するための定電流源と、上記定電
流源の定電流を上記容量に断続的に供給するためのスイ
ッチ回路とを設けて上記電圧発生部を構成する。
【０００９】上記した手段によれば、容量、定電流源、
スイッチ回路の組み合わせにより上記電圧発生部が簡単
に形成され、このことが、リファレンス電圧発生回路の
構成の容易化を達成する。
スイッチ回路の組み合わせにより上記電圧発生部が簡単
に形成され、このことが、リファレンス電圧発生回路の
構成の容易化を達成する。
【００１０】このとき、上記スイッチ回路は、上記定電
流源を上記容量に結合させるための第１トランジスタ
と、上記第１トランジスタと相補的に動作され、上記容
量の蓄積電荷を放出するための第２トランジスタとを含
んで構成することができる。
流源を上記容量に結合させるための第１トランジスタ
と、上記第１トランジスタと相補的に動作され、上記容
量の蓄積電荷を放出するための第２トランジスタとを含
んで構成することができる。
【００１１】また、互いに定電流値が異なる複数の定電
流源を有するとき、複数の定電流源間で拡散容量値を揃
えるためのダミーＭＯＳトランジスタを設けることがで
きる。
流源を有するとき、複数の定電流源間で拡散容量値を揃
えるためのダミーＭＯＳトランジスタを設けることがで
きる。
【００１２】そして、それぞれ電圧レベルが互いに異な
るリファレンス電圧を発生させるための複数の電圧発生
部と、上記電圧発生部によって発生されたリファレンス
電圧と入力電圧とを比較するためのコンパレータとを含
んでＡＤ変換器が構成されるとき、上記コンパレータに
おけるリファレンス電圧供給端子に結合された容量と、
上記容量を充電するための定電流源と、上記定電流源の
定電流を上記容量に断続的に供給するためのスイッチ回
路とを含んで上記電圧発生部を構成する。
るリファレンス電圧を発生させるための複数の電圧発生
部と、上記電圧発生部によって発生されたリファレンス
電圧と入力電圧とを比較するためのコンパレータとを含
んでＡＤ変換器が構成されるとき、上記コンパレータに
おけるリファレンス電圧供給端子に結合された容量と、
上記容量を充電するための定電流源と、上記定電流源の
定電流を上記容量に断続的に供給するためのスイッチ回
路とを含んで上記電圧発生部を構成する。
【００１３】上記した手段によれば、リファレンス電圧
を生成するための手段は、上記コンパレータにおけるリ
ファレンス電圧供給端子に結合された容量と、上記容量
を充電するための定電流源と、上記定電流源の定電流を
上記容量に断続的に供給するためのスイッチ回路とを含
んで構成され、それはＡＤ変換器における他の素子と同
じ製造プロセスによって形成されるため、製造ばらつき
に着目すると、上記コンパレータにおけるリファレンス
電圧供給端子に結合された容量や、上記容量を充電する
ための定電流源と、ＡＤ変換器における他の素子とは設
計値に対して同様にずれる。このことが、上記コンパレ
ータにおいて、素子の製造ばらつきを相殺し、ＡＤ変換
の精度向上を達成する。
を生成するための手段は、上記コンパレータにおけるリ
ファレンス電圧供給端子に結合された容量と、上記容量
を充電するための定電流源と、上記定電流源の定電流を
上記容量に断続的に供給するためのスイッチ回路とを含
んで構成され、それはＡＤ変換器における他の素子と同
じ製造プロセスによって形成されるため、製造ばらつき
に着目すると、上記コンパレータにおけるリファレンス
電圧供給端子に結合された容量や、上記容量を充電する
ための定電流源と、ＡＤ変換器における他の素子とは設
計値に対して同様にずれる。このことが、上記コンパレ
ータにおいて、素子の製造ばらつきを相殺し、ＡＤ変換
の精度向上を達成する。
【００１４】このとき、上記容量の充電時間と、上記コ
ンパレータでの判定タイミングとを制御するためのタイ
ミングコントローラを設けることができる。
ンパレータでの判定タイミングとを制御するためのタイ
ミングコントローラを設けることができる。
【００１５】そして、上記タイミングコントローラに
は、上記容量の充電開始タイミングを調整することでＡ
Ｄ変換のゲイン調整を可能とする手段を含めることがで
きる。
は、上記容量の充電開始タイミングを調整することでＡ
Ｄ変換のゲイン調整を可能とする手段を含めることがで
きる。
【００１６】また、上記スイッチ回路は、上記定電流源
を上記容量に結合させるための第１トランジスタと、上
記第１トランジスタと相補的に動作され、上記容量の蓄
積電荷を放出するための第２トランジスタとを含んで構
成することができる。
を上記容量に結合させるための第１トランジスタと、上
記第１トランジスタと相補的に動作され、上記容量の蓄
積電荷を放出するための第２トランジスタとを含んで構
成することができる。
【００１７】さらに、互いに定電流値が異なる複数の定
電流源が形成されるとき、複数の定電流源間で拡散容量
値を揃えるダミーＭＯＳトランジスタを設けると良い。
電流源が形成されるとき、複数の定電流源間で拡散容量
値を揃えるダミーＭＯＳトランジスタを設けると良い。
【００１８】入力されたアナログ電圧を電流に変換する
ための電圧電流変換回路と、上記コンパレータの出力信
号に応じて流されるローカルＤＡ電流と上記電圧電流変
換回路の出力電流との差分電流を積分するための積分容
量とを設けることができる。
ための電圧電流変換回路と、上記コンパレータの出力信
号に応じて流されるローカルＤＡ電流と上記電圧電流変
換回路の出力電流との差分電流を積分するための積分容
量とを設けることができる。
【００１９】受信された信号をディジタル信号に変換す
るためのＡＤ変換手段と、上記ＡＤ変換手段の出力信号
を処理するための処理手段と、上記処理手段の処理結果
に基づいて音声アナログ信号を得るＤＡ変換手段とを含
んで半導体集積回路が構成されるとき、上記ＡＤ変換手
段として上記ＡＤ変換器を適用することができる。
るためのＡＤ変換手段と、上記ＡＤ変換手段の出力信号
を処理するための処理手段と、上記処理手段の処理結果
に基づいて音声アナログ信号を得るＤＡ変換手段とを含
んで半導体集積回路が構成されるとき、上記ＡＤ変換手
段として上記ＡＤ変換器を適用することができる。
【００２０】
【発明の実施の形態】図１１には、本発明にかかる半導
体集積回路が適用される音声通信端末装置が示される。
体集積回路が適用される音声通信端末装置が示される。
【００２１】図１１に示される音声通信端末装置は、特
に制限されないが、アンテナ１４３、デュプレクサ１４
４、受信系回路１４１、送信系回路１４２、スピーカ１
４５、マイクロフォン１４６を含んで成る。アンテナ１
４３で受けられた高周波信号がデュプレクサ１４４を介
して受信系回路１４１に入力され、ここで信号処理され
ることで、音声信号が取り出され、その音声信号によっ
てスピーカ１４５が駆動される。また、マイクロフォン
１４６から入力された音声信号は、送信系回路１４２に
取り込まれて信号処理される。そして、高周波信号に変
換されてからデュプレクサ１４４を介してアンテナ１４
３伝達されて発射される。
に制限されないが、アンテナ１４３、デュプレクサ１４
４、受信系回路１４１、送信系回路１４２、スピーカ１
４５、マイクロフォン１４６を含んで成る。アンテナ１
４３で受けられた高周波信号がデュプレクサ１４４を介
して受信系回路１４１に入力され、ここで信号処理され
ることで、音声信号が取り出され、その音声信号によっ
てスピーカ１４５が駆動される。また、マイクロフォン
１４６から入力された音声信号は、送信系回路１４２に
取り込まれて信号処理される。そして、高周波信号に変
換されてからデュプレクサ１４４を介してアンテナ１４
３伝達されて発射される。
【００２２】上記受信系回路１４１は次のように構成さ
れる。
れる。
【００２３】デュプレクサ１４４を介して取り込まれた
高周波信号を増幅するためのアンプ（ＬＮＡ）１４７、
このアンプ１４７から出力された高周波信号を低周波に
変換するための周波数変換部１４９、及びこの周波数変
換部１４９の出力信号をフィルタリング処理するための
２系統のプレフィルタ１４８、この２系統のプレフィル
タ１４８の出力信号をディジタル信号に変換するための
２系統のＡＤ変換装置１７１，１７２が設けられる。そ
して、上記２系統のＡＤ変換装置１７１，１７２の出力
信号をイコライジングするためのイコライザ１８１、こ
のイコライザ１８１の出力信号に対してチャネルデコー
ディング処理を行うチャネルデコーディング回路１８２
が設けられる。さらに、このチャネルデコーディング回
路１８２の出力信号に対してスピーチデコーディング処
理を行うスピーチデコーディング回路１８３、このスピ
ーチデコーディング回路１８３の出力信号のフィルタリ
ング処理を行うディジタルフィルタ１８４、このディジ
タルフィルタ１８４の出力信号をアナログ信号に変換す
るための音声ＤＡ変換器（ＤＡＣ）１８５、及びこの音
声ＤＡ変換器１８５の出力信号を増幅するためのアンプ
１８６が設けられる。
高周波信号を増幅するためのアンプ（ＬＮＡ）１４７、
このアンプ１４７から出力された高周波信号を低周波に
変換するための周波数変換部１４９、及びこの周波数変
換部１４９の出力信号をフィルタリング処理するための
２系統のプレフィルタ１４８、この２系統のプレフィル
タ１４８の出力信号をディジタル信号に変換するための
２系統のＡＤ変換装置１７１，１７２が設けられる。そ
して、上記２系統のＡＤ変換装置１７１，１７２の出力
信号をイコライジングするためのイコライザ１８１、こ
のイコライザ１８１の出力信号に対してチャネルデコー
ディング処理を行うチャネルデコーディング回路１８２
が設けられる。さらに、このチャネルデコーディング回
路１８２の出力信号に対してスピーチデコーディング処
理を行うスピーチデコーディング回路１８３、このスピ
ーチデコーディング回路１８３の出力信号のフィルタリ
ング処理を行うディジタルフィルタ１８４、このディジ
タルフィルタ１８４の出力信号をアナログ信号に変換す
るための音声ＤＡ変換器（ＤＡＣ）１８５、及びこの音
声ＤＡ変換器１８５の出力信号を増幅するためのアンプ
１８６が設けられる。
【００２４】上記ＡＤ変換装置１７１，１７２は互いに
同一構成とされる。
同一構成とされる。
【００２５】ＡＤ変換装置１７１は、アナログ信号をデ
ィジタル信号に変換するＡＤ変換器（ＡＤＣ）１０と、
このＡＤ変換器１０の出力信号をフィルタリング処理す
るディジタルフィルタ２０とを含んで成る。
ィジタル信号に変換するＡＤ変換器（ＡＤＣ）１０と、
このＡＤ変換器１０の出力信号をフィルタリング処理す
るディジタルフィルタ２０とを含んで成る。
【００２６】尚、特に制限されないが、上記受信系回路
１４１及び送信系回路１４２は、公知の半導体集積回路
製造技術により、単結晶シリコン基板などの一つの半導
体基板に形成される。
１４１及び送信系回路１４２は、公知の半導体集積回路
製造技術により、単結晶シリコン基板などの一つの半導
体基板に形成される。
【００２７】図１には、上記ＡＤ変換器１０の構成例が
示される。
示される。
【００２８】図１に示されるように、ＡＤ変換器１０
は、特に制限されないが、ｎ個のコンパレータ１３−１
〜１３−ｎ、このコンパレータ１３−１〜１３−ｎに対
応して配置されたｎ個の容量Ｃ１〜Ｃｎ、スイッチ回路
１１−１〜１１−ｎ、定電流源１２−１〜１２−ｎ、及
びタイミングコントローラ１４とを含んで成る。
は、特に制限されないが、ｎ個のコンパレータ１３−１
〜１３−ｎ、このコンパレータ１３−１〜１３−ｎに対
応して配置されたｎ個の容量Ｃ１〜Ｃｎ、スイッチ回路
１１−１〜１１−ｎ、定電流源１２−１〜１２−ｎ、及
びタイミングコントローラ１４とを含んで成る。
【００２９】定電流源１２−１〜１２−ｎの定電流値は
互いに異なる。定電流源１２−１の定電流値がＩｏで示
されるとき、定電流源１２−２の定電流値は２Ｉｏとさ
れ、定電流源１２−ｎの定電流値はｎＩｏとされる。つ
まり、定電流源１２−１〜１２−ｎは２のべき乗に従っ
て定電流値が大きくなる。
互いに異なる。定電流源１２−１の定電流値がＩｏで示
されるとき、定電流源１２−２の定電流値は２Ｉｏとさ
れ、定電流源１２−ｎの定電流値はｎＩｏとされる。つ
まり、定電流源１２−１〜１２−ｎは２のべき乗に従っ
て定電流値が大きくなる。
【００３０】容量Ｃ１〜Ｃｎは、対応するコンパレータ
１３−１〜１３−ｎの一方の入力端子とグランドＧＮＤ
との間に設けられる。コンパレータ１３−１〜１３−ｎ
の端子電圧はそれぞれＶｒｅｆ１〜Ｖｒｅｆｎで示さ
れ、それらはリファレンス電圧として対応するコンパレ
ータ１３−１〜１３−ｎの一方の端子に伝達される。
１３−１〜１３−ｎの一方の入力端子とグランドＧＮＤ
との間に設けられる。コンパレータ１３−１〜１３−ｎ
の端子電圧はそれぞれＶｒｅｆ１〜Ｖｒｅｆｎで示さ
れ、それらはリファレンス電圧として対応するコンパレ
ータ１３−１〜１３−ｎの一方の端子に伝達される。
【００３１】スイッチ回路１１−１〜１１−ｎは、タイ
ミングコントローラ１４から出力されるスイッチ制御信
号ＣＯＮＴに従って、上記定電流源１２−１〜１２−ｎ
を、対応する容量Ｃ１〜Ｃｎに結合させる機能を有す
る。
ミングコントローラ１４から出力されるスイッチ制御信
号ＣＯＮＴに従って、上記定電流源１２−１〜１２−ｎ
を、対応する容量Ｃ１〜Ｃｎに結合させる機能を有す
る。
【００３２】コンパレータ１３−１〜１３−ｎは、タイ
ミングコントローラ１４から出力される判定クロック信
号ＣＫに同期して、それぞれリファレンス電圧Ｖｒｅｆ
１〜Ｖｒｅｆｎと入力アナログ電圧Ｖｃｏｍｐとを比較
する。コンパレータ１３−１〜１３−ｎの出力は、上記
入力アナログ信号ＶｃｏｍｐのＡＤ変換結果ＡＤｏｕｔ
１〜ＡＤｏｕｔｎとされる。
ミングコントローラ１４から出力される判定クロック信
号ＣＫに同期して、それぞれリファレンス電圧Ｖｒｅｆ
１〜Ｖｒｅｆｎと入力アナログ電圧Ｖｃｏｍｐとを比較
する。コンパレータ１３−１〜１３−ｎの出力は、上記
入力アナログ信号ＶｃｏｍｐのＡＤ変換結果ＡＤｏｕｔ
１〜ＡＤｏｕｔｎとされる。
【００３３】ここで、本発明における電圧発生部は、容
量と定電流源とスイッチ回路とを含んで複数個形成され
る。例えば、容量Ｃ１と定電流源１２−１とスイッチ１
１−１とを含んで一つの電圧発生部が形成され、容量Ｃ
２と定電流源１２−２とスイッチ１１−２とを含んで一
つの電圧発生部が形成される。同様に容量Ｃｎと定電流
源１２−ｎとスイッチ１１−ｎとを含んで一つの電圧発
生部が形成される。
量と定電流源とスイッチ回路とを含んで複数個形成され
る。例えば、容量Ｃ１と定電流源１２−１とスイッチ１
１−１とを含んで一つの電圧発生部が形成され、容量Ｃ
２と定電流源１２−２とスイッチ１１−２とを含んで一
つの電圧発生部が形成される。同様に容量Ｃｎと定電流
源１２−ｎとスイッチ１１−ｎとを含んで一つの電圧発
生部が形成される。
【００３４】次に、各部の詳細な構成について説明す
る。
る。
【００３５】図２にはスイッチ回路１１−１及び定電流
源１２−１の構成例が代表的に示される。
源１２−１の構成例が代表的に示される。
【００３６】定電流源１２−１は、特に制限されない
が、二つのｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ
２が互いに直列接続されて成る。ｐチャンネル型ＭＯＳ
トランジスタＱ１のソース電極は高電位側電源Ｖｃｃに
結合される。ｐチャンネル型ＭＯＳトランジスタＱ２の
ドレイン電極はスイッチ回路１１−１に結合される。二
つのｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ２のゲ
ート電極には所定のバイアス電圧ＶＢ１，ＶＢ２がそれ
ぞれ供給される。
が、二つのｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ
２が互いに直列接続されて成る。ｐチャンネル型ＭＯＳ
トランジスタＱ１のソース電極は高電位側電源Ｖｃｃに
結合される。ｐチャンネル型ＭＯＳトランジスタＱ２の
ドレイン電極はスイッチ回路１１−１に結合される。二
つのｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ２のゲ
ート電極には所定のバイアス電圧ＶＢ１，ＶＢ２がそれ
ぞれ供給される。
【００３７】定電流値を増やすには、例えばｐチャンネ
ル型ＭＯＳトランジスタＱ１，Ｑ２の直列回路と同一の
回路を増やせば良い。
ル型ＭＯＳトランジスタＱ１，Ｑ２の直列回路と同一の
回路を増やせば良い。
【００３８】スイッチ回路１１−１は、特に制限されな
いが、ｐチャンネル型ＭＯＳトランジスタＱ３〜Ｑ５
と、インバータＩＮＶ１とが結合されて成る。ｐチャン
ネル型ＭＯＳトランジスタＱ３，Ｑ４のソース電極は定
電流源１２−１に結合される。ｐチャンネル型ＭＯＳト
ランジスタＱ３のドレイン電極は、低電位側電源Ｖｓｓ
に結合され、ｐチャンネル型ＭＯＳトランジスタＱ３の
ドレイン電極は、容量Ｃ１に結合されている。容量Ｃ１
の蓄積電荷を放出するため、容量Ｃ１と低電位側電源Ｖ
ｓｓとの間にｐチャンネル型ＭＯＳトランジスタＱ５が
設けられている。ｐチャンネル型ＭＯＳトランジスタＱ
３，Ｑ５は、スイッチ制御信号ＣＯＮＴによって制御さ
れる。ｐチャンネル型ＭＯＳトランジスタＱ４は、スイ
ッチ制御信号ＣＯＮＴがインバータＩＮＶ１で論理反転
された信号によって制御される。具体的には、スイッチ
制御信号ＣＯＮＴがハイレベルの場合には、ｐチャンネ
ル型ＭＯＳトランジスタＱ３，Ｑ５がオフされ、ｐチャ
ンネル型ＭＯＳトランジスタＱ４がオンされる。これに
より、定電流源１２−１からの定電流Ｉｏによって容量
Ｃ１が充電される。また、スイッチ制御信号ＣＯＮＴが
ローレベルの場合には、ｐチャンネル型ＭＯＳトランジ
スタＱ４がオフされ、ｐチャンネル型ＭＯＳトランジス
タＱ３，Ｑ４がオンされる。この状態では、容量Ｃ１の
蓄積電荷が低電位側電源Ｖｓｓ側に放出される。
いが、ｐチャンネル型ＭＯＳトランジスタＱ３〜Ｑ５
と、インバータＩＮＶ１とが結合されて成る。ｐチャン
ネル型ＭＯＳトランジスタＱ３，Ｑ４のソース電極は定
電流源１２−１に結合される。ｐチャンネル型ＭＯＳト
ランジスタＱ３のドレイン電極は、低電位側電源Ｖｓｓ
に結合され、ｐチャンネル型ＭＯＳトランジスタＱ３の
ドレイン電極は、容量Ｃ１に結合されている。容量Ｃ１
の蓄積電荷を放出するため、容量Ｃ１と低電位側電源Ｖ
ｓｓとの間にｐチャンネル型ＭＯＳトランジスタＱ５が
設けられている。ｐチャンネル型ＭＯＳトランジスタＱ
３，Ｑ５は、スイッチ制御信号ＣＯＮＴによって制御さ
れる。ｐチャンネル型ＭＯＳトランジスタＱ４は、スイ
ッチ制御信号ＣＯＮＴがインバータＩＮＶ１で論理反転
された信号によって制御される。具体的には、スイッチ
制御信号ＣＯＮＴがハイレベルの場合には、ｐチャンネ
ル型ＭＯＳトランジスタＱ３，Ｑ５がオフされ、ｐチャ
ンネル型ＭＯＳトランジスタＱ４がオンされる。これに
より、定電流源１２−１からの定電流Ｉｏによって容量
Ｃ１が充電される。また、スイッチ制御信号ＣＯＮＴが
ローレベルの場合には、ｐチャンネル型ＭＯＳトランジ
スタＱ４がオフされ、ｐチャンネル型ＭＯＳトランジス
タＱ３，Ｑ４がオンされる。この状態では、容量Ｃ１の
蓄積電荷が低電位側電源Ｖｓｓ側に放出される。
【００３９】尚、定電流源１２−２〜１２−ｎやスイッ
チ回路１１−２〜１１−ｎも、それぞれ上記定電流源１
２−１やスイッチ回路１１−１と同様に構成される。
チ回路１１−２〜１１−ｎも、それぞれ上記定電流源１
２−１やスイッチ回路１１−１と同様に構成される。
【００４０】図３には、上記バイアス電圧ＶＢ１，ＶＢ
２を生成するための回路構成例が示される。
２を生成するための回路構成例が示される。
【００４１】入力電圧Ｖｉを取り込む演算増幅器４５
に、ｎチャンネル型ＭＯＳトランジスタＱ６、及び抵抗
４６が結合されることで、入力電圧Ｖｉに応じた電流
が、ｐチャンネル型ＭＯＳトランジスタＱ７、ｎチャン
ネル型ＭＯＳトランジスタＱ６、及び抵抗４６の直列回
路に流れる。ｐチャンネル型ＭＯＳトランジスタＱ８
が、ｐチャンネル型ＭＯＳトランジスタＱ７にカレント
ミラー結合される。ｐチャンネル型ＭＯＳトランジスタ
Ｑ７，Ｑ８のゲート電圧がバイアス電圧ＶＢ１とされ
る。また、ｐチャンネル型ＭＯＳトランジスタＱ７，Ｑ
８のゲート電圧とｐチャンネル型ＭＯＳトランジスタＱ
８のドレイン電圧との差分が演算増幅器４７によって得
られる。この差分は、上記ｐチャンネル型ＭＯＳトラン
ジスタＱ８に直列接続されたｐチャンネル型ＭＯＳトラ
ンジスタＱ９のゲート電極に供給されるとともに、バイ
アス電圧ＶＢ２として出力される。入力電圧Ｖｉの値を
変えることでバイアス電圧ＶＢ１，ＶＢ２のレベルを調
整することができる。
に、ｎチャンネル型ＭＯＳトランジスタＱ６、及び抵抗
４６が結合されることで、入力電圧Ｖｉに応じた電流
が、ｐチャンネル型ＭＯＳトランジスタＱ７、ｎチャン
ネル型ＭＯＳトランジスタＱ６、及び抵抗４６の直列回
路に流れる。ｐチャンネル型ＭＯＳトランジスタＱ８
が、ｐチャンネル型ＭＯＳトランジスタＱ７にカレント
ミラー結合される。ｐチャンネル型ＭＯＳトランジスタ
Ｑ７，Ｑ８のゲート電圧がバイアス電圧ＶＢ１とされ
る。また、ｐチャンネル型ＭＯＳトランジスタＱ７，Ｑ
８のゲート電圧とｐチャンネル型ＭＯＳトランジスタＱ
８のドレイン電圧との差分が演算増幅器４７によって得
られる。この差分は、上記ｐチャンネル型ＭＯＳトラン
ジスタＱ８に直列接続されたｐチャンネル型ＭＯＳトラ
ンジスタＱ９のゲート電極に供給されるとともに、バイ
アス電圧ＶＢ２として出力される。入力電圧Ｖｉの値を
変えることでバイアス電圧ＶＢ１，ＶＢ２のレベルを調
整することができる。
【００４２】図４には、図１に示されるＡＤ変換器１０
における主要部の動作タイミングが示される。
における主要部の動作タイミングが示される。
【００４３】図４に示されるように、タイミングコント
ローラ１４によって生成された判定クロック信号ＣＫの
立ち下がりエッジのタイミングに同期してコンパレータ
１３−１〜１３−ｎでの比較判定が行われる。この比較
判定が開始される前に、タイミングコントローラ１４に
よってスイッチ制御信号ＣＯＮＴがハイレベルにアサー
トされることにより、定電流源１２−１〜１２−ｎがそ
れぞれ対応する容量Ｃ１〜Ｃｎに結合され、それにより
当該容量の充電（定電流源１２−１〜１２−ｎからの電
流の積分動作）が開始される。この充電により各キャパ
シタＣ１〜Ｃｎの端子電圧は徐々に上昇される。そし
て、上記判定クロック信号ＣＫの波形立下がりタイミン
グの各キャパシタＣ１〜Ｃｎの端子電圧がそれぞれリフ
ァレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆｎとして、コンパレ
ータ１３−１〜１３−ｎでの比較動作に関与される。
ローラ１４によって生成された判定クロック信号ＣＫの
立ち下がりエッジのタイミングに同期してコンパレータ
１３−１〜１３−ｎでの比較判定が行われる。この比較
判定が開始される前に、タイミングコントローラ１４に
よってスイッチ制御信号ＣＯＮＴがハイレベルにアサー
トされることにより、定電流源１２−１〜１２−ｎがそ
れぞれ対応する容量Ｃ１〜Ｃｎに結合され、それにより
当該容量の充電（定電流源１２−１〜１２−ｎからの電
流の積分動作）が開始される。この充電により各キャパ
シタＣ１〜Ｃｎの端子電圧は徐々に上昇される。そし
て、上記判定クロック信号ＣＫの波形立下がりタイミン
グの各キャパシタＣ１〜Ｃｎの端子電圧がそれぞれリフ
ァレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆｎとして、コンパレ
ータ１３−１〜１３−ｎでの比較動作に関与される。
【００４４】また、タイミングコントローラ１４によっ
てスイッチ制御信号ＣＯＮＴがローレベルにされると、
スイッチ回路１２−１〜１２−ｎにおけるｐチャンネル
型ＭＯＳトランジスタＱ５がオンされることにより、容
量Ｃ１〜Ｃｎの蓄積電荷が低電位側電源Ｖｓｓへ放出さ
れ、次の積分サイクルに備えられる。
てスイッチ制御信号ＣＯＮＴがローレベルにされると、
スイッチ回路１２−１〜１２−ｎにおけるｐチャンネル
型ＭＯＳトランジスタＱ５がオンされることにより、容
量Ｃ１〜Ｃｎの蓄積電荷が低電位側電源Ｖｓｓへ放出さ
れ、次の積分サイクルに備えられる。
【００４５】ＡＤ変換器１０のゲイン調整はタイミング
コントローラ１４によって行われる。
コントローラ１４によって行われる。
【００４６】つまり、タイミングコントローラ１４にお
いては、図８に示されるように、スイッチ制御信号ＣＯ
ＮＴをハイレベルにアサートするタイミングを変化させ
ることにより、積分開始タイミングを変化させることが
でき、それにより判定時のリファレンス電圧Ｖｒｅｆ１
〜Ｖｒｅｆｎのレベルを同時に調整することができる。
このようにリファレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆｎの
レベルが調整されることにより、ＡＤ変換器のゲインが
調整される。
いては、図８に示されるように、スイッチ制御信号ＣＯ
ＮＴをハイレベルにアサートするタイミングを変化させ
ることにより、積分開始タイミングを変化させることが
でき、それにより判定時のリファレンス電圧Ｖｒｅｆ１
〜Ｖｒｅｆｎのレベルを同時に調整することができる。
このようにリファレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆｎの
レベルが調整されることにより、ＡＤ変換器のゲインが
調整される。
【００４７】図１２には、上記ＡＤ変換器１０の比較対
照とされる回路構成が示される。
照とされる回路構成が示される。
【００４８】演算増幅器４０にｐチャンネル型ＭＯＳト
ランジスタＱ３１が結合され、このｐチャンネル型ＭＯ
ＳトランジスタＱ３１のドレイン電極と低電位側電源Ｖ
ｓｓとの間に分圧抵抗器４１が結合される。この分圧抵
抗器４１には複数のタップが設けられ、このタップから
抵抗分圧による所定レベルのリファレンス電圧が得られ
る。コンパレータの判定時に発生するノイズが、複数の
リファレンス電圧間で影響し合わないないように、分圧
抵抗器４１のタップ電圧はバッファアンプ４２−１〜４
２−ｎでバッファリングされてからコンパレータ１３−
１〜１３−ｎに伝達される。このバッファアンプ４２−
１〜４２−ｎを設けることは、チップ面積の増大、及び
消費電流の増大を招く。
ランジスタＱ３１が結合され、このｐチャンネル型ＭＯ
ＳトランジスタＱ３１のドレイン電極と低電位側電源Ｖ
ｓｓとの間に分圧抵抗器４１が結合される。この分圧抵
抗器４１には複数のタップが設けられ、このタップから
抵抗分圧による所定レベルのリファレンス電圧が得られ
る。コンパレータの判定時に発生するノイズが、複数の
リファレンス電圧間で影響し合わないないように、分圧
抵抗器４１のタップ電圧はバッファアンプ４２−１〜４
２−ｎでバッファリングされてからコンパレータ１３−
１〜１３−ｎに伝達される。このバッファアンプ４２−
１〜４２−ｎを設けることは、チップ面積の増大、及び
消費電流の増大を招く。
【００４９】これに対して、図１に示されるＡＤ変換器
１０は、定電流源１２−１〜１２−ｎによる定電流が、
互いに独立している容量１１−１〜１１−ｎで積分され
ることで、所定のリファレンス電圧Ｖｒｅｆ１〜Ｖｒｅ
ｆｎを形成しているため、分圧抵抗４１が不要であり、
さらにコンパレータの判定時に発生するノイズの影響を
排除するためのバッファアンプ４２−１〜４２−ｎも不
要とされる。
１０は、定電流源１２−１〜１２−ｎによる定電流が、
互いに独立している容量１１−１〜１１−ｎで積分され
ることで、所定のリファレンス電圧Ｖｒｅｆ１〜Ｖｒｅ
ｆｎを形成しているため、分圧抵抗４１が不要であり、
さらにコンパレータの判定時に発生するノイズの影響を
排除するためのバッファアンプ４２−１〜４２−ｎも不
要とされる。
【００５０】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【００５１】（１）容量Ｃ１〜Ｃｎと、定電流源１２−
１〜１２−ｎと、この定電流源１２−１〜１２−ｎを上
記容量Ｃ１〜Ｃｎに結合させるためのスイッチ回路１１
−１〜１１−ｎを含んで、リファレンス電圧Ｖｒｅｆ１
〜Ｖｒｅｆｎを形成するための回路を容易に構成するこ
とができる。
１〜１２−ｎと、この定電流源１２−１〜１２−ｎを上
記容量Ｃ１〜Ｃｎに結合させるためのスイッチ回路１１
−１〜１１−ｎを含んで、リファレンス電圧Ｖｒｅｆ１
〜Ｖｒｅｆｎを形成するための回路を容易に構成するこ
とができる。
【００５２】（２）リファレンス電圧Ｖｒｅｆ１〜Ｖｒ
ｅｆｎは、容量Ｃ１〜Ｃｎと、この容量Ｃ１〜Ｃｎを充
電するための定電流源１２−１〜１２−ｎと、この定電
流源１２−１〜１２−ｎの定電流を上記容量に断続的に
供給するためのスイッチ回路１１−１〜１１−ｎとで生
成される。それらはＡＤ変換器における他の素子と同じ
製造プロセスによって形成されるため、製造ばらつきに
着目すると、上記コンパレータにおけるリファレンス電
圧供給端子に結合された容量や、上記容量を充電するた
めの定電流源と、ＡＤ変換器における他の素子とは設計
値から同様にずれる。それにより、上記コンパレータ１
３−１〜１３−ｎにおいて、素子の製造ばらつきを相殺
するように作用し、ＡＤ変換の精度向上を図ることがで
きる。
ｅｆｎは、容量Ｃ１〜Ｃｎと、この容量Ｃ１〜Ｃｎを充
電するための定電流源１２−１〜１２−ｎと、この定電
流源１２−１〜１２−ｎの定電流を上記容量に断続的に
供給するためのスイッチ回路１１−１〜１１−ｎとで生
成される。それらはＡＤ変換器における他の素子と同じ
製造プロセスによって形成されるため、製造ばらつきに
着目すると、上記コンパレータにおけるリファレンス電
圧供給端子に結合された容量や、上記容量を充電するた
めの定電流源と、ＡＤ変換器における他の素子とは設計
値から同様にずれる。それにより、上記コンパレータ１
３−１〜１３−ｎにおいて、素子の製造ばらつきを相殺
するように作用し、ＡＤ変換の精度向上を図ることがで
きる。
【００５３】（３）図１に示されるＡＤ変換器１０は、
定電流源１２−１〜１２−ｎによる定電流が、互いに独
立している容量１１−１〜１１−ｎで積分されること
で、所定のリファレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆｎを
形成しているため、分圧抵抗４１が不要であり、さらに
コンパレータの判定時に発生するノイズの影響を排除す
るためのバッファアンプ４２−１〜４２−ｎも不要とさ
れ、チップ面積の低減及び消費電流の低減を図ることが
できる。
定電流源１２−１〜１２−ｎによる定電流が、互いに独
立している容量１１−１〜１１−ｎで積分されること
で、所定のリファレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆｎを
形成しているため、分圧抵抗４１が不要であり、さらに
コンパレータの判定時に発生するノイズの影響を排除す
るためのバッファアンプ４２−１〜４２−ｎも不要とさ
れ、チップ面積の低減及び消費電流の低減を図ることが
できる。
【００５４】図９及び図１０にはＡＤ変換器１０の別の
構成例が示される。
構成例が示される。
【００５５】図９に示されるのは１次ΔΣ型ＡＤ変換器
とされ、この１次ΔΣ型ＡＤ変換器が、図１に示される
ＡＤ変換器と大きく相違するのは、コンパレータ１３−
１〜１３−ｎの出力信号をアナログ信号に変換するため
のローカルＤＡ変換器９２、入力されたアナログ電圧を
電流に変換するための電圧電流変換回路９１、定電流源
９３、容量９４が設けられている点である。
とされ、この１次ΔΣ型ＡＤ変換器が、図１に示される
ＡＤ変換器と大きく相違するのは、コンパレータ１３−
１〜１３−ｎの出力信号をアナログ信号に変換するため
のローカルＤＡ変換器９２、入力されたアナログ電圧を
電流に変換するための電圧電流変換回路９１、定電流源
９３、容量９４が設けられている点である。
【００５６】尚、定電流源１２−１〜１２−ｎ、スイッ
チ回路１１−１〜１１−ｎ、容量Ｃ１〜Ｃｎ、コンパレ
ータ１３−１〜１３−ｎ、及びタイミングコントローラ
１４の詳細な構成及び作用については、図１に示される
回路と同一とされる。
チ回路１１−１〜１１−ｎ、容量Ｃ１〜Ｃｎ、コンパレ
ータ１３−１〜１３−ｎ、及びタイミングコントローラ
１４の詳細な構成及び作用については、図１に示される
回路と同一とされる。
【００５７】上記ローカルＤＡ変換器９２は、コンパレ
ータ１３−１〜１３−ｎに対応して複数個配置された定
電流源９２１、及び各定電流源毎に配置され、対応する
定電流源の出力電流をローカルＤＡ電流Ｉｄａとして選
択的に回路に供給するための複数のスイッチ回路９２２
とを含んで成る。ローカルＤＡ変換器９２における定電
流源９２１の定電流値がＩ０で示されるとき、定電流源
９３の定電流値はＩ０／２とされる。
ータ１３−１〜１３−ｎに対応して複数個配置された定
電流源９２１、及び各定電流源毎に配置され、対応する
定電流源の出力電流をローカルＤＡ電流Ｉｄａとして選
択的に回路に供給するための複数のスイッチ回路９２２
とを含んで成る。ローカルＤＡ変換器９２における定電
流源９２１の定電流値がＩ０で示されるとき、定電流源
９３の定電流値はＩ０／２とされる。
【００５８】電圧電流変換回路９１は、特に制限されな
いが、入力抵抗９１１と、演算増幅器９１２とが結合さ
れて成る。アナログ中心電圧を基準とするアナログ信号
は、抵抗９１１を介して演算増幅器９１２に一方の入力
端子に供給される。
いが、入力抵抗９１１と、演算増幅器９１２とが結合さ
れて成る。アナログ中心電圧を基準とするアナログ信号
は、抵抗９１１を介して演算増幅器９１２に一方の入力
端子に供給される。
【００５９】アナログ中心電圧を基準とするアナログ信
号が入力されると、電圧電流変換回路９１において、そ
れに応じた入力電流Ｉｉｎが得られ、この入力電流Ｉｉ
ｎと、ローカルＤＡ電流Ｉｄａとの差分電流ΔＩが得ら
れる。この差分電流ΔＩが容量９４により積分される。
それにより容量９４の端子には積分電圧Ｖｉｎｔが得ら
れ、それがコンパレータ１３−１〜１３−ｎの一方の入
力端子に共通に伝達される。
号が入力されると、電圧電流変換回路９１において、そ
れに応じた入力電流Ｉｉｎが得られ、この入力電流Ｉｉ
ｎと、ローカルＤＡ電流Ｉｄａとの差分電流ΔＩが得ら
れる。この差分電流ΔＩが容量９４により積分される。
それにより容量９４の端子には積分電圧Ｖｉｎｔが得ら
れ、それがコンパレータ１３−１〜１３−ｎの一方の入
力端子に共通に伝達される。
【００６０】タイミングコントローラ１４によって生成
されるスイッチ制御信号ＣＯＮＴに基づいてスイッチ回
路１１−１〜１１−ｎの動作が制御されることで容量Ｃ
１〜Ｃｎの端子にリファレンス電圧Ｖｒｅｆ１〜Ｖｒｅ
ｆｎが得られ、それと上記積分電圧Ｖｉｎｔとがコンパ
レータ１３−１〜１３−ｎで比較される。その比較結果
がローカルＤＡクロック信号ＣＫｌｄａとして上記ロー
カルＤＡ変換器９２に伝達されることで、それに応じた
ローカルＤＡ電流Ｉｄａが得られる。
されるスイッチ制御信号ＣＯＮＴに基づいてスイッチ回
路１１−１〜１１−ｎの動作が制御されることで容量Ｃ
１〜Ｃｎの端子にリファレンス電圧Ｖｒｅｆ１〜Ｖｒｅ
ｆｎが得られ、それと上記積分電圧Ｖｉｎｔとがコンパ
レータ１３−１〜１３−ｎで比較される。その比較結果
がローカルＤＡクロック信号ＣＫｌｄａとして上記ロー
カルＤＡ変換器９２に伝達されることで、それに応じた
ローカルＤＡ電流Ｉｄａが得られる。
【００６１】このようにして、上記電圧電流変換回路９
１に入力されたアナログ信号に対応するｎビットのディ
ジタル信号（ＡＤ出力）が得られる。
１に入力されたアナログ信号に対応するｎビットのディ
ジタル信号（ＡＤ出力）が得られる。
【００６２】また、定電流源１２−１〜１２−ｎ、スイ
ッチ回路１１−１〜１１−ｎ、容量Ｃ１〜Ｃｎ、コンパ
レータ１３−１〜１３−ｎ、及びタイミングコントロー
ラ１４を有するため、図１に示される回路と同様の作用
効果を得ることができる。例えば、差分電流ΔＩを積分
するための容量９４と、定電流１２−１〜１２−ｎから
の定電流を積分する容量Ｃ１〜Ｃｎとは同一プロセスで
製造されるから、製造ばらつきが同じように現れる。容
量値が大きい方にずれても、小さい方にずれても、その
ような製造ばらつきはコンパレータ１３−１〜１３−ｎ
の比較においてキャンセルされる。
ッチ回路１１−１〜１１−ｎ、容量Ｃ１〜Ｃｎ、コンパ
レータ１３−１〜１３−ｎ、及びタイミングコントロー
ラ１４を有するため、図１に示される回路と同様の作用
効果を得ることができる。例えば、差分電流ΔＩを積分
するための容量９４と、定電流１２−１〜１２−ｎから
の定電流を積分する容量Ｃ１〜Ｃｎとは同一プロセスで
製造されるから、製造ばらつきが同じように現れる。容
量値が大きい方にずれても、小さい方にずれても、その
ような製造ばらつきはコンパレータ１３−１〜１３−ｎ
の比較においてキャンセルされる。
【００６３】図１０に示されるのは２次ΔΣ型ＡＤ変換
器とされ、これが、図９に示される１次ΔΣ型ＡＤ変換
器と大きく異なるのは、演算増幅器１０１及びｎチャン
ネル型ＭＯＳトランジスタＱ４２によって、キャパシタ
９４の積分電圧を電流に変換し、変換された電流とロー
カルＤＡ電流との差分電流を積分容量１０５でさらに積
分することにより積分電圧Ｖｉｎｔを求め、それをコン
パレータ１３−１〜１３−ｎに供給している点である。
上記ｎチャンネル型ＭＯＳトランジスタＱ４２に定電流
源１０３が直列接続される。そしてこの定電流源１０３
に抵抗１０４が並列接続されている。定電流源１０２の
定電流値がＩ０とされるとき、定電流源１０３の定電流
値はＩ０／２とされる。
器とされ、これが、図９に示される１次ΔΣ型ＡＤ変換
器と大きく異なるのは、演算増幅器１０１及びｎチャン
ネル型ＭＯＳトランジスタＱ４２によって、キャパシタ
９４の積分電圧を電流に変換し、変換された電流とロー
カルＤＡ電流との差分電流を積分容量１０５でさらに積
分することにより積分電圧Ｖｉｎｔを求め、それをコン
パレータ１３−１〜１３−ｎに供給している点である。
上記ｎチャンネル型ＭＯＳトランジスタＱ４２に定電流
源１０３が直列接続される。そしてこの定電流源１０３
に抵抗１０４が並列接続されている。定電流源１０２の
定電流値がＩ０とされるとき、定電流源１０３の定電流
値はＩ０／２とされる。
【００６４】ローカルＤＡ変換器９２は、チップ占有面
積の低減のため、ｎチャンネル型ＭＯＳトランジスタＱ
４１にローカルＤＡ電流を流す場合と、ｎチャンネル型
ＭＯＳトランジスタＱ４２にローカルＤＡ電流を流す場
合とで兼用される。つまり、スイッチ回路９２２により
ｎチャンネル型ＭＯＳトランジスタＱ４１側接点が選択
された場合には、ｎチャンネル型ＭＯＳトランジスタＱ
４１にローカルＤＡ電流が供給され、ｎチャンネル型Ｍ
ＯＳトランジスタＱ４２側接点が選択された場合には、
ｎチャンネル型ＭＯＳトランジスタＱ４２にローカルＤ
Ａ電流が供給される。
積の低減のため、ｎチャンネル型ＭＯＳトランジスタＱ
４１にローカルＤＡ電流を流す場合と、ｎチャンネル型
ＭＯＳトランジスタＱ４２にローカルＤＡ電流を流す場
合とで兼用される。つまり、スイッチ回路９２２により
ｎチャンネル型ＭＯＳトランジスタＱ４１側接点が選択
された場合には、ｎチャンネル型ＭＯＳトランジスタＱ
４１にローカルＤＡ電流が供給され、ｎチャンネル型Ｍ
ＯＳトランジスタＱ４２側接点が選択された場合には、
ｎチャンネル型ＭＯＳトランジスタＱ４２にローカルＤ
Ａ電流が供給される。
【００６５】尚、定電流源１２−１〜１２−ｎ、スイッ
チ回路１１−１〜１１−ｎ、容量Ｃ１〜Ｃｎ、コンパレ
ータ１３−１〜１３−ｎ、及びタイミングコントローラ
１４の詳細な構成及び作用については、図１に示される
回路と同一とされる。
チ回路１１−１〜１１−ｎ、容量Ｃ１〜Ｃｎ、コンパレ
ータ１３−１〜１３−ｎ、及びタイミングコントローラ
１４の詳細な構成及び作用については、図１に示される
回路と同一とされる。
【００６６】図１０に示される回路構成においても、定
電流源１２−１〜１２−ｎ、スイッチ回路１１−１〜１
１−ｎ、容量Ｃ１〜Ｃｎ、コンパレータ１３−１〜１３
−ｎ、及びタイミングコントローラ１４を有するため、
図１や図９に示される回路と同様の作用効果を得ること
ができる。
電流源１２−１〜１２−ｎ、スイッチ回路１１−１〜１
１−ｎ、容量Ｃ１〜Ｃｎ、コンパレータ１３−１〜１３
−ｎ、及びタイミングコントローラ１４を有するため、
図１や図９に示される回路と同様の作用効果を得ること
ができる。
【００６７】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００６８】例えば、図１、図９、及び図１０に示され
るように多ビット化の場合には複数の定電流源１２−１
〜１２−ｎが設けられるが、その場合において、ＭＯＳ
トランジスタの拡散容量の影響を低減するため、ダミー
ＭＯＳトランジスタを設けるようにすると良い。これに
ついて図５乃至図７を用いて説明する。
るように多ビット化の場合には複数の定電流源１２−１
〜１２−ｎが設けられるが、その場合において、ＭＯＳ
トランジスタの拡散容量の影響を低減するため、ダミー
ＭＯＳトランジスタを設けるようにすると良い。これに
ついて図５乃至図７を用いて説明する。
【００６９】図５に示される定電流源１２−１は、定電
流Ｉ０を供給する場合の回路構成とされる。ｐチャンネ
ル型ＭＯＳトランジスタＱ１，Ｑ２が直列接続され、ｐ
チャンネル型ＭＯＳトランジスタＱ１１，Ｑ１２が直列
接続され、ｐチャンネル型ＭＯＳトランジスタＱ２１，
Ｑ２２が直列接続されて成るが、ｐチャンネル型ＭＯＳ
トランジスタＱ１１，Ｑ２１のソース電極が開放状態で
あるため、ｐチャンネル型ＭＯＳトランジスタＱ１１，
Ｑ１２，Ｑ２１，Ｑ２２は定電流の生成には関与されな
い。この場合、ｐチャンネル型ＭＯＳトランジスタＱ１
２，Ｑ２２は所定の拡散容量５１を得るためのダミーＭ
ＯＳトランジスタとされる。
流Ｉ０を供給する場合の回路構成とされる。ｐチャンネ
ル型ＭＯＳトランジスタＱ１，Ｑ２が直列接続され、ｐ
チャンネル型ＭＯＳトランジスタＱ１１，Ｑ１２が直列
接続され、ｐチャンネル型ＭＯＳトランジスタＱ２１，
Ｑ２２が直列接続されて成るが、ｐチャンネル型ＭＯＳ
トランジスタＱ１１，Ｑ２１のソース電極が開放状態で
あるため、ｐチャンネル型ＭＯＳトランジスタＱ１１，
Ｑ１２，Ｑ２１，Ｑ２２は定電流の生成には関与されな
い。この場合、ｐチャンネル型ＭＯＳトランジスタＱ１
２，Ｑ２２は所定の拡散容量５１を得るためのダミーＭ
ＯＳトランジスタとされる。
【００７０】また、図６に示される定電流源１２−１
は、定電流２Ｉ０を供給する場合の回路構成とされる。
ｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ２が直列接
続され、ｐチャンネル型ＭＯＳトランジスタＱ１１，Ｑ
１２が直列接続され、ｐチャンネル型ＭＯＳトランジス
タＱ２１，Ｑ２２が直列接続されて成るが、ｐチャンネ
ル型ＭＯＳトランジスタＱ２１のソース電極が開放状態
であるため、ｐチャンネル型ＭＯＳトランジスタＱ２
１，Ｑ２２は定電流の生成には関与されない。しかし、
ｐチャンネル型ＭＯＳトランジスタＱ２，Ｑ１２，Ｑ２
２の存在により、所定の拡散容量５１が形成され、その
値は図５に示される場合に等しい。この場合、ｐチャン
ネル型ＭＯＳトランジスタＱ２２はダミーＭＯＳトラン
ジスタとされる。
は、定電流２Ｉ０を供給する場合の回路構成とされる。
ｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ２が直列接
続され、ｐチャンネル型ＭＯＳトランジスタＱ１１，Ｑ
１２が直列接続され、ｐチャンネル型ＭＯＳトランジス
タＱ２１，Ｑ２２が直列接続されて成るが、ｐチャンネ
ル型ＭＯＳトランジスタＱ２１のソース電極が開放状態
であるため、ｐチャンネル型ＭＯＳトランジスタＱ２
１，Ｑ２２は定電流の生成には関与されない。しかし、
ｐチャンネル型ＭＯＳトランジスタＱ２，Ｑ１２，Ｑ２
２の存在により、所定の拡散容量５１が形成され、その
値は図５に示される場合に等しい。この場合、ｐチャン
ネル型ＭＯＳトランジスタＱ２２はダミーＭＯＳトラン
ジスタとされる。
【００７１】さらに、図７に示される定電流源１２−１
は、３Ｉ０を供給する場合の回路構成とされる。ｐチャ
ンネル型ＭＯＳトランジスタＱ１，Ｑ２が直列接続さ
れ、ｐチャンネル型ＭＯＳトランジスタＱ１１，Ｑ１２
が直列接続され、ｐチャンネル型ＭＯＳトランジスタＱ
２１，Ｑ２２が直列接続されて成る。この場合、ｐチャ
ンネル型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ１１，Ｑ１
２，Ｑ２１，Ｑ２２の全てが定電流の形成に関与され
る。ｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ１２，
Ｑ２２の存在により、所定の拡散容量５１が形成され、
その値は図５及び図６に示される場合に等しい。
は、３Ｉ０を供給する場合の回路構成とされる。ｐチャ
ンネル型ＭＯＳトランジスタＱ１，Ｑ２が直列接続さ
れ、ｐチャンネル型ＭＯＳトランジスタＱ１１，Ｑ１２
が直列接続され、ｐチャンネル型ＭＯＳトランジスタＱ
２１，Ｑ２２が直列接続されて成る。この場合、ｐチャ
ンネル型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ１１，Ｑ１
２，Ｑ２１，Ｑ２２の全てが定電流の形成に関与され
る。ｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ１２，
Ｑ２２の存在により、所定の拡散容量５１が形成され、
その値は図５及び図６に示される場合に等しい。
【００７２】上記のように、図５ではｐチャンネル型Ｍ
ＯＳトランジスタＱ１２，Ｑ２２がダミーＭＯＳトラン
ジスタとして機能し、図６ではｐチャンネル型ＭＯＳト
ランジスタＱ２２がダミーＭＯＳトランジスタとして機
能されることにより、スイッチ回路１１−１から見た拡
散容量５１を互いに等しくすることができる。このよう
に、定電流値が異なるにもかかわらず、ダミーＭＯＳト
ランジスタを設けることで拡散容量５１の値を互いに等
しくすることができ、スイッチ動作の遅延量を互いに等
しくすることで、積分時間のばらつきを低減することが
でき、ＡＤ変換の精度向上を図ることができる。
ＯＳトランジスタＱ１２，Ｑ２２がダミーＭＯＳトラン
ジスタとして機能し、図６ではｐチャンネル型ＭＯＳト
ランジスタＱ２２がダミーＭＯＳトランジスタとして機
能されることにより、スイッチ回路１１−１から見た拡
散容量５１を互いに等しくすることができる。このよう
に、定電流値が異なるにもかかわらず、ダミーＭＯＳト
ランジスタを設けることで拡散容量５１の値を互いに等
しくすることができ、スイッチ動作の遅延量を互いに等
しくすることで、積分時間のばらつきを低減することが
でき、ＡＤ変換の精度向上を図ることができる。
【００７３】また、上記した例では、スイッチ回路など
をｐチャンネル型ＭＯＳトランジスタによって構成した
が、ｎチャンネル型ＭＯＳトランジスタを適用しても良
い。
をｐチャンネル型ＭＯＳトランジスタによって構成した
が、ｎチャンネル型ＭＯＳトランジスタを適用しても良
い。
【００７４】さらに、容量Ｃ１〜Ｃｎの値を互いに異な
らせることにより、そこで生成されるリファレンス電圧
を異ならせるようにしても良い。
らせることにより、そこで生成されるリファレンス電圧
を異ならせるようにしても良い。
【００７５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信用
ＬＳＩに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種半導体集積回路に適
用することができる。
なされた発明をその背景となった利用分野である通信用
ＬＳＩに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種半導体集積回路に適
用することができる。
【００７６】本発明は、少なくともリファレンス電圧を
用いることを条件に適用することができる。
用いることを条件に適用することができる。
【００７７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００７８】すなわち、容量と、上記容量を充電するた
めの定電流源と、上記定電流源の定電流を上記容量に断
続的に供給するためのスイッチ回路との組み合わせによ
り電圧発生部を簡単に形成されることができるので、そ
のような電圧発生部を複数個備えて成るリファレンス電
圧発生回路を容易に得ることができる。
めの定電流源と、上記定電流源の定電流を上記容量に断
続的に供給するためのスイッチ回路との組み合わせによ
り電圧発生部を簡単に形成されることができるので、そ
のような電圧発生部を複数個備えて成るリファレンス電
圧発生回路を容易に得ることができる。
【００７９】リファレンス電圧を生成するための電圧発
生部は、コンパレータにおけるリファレンス電圧供給端
子に結合された容量と、この容量を充電するための定電
流源と、定電流源の定電流を上記容量に断続的に供給す
るためのスイッチ回路とを含んで構成され、それはＡＤ
変換器における他の素子と同じ製造プロセスによって形
成されるため、製造ばらつきに着目すると、上記コンパ
レータにおけるリファレンス電圧供給端子に結合された
容量や、上記容量を充電するための定電流源と、ＡＤ変
換器における他の素子とは設計値に対して同一方向にず
れる。それにより、上記コンパレータにおいては、素子
の製造ばらつきが相殺され、ＡＤ変換の精度向上を図る
ことができる。
生部は、コンパレータにおけるリファレンス電圧供給端
子に結合された容量と、この容量を充電するための定電
流源と、定電流源の定電流を上記容量に断続的に供給す
るためのスイッチ回路とを含んで構成され、それはＡＤ
変換器における他の素子と同じ製造プロセスによって形
成されるため、製造ばらつきに着目すると、上記コンパ
レータにおけるリファレンス電圧供給端子に結合された
容量や、上記容量を充電するための定電流源と、ＡＤ変
換器における他の素子とは設計値に対して同一方向にず
れる。それにより、上記コンパレータにおいては、素子
の製造ばらつきが相殺され、ＡＤ変換の精度向上を図る
ことができる。
【図１】本発明にかかるＡＤ変換器の構成例回路図であ
る。
る。
【図２】上記ＡＤ変換器に含まれるスイッチ回路の詳細
な構成例回路図である。
な構成例回路図である。
【図３】上記ＡＤ変換器に含まれるバイアス回路の詳細
な構成例回路図である。
な構成例回路図である。
【図４】上記ＡＤ変換器における主要部の動作タイミン
グ図である。
グ図である。
【図５】上記ＡＤ変換器における定電流源及びスイッチ
回路の構成例回路図である。
回路の構成例回路図である。
【図６】上記ＡＤ変換器における定電流源及びスイッチ
回路の構成例回路図である。
回路の構成例回路図である。
【図７】上記ＡＤ変換器における定電流源及びスイッチ
回路の構成例回路図である。
回路の構成例回路図である。
【図８】上記ＡＤ変換器におけるゲイン調整の原理説明
のための波形図である。
のための波形図である。
【図９】上記ＡＤ変換器の別の構成例回路図である。
【図１０】上記ＡＤ変換器のさらに別の構成例回路図で
ある。
ある。
【図１１】上記ＡＤ変換器を含む音声通信端末装置の構
成例ブロック図である。
成例ブロック図である。
【図１２】上記ＡＤ変換器の比較対照とされるＡＤ変換
器の構成例回路図である。
器の構成例回路図である。
１０ ＡＤ変換器 １１−１〜１１−ｎ スイッチ回路 １２−１〜１２−ｎ 定電流源 １３−１〜１３−ｎ コンパレータ Ｃ１〜Ｃｎ，９４，１０５ 容量 １４ タイミングコントローラ ９１ 電圧電流変換回路 ９２ ローカルＤＡ変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 繁利 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 Ｆターム(参考） 5H420 NA17 NA18 NB02 NB16 NB18 NB31 NB37 5J022 AA07 AB01 BA01 BA06 CB01 CE01 CF01 CF02 CF04 CF07 CG01
Claims (10)
- 【請求項１】 それぞれ電圧レベルが互いに異なるリフ
ァレンス電圧を発生させる複数の電圧発生部を備えたリ
ファレンス電圧発生回路であって、 上記電圧発生回路は、容量と、上記容量を充電するため
の定電流源と、上記定電流源の定電流を上記容量に断続
的に供給するためのスイッチ回路とを含み、上記容量の
端子から所定のリファレンス電圧を得ることを特徴とす
るリファレンス電圧発生回路。 - 【請求項２】 上記スイッチ回路は、上記定電流源を上
記容量に結合させるための第１トランジスタと、上記第
１トランジスタと相補的に動作され、上記容量の蓄積電
荷を放出するための第２トランジスタとを含んで成る請
求項１記載のリファレンス電圧発生回路。 - 【請求項３】 互いに定電流値が異なる複数の定電流源
を有するとき、複数の定電流源間で拡散容量値を揃える
ためのダミーＭＯＳトランジスタが設けられて成る請求
項１又は２記載のリファレンス電圧発生回路。 - 【請求項４】 それぞれ電圧レベルが互いに異なるリフ
ァレンス電圧を発生させるための複数の電圧発生部と、 上記電圧発生部に対応して配置され、対応する電圧発生
部で発生されたリファレンス電圧と入力電圧とを比較す
るための複数のコンパレータとを含むＡＤ変換器であっ
て、 電圧発生部は、上記コンパレータの端子に結合された容
量と、上記容量を充電するための定電流源と、上記定電
流源の定電流を上記容量に断続的に供給するためのスイ
ッチ回路とを含んで成ることを特徴とするＡＤ変換器。 - 【請求項５】 上記容量の充電時間と、上記コンパレー
タでの判定タイミングとを制御するためのタイミングコ
ントローラを含む請求項４記載のＡＤ変換器。 - 【請求項６】 上記タイミングコントローラは、上記容
量の充電開始タイミングを調整することでＡＤ変換のゲ
イン調整を可能とする手段を含む請求項５記載のＡＤ変
換器。 - 【請求項７】 上記スイッチ回路は、上記定電流源を上
記容量に結合させるための第１トランジスタと、上記第
１トランジスタと相補的に動作され、上記容量の蓄積電
荷を放出するための第２トランジスタとを含んで成る請
求項４乃至６の何れか１項記載のＡＤ変換器。 - 【請求項８】 互いに定電流値が異なる複数の定電流源
を有するとき、複数の定電流源間で拡散容量値を揃える
ためのダミーＭＯＳトランジスタが設けられて成る請求
項４乃至７の何れか１項記載のＡＤ変換器。 - 【請求項９】 入力されたアナログ電圧を電流に変換す
るための電圧電流変換回路と、 上記コンパレータの出力信号に応じて流されるローカル
ＤＡ電流と上記電圧電流変換回路の出力電流との差分電
流を積分するための積分容量とを含む請求項４乃至８の
何れか１項記載のＡＤ変換器。 - 【請求項１０】 受信された信号をディジタル信号に変
換するためのＡＤ変換手段と、上記ＡＤ変換手段の出力
信号を処理するための処理手段と、上記処理手段の処理
結果に基づいて音声アナログ信号を得るＤＡ変換手段と
を含み、上記ＡＤ変換手段として請求項４乃至９の何れ
か１項記載のＡＤ変換器を適用して成る半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11197221A JP2001024508A (ja) | 1999-07-12 | 1999-07-12 | リファレンス電圧発生回路及びａｄ変換器並びに半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11197221A JP2001024508A (ja) | 1999-07-12 | 1999-07-12 | リファレンス電圧発生回路及びａｄ変換器並びに半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024508A true JP2001024508A (ja) | 2001-01-26 |
Family
ID=16370861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11197221A Withdrawn JP2001024508A (ja) | 1999-07-12 | 1999-07-12 | リファレンス電圧発生回路及びａｄ変換器並びに半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024508A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7710306B2 (en) | 2006-11-10 | 2010-05-04 | Kabushiki Kaisha Toshiba | Ramp generation circuit and A/D converter |
| JP2010146380A (ja) * | 2008-12-19 | 2010-07-01 | Ricoh Co Ltd | ソフトスタート回路及びそのソフトスタート回路を備えた電源回路 |
-
1999
- 1999-07-12 JP JP11197221A patent/JP2001024508A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7710306B2 (en) | 2006-11-10 | 2010-05-04 | Kabushiki Kaisha Toshiba | Ramp generation circuit and A/D converter |
| JP2010146380A (ja) * | 2008-12-19 | 2010-07-01 | Ricoh Co Ltd | ソフトスタート回路及びそのソフトスタート回路を備えた電源回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |