JP2001021621A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＩＣ試験の信頼性の向上させる。 【解決手段】 接地手段１４から各第１接続手段６２−
１〜６２−ｎに連なるそれぞれの経路に設けられた第１
スイッチ手段５２−１〜５２−ｎと、一端が電源手段１
３に接続されるとともに他端が各第１接続手段５２−１
〜５２−ｎにそれぞれ接続された第２スイッチ手段５３
−１〜５３−ｎと、第１，第２スイッチ手段５２−１〜
５２−ｎ，５３−１〜５３−ｎの動作を制御する制御手
段１６ａとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の試験
を行う半導体試験装置に関し、特に、被試験半導体装置
が有する複数個の接地端子のそれぞれに対して接地電位
を分岐して与える半導体試験装置に関する。

【０００２】

【従来の技術】一般に、半導体装置（以下、ＩＣと略記
する）はウエハ上に複数個一括形成され、個々のＩＣは
それぞれ信号入力端子、データ出力端子、電源端子、接
地端子等を複数個ずつ備えている。これらの各端子はＩ
Ｃが動作するために必要な特定の機能をそれぞれ有して
いる。このようなＩＣの試験は、信号入力端子等の各端
子にそれぞれ所定の信号またはレベル電圧を与えること
によって行われる。

【０００３】図４は、ウエハ試験に使用される従来の半
導体試験装置を模式的に示す構成図である。この半導体
試験装置は、図示しない本体と、テストヘッド１１０
と、テストボード１２０と、プローブカード１３０とに
よって構成される。なお、ウエハ１４０Ａ上には複数個
のＩＣが形成されている。

【０００４】テストヘッド１１０は、半導体試験装置本
体と被試験ＩＣとの間のテスト信号の授受および電源・
接地電位の付与を行うものである。また、テストボード
１２０は、テストヘッド１１０とプローブカード１３０
との間の接続を図るためのものである。また、プローブ
カード１３０は、被試験ＩＣの各端子に対応して設けら
れたプローブ針１３２を備えており、これらのプローブ
針１３２を介して被試験ＩＣとテスト信号の授受等を行
うものである。

【０００５】テストヘッド１１０はコネクタ１１０Ａ，
１２１でテストボード１２０に接続され、テストボード
１２０はコネクタ１２２，１３１でプローブカード１３
０に接続され、プローブカード１３０はプローブ針１３
２を介してウエハ１４０Ａ上の被試験ＩＣの各端子に接
続される。

【０００６】図５は、テストヘッド１１０から被試験Ｉ
Ｃまでの電気的な接続を示す回路図である。この図にお
いて、被試験ＩＣ１４０は、図４に示したウエハ１４０
Ａ上に形成されている複数個のＩＣのうちの１個であ
る。ＩＣ１４０は、ｉ個（ｉは２以上の整数）の信号入
力端子１４１−１，１４１−２，・・・，１４１−ｉ
と、ｊ個（ｊは２以上の整数）のデータ出力端子１４２
−１，１４２−２，・・・，１４２−ｊと、ｍ個（ｍは
２以上の整数）の電源端子１４３−１，１４３−２，・
・・，１４３−ｍと、ｎ個（ｎは２以上の整数）の接地
端子１４４−１，１４４−２，・・・，１４４−ｎとを
備えている。

【０００７】テストヘッド１１０は、被試験ＩＣ１４０
のｉ個の信号入力端子１４１−１〜１４１−ｉおよびｊ
個のデータ出力端子１４２−１〜１４２−ｊに対応し
て、ｉ個の信号出力ピン１１１−１，１１１−２，・・
・，１１１−ｉおよびｊ個のデータ比較ピン１１２−
１，１１２−２，・・・，１１２−ｊを備えている。こ
のテストヘッド１１０は更に電源ピン１１３および接地
ピン１１４を各１個ずつ備えている。

【０００８】テストヘッド１１０内の各ピンは、ピン毎
に独立してテストボード１２０を介して、プローブカー
ド１３０に電気的に接続される。プローブカード１３０
から被試験ＩＣ１４０へは、信号出力ピン１１１−１〜
１１１−ｉおよびデータ比較ピン１１２−１〜１１２−
ｊはプローブ針１３２を介して、被試験ＩＣ１４０の信
号入力端子１４１−１〜１４１−ｉおよびデータ出力端
子１４２−１〜１４２−ｊと一対一の対応で電気的に接
続される。

【０００９】また、電源ピン１１３はプローブカード１
３０上で配線パターン等によりｍ分岐され、ｍ個のプロ
ーブ針１３２を介して被試験ＩＣ１４０の電源端子１４
３−１〜１４３−ｍに接続される。すなわち、１個の電
源ピン１１３がｍ個の電源端子１４３−１〜１４３−ｍ
に接続される。接地ピン１１４の接続も電源ピン１１３
と同様である。すなわち、接地ピン１１４はプローブカ
ード１３０上でｎ分岐され、１個の接地ピン１１４がｎ
個の接地端子１４４−１〜１４４−ｎに接続される。

【００１０】なお、テストヘッド１１０内の信号出力ピ
ン１１１−１〜１１１−ｉおよびデータ比較ピン１１２
−１〜１１２−ｊは半導体試験装置本体内のテスト信号
発生装置およびデータ処理装置に接続され、また電源ピ
ン１１３および接地ピン１１４は同じく半導体試験装置
本体内の電源および接地に接続されている。

【００１１】

【発明が解決しようとする課題】しかしながら、図４お
よび図５に示した従来の半導体試験装置には、ＩＣ１４
０の試験を行う際、接地端子１４４−１〜１４４−ｎに
接続されるべきｎ個のプローブ針１３２のうち、１個ま
たは幾つかのプローブ針１３２が正常に接続されない状
態であっても、プローブ針１３２の接続不良を検出でき
いという問題があった。その理由は次のとおりである。

【００１２】従来の半導体試験装置では、接地端子１４
４−１〜１４４−ｎに対応するプローブ針１３２の接続
不良は、テストヘッド１１０内の電源ピン１１３からの
電流が接地ピン１１４に流入するかどうかで判断されて
いた。しかし、上述したように、テストヘッド１１０内
の１個の接地ピン１１４には、被試験ＩＣ１４０の複数
個の接地端子１４４−１〜１４４−ｎが共通に接続され
る。このため、１個または幾つかのプローブ針１３２に
接続不良があっても、被試験ＩＣ１４０の接地端子１４
４−１〜１４４−ｎのうちのいずれかからテストヘッド
１１０内の接地ピン１１４に電流が流れてしまうため、
すべての接地端子１４４−１〜１４４−ｎが正常に接続
されなくならない限り、プローブ針１３２の接続不良を
検出できなかった。

【００１３】被試験ＩＣ１４０の接地端子１４４−１〜
１４４−ｎのうちの１個でも正常に接続されていなけれ
ば、その状態で行われた試験で正確な結果は得られな
い。したがって、接地端子１４４−１〜１４４−ｎに接
続されるべきプローブ針１３２の接続不良を検出できな
いと、ＩＣ試験の信頼性が低下してしまう。

【００１４】本発明は、このような課題を解決するため
になされたものであり、ＩＣ試験の信頼性の向上を目的
とする。

【００１５】

【課題を解決するための手段】このような目的を達成す
るために、本発明の半導体試験装置は、接地電位を発生
する接地手段と、被試験半導体装置の各接地端子に接地
手段を接続するために設けられたｎ個の第１接続手段
と、接地手段から各第１接続手段に連なるそれぞれの経
路に設けられたｎ個の第１スイッチ手段と、接地電位と
異なる電位を発生する電源手段と、一端がこの電源手段
に接続されるとともに他端が各第１接続手段にそれぞれ
接続されたｎ個の第２スイッチ手段と、各第１スイッチ
手段および各第２スイッチ手段の動作を制御する制御手
段とを備える。この場合、制御手段の一構成例は、ｎ個
の第２スイッチ手段のうちの１個を閉成状態とし他の第
２スイッチ手段を開放状態とするとともに閉成状態とし
た第２スイッチ手段に接続された第１スイッチ手段を開
放状態とし他の第１スイッチ手段を閉成状態とする手段
と、閉成状態とする第２スイッチ手段および開放状態と
する第１スイッチ手段を順次切り替える手段とを備え
る。閉成状態の第２スイッチ手段に接続された第１接続
手段が被試験半導体装置の接地端子に正常に接続されて
いる場合、電源手段からの電流はこれらの第２スイッチ
手段および第１接続手段を介して、被試験半導体装置の
接地端子に入力される。被試験半導体装置のｎ個の接地
端子は内部で共通に接続されている。このため、ある接
地端子から入力された電流は他の接地端子から出力さ
れ、正常に接続された他の第１接続手段および閉成状態
の第１スイッチ手段を介して、半導体試験装置の接地手
段に至る。一方、閉成状態の第２スイッチ手段に接続さ
れた第１接続手段が被試験半導体装置の接地端子に正常
に接続されていない場合、電源手段からの電流は被試験
半導体装置の接地端子に入力されない。したがって、半
導体試験装置の接地手段に流入する電流を基に、閉成状
態の第２スイッチ手段に接続された第１接続手段の接続
不良を検出できる。さらに、閉成状態とする第２スイッ
チ手段を順次切り替えることによって、すべての第１接
続手段の接続不良を検出できる。

【００１６】また、制御手段の他の構成例は、すべての
第１接続手段が被試験半導体装置の各接地端子から取り
外された状態でｎ個の第２スイッチ手段のうちの１個を
閉成状態とし他の第２スイッチ手段を開放状態とすると
ともに閉成状態とした第２スイッチ手段に接続された第
１スイッチ手段を閉成状態とする手段と、閉成状態とす
る第２スイッチ手段および閉成状態とする第１スイッチ
手段を順次切り替える手段とを更に備える。制御手段の
制御に基づいて第１，第２スイッチ手段が正常に動作す
る場合、それぞれ１個ずつ閉成状態とされた第１，第２
スイッチ手段は互いに接続されているので、電源手段か
らの電流はこれらの第１，第２スイッチ手段を介して接
地手段に流入する。一方、第１，第２スイッチ手段の少
なくとも一方が正常に動作しない場合、電源手段からの
電流は接地手段まで至らない。したがって、接地手段に
流入する電流を基に、閉成状態とする第１，第２スイッ
チ手段の誤動作を検出できる。さらに、閉成状態とする
第１，第２スイッチ手段を順次切り替えることによっ
て、すべての第１，第２接続手段の誤動作を検出でき
る。

【００１７】また、上述した半導体試験装置は、被試験
半導体装置がｍ個の電源端子を更に有している場合、更
に、被試験半導体装置の各電源端子に電源手段を接続す
るために設けられたｍ個の第２接続手段と、電源手段か
ら各第２接続手段に連なるそれぞれの経路に設けられた
ｍ個の第３スイッチ手段とを備えるようにしてもよい。
この場合、制御手段は、すべての第１スイッチ手段を閉
成状態とするとともにすべての第２スイッチ手段を開放
状態とした状態でｍ個の第３スイッチ手段のうちの１個
を閉成状態とし他の第３スイッチ手段を開放状態とする
手段と、閉成状態とする第３スイッチ手段を順次切り替
える手段とを更に備える。閉成状態の第３スイッチ手段
に接続された第２接続手段が被試験半導体装置の電源端
子に正常に接続されている場合、電源手段からの電流は
これらの第３スイッチ手段および第２接続手段を介し
て、被試験半導体装置の電源端子に入力される。そし
て、電源端子から入力された電流は、被試験半導体装置
の接地端子から出力され、この接地端子に正常に接続さ
れた第１接続手段および閉成状態の第１スイッチ手段を
介して、半導体試験装置の接地手段に至る。一方、閉成
状態の第３スイッチ手段に接続された第２接続手段が被
試験半導体装置の接地端子に正常に接続されていない場
合、電源手段からの電流は被試験半導体装置の電源端子
に入力されない。したがって、半導体試験装置の接地手
段に流入する電流を基に、閉成状態の第３スイッチ手段
に接続された第２接続手段の接続不良を検出できる。さ
らに、閉成状態とする第３スイッチ手段を順次切り替え
ることによって、すべての第２接続手段の接続不良を検
出できる。

【００１８】また、上述した半導体試験装置は、一端が
ｍ個の第２接続手段に共通に接続されるとともに他端が
接地手段に接続された第４スイッチ手段を備えるように
してもよい。この場合、制御手段は、すべての第１およ
び第２スイッチ手段を開放状態とするとともに第４スイ
ッチ手段を閉成状態とした状態でｍ個の第３スイッチ手
段のうちの１個を閉成状態とし他の第３スイッチ手段を
開放状態とする手段と、閉成状態とする第３スイッチ手
段を順次切り替える手段とを更に備える。制御手段の制
御に基づいて第３スイッチ手段が正常に動作する場合、
電源手段からの電流は閉成状態とされた第３，第４スイ
ッチ手段を介して接地手段に流入する。一方、第３スイ
ッチ手段が正常に動作しない場合、電源手段からの電流
は接地手段まで至らない。したがって、接地手段に流入
する電流を基に、閉成状態とする第３スイッチ手段の誤
動作を検出できる。さらに、閉成状態とする第３スイッ
チ手段を順次切り替えることによって、すべての第３接
続手段の誤動作を検出できる。

【００１９】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について詳細に説明する。 （第１の実施の形態）図１は、ウエハ試験に使用される
半導体試験装置に本発明が適用された場合の第１の実施
の形態を模式的に示す構成図である。この半導体試験装
置は、図示しない本体と、テストヘッド１０と、テスト
ボード２０と、プローブカード３０とによって構成され
る。なお、ウエハ４０Ａ上には複数個のＩＣが形成され
ている。

【００２０】テストヘッド１０は、ピンエレクトロニク
スを実装しており、半導体試験装置本体と被試験ＩＣと
の間のテスト信号の授受および電源・接地電位の付与を
行うものである。また、テストボード２０は、テストヘ
ッド１０とプローブカード３０との間の接続を図るため
のものである。また、プローブカード３０は、被試験Ｉ
Ｃの各端子（後述するｉ個の信号入力端子、ｊ個のデー
タ出力端子、ｍ個の電源端子、およびｎ個の接地端子。
ただし、ｉ，ｊ，ｍ，ｎはそれぞれ２以上の整数）に対
応して設けられたプローブ針３２を備えており、これら
のプローブ針３２を介して被試験ＩＣとテスト信号の授
受等を行うものである。

【００２１】テストヘッド１０はコネクタ１０Ａ，２１
でテストボード２０に接続され、テストボード２０はコ
ネクタ２２，３１でプローブカード３０に接続され、プ
ローブカード３０はプローブ針３２を介してウエハ４０
Ａ上の被試験ＩＣの各端子に接続される。なお、コネク
タ１０Ａ，２１，２２，３１の代わりにポゴピン等、他
の接続手段を用いてもよい。

【００２２】図２は、テストヘッド１０から被試験ＩＣ
までの電気的な接続を示す回路図である。この図におい
て、被試験ＩＣ４０は、図１に示したウエハ４０Ａ上に
形成されている複数個のＩＣのうちの１個である。ＩＣ
４０は、ｉ個の信号入力端子４１−１，４１−２，・・
・，４１−ｉと、ｊ個のデータ出力端子４２−１，４２
−２，・・・，４２−ｊと、ｍ個の電源端子４３−１，
４３−２，・・・，４３−ｍと、ｎ個の接地端子４４−
１，４４−２，・・・，４４−ｎとを備えている。

【００２３】テストヘッド１０は、被試験ＩＣ４０のｉ
個の信号入力端子４１−１〜４１−ｉおよびｊ個のデー
タ出力端子４２−１〜４２−ｊに対応して、ｉ個の信号
出力ピン１１−１，１１−２，・・・，１１−ｉおよび
ｊ個のデータ比較ピン１２−１，１２−２，・・・，１
２−ｊを備えている。これら信号出力ピン１１−１〜１
１−ｉおよびデータ比較ピン１２−１〜１２−ｊは、半
導体試験装置本体内のテスト信号発生装置およびデータ
処理装置に接続されている。

【００２４】ｉ個の信号出力ピン１１−１〜１１−ｉは
その一方で、それぞれ独立に、テストボード２０を介し
てプローブカード３０に電気的に接続される。そして更
に、プローブカード３０から被試験ＩＣ４０へは、プロ
ーブ針３２を介して、被試験ＩＣ４０のｉ個の信号入力
端子４１−１〜４１−ｉと一対一の対応で電気的に接続
される。同じく、ｊ個のデータ比較ピン１２−１〜１２
−ｊは、テストボード２０、プローブカード３０および
プローブ針３２を介して、被試験ＩＣ４０のｊ個のデー
タ出力端子４２−１〜４２−ｊと一対一の対応で電気的
に接続される。

【００２５】テストヘッド１１０は更に電源ピン１３お
よび接地ピン１４を各１個ずつ備えている。接地ピン１
４は、半導体試験装置本体内の接地に接続されており、
接地電位を発生する接地手段を構成している。また、電
源ピン１３は、半導体試験装置本体内の電源に接続され
ており、接地電位と異なる電位を発生する電源手段を構
成している。

【００２６】電源ピン１３は、テストヘッド１０内の配
線パターン等によりｍ分岐され、それぞれ独立して、リ
レー回路（第３スイッチ手段）５１−１，５１−２，・
・・，５１−ｍを介してテストヘッド１０から出力さ
れ、テストボード２０を介してプローブカード３０に電
気的に接続される。そして更にプローブカード３０から
被試験ＩＣ４０へは、プローブ針３２を介して独立に、
被試験ＩＣ４０のｍ個の電源端子４３−１〜４３−ｍと
電気的に接続される。ここでは、被試験ＩＣ４０の各電
源端子４３−１〜４３−ｍにテストヘッド１０内の電源
端子１３を接続するために設けられたｍ個のプローブ針
（第２接続手段）３２を、特に電源端子用プローブ針６
１−１，６１−２，・・・，６１−ｍと呼ぶ。

【００２７】接地ピン１４は、テストヘッド１０内の配
線パターン等によりｎ分岐され、それぞれ独立して、リ
レー回路（第１スイッチ手段）５２−１，５２−２，・
・・，５１−ｎを介してテストヘッド１０から出力さ
れ、テストボード２０を介してプローブカード３０に電
気的に接続される。そして更にプローブカード３０から
被試験ＩＣ４０へは、プローブ針３２を介して独立に、
被試験ＩＣ４０のｎ個の接地端子４４−１〜４４−ｎと
電気的に接続される。ここでは、被試験ＩＣ４０の各接
地端子４４−１〜４４−ｎにテストヘッド１０内の接地
端子１４を接続するために設けられたｎ個のプローブ針
（第１接続手段）３２を、特に接地端子用プローブ針６
２−１，６２−２，・・・，６２−ｎと呼ぶ。また、接
地ピン１４と前記分岐との間には、接地ピン１４に流入
する電流を検出するための電流計１５が挿入されてい
る。

【００２８】テストヘッド１０には更に、一端が電源ピ
ン１３に接続されるとともに他端が接地端子用プローブ
針６２−１〜６２−ｎにそれぞれ接続されたｎ個のリレ
ー回路（第２スイッチ手段）５３−１，５３−２，・・
・，５３−ｎが設けられている。リレー回路５１−１〜
５１−ｍ，５２−１〜５２−ｎ，５３−１〜５３−ｎ
は、やはりテストヘッド１０に設けられたリレー制御回
路（制御手段）１６ａにより、独立してＯＮ／ＯＦＦの
制御が行われる。

【００２９】なお、信号出力ピン１１−１〜１１−ｉ、
データ比較ピン１２−１〜１２−ｊ、電源ピン１３、接
地ピン１４の各ピン、およびリレー回路５１−１〜５１
−ｍ，５２−１〜５２−ｎ，５３−１〜５３−ｎは、テ
ストヘッド１０に実装されるピンエレクトロニクス基板
（図示せず）上に形成される。

【００３０】次に、図２に示した半導体試験装置の動作
を説明する。まず、電源端子用プローブ針６１−１〜６
１−ｍの接続不良の試験方法を説明する。最初に、すべ
てのリレー回路５１−１〜５１−ｍ，５２−１〜５２−
ｎ，５３−１〜５３−ｎがＯＦＦ（開放状態）である状
態で、リレー制御回路１６ａにより、リレー回路５２−
１〜５２−ｎのすべてとリレー回路５１−１をＯＮ（閉
成状態）に切り替えて電源を印加する。

【００３１】このとき、リレー回路５１−１に接続され
た電源端子用プローブ針６１−１が被試験ＩＣ４０の電
源端子４３−１に正常に接続されていれば、電源ピン１
３からの電流はリレー回路５１−１およびプローブ針６
１−１を介して電源端子４３−１に入力される。電源端
子４３−１から入力された電流は、被試験ＩＣ４０の接
地端子４４−１〜４４−ｎから出力される。そして、接
地端子４４−１〜４４−ｎに正常に接続されている接地
端子用プローブ針６２−１〜６２−ｎおよびＯＮ状態の
リレー回路５２−１〜５２−ｎ、更に電流計１５を介し
て、テストヘッド１０内の接地ピンに至る。

【００３２】一方、リレー回路５１−１に接続された電
源端子用プローブ針６１−１が被試験ＩＣ４０の電源端
子４３−１に正常に接続されていなければ、電源ピン１
３からの電流は被試験ＩＣ４０の接地端子４３−１に入
力されない。このため、電源ピン１３からの電流が、テ
ストヘッド１０内の接地ピン１４に流入することはな
い。したがって、接地ピン１４に流入する電流を電流計
１５で測定することによって、電源端子用プローブ針６
１−１の接続不良を検出できる。

【００３３】続いて、リレー制御回路１６ａによりリレ
ー回路５１−１をＯＦＦにして、リレー回路５１−２を
ＯＮにした状態で再度電源を印加し、接地ピン１４に流
入する電流を電流計１５で測定する。同様に、ＯＮにす
るリレー回路５１−３〜５１−ｍを順次切り替えて、接
地ピン１４に流入する電流を繰り返し測定する。このよ
うに、電源端子用プローブ針６１−１〜６１−ｍのすべ
てに対して試験を行うことによって、電源端子用プロー
ブ針６１−１〜６１−ｍの中に接続不良があれば、それ
を検出できる。

【００３４】次に、接地端子用プローブ針６２−１〜６
２−ｎの接続不良の試験方法を説明する。最初に、すべ
てのリレー回路５１−１〜５１−ｍ，５２−１〜５２−
ｎ，５３−１〜５３−ｎがＯＦＦである状態で、リレー
制御回路１６ａにより、リレー回路５２−１〜５２−ｎ
のすべてをＯＮにした後、リレー回路５３−１をＯＮに
し、リレー回路５２−１をＯＦＦにして電源を印加す
る。

【００３５】このとき、リレー回路５３−１に接続され
た接地端子用プローブ針６２−１が被試験ＩＣ４０の接
地端子４４−１に正常に接続されていれば、電源ピン１
３からの電流はリレー回路５３−１およびプローブ針６
２−１を介して、被試験ＩＣ４０の接地端子４４−１に
入力される。被試験ＩＣ４０のｎ個の接地端子４４−１
〜４４−ｎは、通常、内部で共通に接続されている。こ
のため、接地端子４４−１から入力された電流は他の接
地端子４４−２〜４４−ｎから出力される。そして、他
の接地端子用プローブ針６２−２〜６２−ｎのうち接地
端子４４−２〜４４−ｎに正常に接続されたものから、
ＯＮ状態のリレー回路５２−２〜５２−ｎおよび電流計
１５を介して、テストヘッド１０内の接地ピン１４に至
る。

【００３６】一方、リレー回路５３−１に接続された接
地端子用プローブ針６２−１が被試験ＩＣ４０の接地端
子４４−１に正常に接続されていないければ、電源ピン
１３からの電流は被試験ＩＣ４０の接地端子４４−１に
入力されない。このため、電源ピン１３からの電流が、
テストヘッド１０内の接地ピン１４に流入することはな
い。したがって、接地ピン１４に流入する電流を電流計
１５で測定することによって、接地端子用プローブ針６
２−１の接続不良を検出できる。

【００３７】続いて、リレー制御回路１６ａによりリレ
ー回路５２−１，５３−２をＯＮにして、リレー回路５
２−２，５３−１をＯＦＦにした状態で再度電源を印加
し、接地ピン１４に流入する電流を電流計１５で測定す
る。同様に、ＯＮにするリレー回路５３−３〜５３−ｎ
およびＯＦＦにするリレー回路５２−３〜５２−ｎを順
次切り替えて、接地ピン１４に流入する電流を繰り返し
測定する。このように、接地端子用プローブ針６２−１
〜６２−ｎのすべてに対して試験を行うことによって、
接地端子用プローブ針６２−１〜６２−ｎの中に接続不
良があれば、それを検出できる。

【００３８】以上説明した方法で電源端子用プローブ針
６１−１〜６１−ｍおよび接地端子用プローブ針６２−
１〜６２−ｎのすべてが正しく接続されていることを確
認した後で、リレー回路５１−１〜５１−ｍ，５２−１
〜５２−ｎのみをリレー制御回路１６ａでＯＮにして、
被試験ＩＣ４０の機能試験等を行なう。これによって正
しい試験結果が得られるので、ウエハ試験の信頼性を向
上できる。

【００３９】なお、図２に示した半導体試験装置では、
リレー回路５１−１〜５１−ｍ，５２−１〜５２−ｎ，
５３−１〜５３−ｎはテストヘッド１０に実装されてい
るが、これらはテストボード２０内に設けられていても
よい。また、図２には１個のＩＣ４０を試験するための
回路しか示されていないが、この回路を複数個設けるこ
とによって、複数個のＩＣ４０を同時に試験できる。

【００４０】（第２の実施の形態）図３は、本発明によ
る半導体試験装置の第２の実施の形態の回路図であり、
テストヘッド１０から被試験ＩＣ４０までの電気的な接
続を示している。この図において、図１および図２と同
一部分については同一符号をもって示し、適宜その説明
を省略する。

【００４１】図３に示した半導体試験装置は、図２に示
した半導体試験装置のテストヘッド１０内に更にリレー
回路（第４スイッチ手段）５４を設け、リレー制御回路
１６ａに代えてリレー制御回路（制御手段）１６ｂを使
用するものである。リレー回路５４は、一端が電源端子
用プローブ針６１−１〜６１−ｍのすべてに共通に接続
されるとともに、他端が電流計１５の入力側に接続され
ている。

【００４２】図２に示した半導体試験装置では、リレー
制御回路１６ａの制御に基づいてリレー回路５１−１〜
５１−ｍ，５２−１〜５２−ｎ，５３−１〜５３−ｎが
正しく動作しない場合、電源端子用プローブ針６１−１
〜６１−ｍおよび接地端子用プローブ針６２−１〜６２
−ｎが正常に接続されていないと誤って判断されてしま
う虞がある。これに対して、図３に示した半導体試験装
置ではリレー回路５１−１〜５１−ｍ，５２−１〜５２
−ｎ，５３−１〜５３−ｎの誤動作を容易に検出できる
ので、上述した誤判断を防止できる。

【００４３】まず、リレー回路５１−１〜５１−ｍの誤
動作の試験方法を説明する。この試験は、プローブ針３
２が被試験ＩＣ４０から取り外され、すべての電源端子
用プローブ針６１−１〜６１−ｍおよび接地端子用プロ
ーブ針６２−１〜６２−ｎと、被試験ＩＣ４０の電源端
子４３−１〜４３−ｍおよび接地端子４４−１〜４４−
ｎとを非接続状態にして行われる。後述するリレー回路
５２−１〜５２−ｍの試験の際も同様である。

【００４４】最初に、すべてのリレー回路５１−１〜５
１−ｍ，５２−１〜５２−ｎ，５３−１〜５３−ｎ，５
４がＯＦＦである状態で、リレー制御回路１６ｂによっ
てリレー回路５１−１およびリレー回路５４のみをＯＮ
とし、電源を印加する。このとき、リレー制御回路１６
ｂの制御に基づいてリレー回路５１−１が正常に動作す
れば、リレー回路５１−１がＯＮとなるので、電源ピン
１３からの電流はリレー回路５１−１，５４、更に電流
計１５を介して接地ピン１４に流入する。一方、リレー
回路５１−１が正常に動作しなければ、電源ピン１３か
らの電流は接地ピン１４まで至らない。したがって、接
地ピン１４に流入する電流を電流計１５で測定すること
によって、リレー回路５１−１の誤動作を検出できる。

【００４５】続いて、リレー制御回路１６ｂによりリレ
ー回路５１−１をＯＦＦ、リレー回路５１−２をＯＮに
して再度電源を印加し、接地ピン１４に流入する電流を
電流計１５で測定する。同様に、ＯＮにするリレー回路
５１−３〜５１−ｍを順次切り替えて、接地ピン１４に
流入する電流を繰り返し測定する。このように、リレー
回路５１−１〜５１−ｍのすべてに対して試験を行うこ
とによって、リレー回路５１−１〜５１−ｍの中に誤動
作するものあれば、それを検出できる。

【００４６】次に、リレー回路５２−１〜５２−ｎ，５
３−１〜５３−ｎの誤動作の試験方法を説明する。最初
に、すべてのリレー回路５１−１〜５１−ｍ，５２−１
〜５２−ｎ，５３−１〜５３−ｎ，５４がＯＦＦである
状態で、リレー制御回路１６ｂによってリレー回路５２
−１およびリレー回路５３−１のみをＯＮとし、電源を
印加する。このとき、リレー制御回路１６ｂの制御に基
づいてリレー回路５２−１，５３−１が正常に動作すれ
ば、リレー回路５２−１，５３−１がＯＮとなるので、
電源ピン１３からの電流はリレー回路５２−１，５３−
１、更に電流計１５を介して接地ピン１４に流入する。
一方、リレー回路５２−１，５３−１が正常に動作しな
ければ、電源ピン１３からの電流は接地ピン１４まで至
らない。したがって、接地ピン１４に流入する電流を電
流計１５で測定することによって、リレー回路５２−
１，５３−１の誤動作を検出できる。

【００４７】続いて、リレー制御回路１６ｂによりリレ
ー回路５２−１，５３−１をＯＦＦ、リレー回路５２−
２，５３−２をＯＮにして再度電源を印加し、接地ピン
１４に流入する電流を電流計１５で測定する。同様に、
ＯＮにするリレー回路５２−３〜５２−ｎ，５３−３〜
５３−ｎを順次切り替えて、接地ピン１４に流入する電
流を繰り返し測定する。このように、リレー回路５２−
１〜５２−ｎ，５３−１〜５３−ｎのすべてに対して試
験を行うことによって、リレー回路５２−１〜５２−
ｎ，５３−１〜５３−ｎの中に誤動作するものあれば、
それを検出できる。

【００４８】以上説明した方法でリレー回路５１−１〜
５１−ｍ，５２−１〜５２−ｎ，５３−１〜５３−ｎの
すべてが正常に動作していることを確認した後で、第１
の実施の形態で説明したプローブ針６１−１〜６１−
ｍ，６２−１〜６２−ｎの接続試験を行うことによっ
て、この接続試験の信頼性を向上できる。これはウエハ
試験の信頼性向上につながる。

【００４９】なお、図３に示した半導体試験装置では、
リレー回路５１−１〜５１−ｍ，５２−１〜５２−ｎ，
５３−１〜５３−ｎ，５４はテストヘッド１０に実装さ
れているが、これらはテストボード２０内に設けられて
いてもよい。この場合でもリレー制御回路１６ｂはテス
トヘッド１０に実装される。したがって、上述したリレ
ー回路５１−１〜５１−ｍ，５２−１〜５２−ｎ，５３
−１〜５３−ｎの誤動作検出のほかに、リレー制御回路
１６ｂから出力される制御信号がテストボード２０内の
リレー回路５１−１〜５１−ｍ，５２−１〜５２−ｎ，
５３−１〜５３−ｎに正しく接続されるか否かを検出す
る必要が生じる。このため、リレー回路５１−１〜５１
−ｍ，５２−１〜５２−ｎ，５３−１〜５３−ｎ，５４
がテストヘッド２０内に設けられることによって、本実
施の形態の有用性が高まると言える。

【００５０】以上、本発明がウエハ状態のＩＣを試験す
るための半導体試験装置に適用された形態を説明した
が、本発明はウエハをチップに分離分割してパッケージ
ングしたＩＣの試験を行う半導体試験装置にも適用でき
る。

【００５１】

【発明の効果】以上説明したように、本発明では、接地
手段から各第１接続手段に連なるそれぞれの経路に第１
スイッチ手段を設け、電源手段と各第１接続手段との間
にそれぞれ第２スイッチ手段を設け、第１，第２のスイ
ッチ手段を個別に制御することによって、被試験半導体
装置の接地端子に接続されるべき第１接続手段の接続不
良を検出できる。これにより、半導体装置の試験の信頼
性を向上できる。

【００５２】また、すべての第１接続手段を被試験半導
体装置の各接地端子から取り外した状態で、第１，第２
のスイッチ手段を個別に制御することによって、第１，
第２スイッチ手段の誤動作を検出できる。これにより、
上述した第１接続手段の接続試験を正確に行えるので、
半導体装置の試験の信頼性を更に向上できる。

【００５３】また、電源手段から各第２接続手段に連な
るそれぞれの経路に第３スイッチ手段を設け、第３のス
イッチ手段を個別に制御することによって、被試験半導
体装置の電源端子に接続されるべき第２接続手段の接続
不良を検出できる。これにより、半導体装置の試験の信
頼性を向上できる。

【００５４】また、一端がすべての第２接続手段に共通
接続され他端が接地手段に接続された第４スイッチ手段
を設け、すべての第１，第２スイッチ手段を開放状態と
するとともに第４スイッチ手段を閉成状態とした状態
で、第３スイッチ手段を個別に制御することによって、
第３スイッチ手段の誤動作を検出できる。これにより、
上述した第２接続手段の接続試験を正確に行えるので、
半導体装置の試験の信頼性を更に向上できる。

【図面の簡単な説明】

【図１】 ウエハ試験に使用される半導体試験装置に本
発明が適用された場合の第１の実施の形態を模式的に示
す構成図である。

【図２】 テストヘッドから被試験ＩＣまでの電気的な
接続を示す回路図である。

【図３】 本発明による半導体試験装置の第２の実施の
形態の回路図である。

【図４】 ウエハ試験に使用される従来の半導体試験装
置を模式的に示す構成図である。

【図５】 テストヘッドから被試験ＩＣまでの電気的な
接続を示す回路図である。

【符号の説明】

１０…テストヘッド、１０Ａ，２１，２２，３１…コネ
クタ、１１−１〜１１−ｉ…信号出力ピン、１２−１〜
１２−ｊ…データ比較ピン、１３…電源ピン、１４…接
地ピン、１５…電流計、１６ａ，１６ｂ…リレー制御回
路、２０…テストボード、３０…プローブカード、３
２，６１−１〜６１−ｍ，６２−１〜６２−ｎ…プロー
ブ針、４０…ＩＣ、４０Ａ…ウエハ、４１−１〜４１−
ｉ…信号入力端子、４２−１〜４２−ｊ…データ出力端
子、４３−１〜４３−ｍ…電源端子、４４−１〜４４−
ｎ…接地端子、５１−１〜５１−ｍ，５２−１〜５２−
ｎ，５３−１〜５３−ｎ，５４…リレー回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G003 AA10 AE01 AF01 AG04 AG13 AG17 2G014 AA01 AB51 AB60 2G032 AA00 AB02 AD01 AD08 AE07 AE11 AE14 AF02 AJ03 AL04 4M106 AA02 BA01 BA14 CA04 CA15 DD01 DD23

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ｎ個（ｎは２以上の整数）の接地端子を
   有する被試験半導体装置の試験を行う半導体試験装置に
   おいて、 接地電位を発生する接地手段と、 前記被試験半導体装置の各接地端子に前記接地手段を接
   続するために設けられたｎ個の第１接続手段と、 前記接地手段から前記各第１接続手段に連なるそれぞれ
   の経路に設けられたｎ個の第１スイッチ手段と、 前記接地電位と異なる電位を発生する電源手段と、 一端がこの電源手段に接続されるとともに他端が前記各
   第１接続手段にそれぞれ接続されたｎ個の第２スイッチ
   手段と、 前記各第１スイッチ手段および前記各第２スイッチ手段
   の動作を制御する制御手段とを備えることを特徴とする
   半導体試験装置。
2. 【請求項２】 請求項１記載の半導体試験装置におい
   て、 前記制御手段は、 ｎ個の前記第２スイッチ手段のうちの１個を閉成状態と
   し他の前記第２スイッチ手段を開放状態とするととも
   に、閉成状態とした前記第２スイッチ手段に接続された
   前記第１スイッチ手段を開放状態とし他の前記第１スイ
   ッチ手段を閉成状態とする手段と、 閉成状態とする前記第２スイッチ手段および開放状態と
   する前記第１スイッチ手段を順次切り替える手段とを備
   えることを特徴とする半導体試験装置。
3. 【請求項３】 請求項２記載の半導体試験装置におい
   て、 前記制御手段は、 すべての前記第１接続手段が前記被試験半導体装置の各
   接地端子から取り外された状態で、ｎ個の前記第２スイ
   ッチ手段のうちの１個を閉成状態とし他の前記第２スイ
   ッチ手段を開放状態とするとともに、閉成状態とした前
   記第２スイッチ手段に接続された前記第１スイッチ手段
   を閉成状態とする手段と、 閉成状態とする前記第２スイッチ手段および閉成状態と
   する前記第１スイッチ手段を順次切り替える手段とを更
   に備えることを特徴とする半導体試験装置。
4. 【請求項４】 請求項１〜３いずれか１項記載の半導体
   試験装置において、 前記被試験半導体装置は、ｍ個（ｍは２以上の整数）の
   電源端子を更に有し、 更に、 前記被試験半導体装置の各電源端子に前記電源手段を接
   続するために設けられたｍ個の第２接続手段と、 前記電源手段から前記各第２接続手段に連なるそれぞれ
   の経路に設けられたｍ個の第３スイッチ手段とを備える
   ことを特徴とする半導体試験装置。
5. 【請求項５】 請求項４記載の半導体試験装置におい
   て、 前記制御手段は、 すべての前記第１スイッチ手段を閉成状態とするととも
   にすべての前記第２スイッチ手段を開放状態とした状態
   で、ｍ個の前記第３スイッチ手段のうちの１個を閉成状
   態とし他の前記第３スイッチ手段を開放状態とする手段
   と、 閉成状態とする前記第３スイッチ手段を順次切り替える
   手段とを備えることを特徴とする半導体試験装置。
6. 【請求項６】 請求項４または５記載の半導体試験装置
   において、 一端がｍ個の前記第２接続手段に共通に接続されるとと
   もに他端が前記接地手段に接続された第４スイッチ手段
   を備えることを特徴とする半導体試験装置。
7. 【請求項７】 請求項６記載の半導体試験装置におい
   て、 前記制御手段は、 すべての前記第１および第２スイッチ手段を開放状態と
   するとともに前記第４スイッチ手段を閉成状態とした状
   態で、ｍ個の前記第３スイッチ手段のうちの１個を閉成
   状態とし他の前記第３スイッチ手段を開放状態とする手
   段と、 閉成状態とする前記第３スイッチ手段を順次切り替える
   手段とを備えることを特徴とする半導体試験装置。