JP2001013511A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2001013511A JP2001013511A JP11183990A JP18399099A JP2001013511A JP 2001013511 A JP2001013511 A JP 2001013511A JP 11183990 A JP11183990 A JP 11183990A JP 18399099 A JP18399099 A JP 18399099A JP 2001013511 A JP2001013511 A JP 2001013511A
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- Japan
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Abstract
(57)【要約】
【課題】 配線抵抗によるパネル内部での周波数劣化の
問題を解決し、周波数特性に優れ高速動作可能な液晶表
示装置を提供する。 【解決手段】 マトリクス状に配列された複数の表示画
素電極の列信号電極に対して、ビデオ信号を順次サンプ
リングして送出する列信号電極駆動回路１０（列信号電
極駆動部配線）を有するアクティブマトリクス型液晶表
示装置であり、ビデオ信号の入力端子１４から列信号電
極駆動回路１０間の配線パターンを、他信号との配線と
の干渉部分を除く主要部分については複数の金属配線層
（第１アルミ配線層ＡＬ１及び第２アルミ配線層ＡＬ
２）により並行して形成する。
問題を解決し、周波数特性に優れ高速動作可能な液晶表
示装置を提供する。 【解決手段】 マトリクス状に配列された複数の表示画
素電極の列信号電極に対して、ビデオ信号を順次サンプ
リングして送出する列信号電極駆動回路１０（列信号電
極駆動部配線）を有するアクティブマトリクス型液晶表
示装置であり、ビデオ信号の入力端子１４から列信号電
極駆動回路１０間の配線パターンを、他信号との配線と
の干渉部分を除く主要部分については複数の金属配線層
（第１アルミ配線層ＡＬ１及び第２アルミ配線層ＡＬ
２）により並行して形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば液晶プロジ
ェクタ等に設けて好適な駆動回路が内蔵されたアクティ
ブマトリクス型の液晶表示装置に関し、特に、ビデオ信
号入力端子と列信号電極間の配線を複数の配線層により
並行して構成することにより、配線抵抗による周波数特
性劣化を低減すると共に高速動作を可能とした液晶表示
装置に関する。
ェクタ等に設けて好適な駆動回路が内蔵されたアクティ
ブマトリクス型の液晶表示装置に関し、特に、ビデオ信
号入力端子と列信号電極間の配線を複数の配線層により
並行して構成することにより、配線抵抗による周波数特
性劣化を低減すると共に高速動作を可能とした液晶表示
装置に関する。
【０００２】
【従来の技術】図３には、アクティブマトリクス型液晶
表示装置の回路構成例を示す。
表示装置の回路構成例を示す。
【０００３】この図３において、アクティブマトリクス
型液晶表示装置のアクティブマトリクス基板上には、複
数の列信号電極Ｄ１，Ｄ２，Ｄ３，・・・，Ｄｉが並行
して配置され、これら各列信号電極Ｄ１，Ｄ２，Ｄ３，
・・・，Ｄｉと直交する方向に複数の行走査電極Ｇ１，
Ｇ２，Ｇ３，・・・，Ｇｉが配置されている。各列信号
電極Ｄと行走査電極Ｇの交差部には、図４に示すよう
に、スイッチングトランジスタＴｒおよび信号蓄積容量
Ｃｓを含んだ表示画素ＰＸが形成されている。
型液晶表示装置のアクティブマトリクス基板上には、複
数の列信号電極Ｄ１，Ｄ２，Ｄ３，・・・，Ｄｉが並行
して配置され、これら各列信号電極Ｄ１，Ｄ２，Ｄ３，
・・・，Ｄｉと直交する方向に複数の行走査電極Ｇ１，
Ｇ２，Ｇ３，・・・，Ｇｉが配置されている。各列信号
電極Ｄと行走査電極Ｇの交差部には、図４に示すよう
に、スイッチングトランジスタＴｒおよび信号蓄積容量
Ｃｓを含んだ表示画素ＰＸが形成されている。
【０００４】列信号電極駆動回路１００は、水平シフト
レジスタ１０１およびアナログスイッチＳ１，Ｓ２，Ｓ
３，・・・，Ｓｉで構成されている。アナログスイッチ
Ｓ１，Ｓ２，Ｓ３，・・・，Ｓｉの入力側はビデオ信号
Ｖｉｄｅｏが供給される信号供給配線Ｌに共通に接続さ
れ、出力側は各々対応する列信号電極Ｄ１，Ｄ２，Ｄ
３，・・・，Ｄｉに接続されている。また、アナログス
イッチＳ１，Ｓ２，Ｓ３，・・・，Ｓｉの制御端子に
は、水平シフトレジスタ１０１の出力が接続されてい
る。
レジスタ１０１およびアナログスイッチＳ１，Ｓ２，Ｓ
３，・・・，Ｓｉで構成されている。アナログスイッチ
Ｓ１，Ｓ２，Ｓ３，・・・，Ｓｉの入力側はビデオ信号
Ｖｉｄｅｏが供給される信号供給配線Ｌに共通に接続さ
れ、出力側は各々対応する列信号電極Ｄ１，Ｄ２，Ｄ
３，・・・，Ｄｉに接続されている。また、アナログス
イッチＳ１，Ｓ２，Ｓ３，・・・，Ｓｉの制御端子に
は、水平シフトレジスタ１０１の出力が接続されてい
る。
【０００５】このような構成の列信号電極駆動回路１０
０では、図示しない駆動タイミングパルス発生回路より
供給される水平スタート信号ＨＳＴおよび水平シフトク
ロックＨＣＫで水平シフトレジスタ１０１を駆動し、ア
ナログスイッチＳ１，Ｓ２，Ｓ３，・・・，Ｓｉを順次
オンすることにより、１水平期間のビデオ信号Ｖｉｄｅ
ｏを順次列信号電極Ｄ１，Ｄ２，Ｄ３，・・・，Ｄｉに
サンプリングする。
０では、図示しない駆動タイミングパルス発生回路より
供給される水平スタート信号ＨＳＴおよび水平シフトク
ロックＨＣＫで水平シフトレジスタ１０１を駆動し、ア
ナログスイッチＳ１，Ｓ２，Ｓ３，・・・，Ｓｉを順次
オンすることにより、１水平期間のビデオ信号Ｖｉｄｅ
ｏを順次列信号電極Ｄ１，Ｄ２，Ｄ３，・・・，Ｄｉに
サンプリングする。
【０００６】一方、行走査電極駆動回路１０２は、全表
示行数に相当する段数を有する垂直シフトレジスタを含
んで構成されている。垂直シフトレジスタは、図示しな
い駆動タイミングパルス発生回路より供給される垂直ス
タート信号ＶＳＴおよび垂直シフトクロックＶＣＫによ
り駆動され、行走査電極Ｇ１，Ｇ２，Ｇ３，・・・，Ｇ
ｉに対して１水平期間毎に順次選択パルスを出力する。
示行数に相当する段数を有する垂直シフトレジスタを含
んで構成されている。垂直シフトレジスタは、図示しな
い駆動タイミングパルス発生回路より供給される垂直ス
タート信号ＶＳＴおよび垂直シフトクロックＶＣＫによ
り駆動され、行走査電極Ｇ１，Ｇ２，Ｇ３，・・・，Ｇ
ｉに対して１水平期間毎に順次選択パルスを出力する。
【０００７】その結果、行走査電極Ｇ１，Ｇ２，Ｇ３，
・・・に接続した画素スイッチングトランジスタＴｒが
１行ずつ順次オンとなり、前記列信号電極Ｄ１，Ｄ２，
Ｄ３，・・・，Ｄｉにサンプリングしたビデオ信号Ｖｉ
ｄｅｏは対応する画素の信号蓄積容量Ｃｓに蓄積／保持
される。この保持電圧により、各画素ＰＸでは、画素電
極と共通電極間の電圧が液晶に印加され、それに応じて
液晶の光変調度が変化することになり、画像が表示され
ることになる。
・・・に接続した画素スイッチングトランジスタＴｒが
１行ずつ順次オンとなり、前記列信号電極Ｄ１，Ｄ２，
Ｄ３，・・・，Ｄｉにサンプリングしたビデオ信号Ｖｉ
ｄｅｏは対応する画素の信号蓄積容量Ｃｓに蓄積／保持
される。この保持電圧により、各画素ＰＸでは、画素電
極と共通電極間の電圧が液晶に印加され、それに応じて
液晶の光変調度が変化することになり、画像が表示され
ることになる。
【０００８】次に、図５には、従来の液晶表示装置にお
けるアクティブマトリクス基板の概略的な構成例を示
す。
けるアクティブマトリクス基板の概略的な構成例を示
す。
【０００９】この図５の例では、前記列信号電極駆動回
路１００および行走査電極駆動回路１０２が、各々画素
エリア１０３の長辺，短辺の両側に構成されており、こ
れら２つの駆動回路からの同一の出力信号により、画素
エリア１０３内の各画素の列信号電極Ｄおよび行走査電
極Ｇを駆動する構成となっている。
路１００および行走査電極駆動回路１０２が、各々画素
エリア１０３の長辺，短辺の両側に構成されており、こ
れら２つの駆動回路からの同一の出力信号により、画素
エリア１０３内の各画素の列信号電極Ｄおよび行走査電
極Ｇを駆動する構成となっている。
【００１０】
【発明が解決しようとする課題】次に、図６には、図５
に示したアクティブマトリクス基板におけるビデオ入力
端子１０４から列信号電極駆動回路１００までの配線部
と、列信号電極駆動回路１００内部の配線部の電気的特
性を等価回路で表現したものである。
に示したアクティブマトリクス基板におけるビデオ入力
端子１０４から列信号電極駆動回路１００までの配線部
と、列信号電極駆動回路１００内部の配線部の電気的特
性を等価回路で表現したものである。
【００１１】この図６において、ビデオ信号入力端子１
０４から信号電極駆動回路までの配線部（パッド−ドラ
イバ間配線）は、レイアウトで使用する金属配線層の材
料比抵抗と厚さで決まる配線抵抗Ｒ１と、配線が他層や
隣接導体間に形成する浮遊容量Ｃ１の分布定数回路とみ
なすことができる。
０４から信号電極駆動回路までの配線部（パッド−ドラ
イバ間配線）は、レイアウトで使用する金属配線層の材
料比抵抗と厚さで決まる配線抵抗Ｒ１と、配線が他層や
隣接導体間に形成する浮遊容量Ｃ１の分布定数回路とみ
なすことができる。
【００１２】また、列信号電極駆動回路１００内の配線
部の特性は、配線抵抗Ｒ２、浮遊容量Ｃ２およびサンプ
リングに使用されるビデオスイッチＳＷの入力部拡散容
量で表される。ビデオスイッチＳＷは、信号電極および
１列分の画素トランジスタに対して十分な駆動特性を持
つことが必要であり、当該ビデオスイッチＳＷを構成す
るスイッチング素子（ＭＯＳトランジスタ）のサイズは
大きなものが要求される。その結果、ビデオスイッチＳ
Ｗの入力容量も増大する。
部の特性は、配線抵抗Ｒ２、浮遊容量Ｃ２およびサンプ
リングに使用されるビデオスイッチＳＷの入力部拡散容
量で表される。ビデオスイッチＳＷは、信号電極および
１列分の画素トランジスタに対して十分な駆動特性を持
つことが必要であり、当該ビデオスイッチＳＷを構成す
るスイッチング素子（ＭＯＳトランジスタ）のサイズは
大きなものが要求される。その結果、ビデオスイッチＳ
Ｗの入力容量も増大する。
【００１３】これにより、列信号電極駆動回路１００を
１つの負荷としてとらえた場合、その負荷容量が大きい
ため、これに信号を供給するパッド−ドライバ間配線の
特性がパネル内部の周波数特性に大きな影響を与える。
１つの負荷としてとらえた場合、その負荷容量が大きい
ため、これに信号を供給するパッド−ドライバ間配線の
特性がパネル内部の周波数特性に大きな影響を与える。
【００１４】図７はビデオ入力端子１０４から列信号電
極駆動回路１００までの配線部（パッド−ドライバ間配
線）の配線抵抗Ｒ１と最終的にビデオスイッチＳＷの入
力部に伝達される信号の振幅−周波数特性の概要を表し
た図である。この図７からは、ビデオ入力端子１０４か
ら列信号電極駆動回路１００までの配線部の配線抵抗Ｒ
１が大きいと周波数特性が大きく劣化することがわか
る。
極駆動回路１００までの配線部（パッド−ドライバ間配
線）の配線抵抗Ｒ１と最終的にビデオスイッチＳＷの入
力部に伝達される信号の振幅−周波数特性の概要を表し
た図である。この図７からは、ビデオ入力端子１０４か
ら列信号電極駆動回路１００までの配線部の配線抵抗Ｒ
１が大きいと周波数特性が大きく劣化することがわか
る。
【００１５】ここで、一般的に配線抵抗を下げるには配
線幅を大きくするか或いは配線層厚を厚層化する手段が
有効であるが、配線幅を大きくすることで配線の浮遊容
量も比例的に増大することから、外部駆動回路に対する
容量負荷成分増大の問題やレイアウト必要面積が増大す
るという不都合がある。また、配線層の厚層化について
はプロセス自由度の制限や歩留り低下の問題がある。
線幅を大きくするか或いは配線層厚を厚層化する手段が
有効であるが、配線幅を大きくすることで配線の浮遊容
量も比例的に増大することから、外部駆動回路に対する
容量負荷成分増大の問題やレイアウト必要面積が増大す
るという不都合がある。また、配線層の厚層化について
はプロセス自由度の制限や歩留り低下の問題がある。
【００１６】本発明は、上述の課題に鑑みてなされたも
のであり、配線抵抗によるパネル内部での周波数劣化の
問題を解決し、周波数特性に優れ高速動作可能な、液晶
表示装置を提供することを目的とする。
のであり、配線抵抗によるパネル内部での周波数劣化の
問題を解決し、周波数特性に優れ高速動作可能な、液晶
表示装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】請求項１に記載の本発明
に係る液晶表示装置は、上述の課題を解決するために、
マトリクス状に配列された複数の表示画素電極の列信号
電極に対して、ビデオ信号を順次サンプリングして送出
する列信号電極駆動手段を有する液晶表示装置におい
て、前記ビデオ信号の入力端子から前記列信号電極駆動
手段間の配線パターンを、他信号との配線との干渉部分
を除く主要部分については、積層方向に互いに平行に形
成された複数の金属配線層により並行して形成する。
に係る液晶表示装置は、上述の課題を解決するために、
マトリクス状に配列された複数の表示画素電極の列信号
電極に対して、ビデオ信号を順次サンプリングして送出
する列信号電極駆動手段を有する液晶表示装置におい
て、前記ビデオ信号の入力端子から前記列信号電極駆動
手段間の配線パターンを、他信号との配線との干渉部分
を除く主要部分については、積層方向に互いに平行に形
成された複数の金属配線層により並行して形成する。
【００１８】
【発明の実施の形態】以下、本発明に係る液晶表示装置
の好ましい実施の形態について図面を参照しながら詳細
に説明する。
の好ましい実施の形態について図面を参照しながら詳細
に説明する。
【００１９】図１には、本発明の液晶表示装置の実施の
形態の構成例を示す。なお、この図１は、本発明の実施
の形態の液晶表示装置において、ビデオ入力端子１４か
らの入力信号を列信号電極駆動回路１０に供給するため
の配線レイアウトの例を表した図である。
形態の構成例を示す。なお、この図１は、本発明の実施
の形態の液晶表示装置において、ビデオ入力端子１４か
らの入力信号を列信号電極駆動回路１０に供給するため
の配線レイアウトの例を表した図である。
【００２０】すなわちこの図１に示す配線レイアウトに
おいて、図中のＡ，Ｂ，Ｃで示した配線区間（パッド−
ドライバ間配線区間）では、主配線層である第１アルミ
配線層ＡＬ１に並行して第２アルミ配線層ＡＬ２を同一
パターンでレイアウトし、両配線層間は十分な数のスル
ーホールＳＨを介して低抵抗でコンタクトをとる構成と
なっている。
おいて、図中のＡ，Ｂ，Ｃで示した配線区間（パッド−
ドライバ間配線区間）では、主配線層である第１アルミ
配線層ＡＬ１に並行して第２アルミ配線層ＡＬ２を同一
パターンでレイアウトし、両配線層間は十分な数のスル
ーホールＳＨを介して低抵抗でコンタクトをとる構成と
なっている。
【００２１】また、ビデオ信号以外の信号配線、例えば
図１の端子Ｐに対する配線レイアウトは、第２アルミ配
線層ＡＬ２で形成され、この部分では信号Ｐとビデオ配
線がレイアウト上干渉するため、ビデオ配線側を第１ア
ルミ配線層ＡＬ１のみで形成している。
図１の端子Ｐに対する配線レイアウトは、第２アルミ配
線層ＡＬ２で形成され、この部分では信号Ｐとビデオ配
線がレイアウト上干渉するため、ビデオ配線側を第１ア
ルミ配線層ＡＬ１のみで形成している。
【００２２】このような部分を除いた主要な配線区間に
ついては、図２の断面図に示したように、主配線層であ
る第１アルミ配線層ＡＬ１が第２アルミ配線層ＡＬ２で
裏打ちされた構造（２層配線領域ＷＥ）となり、従来の
構造と比較して入力パッドとドライバ間の配線抵抗を大
幅に低減することが可能となっている。
ついては、図２の断面図に示したように、主配線層であ
る第１アルミ配線層ＡＬ１が第２アルミ配線層ＡＬ２で
裏打ちされた構造（２層配線領域ＷＥ）となり、従来の
構造と比較して入力パッドとドライバ間の配線抵抗を大
幅に低減することが可能となっている。
【００２３】さらに、上下の関係にある２つの配線層、
すなわち主配線層である第１アルミ配線層ＡＬ１が第２
アルミ配線層ＡＬ２で裏打ちされた２層配線領域ＷＥ
は、同一のビデオ信号が供給される構成であることか
ら、層間での寄生容量増大の問題がほとんどない、とい
う特徴がある。
すなわち主配線層である第１アルミ配線層ＡＬ１が第２
アルミ配線層ＡＬ２で裏打ちされた２層配線領域ＷＥ
は、同一のビデオ信号が供給される構成であることか
ら、層間での寄生容量増大の問題がほとんどない、とい
う特徴がある。
【００２４】なお、図１に示した本実施の形態の配線レ
イアウトでは、列信号電極駆動回路１０の配線（列信号
電極駆動回路部配線）が画素エリア１３の上下両側に構
成された例を示している。この構成では、上下各々の列
信号電極駆動回路１０の周波数特性を揃える目的から、
上下各々の配線長をなるべく同等に近い条件とすること
が好ましい。
イアウトでは、列信号電極駆動回路１０の配線（列信号
電極駆動回路部配線）が画素エリア１３の上下両側に構
成された例を示している。この構成では、上下各々の列
信号電極駆動回路１０の周波数特性を揃える目的から、
上下各々の配線長をなるべく同等に近い条件とすること
が好ましい。
【００２５】すなわち、ビデオ入力端子１４の構成位置
は、画素エリア１３の画面短辺のほぼ中央に置くように
することが望ましい。なお、この場合、ビデオ入力端子
１４から列信号電極駆動回路１０までの配線長は、最低
でも画像エリア１３の高さの１／２以上となり、配線抵
抗の影響が顕著になるという問題があったが、本発明実
施の形態の構成によれば、単位長あたりの配線抵抗が実
質的に２層（２層配線領域ＷＥ）の厚さ分に低減される
ことから、列信号電極駆動回路１０を画素エリア１３の
上下両側に構成したときの配線抵抗起因の周波数特性劣
化の問題が解決できる。
は、画素エリア１３の画面短辺のほぼ中央に置くように
することが望ましい。なお、この場合、ビデオ入力端子
１４から列信号電極駆動回路１０までの配線長は、最低
でも画像エリア１３の高さの１／２以上となり、配線抵
抗の影響が顕著になるという問題があったが、本発明実
施の形態の構成によれば、単位長あたりの配線抵抗が実
質的に２層（２層配線領域ＷＥ）の厚さ分に低減される
ことから、列信号電極駆動回路１０を画素エリア１３の
上下両側に構成したときの配線抵抗起因の周波数特性劣
化の問題が解決できる。
【００２６】以上説明したように本発明実施の形態の液
晶表示装置によれば、ビデオ信号の入力端子１４から列
信号電極駆動回路１０間の配線を、複数の金属配線層
（第１アルミ配線層ＡＬ１及び第２アルミ配線層ＡＬ
２）により並行して形成する構成としたため、配線抵抗
によるパネル内部での周波数特性劣化の問題が解決さ
れ、周波数特性に優れ高速動作可能な液晶表示装置が実
現可能となる。
晶表示装置によれば、ビデオ信号の入力端子１４から列
信号電極駆動回路１０間の配線を、複数の金属配線層
（第１アルミ配線層ＡＬ１及び第２アルミ配線層ＡＬ
２）により並行して形成する構成としたため、配線抵抗
によるパネル内部での周波数特性劣化の問題が解決さ
れ、周波数特性に優れ高速動作可能な液晶表示装置が実
現可能となる。
【００２７】最後に、上述した各実施の形態の説明は本
発明の一例であり、本発明は上述の実施の形態に限定さ
れることはない。このため、上述した各実施の形態以外
であっても、本発明に係る技術的思想を逸脱しない範囲
であれば、設計等に応じて種々の変更が可能であること
はもちろんである。
発明の一例であり、本発明は上述の実施の形態に限定さ
れることはない。このため、上述した各実施の形態以外
であっても、本発明に係る技術的思想を逸脱しない範囲
であれば、設計等に応じて種々の変更が可能であること
はもちろんである。
【００２８】
【発明の効果】請求項１に記載の本発明に係る液晶表示
装置においては、マトリクス状に配列された複数の表示
画素電極の列信号電極に対して、ビデオ信号を順次サン
プリングして送出する列信号電極駆動手段を有する液晶
表示装置において、前記ビデオ信号の入力端子から前記
列信号電極駆動手段間の配線パターンを、他信号との配
線との干渉部分を除く主要部分については、積層方向に
互いに平行に形成された複数の金属配線層により並行し
て形成することにより、配線抵抗によるパネル内部での
周波数劣化の問題を解決でき、周波数特性に優れた高速
動作可能な装置を実現できる。
装置においては、マトリクス状に配列された複数の表示
画素電極の列信号電極に対して、ビデオ信号を順次サン
プリングして送出する列信号電極駆動手段を有する液晶
表示装置において、前記ビデオ信号の入力端子から前記
列信号電極駆動手段間の配線パターンを、他信号との配
線との干渉部分を除く主要部分については、積層方向に
互いに平行に形成された複数の金属配線層により並行し
て形成することにより、配線抵抗によるパネル内部での
周波数劣化の問題を解決でき、周波数特性に優れた高速
動作可能な装置を実現できる。
【図１】本発明実施の形態の液晶表示装置において、ビ
デオ入力端子からの入力信号を列信号電極駆動回路に供
給するための配線レイアウトの例を表す図である。
デオ入力端子からの入力信号を列信号電極駆動回路に供
給するための配線レイアウトの例を表す図である。
【図２】主要な配線区間の配線構造断面図である。
【図３】アクティブマトリクス型液晶表示装置の回路構
成例を示すブロック図である。
成例を示すブロック図である。
【図４】各列信号電極と行走査電極の交差部に設けられ
るスイッチングトランジスタおよび信号蓄積容量を含ん
だ表示画素の構成例を示す回路図である。
るスイッチングトランジスタおよび信号蓄積容量を含ん
だ表示画素の構成例を示す回路図である。
【図５】従来の液晶表示装置におけるアクティブマトリ
クス基板の概略的なレイアウト構成例を示す図である。
クス基板の概略的なレイアウト構成例を示す図である。
【図６】従来の液晶表示装置のアクティブマトリクス基
板におけるビデオ入力端子から列信号電極駆動回路まで
の配線部と、列信号電極駆動回路内部の配線部の電気的
特性を表す等価回路である。
板におけるビデオ入力端子から列信号電極駆動回路まで
の配線部と、列信号電極駆動回路内部の配線部の電気的
特性を表す等価回路である。
【図７】従来の液晶表示装置のアクティブマトリクス基
板におけるビデオ入力端子から列信号電極駆動回路まで
の配線部（パッド−ドライバ間配線）の配線抵抗と最終
的にビデオスイッチの入力部に伝達される信号の振幅−
周波数特性の概要を表した図である。
板におけるビデオ入力端子から列信号電極駆動回路まで
の配線部（パッド−ドライバ間配線）の配線抵抗と最終
的にビデオスイッチの入力部に伝達される信号の振幅−
周波数特性の概要を表した図である。
１０…列信号電極駆動回路、１３…画素エリア、１４…
ビデオ入力端子、ＡＬ１…第１アルミ配線層、ＡＬ２…
第２アルミ配線層、ＳＨ…スルーホール
ビデオ入力端子、ＡＬ１…第１アルミ配線層、ＡＬ２…
第２アルミ配線層、ＳＨ…スルーホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA25 GA29 JA46 NA23 NA25 NA28 PA06 RA05 5C006 AA01 BB16 BC22 BC23 BF03 EC11 FA14 FA37 5C080 AA10 BB05 DD08 FF11 JJ02 JJ03 JJ04 JJ05 JJ06 5C094 AA21 BA03 BA43 CA19 DA09 EA03 EA04 EA07 FB12
Claims (1)
- 【請求項１】 マトリクス状に配列された複数の表示画
素電極の列信号電極に対して、ビデオ信号を順次サンプ
リングして送出する列信号電極駆動手段を有する液晶表
示装置において、 前記ビデオ信号の入力端子から前記列信号電極駆動手段
間の配線パターンを、他信号との配線との干渉部分を除
く主要部分については、積層方向に互いに平行に形成さ
れた複数の金属配線層により並行して形成することを特
徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11183990A JP2001013511A (ja) | 1999-06-29 | 1999-06-29 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11183990A JP2001013511A (ja) | 1999-06-29 | 1999-06-29 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001013511A true JP2001013511A (ja) | 2001-01-19 |
Family
ID=16145397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11183990A Pending JP2001013511A (ja) | 1999-06-29 | 1999-06-29 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001013511A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04342231A (ja) * | 1991-05-20 | 1992-11-27 | Stanley Electric Co Ltd | 液晶表示装置用カラーフィルタ付基板の製造方法 |
| JPH06160904A (ja) * | 1992-11-26 | 1994-06-07 | Matsushita Electric Ind Co Ltd | 液晶表示装置とその製造方法 |
| JPH08328034A (ja) * | 1995-05-30 | 1996-12-13 | Hitachi Ltd | 液晶ライトバルブ及びそれを用いた投射型液晶ディスプレイ |
| JPH10198292A (ja) * | 1996-12-30 | 1998-07-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1999
- 1999-06-29 JP JP11183990A patent/JP2001013511A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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