JP2000514980A

JP2000514980A - Method and apparatus for continuous time filtering in a digital CMOS process

Info

Publication number: JP2000514980A
Application number: JP10506853A
Authority: JP
Inventors: タン，ニアンクシオン
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1996-07-19
Filing date: 1997-06-27
Publication date: 2000-11-07
Also published as: WO1998004038A1; TW349264B; KR20000065251A; CN1108658C; SE9602824L; SE508697C2; HK1021595A1; AU3563797A; CN1225759A; CA2260915A1; SE9602824D0; EP0913029A1

Abstract

(57)【要約】ディジタルＣＭＯＳプロセスでは抵抗器も線型コンデンサも利用できないので、従来の方法を用いて連続時間フィルタを設計することはできない、もしくは実際的でない。そこで、ディジタルＣＭＯＳプロセスにおいてサンプリングデータシステム用の連続時間フィルタを設計するとき、電圧電流変換器の中にフィルタ機能を実現するために、電流ミラーを使うことを提案している。したがって、極周波数はＭＯＳトランジスタ（６）の相互コンダクタンスとそのゲートに見られるコンデンサ（８）の静電容量とにより決まる。本出願ではディジタルＣＭＯＳプロセスにおける連続時間フィルターの一般化した設計方法と、極周波数の広がりを軽減するためのカスケード接続方法とが提案されている。 Since resistors and linear capacitors are not available in digital CMOS processes, it is not possible or practical to design continuous-time filters using conventional methods. Therefore, when designing a continuous-time filter for a sampling data system in a digital CMOS process, it has been proposed to use a current mirror to realize a filter function in a voltage-current converter. Thus, the pole frequency is determined by the transconductance of the MOS transistor (6) and the capacitance of the capacitor (8) seen at its gate. The present application proposes a generalized design method of a continuous time filter in a digital CMOS process, and a cascade connection method for reducing the spread of a pole frequency.

Description

【発明の詳細な説明】ディジタルＣＭＯＳプロセスにおいて連続時間フィルタリングを行う方法と装置発明の分野本発明はディジタルＣＭＯＳプロセスにおいて連続時間フィルタリングを行う方法と、ディジタルＣＭＯＳプロセスにおいて連続時間フィルタリングを行う装置とに関するものである。発明の背景プロセスのコスト、試験コスト及び性能を考えて、ディジタルＣＭＯＳプロセスにおいてアナログ／ディジタルの混成システムを設計することは重要なことである。ディジタルＣＭＯＳプロセスにおいてサンプリングデータシステム、例えばスイッチ電流フィルタとデータ変換器、を設計することに強い関心があった。たとえば、トーマゾー（Ｃ．Ｔｏｕｍａｚｏｕ）、ヒューズ（Ｊ．Ｂ．Ｈｕｇｈｅｓ）バターズバイ（Ｎ．Ｃ．Ｂａｔｔｅｒｓｂｙ（Ｅｄｓ））著による「スイッチ電流：ディジタル技術のためのアナログ技術（Ｓｗｉｔｃｈｅｄ−Ｃｕｒｒｅｎｔｓ：ａｎＡｎａｌｏｇｕｅＴｅｃｈｎｉｑｕｅｆｏｒＤｉｄｉｔａｌＴｅｃｈｎｏｌｏｇｙ）」、ピータペリグリナス社（ＰｅｔｅｒＰｅｒｅｇｒｉｎｕｓＬｔｄ．，）１９９３年発行と、タン（Ｎ．Ｔａｎ）著、「スイッチ電流式デルターシグマＡ／Ｄ変換器（Ｓｗｉｔｃｈｅｄ−ｃｕｒｒｅｎｔｄｅｌｔａ−ｓｉｇｍａＡ／Ｄｃｏｎｖｅｒｔｅｒｓ）」、アナログ集積回路と信号処理誌（Ｊ．ＡｎａｌｏｇＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔａｎｄＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ）」、１９９６年１月発行、７ −２４頁、を参照されたい。しかし、これらの技術を使うには、エイリアシングを避けるために、通常アナログ入力をサンプリングする前に、逆エイリアシングフィルタが必要とされる。伝統的に、アナログＣＭＯＳプロセスを用いた別のチップまたはディスクリートのＲＣフィルタ回路が使われている。連続時間フィルタまたは逆エイリアシングフィルタをサンプリングデータシステム及びＤＳＰ回路と共に同じチップに集積化すれば、最高の性能／コスト比が得られることは明白である。たとえば、タン（Ｎ．Ｔａｎ）とガスタブソン（Ｍ．Ｇｕｓｔａｖｓｓｏｎ）による１９９６年５月８日の米国特許出願第０８／６４６，９６４号、「電圧／電流変換器（Ｖｏｌｔａｇｅ−ｔｏ−ｃｕｒｒｅｎｔｃｏｎｖｅｒｔｅｒ）」では、電圧電流変換器と一緒に低域フィルタ機能を埋め込む方法が詳しく開示されている。たとえば、ＵＳ−Ａ−４，８３９，５４２では、相互コンダクタンス−静電容量（ｇｍ−Ｃ）フィルタと呼ばれるフィルタの型に属する、能動型相互コンダクタンスフィルタが開示されている。基本的な考えは線型のコンデンサと相互コンダクタとを用いることにより、極（ｐｏｌｅｓ）を作ることである。大部分の能動部品に関しては、電流ミラーが相互コンダクタの能動負荷として使われていて、電流ミラーは何らかのフィルタ目的で極を作るのには使われていない。ＷＯ９５／０６９７７には、電流ミラーが開示されていて、増幅器の利得を上げるための能動負荷としてのみ使われている。実際、大部分の利得段に対して、電流ミラーは利得を上げるための能動負荷として使われている。ＵＳ−Ａ−４，６８６，４８７には、高速動作をするために増幅器用の電流ミラーをいかに設計するかが開示されている。電流ミラーのせいで、極は寄生的なので、高速動作に対する影響を少なくするために抵抗器を加える手段が発明されている。発明の要約本発明は好ましくは、ディジタルＣＭＯＳプロセスにおいてサンプリングデータシステム用の連続時間フィルタを設計することに関するものである。ディジタルＣＭＯＳプロセスでは抵抗器も線型コンデンサも利用できない。したがって、従来の方法を用いて連続時間フィルタを設計することはできない、もしくは実際的でない。そこで、電圧電流変換器の中にフィルタ機能を実現するために、電流ミラーを使うことを提案している。したがって、極周波数はＭＯＳトランジスタの相互コンダクタンスとそのゲートに見られる静電容量とにより決まる。本出願ではディジタルＣＭＯＳプロセスにおける連続時間フィルタの一般化した設計方法と、極周波数の広がりを少なくするためのカスケード接続方法とが提案されている。図面の簡単な説明図１は単極フィルタとしての基本的な電流ミラーの回路を示す。図２は図１のＳＰＩＣＥシミュレーションの結果を示すグラフであって、カスコード接続電流ミラーとカスコード電流源とが使われていて、コンデンサはＮＭＯＳトランジスタにより実現されている。図３ａとｂは本発明によるカスケード接続技術を示す回路である。図４は図３ｂのＳＰＩＣＥシミュレーションの結果を示すグラフであって、カスコード電流ミラーとカスコード電流源とが使われていて、コンデンサはＮＭＯＳトランジスタにより実現されている。好ましい実施例の簡単な説明ディジタルＣＭＯＳプロセスでは抵抗器も線型コンデンサも利用することができない。ゲートポリ（ｇａｔｅｐｏｌｙ）を抵抗器として利用することは可能であるが、シート抵抗は非常に小さくてサブミクロンのＣＭＯＳプロセスでは変動が大きいし、ウェル抵抗器はノイズに敏感でこれも変動が大きい。したがって、抵抗器を実現するのに能動部品すなわちトランジスタを使うことにする。線型コンデンサを実現するのに一層のポリ層とメタライズを使うことは可能であるが、サブミクロンＣＭＯＳプロセスではシートの静電容量は非常に小さい。そこで、シート静電容量がずっと大きいゲートの静電容量を使うことにする。図１に単極低域フィルタとして使われる基本的な電流ミラーを示す。コンデンサＣ₀１はオンチップゲートコンデンサにより実現することが出来る、あるいはもし遮断周波数が非常に低いフィルタが必要ならば、オフチップコンデンサにより実現することができる。トランジスタＭ₀２とＭ₁３の大きさと、これらに付随するバイアス電流４、５を適切な値に設定することにより、このフィルタの範囲内でスケーリングファクタを実現することもできる。図１に示した単極フィルタの極周波数は次式で与えられる。ここでｇ_m0はダイオード接続されたトランジスタＭ₀２の相互コンダクタンスであり、Ｃ_p0はトランジスタＭ₀２ゲートのおけるすべての寄生容量を表す。Ｍ₀２とＭ₁３との相互コンダクタンスが整合している、すなわち比が一定である限り、相互コンダクタンスが非線型であっても出力電流は歪まない。しかしながら、静電容量が非線型であると、出力電流に誤差が生じ得る。図１に示した電流ミラー構成では、ゲートの静電容量は全動作領域において非線型性が高いけれども、ゲート電圧の変化は極めて少ないので、トランジスタは適切に定められた領域でいつも動作することができる。したがって、ゲートの静電容量は劇的な変化をせず、線型性は許容範囲にある。外付けのコンデンサを使うときには線型性も保証することができる。しかしトランジスタの相互コンダクタンスはドレイン電流に依存する。すなわち、ここでμ_nはチャネルの電荷移動度、Ｃ_axは単位ゲート静電容量、Ｗ／Ｌはトランジスタの大きさ、ｉ_Dはドレイン電流である。したがって、入力電流Ｉ₀を受けてトランジスタＭ₀２のドレイン電流が変化すると、相互コンダクタンスｇ_m0 が変化して、極周波数を変化させる。図２に入力電流が＋−Ｉ_bias0の間を変化するときの、ＳＰＩＣＥシミュレーションを示す。図１の回路は２０ｄＢ／ｄｅｃの周波数ロールオフを有する単極システムであることがわかる。そして、３ｄＢ変化する周波数は、相互コンダクタンスの式により与えられる予測とよく合っている。入力の振幅が異なると異なる減衰を示すという点において、入力信号の周波数が遮断周波数に近づくと、極周波数の変化もまた歪を引き起こす。入力が１００ｋＨｚの正弦波で、その振幅がバイアス電流の４分の１であるとき、シミュレーションによる全調波歪は約−５０ｄＢである。入力周波数が１０ｋＨｚに減ると、全調波歪は−７０ｄＢより小さくなる。入力周波数が遮断周波数より高くなると、全調波歪はフィルタ自身によって減衰する。極周波数を良く定めるには、ドレイン電流の変化はできるだけ小さいことが必要であることは明かである。そうするための１つの方法は、バイアス電流に比べて入力電流を制限することである。このことを行うと、非常に電力を消費する。しかし、適切にカスケード接続して高次のフィルタを実現すれば、極周波数の変動を軽減することができる。フィルタの次数を上げて極周波数の変動を下げるために、電流ミラーのカスケード接続を使うことができる。単極システムだけでは２０ｄＢ／ｄｅｃのロールオフを示す。多くの応用において、もっと鋭い遮断が必要とされている。２個の単極システムをカスケード接続すると、４０ｄＢ／ｄｅｃのロールオフを有する２極システムが実現される。もっと多くの段をカスケード接続すれば、もっと鋭い遮断を得ることができる。図３aとbにカスケード接続の２例を示す。図３ａに示したカスケード接続を使うと、ｐ型のブランチを使っているので、電力消費量が少なくなっている。ｎ型のブランチ”１”はｎ型トランジスタＭ₀ ６とＭ₀７、コンデンサＣ₀８、およびトランジスタＭ₀６用のバイアス電流Ｉ_bia _s0 ９から成る。ｐ型のブランチ”２”はｐ型トランジスタＭ₂１０とＭ₃１１、コンデンサＣ₁１２、およびトランジスタＭ₃１１用のバイアス電流Ｉ_bias1１３から成る。ｎ型ブランチは図１に示した構成と類似しており、相違点はｐ型ブランチを使っているため、Ｍ₁７用のバイアス電流が省略されていることである。トランジスタＭ₁７とＭ₂１０は相互にバイアスしあっている。ｐ型ブランチはｐ型トランジスタが使われているという点を除いて、ｎ型ブランチと同じである。しかし、この種のカスケード接続は極周波数に影響する。入力電流Ｉ₀が正であると仮定すると、Ｍ₀６のドレイン電流が増加して、その相互コンダクタンスが大きくなる。したがって、Ｍ₀６の相互コンダクタンスとコンデンサＣ₀８とにより決まる極周波数が上がるであろう。同時に、Ｍ₁７のドレイン電流と等しいＭ₂１０のドレイン電流も増して、その相互コンダクタンスが大きくなる。その結果、Ｍ₂１０の相互コンダクタンスとコンデンサＣ₁１２とにより決まる極周波数も上がるであろう。組み合わせ効果は、入力電流が変化するより速く極周波数が変わることである。図３bに示したカスケード接続技術は、ｎ型ブランチが追加されているために消費電力が大きくなっている。これは２個のｎ型ブランチ”１”と”２”から成り、これらは図１に示したのと全く同じものである。しかし、これは極周波数を安定化するという大きな利点を有する。入力電流Ｉ₀が正であると仮定すると、Ｍ₀６のドレイン電流が増加して、その相互コンダクタンスが大きくなる。したがって、ｇ_m0／Ｃ₀により決定される極周波数が高くなるであろう。同時に、Ｍ₂ １０のドレイン電流が減少して、その相互コンダクタンスが小さくなる。その結果、ｇ_m2／Ｃ₁により決定される極周波数が低くなるであろう。組み合わせ効果は、２極周波数の変動が合計の変動を減らすように働くことである。図４に入力電流が＋−０．５Ｉ_bias0の間を変化するときの、ＳＰＩＣＥシミュレーションを示す。図３ｂの回路は４０ｄＢ／ｄｅｃの周波数ロールオフを有する２極システムであることがわかる。そして、３ｄＢ変化する周波数の変動はかなり減っている。入力が１００ｋＨｚの正弦波で、その振幅がバイアス電流の４分の１であるとき、シミュレーションによる全調波歪は約−６０ｄＢより小さい。入力周波数が１０ｋＨｚに減ると、全調波歪は−８０ｄＢより小さくなる。入力周波数が遮断周波数より高くなると、全調波歪はフィルタ自身によって減衰する。以上いくつかの特定例について詳細に説明したが、これらは単に本発明の例示にすぎず、限定的なものではないことを理解されたい。当業者なら請求の範囲に記載された本発明の思想と範囲およびそれらの法律的な均等物から逸脱することなく、多くの修正例が容易に明らかになるであろう。DETAILED DESCRIPTION OF THE INVENTION Method and apparatus for continuous time filtering in a digital CMOS process Place Field of the invention The present invention performs continuous time filtering in a digital CMOS process Method and apparatus for continuous time filtering in a digital CMOS process With respect to the location. Background of the Invention Considering the process cost, test cost and performance, It is important to design a hybrid analog / digital system in is there. Sampling data system in digital CMOS process, for example For example, there was a strong interest in designing switch current filters and data converters. For example, C. Toumazou, Hughes (JB Hugh) es) "Sui" by NC Battersby (Eds) Switch current: analog technology for digital technology (Switched-Curr) ents: an Analogue Technique for Didit al Technology ”, Peter Perigrinas (Peter Per) egrinus Ltd. ,) Published in 1993 and written by N. Tan. Switched-current delta-sigma A / D converter (Switched-current) delta-sigma A / D converters) ”, analog integration Circuit and Signal Processing Magazine (J. Analog Integrated Circuit) and Signal Processing), published in January 1996, 7 -Page 24. However, to use these technologies, aliasing To avoid aliasing, usually before sampling the analog input, A filter is needed. Traditionally, another chip using an analog CMOS process A top or discrete RC filter circuit is used. Continuous time fill Or reverse aliasing Filter integrated with sampling data system and DSP circuit on the same chip Obviously, you will get the best performance / cost ratio. For example, N. Tan and M. Gustavsson No. 08 / 646,964, issued May 8, 1996, entitled "Voltage / Current Converter (Voltage-to-current converter) " Discloses in detail how to embed the low-pass filter function together with the voltage-to-current converter. Have been. For example, in US-A-4,839,542, the transconductance-capacitance Active transconductors belonging to a type of filter called quantity (gm-C) filters A sense filter is disclosed. The basic idea is to use linear capacitors and mutual capacitors. Using poles to make poles. Most Noh For moving components, current mirrors are used as active loads on transconductors. Current mirrors are not used to create poles for any filtering purpose. WO 95/06977 discloses a current mirror for increasing the gain of an amplifier. It is used only as an active load for In fact, for most gain stages, Current mirrors are used as active loads to increase gain. U.S. Pat. No. 4,686,487 discloses a current amplifier for an amplifier for high-speed operation. It describes how to design the error. Pole is parasitic due to current mirror Therefore, means for adding a resistor to reduce the effect on high-speed operation was invented. ing. Summary of the Invention The present invention is preferably implemented in a digital CMOS process for sampling data. The design of continuous time filters for data systems. Digital Neither resistors nor linear capacitors can be used in the CMOS process. Therefore, You cannot design a continuous-time filter using traditional methods, or Not a target. In order to realize the filter function in the voltage-current converter, Suggests using a mirror. Therefore, the pole frequency is MOS transistor And the capacitance seen at its gate. This application For generalized design of continuous-time filters in digital CMOS processes And cascading methods to reduce the spread of pole frequencies I have. BRIEF DESCRIPTION OF THE FIGURES FIG. 1 shows a basic current mirror circuit as a single pole filter. FIG. 2 is a graph showing the results of the SPICE simulation of FIG. A cord connection current mirror and a cascode current source are used, and the capacitor is NM This is realized by an OS transistor. 3a and 3b are circuits illustrating the cascade connection technique according to the present invention. FIG. 4 is a graph showing the results of the SPICE simulation of FIG. A scode current mirror and cascode current source are used, and the capacitor is NMO This is realized by an S transistor. BRIEF DESCRIPTION OF THE PREFERRED EMBODIMENT In digital CMOS processes, both resistors and linear capacitors can be used. I can't. It is possible to use gate poly as a resistor However, the sheet resistance is very small and may not change in a submicron CMOS process. The dynamics are large and the well resistors are sensitive to noise, which also varies greatly. Therefore Active components or transistors will be used to implement the resistors. Linear Although it is possible to use one more poly layer and metallization to realize the capacitor, In a submicron CMOS process, the capacitance of the sheet is very small. Therefore We will use the gate capacitance, which has a much higher sheet capacitance. In FIG. 3 shows a basic current mirror used as a very low pass filter. Capacitor C₀1 can be realized by an on-chip gate capacitor Or if a filter with a very low cut-off frequency is required, It can be realized by a densa. Transistor M₀2 and M₁The size of 3 and this By setting the bias currents 4 and 5 associated with them to appropriate values, Scaling factors can also be realized within the range of the filter. The pole frequency of the single-pole filter shown in FIG. Where g_m0Is a diode-connected transistor M₀Mutual conductance of 2 And C_p0Is the transistor M₀Represents all parasitic capacitances at two gates. M₀2 and M₁3 are matched, that is, the ratio is constant. As long as the transconductance is non-linear, the output current is not distorted. But However, if the capacitance is non-linear, an error may occur in the output current. As shown in FIG. In a flow mirror configuration, the gate capacitance is highly nonlinear over the entire operating region. However, since the change in gate voltage is very small, the transistor was properly defined. Can always work in the area. Therefore, the gate capacitance changes dramatically. Without linearization, the linearity is within an acceptable range. Linearity when using external capacitors Can also be guaranteed. However, the transconductance of the transistor depends on the drain current. Sand Chi Where μ_nIs the charge mobility of the channel, C_axIs the unit gate capacitance, and W / L is Size of transistor, i_DIs the drain current. Therefore, the input current I₀Receiving Transistor M₀2 changes, the transconductance g_m0 Changes the pole frequency. FIG. 2 shows that the input current is + -I_bias0Change between A SPICE simulation is shown below. The circuit of FIG. 1 is a unipolar system with a frequency roll-off of 20 dB / dec. You can see that Then, the frequency that changes by 3 dB is expressed by the transconductance equation. It goes well with the predictions given. Different amplitudes of input show different attenuation In this regard, as the frequency of the input signal approaches the cutoff frequency, the pole frequency changes Also cause distortion. If the input is a 100 kHz sine wave and its amplitude is one quarter of the bias current In this case, the total harmonic distortion in the simulation is about -50 dB. Input frequency is 10 When reduced to kHz, the total harmonic distortion is less than -70 dB. Input frequency is cut-off frequency Above this number, the total harmonic distortion is attenuated by the filter itself. To determine the pole frequency well, the change in drain current must be as small as possible. It is clear that it is important. One way to do this is to use a bias current To limit the input current. Doing this is very power consuming. However, if cascaded properly to achieve higher order filters, the pole frequency changes Movement can be reduced. In order to increase the order of the filter and reduce the variation of the pole frequency, You can use a card connection. 20dB / dec roll for single pole system only Indicates off. In many applications, a sharper cut-off is needed. Two Cascading monopolar systems has a roll-off of 40 dB / dec A two-pole system is realized. The more stages you cascade, the sharper You can get a good cut-off. 3a and 3b show two examples of cascade connection. Using the cascade connection shown in FIG. 3a, we are using a p-type branch, Power consumption is reduced. The n-type branch “1” is an n-type transistor M₀ 6 and M₀7. Capacitor C₀8, and transistor M₀6 bias current I_bia _s0 Consists of nine. The p-type branch “2” is a p-type transistor M_Two10 and M_Three11, Ko Capacitor C₁12, and transistor M_Three11 bias current I_bias113 or Consisting of The n-type branch is similar to the configuration shown in FIG. M₁7 is omitted. G Lanista M₁7 and M_Two10 are mutually biased. p-type branch is p-type Same as the n-type branch, except that transistors are used. I However, this type of cascade affects the pole frequency. Input current I₀Is positive Assuming that₀6 has increased drain current and increased transconductance. It will be good. Therefore, M₀6 and the capacitor C₀By 8 The determined pole frequency will increase. At the same time, M₁M equal to the drain current of 7_Two1 The drain current of 0 also increases and its transconductance increases. You. As a result, M_Two10 transconductance and capacitor C₁Decided by 12 The pole frequency will also increase. The combination effect is faster than the input current changes The pole frequency changes. The cascade connection technique shown in FIG. 3b is due to the added n-type branch. Power consumption is increasing. It consists of two n-type branches "1" and "2". These are exactly the same as those shown in FIG. However, this reduces the pole frequency It has a great advantage of stabilization. Input current I₀Assuming that is positive, M₀The drain current of No. 6 increases and its transconductance increases. did So g_m0/ C₀Will be higher. At the same time, M_Two The drain current of 10 decreases and its transconductance decreases. The result Fruit, g_m2/ C₁Will be lower. Combination effect Is that the variation in the bipolar frequency serves to reduce the total variation. FIG. 4 shows that the input current is + -0.5I._bias0SPICE stain when changing between This shows the simulation. The circuit of FIG. 3b is a two-pole system with a frequency roll-off of 40 dB / dec. You can see that there is. And the fluctuation of the frequency which changes by 3 dB is considerably reduced. If the input is a 100 kHz sine wave and its amplitude is one quarter of the bias current The total harmonic distortion from the simulation is less than about -60 dB. Input frequency When reduced to 10 kHz, the total harmonic distortion is less than -80 dB. Input frequency cut off Above the frequency, the total harmonic distortion is attenuated by the filter itself. While some specific examples have been described in detail, they are merely illustrative of the invention. It should be understood that they are merely exemplary and not limiting. Claimed by those skilled in the art Departures from the spirit and scope of the described invention and their legal equivalents Rather, many modifications will be readily apparent.

【手続補正書】特許法第１８４条の８第１項【提出日】平成１０年７月２９日（１９９８．７．２９）【補正内容】請求の範囲１．ディジタルＣＭＯＳプロセスにおいて連続時間フィルタを実現するのに電流ミラーを使うことと、極周波数がＭＯＳトランジスタの相互コンダクタンスとそのゲートに見られるコンデンサの静電容量とにより決まることと、該極周波数を決める該静電容量はオフチップコンデンサを含む任意の形式をとることが出来ることと、を含むディジタルＣＭＯＳプロセスにおける連続時間フィルタ装置であって、極周波数を決定するのに、トランジスタＭ０６とＭ１７、およびゲートコンデンサまたはオフチップコンデンサＣ₀８とから成る電流ミラーが使われることを特徴とする、ディジタルＣＭＯＳプロセスにおける連続時間フィルタ装置。２．請求項１記載の装置において、より高次のフィルタを実現するために２個以上の電流ミラーがカスケード接続されていることと、電力消費を節約するためにｎ型電流ミラー”１”とｐ型電流ミラー”２”とが交互に備えられていることとを特徴とする、ディジタルＣＭＯＳプロセスにおける連続時間フィルタ装置。３．請求項１記載の装置において、２個以上の電流ミラーを直接カスケード接続してより高次のフィルタを実現すると共に、ｎ型電流ミラーまたはｐ型電流ミラーのいずれか一方のみを使うことによって極周波数の広がりを減らすことを特徴とする、ディジタルＣＭＯＳプロセスにおける連続時間フィルタ装置。[Procedure for Amendment] Article 184-8, Paragraph 1 of the Patent Act [Date of Submission] July 29, 1998 (July 29, 1998) [Contents of Amendment] Claims 1. The use of current mirrors to implement a continuous time filter in a digital CMOS process, the pole frequency being determined by the transconductance of the MOS transistor and the capacitance of the capacitor found at its gate, and the pole frequency being determined by A capacitance that can take any form including off-chip capacitors, including a transistor M06 and M17 and a gate capacitor to determine the pole frequency in a digital CMOS process. or wherein the current mirror consisting of off-chip capacitor C ₀ 8 Metropolitan is used, continuous time filter apparatus in a digital CMOS process. 2. 2. The device according to claim 1, wherein two or more current mirrors are cascaded to realize higher order filters, and an n-type current mirror "1" and a p-type current mirror are used to save power consumption. 2. A continuous-time filter device in a digital CMOS process, wherein current mirrors "2" are provided alternately. 3. 2. The device of claim 1 wherein two or more current mirrors are directly cascaded to achieve higher order filters and the pole frequency is increased by using only one of an n-type current mirror or a p-type current mirror. A continuous-time filter device in a digital CMOS process, characterized in that the spread of the filter is reduced.

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ────────────────────────────────────────────────── ─── Continuation of front page (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, L U, MC, NL, PT, SE), OA (BF, BJ, CF) , CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG), AP (GH, KE, LS, MW, S D, SZ, UG, ZW), EA (AM, AZ, BY, KG) , KZ, MD, RU, TJ, TM), AL, AM, AT , AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, F I, GB, GE, GH, HU, IL, IS, JP, KE , KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, M X, NO, NZ, PL, PT, RO, RU, SD, SE , SG, SI, SK, TJ, TM, TR, TT, UA, UG, US, UZ, VN, YU

Claims

[Claims] 1. The use of current mirrors to implement a continuous time filter in a digital CMOS process, the pole frequency being determined by the transconductance of the MOS transistor and the capacitance of the capacitor seen at its gate, and the pole frequency being determined. A method of performing continuous time filtering in a digital CMOS process, wherein the capacitance may take any form including off-chip capacitors. 2. The use of a current mirror to implement a continuous time filter in a digital CMOS process, the pole frequency being determined by the transconductance of the MOS transistor 6 and the capacitance of the capacitor 8 seen at its gate, and A continuous time filter device in a digital CMOS process, characterized in that the determined capacitance can take any form including an off-chip capacitor. 3. The apparatus of claim 2, wherein, continuous in a digital CMOS process, characterized in that to determine the pole frequency, the current mirror comprising transistors M 06 and M17, and a gate capacitor or off-chip capacitor C ₀ 8 Metropolitan is used Time filter device. 4. 3. The device according to claim 2, wherein two or more current mirrors are cascaded to realize higher order filters, and an n-type current mirror "1" and a p-type current mirror are used to save power consumption. 2. A continuous-time filter device in a digital CMOS process, wherein current mirrors "2" are provided alternately. 5. 3. The apparatus of claim 2 wherein two or more current mirrors are directly cascaded to achieve higher order filters, and the pole frequency is increased by using only one of an n-type current mirror or a p-type current mirror. A continuous-time filter device in a digital CMOS process, characterized in that the spread of the filter is reduced.