JP2000501544A

JP2000501544A - 部分応答チャネルのデータ検出

Info

Publication number: JP2000501544A
Application number: JP9520547A
Authority: JP
Inventors: ストロール，クリストファー，エイチ．; チアンミン，リウ; ジャフィー，スティーヴン，ティー．
Original assignee: デイヴィッドサーノフリサーチセンター
Priority date: 1995-11-29
Filing date: 1996-11-29
Publication date: 2000-02-08
Anticipated expiration: 2016-11-29
Also published as: WO1997020383A1; US5757855A; EP0864198B1; KR19990071746A; JP4201835B2; EP0864198A4; EP0864198A1

Abstract

(57)【要約】記号シーケンスを表すデータ信号源（５）を含むデータ検出器（図１）が開示される。最尤シーケンス検出器（５０）は、このデータ信号源に接続されていて、複数の記号を含む最尤残存シーケンスを生成する。判断フィードバック等価器（６０）とこのデータ信号のサンプリングのタイミングを制御する位相検出器（７０）とは、この最尤残存シーケンスに応答するように構成される。

Description

【発明の詳細な説明】部分応答チャネルのデータ検出技術分野本発明は、部分応答チャネルのデータ検出方法および装置に関する。背景技術電子装置には、その動作が部分応答チャネルによって精密にモデル化できるタイプのものがある。例えばテープレコーダあるいは磁気ディスクドライブといった磁気記録装置は、クラスＩＶの部分応答チャネルによってモデル化できる。このような磁気記録装置に記憶される情報の密度を増加させることは、ますます必要になっている。磁気媒体には飽和効果があるため、このような装置で多レベル記録を実現することは困難である。かくして、ビットレートを増加させることが、記録密度を増加させる最も有望な方法となっている。ビットレートを最大にするためには、磁気記録／再生経路の誤り率を最小にすることが必要である。誤り率を最小化するには二つの方式があり、第１の方式はチャネル特性を補正しなくてはならず、第２の方式は記号間干渉（ＩＳＩ）を抑制しなくてはならない。磁気記録／再生経路の誤り率を最小化する従来の努力は、通信チャネル技術を記録／再生経路に応用したものである。このような磁気記録／再生経路は、「１ −Ｄ²」応答特性を有する部分応答チャネルによって、大雑把にモデル化できる。このような既知の部分応答システムでは、一連の記号を表す２レベルデータ信号が、あらかじめ符号化され、磁気媒体に記録される。その結果得られる再生信号は、式（１）によって表すことができる。（１）１＋α₁Ｄ−（１＋ａ₂）Ｄ²＋ａ₃Ｄ³＋．．．＋ａ_nｄⁿ ここで各αは理想的チャネル応答からの摂動を表す。すなわち、もしすべての αが０であれば、このチャネル応答は所望の「１−Ｄ²」応答となる。発明の開示本発明の原理によれば、スライス回路の代わりに判断フィードバック・ループ内に最尤シーケンスデコーダ（ＭＬＳＤ）を配置し、このＭＬＳＤからの最尤残存シーケンスを入力として適応判断フィードバックイコライザに与えることにより、あるチャネルにおけるビット誤り率の向上がもたらされる。チャネル特性を所望の形態に整形することと後続ＩＳＩを抑制することの両方のためにこのような判断フィードバックイコライザを使うことによって、フィードフォワードイコライザの複雑さを実質的に減らし、またそのコストも同様に削減できる。更に適応型フィードフォワードイコライザと判断フィードバックイコライザとにおける係数と、記号タイミング・クロックの位相とを適応させるために使われる誤差信号を評価する際に残存シーケンスからの記号判断を使うことは、より信頼度の高い誤差信号をもたらし、したがってフィルタ係数のより精度の高い適応をもたらす。本発明によればデータ検出器は、記号シーケンスを表すデータ信号源を含む。（ＭＬＳＤ）は、このデータ信号源に接続され、複数の記号を含む最尤残存シーケンスを生成する。判断フィードバックイコライザは、最尤残存シーケンスに応答するよう構成される。ＭＬＳＤは記号単位スライス回路に対して記号判断の精度を向上させるので、本発明にしたがって配列された判断フィードバックイコライザからのフィードバック信号は、従来技術の判断フィードバックイコライザよりも高精度でチャネル特性を成形し、ＩＳＩを抑制するであろう。更に、等化された受信入力信号の値と（ＭＬＳＤ）によって生成された記号判断の値とから導出される誤差信号と記号タイミング・クロック信号とは、記号単位スライス回路から導出されたそれらの信号よりも精度が高いであろう。その結果、適応型フィードフォワードイコライザおよび適応型判断フィードバックイコライザにおける記号タイミングと係数とは、従来技術の装置のものより高精度に調整される。図面の簡単な説明本発明の教示するところは、以下の添付図面と合わせて下記の詳細な説明を考察することによって容易に理解できる。図１は、磁気再生回路における２レベル信号の検出に適応した本発明のデータ検出器のブロック図である。図２は、図１の最尤シーケンスデコーダ（ＭＬＳＤ）と判断フィードバックイコライザの更に詳細なブロック図である。図３は、部分応答チャネルの格子関係を表す線図である。図４と図５は、図２のＭＬＳＤのそれぞれの部分を示す更に詳細なブロック図である。図６は、多レベルＱＡＭ記号の検出に適応した本発明のデータ検出器のブロック図である。理解を容易にするために、各図に共通の構成要素を表すのに可能な限り、同じ参照番号を使っている。発明を実施するための最良の形態図１は、磁気再生回路の２レベル信号の検出に適応した本発明のデータ検出器のブロック図である。図１において、入力端子５は磁気再生フロントエンドの出力端子（図示せず）に接続される。この再生フロントエンドは例えば、既知のように配列され、動作する磁気媒体読み取りヘッドとアナログ増幅器とナイキスト・フィルタとを含んでいる。この入力端子５における信号は、前にディジタル信号が記録された磁気媒体からの再生信号を表す信号である。入力端子５は、内挿フィルタ１０と固定イコライザ２０と適応型フィードフォワードイコライザ（ＦＦＥ）３０との直列接続の入力端子に結合されており、これらすべては既知のように構成され、動作する。フィルタ１０は、信号サンプリング回路を含み、タイミング制御入力端子からのタイミング信号によって制御されるサンプリング時間でサンプリング・データ信号を生成する。ＦＦＥ３０の出力端子は、加算器４０の第１の入力端子に接続される。加算器４０の出力端子は、例えばヴィテルビ（Ｖｉｔｅｒｂｉ）デコーダといった最尤シーケンス検出器（ＭＬＳＤ）５０の入力端子と、減算器１００および位相検出器７０それぞれの第１の入力端子とに接続される。ＭＬＳＤ５０の出力端子は、出力端子１５に接続される。出力端子１５は、磁気媒体に事前に記録された検出データ信号を表す再生記号判断の１シーケンスを生成し、また磁気再生システムの更なるユーティリティ回路（図示せず）に接続される。ＭＬＳＤ５０の第２の出力端子は、減算器１００の第２の入力端子に接続される。ＭＬＳＤ５０の第３の出力端子は、図１の太い矢印で示される３個の記号判断を搬送して、位相検出器７０の第２の入力端子に接続され、ＭＬＳＤ５０の第４の出力端子は、図１に太い矢印で示されるｎ個の記号判断を搬送して、判断フィードバックイコライザ（ＤＦＥ）６０の入力端子に接続される。検出器７０の出力端子は、低域フィルタ（ＬＰＦ）８０と数値制御発振器（ＮＣＯ）９０との直列接続を介してフィルタ１０のタイミング制御入力端子に接続される。ＤＦＥ６０の出力端子は、加算器４０の第２の入力端子に接続される。減算器１００の出力端子は誤差信号ｅを生成し、ＤＦＥ６０とＦＦＥ３０と監視・制御ユニット（ＭＣＵ）１３０とのそれぞれの制御入力端子に接続される。ＭＣＵ１３０のそれぞれの制御出力端子は、ＭＬＳＤ５０の対応する入力端子に接続される。動作時には、２進信号が既知の方法で記録システム（図示せず）によって磁気媒体上に記録される。図示の実施形態ではテープに記録される記号は、２進法の特性を有するインターリーブＮＲＺＩプリコーダによって既知のように処理される。当業者は、このプリコーダによって生成される符号化されたシーケンスは、２倍インターリーブ記号シーケンス、すなわちこの記号シーケンスの各々は２進値「１」が１記号時間内の１磁束反転（＋か−のどちらか）として記録され、また２進値「０」が１記号時間内の１磁束反転（＋か−のどちらか）の不在として記録される記録信号を生成するシーケンスであると考えてもよいということが分かるだろう。このようなあらかじめ記録された符号化シーケンスを再生した結果得られる再生記号のシーケンスは、非インターリーブ化されて、各々が（１−Ｄ）特性を有する２個の（１−Ｄ）デコーダまたは１個のパイプライン（１−Ｄ）デコーダのいずれかによって２個の別々の記号ストリームとして処理される。本出願の残りの部分で、このような１個の（１−Ｄ）記号ストリームを処理するデコーダを説明する。磁気媒体が再生されるとき、図１に示す回路は、再生フロントエンドからの信号を分析して、非インターリーブ化された１記号シーケンスの記号時間を検出し、またその記号時間に２進値「１」または２進値「０」のどちらの記号が記録されたかを評価する。単一の記号を表す再生フロントエンド（図示せず）からの再生信号は、その信号の一部分が次の記号時間にもまだ存在しているといった期間、持続することができ、事実、後続する幾らかの記号時間の間、有意な残存値を持つこともあり得る。この後続残存信号値は、後続ＩＳＩと呼ばれる。しかしながら理想チャネルにおいては、後続の記号時間における再生信号の残存値は既知であり、また記録された記号を正しく識別する補助として使用することができ、またそうでなければ、補正することもできる。したがって理想チャネルを通過した信号から得られる後続ＩＳＩは、所望のＩＳＩである。例えば（１−Ｄ）チャネルにおいて、Ｄ項から得られる後続残存信号値は、所望のＩＳＩであって、磁気媒体に事前に記録された２レベル信号値を３レベル信号に変換する。このような信号を理想的な（１−Ｄ）チャネルを伝送した結果得られる後続残存信号値は、各記号を識別して正しく受信するために使用することができる。再生システムにおけるイコライザは、チャネルのどのような不完全さでも補正して、理想的（１−Ｄ）チャネルを通ってきたかのような再生信号を生成しようとする。しかしながらそのチャネルが理想的でない場合、および／または再生システムによるそのチャネルの等化が完全でない場合は、後続の記号時間における各記号信号の残存値は完全には補正されず、またその結果その再生システムに誤りが発生し得る。後続の記号時間における受信記号信号の実際の残存値と理想チャネルにおいて期待されるこれらの所望の値との差は、雑音と考えられ、不要ＩＳＩと称される。他の雑音成分は、磁気媒体と電子回路とによって導入されるランダム・ノイズである。これらの雑音成分はすべて、再生信号に誤りを導入する。一般に図１に示される再生システムは、部分応答チャネルで使うために既に提案された既知のシステムと同様に配列されている。しかしながらこれは異なった動作をする。既に提案済みの再生システムでは適応型フィードフォワードイコライザはチャネル整形を行い、判断フィードバックイコライザは不要後続ＩＳＩの抑制を行った。すなわち式（１）を参照すれば、（１−Ｄ）チャネルに関して、適応型フィードフォワードイコライザはａ₁とａ₂をゼロとするようその係数を調整する。判断フィードバックイコライザは、ａ₃〜ａ_nをゼロとするようその係数を調整する。しかしながら図１に示される再生システムではＤＦＥ６０はチャネル整形と不要ＩＳＩ抑制の両方を行う。すなわちこのＤＦＥ６０は、ａ₁からａ_n までのすべてをゼロとするようその係数を調整する。ＦＦＥ３０は単に先行ＩＳＩの抑制のみを行う。このようにして図示の実施形態では、ＦＦＥ３０は従来技術のフィードフォワードイコライザよりも少ないタップを持てばよいことになる。このＦＦＥ３０のタップは各々、全乗算器を含んでいるが、ＤＦＥ６０のタップは（以下に述べる方法で）全乗算器なしで配線することができるので、ＦＦＥ３０のタップはＤＦＥ６０のタップよりも複雑で高価である。したがって、もっと低コストで製造できる単純な回路を作るために、ＦＦＥ３０のタップの数を減らし、またそれらをＤＦＥ６０のタップに置き換えることが望ましい。図１に示される実施形態において加算器４０の出力端子は、事前に記録されたデータ信号を、それが理想的（１−Ｄ）クラスＩＶの部分応答チャネルを通過したかのように表す信号を生成することを意図している。この信号は、既知のようにＭＬＳＤ５０によって処理されて、事前に記録されたデータ入力信号内の記号の最尤シーケンスを表す記号判断の１シーケンスを出力端子１５に生成する。周知のようにヴィテルビ・デコーダはこのようなチャネルのための二つの残存経路と、このような残存経路各々に対しての誤差量を保持する。第１の残存経路は、格子線図中の第１の状態で終わる記号判断のシーケンスについての最小２乗誤差を生成する記号判断のシーケンスであり、また第２の残存経路は、格子線図における第２の状態で終わる記号判断のシーケンスについての最小２乗誤差を生成する記号判断のシーケンスである。第１の残存経路に関連する誤差量は、第２の残存経路に関連する誤差量と比較される。より小さい誤差量を有する残存経路は、事前に記録された最尤記号シーケンスを含むと想定され、またそのシーケンス内の最も古い記号はＭＬＳＤ５０から出力端子１５に出力される。従来技術の再生システムにおいて判断フィードバックイコライザは、シフトレジスタとして配置され、そしてスライス回路の出力に接続されて、各々の素子が一つの記号を保持する、所定の数の遅延素子を有するトランスバース・フィルタとして実現される。このようにしてこれらの遅延素子は、所定の数の記号判断を保持する。これらの記号判断を表す遅延素子の出力は、それぞれの係数乗算器に接続され、またこれらの係数乗算器からの信号は、合計されてＤＦＥの出力信号を生成する。ヴィテルビ・デコーダ５０において、残存シーケンスの各々はまた、前に記録された最尤記号シーケンスとして選択された対応する最小の誤差量を有する残存シーケンスを有する所定の数の記号判断のシーケンスでもある。図示の実施形態では、このような記号判断の各々は＋２，０または−２という値を持つ３レベル信号であり、この値は当初記録された２進データを部分応答チャネルに通した結果である。図１のＤＦＥ６０において、前述のように誤差量に基づいて選択されたＭＬＳＤ５０からの残存シーケンスは、ＭＬＳＤ５０からＤＦＥ６０への太い矢印で示されるように、該ＤＦＥ６０のそれぞれの係数乗算器に（一連の遅延素子の出力の代わりに）供給される。これらの係数乗算器からの信号は、前述のように、合計されてＤＦＥ６０の出力信号を生成する。ヴィテルビ・デコーダ内の残存シーケンスは、多くの隣接する記号に基づいて選択されるので、記号単位スライス回路の出力よりも低い誤り率を有し、またＤＦＥ６０からの出力信号は、従来技術の判断フィードバックイコライザからの出力信号よりも信頼度が高い。ＭＬＳＤ５０から減算器１００に供給される信号は、ＭＬＳＤ５０の入力で等化受信信号に関して現在作られた記号判断を表す。この信号は、記号単位量子化器によって生成される信号に対応しているが、前述したようにヴィテルビ・デコーダの動作のために更に信頼度が高い。減算器１００は、等化受信信号の値とその信号判断の値との差を表す誤差信号ｅを生成する。この誤差信号ｅは、最小平均２乗（ＬＭＳ）アルゴリズムを使ってすべて既知のようにして、ＦＦＥ３０とＤＦＥ６０との係数を調整するために使われる。ＭＬＳＤ５０から検出器７０への信号は、時間的に隣接する３個の記号判断を含む。特に、現在受信中の記号に対応する記号判断と現判断に時間的に隣接する２個の記号判断とが、検出器７０に供給される。位相検出器７０は、これら３個のサンプル判断について、また加算器４０の出力端子からの現在の等化受信信号について既知のように動作して、内挿フィルタ１０のサンプリング・タイミングを制御する。図１でＭＬＳＤ５０は、最も新しい記号判断（加算器４０からの現在の等化受信信号に対応する）を減算器１００に供給する。しかしながら誤差信号ｅを生成するときの残存シーケンスからの古い記号判断を使うことが望ましいこともある、というのは、残存シーケンス内の古い記号は新しい記号よりも信頼度が高いからである。もしより古い記号判断を使って誤差信号ｅを生成した場合は、減算器１００の他の入力端子に供給された等化受信信号は対応する時間だけ遅延させなくてはならない。図１に点線で示した遅延素子１１０は、加算器４０の出力端子と減算器１００の第１の入力端子との間に接続される。この遅延素子１１０は、加算器４０からの等化受信信号によってＭＬＳＤ５０からの記号判断を適切に時間合わせするために応分の遅延時間を供給する。このような場合、ＬＭＳアルゴリズムによって用いられる残存シーケンスからの記号判断が同様な遅延時間だけ遅延されるということも必要である。ＬＭＳアルゴリズムによって用いられた記号判断を誤差信号ｅに対して適切に時間合わせするために、追加の記憶装置と時間遅延素子（図示せず）が、すべて既知のようにＭＬＳＤ５０に含まれる。更にＭＬＳＤ５０からの記号判断が図１の受信機の動作中に変わり得るという可能性はある。例えば受信機が起動するときに最も新しい記号判断を使い、その後では、古い記号判断を使うことが望ましいことがある。このような装置では、遅延素子１１０は可変遅延素子である。ＭＣＵ１３０の第１の出力端子は、減算器１００に供給される記号判断の選択を制御するためにＭＬＳＤ５０の対応する入力端子に接続される。更に、このＭＣＵ１３０の第２の出力端子は、可変遅延素子１１０の対応する制御入力端子に接続され、この遅延素子１１０によって導入される遅延の持続時間はＭＣＵ１３０によって適切に制御される。このＭＬＳＤ５０に含まれる前述の追加の記憶装置と時間遅延素子（図示せず）もまた、ＬＭＳアルゴリズムによって使われる記号判断を誤差信号ｅに対して適切に時間合わせするために適切な方法でＭＣＵ１３０からの制御信号に応じて可変となるように構成される。同様の理由からＭＬＳＤ５０から位相検出器７０に供給される時間的に隣接する３個の記号判断は、残存シーケンスからの時間的に隣接する３個のより古い記号判断であることが望ましいこともある。同じ理由から減算器１００に関しては、加算器４０の出力端子からの等化受信信号は、検出器７０に供給されるより古い３個の記号判断に時間的に対応するように応分に遅延させなくてはならない。第２の遅延素子１２０は、図１に点線で示してあり、加算器４０の出力端子と検出器７０の入力端子との間に接続される。この第２の遅延素子１２０は、ＭＬＳＤ５０からの３個の記号判断を加算器４０からの等化受信信号に適切に時間合わせするために応分の時間遅延を供給する。繰り返すが、ＭＬＳＤ５０からの３個の記号判断は受信機の動作中に変わるかもしれない。この状況では、第２の遅延素子１２０もまた可変遅延素子であり、またＭＣＵ１３０の出力端子は、可変遅延素子１２０の対応する制御入力端子に接続されていて、その遅延時間を適切に制御する。図２は、図１に示した最尤シーケンス検出器５０と判断フィードバックイコライザ６０の更に詳細なブロック図である。図２において太い矢印は、複数の信号判断を表す信号を伝送する信号線を表す。図２でＭＬＳＤ５０の入力端子５２は、加算器４０の出力端子に接続される。この入力端子５２は、ヴィテルビ・デコーダ５１の入力端子に接続される。ヴィテルビ検出器５１の出力端子は、ＭＬＳＤ５０の出力端子５８に接続される。ＭＬＳＤ５０の出力端子５８は、再生システムの出力端子１５に接続される。周知のようにデコーダ５１は、格子線図内の各状態にそれぞさ対応する２個の残存シーケンス（ＳＳ）と、このような残存シーケンスごとに１個の誤差量（ＥＭ）とを保持する。このデコーダ５１は、第１の残存シーケンス（残存記号列）を形成する複数の記号判断を表す信号を生成する第１の出力端子ＳＳ１と、第２の残存シーケンスを形成する複数の記号判断を表す信号を生成する第２の出力端子ＳＳ２とを含むように修正される。この修正されたデコーダ５１もまた、それぞれ第１および第２の残存シーケンスＳＳ１およびＳＳ２に対応する第１および第２の誤差量の値を表す信号を生成する出力端子ＥＭ１およびＥＭ２を含む。２個の残存シーケンス出力端子ＳＳ１、ＳＳ２と２個の誤差量出力端子ＥＭ１、ＥＭ２は、図２に図示されているが、異なる応答特性を有するチャネルが異なる多数の残存シーケンスとそれに対応する誤差量とを有するであろうことは、当業者には分かるだろう。例えば既知の代わりの所望の応答特性式Ｐ（Ｄ）＝（１＋Ｄ）２（１−Ｄ）＝１＋Ｄ−Ｄ２−Ｄ３（２）を有するチャネルは、８個の残存シーケンスを持つであろうし、また上述のように修正されたヴィテルビ・デコーダは、合計８個のＳＳ出力端子、各残存シーケンスごとに１個、と、８個の対応する誤差量用の８個のＥＭ出力端子とを有するであろう。ヴィテルビ・デコーダの設計と実用化に関する当業者は、このようなデコーダを前述の追加的な出力端子を含むように修正する手法が分かるだろう。図２でヴィテルビ・デコーダ５１の出力端子ＳＳ１は、マルチプレクサ５９の第１のデータ入力端子に接続され、ヴィテルビ・デコーダ５１の出力端子ＳＳ２は、マルチプレクサ５９の第２のデータ入力端子に接続される。出力端子ＥＭ１は、コンパレータ５３の第１の入力端子に接続され、出力端子ＥＭ２は、このコンパレータ５３の第２の入力端子に接続される。このコンパレータ５３の出力端子はマルチプレクサ５９の制御入力端子に接続される。このマルチプレクサ５９の出力端子は、ＭＬＳＤ５０の第２の出力端子５６に接続される。動作時は、それぞれの誤差量ＥＭ１とＥＭ２がコンパレータ５３で比較され、コンパレータ５３はどちらの誤差量が小さいかを示す信号を生成する。もし第１の残存シーケンスＳＳ１に対応する誤差量ＥＭ１が第２の残存シーケンスＳＳ２に対応する誤差量ＥＭ２よりも小さければ、このコンパレータ５３は、マルチプレクサ５９に対して第１の残存シーケンスＳＳ１であるその第１の入力端子の信号をその出力端子に連結することを条件付ける信号をその出力端子に生成する。もし誤差量ＥＭ１が誤差量ＥＭ２よりも大きければ、コンパレータ５３は、マルチプレクサ５９に対して第２の残存シーケンスＳＳ２信号をその出力端子に連結することを条件付ける信号をその出力端子に生成する。したがってマルチプレクサ５９は、常にその出力端子に、そしてその結果、ＭＬＳＤ５０の出力端子５６に、最尤残存シーケンスを生成する。前述のように最尤残存シーケンスは、複数の記号判断であってその各々の判断は＋２、０または−２という値を持つ。図２に示されるＤＦＥ６０は、複数の係数乗算器６１を含んでおり、その各々は加算器４０からの現在の等化受信信号に対応する最も新しい記号判断を除いて、残存シーケンス内の記号判断の各々に対応している。出力端子５６において各々の記号判断は、別々の信号線で表される。各記号判断を表すそれそれの信号は、対応する複数の係数乗算器６１のそれぞれの第１の入力端子に連結される。これら複数の係数乗算器６１からのそれぞれの出力端子は、加算器６３の対応する入力端子に接続される。この加算器６３の出力端子は、（１０の）加算器４０の第２の入力端子に接続される。図を単純化するためにこれら複数の係数乗算器６１の各々の第２の入力端子は図示していない。イコライザ設計の当業者は、第２の入力端子（図示せず）に供給される係数が誤差信号ｅに応じて、既知の方法で最小平均２乗アルゴリズムを用いて生成されることが分かるだろう。記号判断は＋２、０または−２という値を持っているから、図２に示される係数乗算器６１は全乗算器を含む必要はない。その代わりに係数の値は、ビットシフトすることで２を乗じてもよく、またビットシフトされた係数を否定演算することで−２を乗じてもよい。その後、マルチプレクサ（図示せず）を使って、記号判断の値が＋２であればビットシフトされた係数を加算器６３に供給し、記号判断の値が−２であれば否定演算されたビットシフト後の係数を加算器６３に供給し、記号判断の値が０であれば値「０」の信号を加算器６３に供給する。この装置は全乗算器よりも単純であり低価格である。動作時には、図２に示されるように修正されたヴィテルビ・デコーダ５１を含むＭＬＳＤ５０とＤＦＥ６０との組み合わせは、共同してトランスバース・フィルタを構成し、このフィルタではマルチプレクサ５９から供給された残存シーケンスが従来技術のトランスバース・フィルタにおけるタップ付き遅延線の代わりをする。加算器６３からの出力信号は、ＦＦＥ３０からの出力信号と相まってチャネル応答特性を整形し、また不要の後続ＩＳＩを抑制する。タップ付き遅延線の代わりにＤＦＥ６０内の選択された残存シーケンスの使用によってもたらされた精度の向上によって、誤り率が減少し、その結果、所定のビット誤り率に設定するときデータ密度を高めることが出来る。最尤残存シーケンスの記号判断数よりも広いＤＦＥ６０トランスバース・フィルタを提供することもできる。この性能を提供する装置は、ヴィテルビ・デコーダ５１の出力端子とＭＬＳＤ５０の出力端子５８との間に接続されたシフトレジスタ５４として図２に点線で示される。このシフトレジスタ５４のそれそれの出力端子は図２に点線で示される追加の係数乗算器６１の対応する第１の入力端子に接続される。これらの係数乗算器６１のそれそれの出力端子は、加算器６３の追加の対応する入力端子に接続される。このシフトレジスタ５４は、従来技術のトランスバース・フィルタにおけるシフトレジスタと同じように動作する。例えばもしヴィテルビ・デコーダ内の残存シーケンスの長さが８記号であれば、８段シフトレジスタ５４を持つことによって１６タップのＤＦＥ６０が実現できる。図４、図５は、図２に示した最尤シーケンスデコーダの部分を示すブロック図であり、図３は、「Ｐ（Ｄ）＝１−Ｄ２」部分応答チャネルの一つの非インターリーブ記号ストリームに関する格子線図であって、この線図は図４、図５に示すＭＬＳＤ５０の部分の動作を理解する際に役立つものである。図３で、上部の頂点２１１と２２１はこの格子線図における状態１を表し、下部の頂点２１２と２２２はこの格子線図における状態２を表す。左端の頂点２１１と２１２は、現在の状態を表し、右端の頂点２２１と２２２は、新しい状態を表す。現在状態（２１１、２１２）を表すそれぞれの頂点から新状態（２２１、２２２）を表すそれぞれの頂点への分岐は、現在状態（２１１、２１２）から新状態（２２１、２２２）への矢印によって示される。各現在状態頂点に対応した誤差量は、ＥＭ１_Cが頂点２１１における現在状態１に対応し、ＥＭ２_Cが頂点２１２における現在状態２に対応している。各新状態頂点に対応した更新誤差量は、ＥＭ１が頂点２２１における新状態１に対応し、ＥＭ２が頂点２２２における新状態ＥＭ２に対応している。どのような特定の現在状態からでも、この格子状態は格子線図内の分岐路に沿って２進値「１」の受信を示す他の状態に移ることができ、あるいは格子線図内の分岐路に沿って動いて２進値「０」の受信を示す同じ状態に留まることができる。ある遷移を引き起こす理想的な等化受信入力信号の値は、その入力信号の受信に伴う格子線図内の分岐の隣の角括弧内に示される。つまり、状態１を表す頂点２１１からスタートして、状態１を表し、値ゼロを持つ等化入力信号の受信は、次の記号時間に状態１に留まり頂点２２１で終了する。これは２進値「０」の受信を表す。値「＋２」を有する等化入力信号の受信は、状態２への遷移となって頂点２２２で終了する。これは２進値「１」の受信を表す。同様に状態２を表す頂点２１２からスタートして、値ゼロを持つ等化入力信号の受信は、次の記号時間に状態２に留まり、頂点２２２で終了し、２進値「０」の受信を表す。また値「−２」を有する等化入力信号の受信は、状態１への遷移となって頂点２２１で終了し、２進値「１」の受信を表す。しかしながら実際のデコーダでは、理想的な入力信号を受信することは稀である。格子線図内の各分岐路ごとに分岐量ＢＭが計算される。各分岐路ごとに実際に受信した等化入力信号とその分岐路に関する理想的な入力信号との間の差の絶対値が計算される。その後、分岐量（ＢＭ）と呼ばれるこれらの絶対値には、それらの分岐路のそれぞれ元の頂点と関連する誤差量が累積されて、それぞれの更新誤差量を形成する。これらの更新誤差量は最尤シーケンスを判断するために使われる。新しい記号の状態１を表す頂点２２１に到達する経路は、頂点２１１からゼロ信号経由の経路と頂点２１２から「−２」信号経由の経路の２通りある。分岐量ＢＭ１は頂点２１１から頂点２２１への分岐のため計算され、分岐量ＢＭ３は頂点２１２から頂点２２１への分岐のため計算される。これらの分岐量に、これらの元の頂点に関連するそれそれの誤差量が累積される。分岐量ＢＭ１には現在誤差量ＥＭ１_Cが累積されて頂点２１１から頂点２２１への分岐に関連する更新誤差量が生成され、また分岐量ＢＭ３には現在誤差量ＥＭ２Ｃが累積されて頂点２１２から頂点２２１への分岐に関連する更新誤差量が生成される。より小さな値を持つ更新誤差量は状態１に到達する最尤分岐を表すと想定され、頂点２２１に対応する更新誤差量ＥＭ１となる。同様に分岐量ＢＭ２は頂点２１１から頂点２２２への分岐のため計算され、分岐量ＢＭ４は頂点２１２から頂点２２２への分岐のため計算される。分岐量ＢＭ２には現在誤差量ＥＭ１_Cが累積されて頂点２１１から頂点２２２への分岐に関連する更新誤差量が生成され、また分岐量ＢＭ４には現在誤差量ＥＭ２_Cが累積されて頂点２１２から頂点２２２への分岐に関連する更新誤差量が生成される。より小さな値を持つ更新誤差量は状態２に到達する最尤分岐を表すと想定され、頂点２２２に対応する更新誤差量ＥＭ２となる。より小さな更新誤差量（ＥＭ１またはＥＭ２）を有する頂点は、最尤状態であり、その状態で終了する残存シーケンスは最尤残存シーケンスとして選択される。図４は、分岐量ＢＭ１〜ＢＭ４と更新誤差量ＥＭ１、ＥＭ２とを計算するＭＬＳＤ５０の部分を示す。図４において入力端子５２は、加算器４０から等化受信信号を受け取る。入力端子５２は、第１の減算器３０２と第１の絶対値回路３０４との直列接続と、第２の減算器３０６と第２の絶対値回路３０８との直列接続と、第３の絶対値回路３１０とに接続される。第１の絶対値回路３０４の出力端子は、分岐量ＢＭ３を表す信号を生成し、第１の加算器３１２の第１の入力端子に接続される。第１の加算器の出力端子は、第１のマルチプレクサ３１４の第１の信号入力端子と第１のコンパレータ３１６の第１の入力端子とに接続される。第１のマルチプレクサ３１４の第１の出力端子は、第１の誤差量ＥＭ１を表す信号を生成し、ＭＬＳＤ５０の第１の誤差量出力端子ＥＭ１に接続される。第２の絶対値回路３０８の出力端子は、分岐量ＢＭ２を表す信号を生成し、また第２の加算器３２０の第１の入力端子に接続される。第２の加算器３２０の出力端子は、第２のマルチプレクサ３２２の第１のデータ入力端子と第２のコンパレータ３２４の第１の入力端子とに接続される。第２のマルチプレクサ３２２の出力端子は、第２の誤差量ＥＭ２を表す信号を生成し、またＭＬＳＤ５０の第２の誤差量出力端子ＥＭ２に接続される。第３の絶対値回路３１０の出力端子は、両分岐量ＢＭ１、ＢＭ４を表す信号を生成し、また第３、第４の加算器３２８、３３０のそれぞれの第１の入力端子に接続される。第３の加算器３２８の出力端子は、第１のマルチプレクサ３１４の第２のデータ入力端子と第１のコンパレータ３１６の第２の入力端子とに接続される。第１のコンパレータ３１６の出力端子は、第１のマルチプレクサ３１４の制御入力端子と第１のセレクタ信号出力端子ＳＥＬ１とに接続される。第４の加算器３３０の出力端子は、第２のマルチプレクサ３２２の第２のデータ入力端子と第２のコンパレータ３２４の第２の入力端子とに接続される。第２のコンパレータ３２４の出力端子は、第２のマルチプレクサ３２２の制御入力端子と第２のセレクター信号出力端子ＳＥＬ２とに接続される。第１の誤差量信号ＥＭ１を生成する第１のマルチプレクサ３１４の出力端子はまた、第３のマルチプレクサ３３２の第１のデータ入力端子に接続される。第３のマルチプレクサ３３２の第２のデータ入力端子は、ゼロ値信号の信号源に接続される。第３のマルチプレクサ３３２の出力端子は、第１のラッチ３１８の入力端子接続される。このラッチ３１８の出力端子は、第２の加算器３２０と第３の加算器３２８それぞれの第２の入力端子に接続される。第２の誤差量信号ＥＭ２を生成する第２のマルチプレクサ３２２の出力端子はまた、第４のマルチプレクサ３３４の第１のデータ入力端子に接続される。第４のマルチプレクサ３３４の第２のデータ入力端子は、ゼロ値信号の信号源に接続される。第４のマルチプレクサ３３４の出力端子は、第２のラッチ３２６の入力端子に接続される。このラッチ３２６の出力端子は、第１の加算器３１２と第４の加算器３３０それぞれの第２の入力端子に接続される。第３、第４のマルチプレクサ３３２、３３４それぞれの制御入力端子は、監視・制御装置（ＭＣＵ）１３０の対応する共通の制御出力端子に接続される。動作時は、第１の減算器３０２と第１の絶対値回路３０４との直列接続は、入力端子５２から受信した等化入力信号と頂点２１２から頂点２２１への分岐用の入力信号の理想値である値「−２」を有する信号との差の絶対値を計算する。再び図３を参照すると、これは分岐量ＢＭ３である。同様に第２の減算器３０６と第２の絶対値回路３０８との直列接続は、入力端子５２から受信した等化入力信号と値「２」を持つ信号との差の絶対値を計算する。再び図３を参照すると、これは分岐量ＢＭ２である。第３の絶対値回路３１０は、入力端子５２から受信した等化入力信号とゼロ値信号との差の絶対値を計算する。図３を参照すると、これは分岐量ＢＭ１、分岐量ＢＭ４の両者である。通常動作中、第３のマルチプレクサ３３２は、第１のマルチプレクサ３１４からの信号をその出力端子に接続するように条件付けられており、また第４のマルチプレクサ３３４は、第２のマルチプレクサ３２２からの信号をその出力端子に接続するように条件付けられている。（第３、第４のマルチプレクサ３３２、３３４に関するこの他の動作モードは、以下に詳細に説明する。）第１のラッチ３１８はその出力端子に、前の記号時間からの更新誤差量ＥＭ１を保持している。したがって各々の新しい記号時間ごとに該第１のラッチ３１８は、図３にＥＭ１_C として示すように、前の記号時間の第１の誤差量を生成する。同様に第２のラッチは、図３にＥＭ２_Cとして示すように、前の記号時間の第２の誤差量を生成する。こうして通常動作中、第１、第２、第３、第４の加算器３１２、３２０、３２８、３３０のそれぞれはすべて、図３に示した格子線図内の各々可能な分岐ごとに更新誤差量を生成するアキュムレータとして働く。第１の加算器は、状態２の頂点２１２（現在誤差量ＥＭ２_Cを有する）からスタートして頂点２２１の状態１に遷移する分岐に関連する更新誤差量を累算する。これを行うためにラッチ３２６からの誤差量ＥＭ２_Cには、第１の加算器３１２において絶対値回路３０４からの分岐量ＢＭ３が累算される。第１の加算器３１２からの出力信号は、この累算の結果を表す。同様に第２の加算器３２０は、誤差量ＥＭ１_Cに分岐量ＢＭ２を累算し、またその出力信号は状態１の頂点２１１から状態２の頂点２２２への分岐に関連する誤差量を表す。第３の加算器３２８は、誤差量ＥＭ１_Cに分岐量ＢＭ１を累算し、また頂点２１１から頂点２２１への状態１の分岐に関連する誤差量を表す。そして第４の加算器３３０の出力は、誤差量ＥＭ２_Cに分岐量ＢＭ４を累算したものを表し、また頂点２１２から頂点２２２への状態２の分岐に関連する誤差量を表す。第１のコンパレータ３１６は、状態１の頂点２２１で終了する２個の更新誤差量を比較し、小さいほうの更新誤差量を表す選択信号ＳＥＬ１を生成する。第１のコンパレータ３１６からの出力信号は、第１のマルチプレクサ３１４に対して、より小さい誤差量を表す信号をその出力端子に連結することを条件付ける。もし第１の加算器３１２からの累算誤差量が第３の加算器３２８からの累算誤差量より小さい場合は、第１のコンパレータ３１６からの選択信号ＳＥＬ１は、第１のマルチプレクサ３１４に対して、第１の加算器３１２からの出力をその出力端子に連結することを条件付ける。もし第１の加算器３１２からの累算誤差量が第３の加算器３２８からのそれより大きい場合は、第１のコンパレータ３１６からの選択信号ＳＥＬ１は、第１のマルチプレクサ３１４に対して第３の加算器３２８からの出力をその出力端子に連結するよう条件付け、それが新しい記号時間の誤差量ＥＭ１となる。同様に第２のコンパレータ３２４は、状態２の頂点２２２で終了する牽引累算誤差量を比較し、小さいほうの累算誤差量を表す選択信号ＳＥＬ２を生成する。第２のコンパレータ３２４からの出力信号は、第２のマルチプレクサ３２２に対して、より小さい誤差量を表す信号をその出力端子に連結することを条件付ける。もし第２の加算器３２０からの累算誤差量が第４の加算器３３０からの累算誤差量より小さい場合は、第２のコンパレータ３２４からの選択信号ＳＥＬ２は、第２のマルチプレクサ３２２に対して、第２の加算器３２０からの出力をその出力端子に接続することを条件付ける。もし第２の加算器３２０からの累算誤差量が第３の加算器３３０からの累算誤差量より大きい場合は、第２のコンパレータ３２４からの選択信号ＳＥＬ２は、第２のマルチプレクサ３２２に対して、第４の加算器３３０からの出力をその出力端子に連結することを条件付ける。第２のマルチプレクサ３２２を通過した誤差量は、新しい記号時間の誤差量ＥＭ２となる。図５は、２個の残存シーケンスを保持するＭＬＳＤ５０の部分を示すブロック図である。図５では、これら２個の残存シーケンスＳＳ１、ＳＳ２の各々に４個の記号判断が保持されることが想定されている。当業者は、各残存シーケンス内に、より多い、あるいはより少ない記号を保持し得ることがわかるだろうし、また所望の数の記号をこれら残存シーケンス内に保持するように、図５に示したＭＬＳＤ５０の部分を修正する方法がわかるだろう。図５では一般に、図５に示したそれぞれの要素の各データ入力端子・出力端子において、記号判断を伝送する信号線は、最も新しい記号を伝送する信号線が入力端子または出力端子の最下部に示され、最も古い記号を伝送する信号線が最上部にあるように順番に配列されている。図５において第１の４入力マルチプレクサ４０２の出力端子は第１の残存シーケンスＳＳ１を構成する記号判断を生成し、シーケンス中の最下部の信号線が最も新しい記号を伝送し、最上部の信号線が最も古い記号を伝送する。第１のマルチプレクサ４０２の出力端子は、マルチプレクサ５９（図２にも示した）の第１のデータ入力端子に接続され、また第１の３入力ラッチ４０４を介して第１のマルチプレクサ４０２と第２の４入力マルチプレクサ４０６それぞれの第１のデータ入力端子に接続される。この第２のマルチプレクサ４０６の出力端子は、第２の残存シーケンスＳＳ２を構成する記号判断を生成し、そしてマルチプレクサ５９の第２のデータ入力端子に接続され、また第２の３入力ラッチ４０８を介して第２のマルチプレクサ４０６と第１のマルチプレクサ４０２それぞれの第２のデータ入力端子に接続される。（１７からの）選択信号ＳＥＬ１とＳＥＬ２は、第１のマルチプレクサ４０２と第２のマルチプレクサ４０６それぞれの制御入力端子に接続される。マルチプレクサ５９の出力端子は、図２に示すように制御されて、出力端子５６に最尤残存シーケンスを生成する。最も古い記号判断を伝送する出力端子５６の最上部信号線は図１に示すように出力端子１５を介してユーティリティ回路に送られる。現在の等化受信入力信号に対応する最も新しい記号判断を伝送する最下部の信号線は、図１に示すように減算器１００に供給され、また３個の最も新しい記号判断を伝送する最下部の３本の信号線は、図１に示すように検出器７０に供給される。最も新しい記号判断を除くすべての記号判断を伝送する最上部の３本の線は、図１と図２に示すようにＤＦＥ６０の係数乗算器に供給される。更に厳密に言えば、第１のマルチプレクサ４０２の出力端子からの最下部の３本の信号線は、第１のラッチ４０４の入力端子の対応する信号線に接続される。第１のラッチ４０４の出力端子からの３本の信号線は、第１のマルチプレクサ４０２と第２のマルチプレクサ４０６それぞれの第１のデータ入力端子の対応する最上部の３本の信号線に接続される。同様に第２のマルチプレクサ４０６の出力端子からの最下部の３本の信号線は、第２のラッチ４０８の入力端子の対応する信号線に接続される。第２のラッチ４０８の出力端子からの３本の信号線は、第２のマルチプレクサ４０６と第１のマルチプレクサ４０２それぞれの第２のデータ入力端子の対応する最上部の３本の信号線に接続される。値「０」の信号が第１のマルチプレクサ４０２の第１のデータ入力端子の最下部の信号線に連結され、値「−２」の信号が第１のマルチプレクサ４０２の第２のデータ入力端子の最下部の信号線に連結される。値「＋２」の信号が第２のマルチプレクサ４０６の第１のデータ入力端子の最下部の信号線に連結され、値「０」の信号が第２のマルチプレクサ４０６の第２のデータ入力端子の最下部の信号線に連結される。マルチプレクサ４０２は、格子線図の状態１にある、新しく受信した最尤記号判断シーケンスを選択するように動作する。再び図３を参照して、もし頂点２１１から頂点２２１への格子線図分岐に対応する累積誤差量が頂点２１２から頂点２１１への格子線図分岐に対応する累積誤差量よりも小さい場合、状態１（頂点２２１）になっている新しく受信した最尤記号はゼロである。この場合最尤シーケンスは、最も新しい記号として追加されたゼロ値信号を有する状態１からの前の残存シーケンスＳＳ１となる。この場合、選択信号ＳＥＬ１は、第１のマルチプレクサ４０２に対してその第１のデータ入力端子からの信号をその出力端子に連結することを条件付ける。最も新しい記号判断を表す第１のマルチプレクサ４０２の第１のデータ入力端子の最下部信号は、ゼロ値信号である。第１のマルチプレクサ４０２の第１のデータ入力端子のこのすぐ上の信号は、第１のラッチ４０４の出力端子からの最下部信号である。第１のラッチ４０４の入力端子の対応する信号は、前の記号時間からの第１の残存シーケンスＳＳ１内の最も新しい信号を表す第１のマルチプレクサ４０４の最下部出力端子からのものであった。第１のマルチプレクサ４０２の第１の入力端子の最下部から３番目の信号は、第１のマルチプレクサ４０２の出力端子の最下部から２番目の信号から派生し、第１のマルチプレクサ４０２の第１の入力端子の最上部信号は、第１のマルチプレクサ４０２の出力端子の最下部から３番目の信号から派生する。このようにして第１のマルチプレクサ４０２と第１のラッチの組み合わせは、図３の頂点２１１から頂点２２１への分岐を表す記号に対するシフトレジスタとして動作する。もし頂点２１２から頂点２２１への格子線図分岐を表す累積誤差量が頂点２１１から頂点２２１への格子線図分岐を表す累積誤差量よりも小さい場合は、状態１になる新しく受信された最尤記号は「−２」という値の信号になる。この場合、選択信号ＳＥＬ１は、第１のマルチプレクサ４０２に対してその第２の入力端子の信号をその出力端子に連結することを条件付ける。第１のマルチプレクサ４０２の第２の入力端子の最下部信号は、値「−２」の信号であり、また第１のマルチプレクサ４０２の第２のデータ入力端子のその他の信号は、第２のラッチ４０８によって上述と同様の方法で適時にシフトされた、第２のマルチプレクサ４０６の出力端子からの前の第２の残存シーケンスＳＳ２を表す。同様にして第２のマルチプレクサ４０６は、状態２になる最尤記号判断シーケンスを生成する。もし頂点２１２から頂点２２２への格子線図分岐に対応する累積誤差量が頂点２１１から頂点２２２への格子線図分岐を表す累積誤差量よりも小さい場合は、新しく受信した最尤記号はゼロになる。この場合、第２の選択信号ＳＥＬ２は、第２のマルチプレクサ４０６に対してその第２のデータ入力端子をその出力端子に接続することを条件付ける。第２のマルチプレクサの第２のデータ入力端子の最下部信号は、ゼロ値信号であり、その他の信号は、第２のラッチ４０８によって上述と同様の方法で適時にシフトされた、前の第２の残存シーケンスＳＳ２を表す。もし頂点２１１から頂点２２２への格子線図分岐に対応する累積誤差量が頂点２１２から頂点２２２への格子線図分岐を表す累積誤差量よりも小さい場合は、新しく受信した最尤記号は値「＋２」の信号になる。この場合、第２の選択信号ＳＥＬ２は、第２のマルチプレクサ４０６に対してその第１のデータ入力端子をその出力端子に接続することを条件付ける。第１のデータ入力端子の最下部信号は、値「＋２」の信号であり、またその他の信号は、第１のラッチ４０４によって上述と同様の方法で適時にシフトされた、前の第１の残存シーケンスＳＳ１を表す。前述のようにマルチプレクサ５９は次に、図４を参照して前に説明したように計算された更新誤差量ＥＭ１、ＥＭ２の値に基づいて二つの残存シーケンスＳＳ１、ＳＳ２の内の最尤残存シーケンスを選択する。最尤シーケンス検出器を使用することの不都合な点の一つは、タイミングおよび／または等化ループを取得中に、例えば再生がちょうど始まったときに、シーケンス検出器における誤りの伝搬が誤り事象そのものを支配し、それによって記号単位検出器によって生成されるものよりも高い誤り率を生じる可能性があるということである。取得中のこの不都合を補償するために、本実施形態のＭＬＳＤ５０は、可変長残存シーケンスを用いて動作するように更に修正されている。再び図１を参照すると、監視・制御ユニット（ＭＣＵ）１３０は、ＭＬＳＤ５０に制御信号を供給して残存シーケンスのサイズを制御する。ＭＣＵ１３０は、減算器１００からの誤差信号ｅによって入力信号の信号対雑音比（ＳＮＲ）を監視し、このＳＮＲの傾向に基づいてＭＬＳＤ５０内のシーケンス長を変更し、可変遅延素子１１０、１２０のそれそれの遅延時間を変更する。再び図５を参照すると、残存シーケンスのサイズを変更する機能を備えるためにさらに２個のマルチプレクサ制御回路が設けられていて、この機能に関連する信号経路と共に点線で示されている。第１のマルチプレクサ制御回路４１０は第１のマルチプレクサ４０２の出力端子と第１のラッチ４０４の入力端子との間に接続されており、また第２のマルチプレクサ制御回路４１２は、第２のマルチプレクサ４０６の出力端子と第２のラッチ４０８の入力端子との間に接続されている。第１、第２のマルチプレクサ制御回路４１０、４１２のそれぞれの制御入力端子は両者とも、監視・制御回路（ＭＣＵ）１３０の対応する出力端子に接続される。これらの制御入力端子は、残存シーケンスの大きさを制御する信号「ＳＳＳＩＺＥ」を受信する。第１のマルチプレクサ制御回路４１０において制御回路ＣＣは、残存値サイズ「ＳＳＳＩＺＥ」信号を受信するように接続された入力端子を有している。この制御回路ＣＣの出力端子は、３個のマルチプレクサＡ、Ｂ、Ｃのそれぞれの制御入力端子に接続される。一番下のマルチプレクサＡは、第１のマルチプレクサ４０２の出力端子の一番下の信号に連結された第１のデータ入力端子と、マルチプレクサ５９の出力端子の一番下の信号に連結された第２のデータ入力端子とを有している。真ん中のマルチプレクサＢは、第１のマルチプレクサ４０２の出力端子の下から２番目の信号に連結された第１のデータ入力端子と、マルチプレクサ５９の出力端子の下から２番目の信号に連結された第２のデータ入力端子とを有している。一番上のマルチプレクサＣは、第１のマルチプレクサ４０２の出力端子の下から３番目の信号に連結された第１のデータ入力端子と、マルチプレクサ５９の出力端子の下から３番目の信号に連結された第２のデータ入力端子とを有している。これら３個のマルチプレクサＡ、Ｂ、Ｃの出力端子はそれぞれ、第１のラッチ４０４の対応する入力端子に接続される。同様に、第２の制御回路４１２において制御回路ＣＣは、残存値サイズ「ＳＳＳＩＺＥ」信号を受信するように接続された入力端子を有している。この制御回路ＣＣの出力端子は、３個の更なるマルチプレクサＡ、Ｂ、Ｃのそれぞれの制御入力端子に接続される。一番下のマルチプレクサＡは、第２のマルチプレクサ４０６の出力端子の一番下の信号に連結された第１のデータ入力端子と、マルチプレクサ５９の出力端子の一番下の信号に連結された第２のデータ入力端子とを有している。真ん中のマルチプレクサＢは、第２のマルチプレクサ４０６の出力端子の下から２番目の信号に連結された第１のデータ入力端子と、マルチプレクサ５９の出力端子の下から２番目の信号に連結された第２のデータ入力端子とを有している。一番上のマルチプレクサＣは、第２のマルチプレクサ４０６の出力端子の下から３番目の信号に連結された第１のデータ入力端子と、マルチプレクサ５９の出力端子の下から３番目の信号に連結された第２のデータ入力端子とを有している。これら３個のマルチプレクサＡ、Ｂ、Ｃの出力端子はそれぞれ、第２のラッチ４０８の対応する入力端子に接続される。動作時には、各制御回路４１０、４１２の３個のマルチプレクサＡ、Ｂ、Ｃはそれぞれの制御回路ＣＣからの信号によって制御される。各マルチプレクサは、互いに独立に制御される。通常動作時は、すなわちタイミングとフィルタ係数の取得の後では、「ＳＳＳＩＺＥ」信号はそれぞれのマルチプレクサ制御回路４１０、４１２に対して残存シーケンスのサイズをその最大許容サイズに設定することを条件付ける。この動作モードでは、制御回路４１０、４１２両者のこれら３個のマルチプレクサＡ、Ｂ、Ｃのすべては、それらの第１の入力端子の信号、すなわち第１のマルチプレクサ４０２あるいは第２のマルチプレクサ４０６からの信号をそれぞれそれらの出力端子に連結することを条件付ける。その場合、図５に示したＭＬＳＤ５０部分の動作は、前述の通りである。しかしながらＭＬＳＤ５０の動作が開始されると「ＳＳＳＩＺＥ」信号は、マルチプレクサ制御回路４１０、４１２それぞれに対して残存シーケンス・サイズをゼロ記号判断を含むその最小許容サイズに設定することを条件付ける。この場合、制御回路４１０、４１２両者の３個のマルチプレクサＡ、Ｂ、Ｃすべては、マルチプレクサ５９からのそれらの第２の入力端子の信号をそれらの出力端子に連結するように条件付けられる。この動作モードにおいて第１、第２のラッチ４０４、４０８はそれぞれ、それらの入力信号をマルチプレクサ５９の出力端子から受信し、また第１、第２のマルチプレクサ４０２、４０６のそれぞれの第１、第２のデータ入力端子はすべて、前述と同じ方法で適切に時間シフトされた同じデータを受け取る。このようにして、新しく受信された信号に基づいてどのような記号判断がなされても、同じ時間シフトされた信号が第１、第２のマルチプレクサ４０２、４０６の４個の入力端子すべてに供給される。制御回路４１０、４１２が「ＳＳＳＩＺＥ」信号によってこのように条件付けられると、図５に示すＭＬＳＤ５０部分は通常のシフトレジスタとして動作する。この方法で係数およびタイミングの取得は、あたかも標準のトランスバース・フィルタがＤＦＥ６０として動作しているかのように続行することが出来る。受信した記号シーケンスの信号対雑音比は適切なタイミング基準の取得と、ＦＦＥ３０とＤＦＥ６０の係数の収束とによって改善されるから、残存シーケンス長は増長してもよい。こうするためにＭＣＵは、各第１、第２のマルチプレクサ制御回路４１０、４１２に対して残存シーケンスのサイズを変更することを条件付ける「ＳＳＳＩＺＥ」信号を生成する。例えば「ＳＳＳＩＺＥ」信号は、一つの記号判断を含むためには残存シーケンス・サイズを増やすべきであるということを示すこともある。この場合、第１、第２のマルチプレクサ制御回路４１０、４１２両者のそれぞれの制御回路ＣＣは、それらの各々の３個のマルチプレクサＡ、Ｂ、Ｃのための制御信号を生成するが、これらの制御信号は、一番下のマルチプレクサＡをしてその第１の入力端子からの信号、すなわちマルチプレクサ４０２からの信号をその出力端子に連結させ、これに対してこの他の二つのマルチプレクサＢ、Ｃはなおそれらの第２の入力端子からの信号、すなわちマルチプレクサ５９からの信号、をそれらの出力端子に連結させる。このモードにあっては、第１、第２のマルチプレクサ４０２、４０６のそれそれの第１、第２の入力端子にフィードバックされる１個の記号判断は、第１、第２のマルチプレクサ４０２、４０６の出力端子それぞれに生成される二つの残存シーケンスＳＳ１あるいはＳＳ２のうちから一つに選択される。残りの二つの記号判断は、第１、第２のマルチプレクサ４０２、４０６の入力端子すべてに共通にマルチプレクサ５９の出力端子から供給される。同様に、もし「ＳＳＳＩＺＥ」信号が残存シーケンス・サイズは２記号分のはずであると言うことを示すならば、第１、第２のマルチプレクサ制御回路４１０、４１２両者のそれぞれのマルチプレクサＡ、Ｂは各々、その（第１、第２のマルチプレクサ４０２、４０６のそれそれの出力端子に接続された）第１の入力端子をその出力端子に接続するように条件付けられ、またそれに対してそれぞれ第３のマルチプレクサＣは各々、その（マルチプレクサ５９の出力端子に接続された）第２の入力端子をその出力端子に接続するように条件付けられる。このようにして残存シーケンスのサイズは、ゼロから可能な最大のサイズにまで連続的に変えることが出来る。取得中の記号判断のために最尤シーケンスを使用することから来る潜在的な誤差伝搬に加えて、取得中の記号判断のために累積誤差量を使用することから来る同様の影響がある。再び図４を参照すると、第３、第４のマルチプレクサ３３２、３３４は取得中の誤差量の累積を不能にするために使うこともできる。取得期問中、（２３の）ＭＣＵ１３０は、第３、第４のマルチプレクサ３３２、３３４の両者の制御入力端子用に、それらのそれぞれの第２の入力端子における値「０」の信号をそれらの出力端子に連結することを条件付ける制御信号を生成する。次にこのことによって、第１、第２、第３、第４の加算器３１２、３２０、３２８、３３０は、前の累積誤差量ＥＭ１、ＥＭ２によって表されるような、前に受信した記号からのいかなる寄与もない新しく受信した記号に関するそれぞれの分岐量ＢＭ３、ＢＭ２、ＢＭ１、ＢＭ４のみを表す出力信号を生成する。図５に示されるＭＬＳＤ５０の残存シーケンス部分が前述のようにシフトレジスタとして構成されて（すなわち残存シーケンス・サイズはゼロである）、且つ図４に示すＭＬＳＤ５０の計量計算部が今述べたように前の累積誤差量を無視するように条件付けられているときは、ＭＬＳＤ５０は従来技術のスライス回路と同じように動作する。一方この構成で、タイミング回路とフィルタ係数は、余計な誤差伝搬なく収束し得る。タイミングおよび等化ループが収束しはじめると、減算器１００からの誤差信号ｅの逆数で表されるＳＮＲが増加しはじめる。図３において、どんな記号時間でも受信し得る許容可能な理想的信号は、＋２と０と−２である。誤差信号ｅの分散が約１未満に下がると、これはタイミング回路とフィルタ係数が収束しはじめたことと、アイ・パターンにおいてアイが開いていることとを示す。この点で好適な実施形態では、誤差量ＥＭ１、ＥＭ２の計算は、現記号についての分岐量に等しくすることから前述のように前の誤差量ＥＭ１_C、ＥＭ２_Cを累積することへと切り換えられる。図４を参照すると、この切り換えは、前に詳細に述べたように第２、第４のマルチプレクサ３３２、３３４に対する制御信号をそれぞれが通常動作モードに入ることを条件付けるように生成するＭＣＵ１３０によって行われる。また好適な実施例では、分散が約２分の１未満に下がるとフルサイズの残存シーケンスの使用が可能になる。図５において、これは第１、第２のマルチプレクサ制御回路４１０、４１２それぞれの「ＳＳＳＩＺＥ」制御信号を生成するＭＣＵ１３０によって行われ、これら制御回路はそれぞれのマルチプレクサＡ、Ｂ、Ｃすべてに対して、前に詳細に述べたように通常動作モードに入ることを条件付ける。この点でＭＬＳＤ５０は、ヴィテルビ・デコーダとして動作している。またＳＮＲが増加するにつれて残存シーケンス・サイズも徐々に大きくなると言うこともあり得る。図５のこういった実施形態では先ず、マルチプレクサ制御回路４１０、４１２のそれぞれのマルチプレクサＡが通常動作モードに置かれる。ＳＮＲが更に増加したのちにそれぞれのマルチプレクサＡ、Ｂは通常動作モードに置かれる。最後にＳＮＲが再び増加した場合は、マルチプレクサＡ、Ｂ、Ｃのすべてが通常動作モードに置かれる。図１を参照すると、減算器１００に供給される記号判断は、ＭＬＳＤ５０の最尤残存シーケンス内のすべての記号判断の中から選択することが出来る。この機能を実行する装置は、セレクタ回路４１６として図５に点線で示される。この回路４１６の入力端子は、マルチプレクサ５９の出力端子に接続され、またこの回路４１６の出力端子は、減算器１００に接続される。この回路４１６の制御入力端子（図示せず）は、ＭＣＵ１３０の対応する出力端子に接続される。動作時には、前述のようにマルチプレクサ５９の出力端子に生成される最尤残存シーケンス内の利用可能なすべての記号判断が、この回路４１６の入力端子に供給される。この回路４１６は、ＭＣＵ１３０からの制御信号に応じて記号判断の一つをその出力端子に連結する。更に前述のようにＭＣＵ１３０は、減算器１００の一つの入力端子に供給される等化受信信号をその他の入力端子に供給される記号判断と適切に時間合わせさせるため、関連する制御信号を可変遅延回路１１０に送る。この回路４１６は例えば、マルチプレクサ５９の出力端子に接続されたこれに対応するデータ入力端子と、減算器１００に接続された出力端子と、ＭＣＵ１３０に接続された制御入力端子とを有する４入力マルチプレクサを含むこともできる。図１を参照すると、検出器７０に供給される時間的に隣接する３個の記号判断はＭＬＳＤ５０内の最尤残存シーケンス内のすべての記号判断の中から選択することができる。この機能を実行する装置は、セレクタ回路４１４として図５に点線で示される。この回路４１４の入力端子は、マルチプレクサ５９の出力端子に接続され、また該回路４１４の出力端子は、検出器７０に接続される。回路４１４の制御入力端子（図示せず）は、ＭＣＵ１３０の対応する出力端子に接続される。動作時には、前述のように、マルチプレクサ５９の出力端子に生成される最尤残存シーケンス内の利用可能なすべての記号判断が、この回路４１４の入力端子に供給される。この回路４１４は、ＭＣＵ１３０からの制御信号に応じて３個の時間的に隣接する記号判断の一組をその出力端子に連結する。更に前述のようにＭＣＵ１３０は、検出器７０の１個の入力端子に供給された等化受信信号を検出器７０のこの他の入力端子に供給される３個の時間的に隣接する記号判断と適切に時間合わせするため、関連する制御信号を可変遅延回路１２０に送る。この回路４１４は例えば、その入力端子とその出力端子との間に接続されたクロスポイント・スイッチまたはバレルシフタまたはその他のスイッチング装置を含むこともできる。データ検出器は、予め磁気媒体に記録された２レベルのデータ信号を検出するための実施形態と一緒にこれまでに説明した。しかしながらデータ検出器は、多レベルのデータ信号を検出するためにも使うことが出来る。例えば提案されたディジタル・テレビジョン伝送システムでは、テレビジョン信号を表すために一連の多レベル記号が生成される。ある提案されたディジタル・テレビジョン・システムでは、これらの多レベル記号は、既知のように３２、６４、または１２８記号配列から選択される直角振幅変調（ＱＡＭ）記号である。本発明のデータ検出器は、下記の方法でこういったＱＡＭ信号を検出するために採用することもできる。図６は、多レベルＱＡＭ記号を検出するために採用されたデータ検出器のブロック図である。図６で入力端子５は、ＱＡＭ復調器・フィードフォワードイコライザ６０２の入力端子に接続される。このＱＡＭ復調器・フィードフォワードイコライザ６０２の出力端子は、加算器４０’の第１の入力端子に接続される。該加算器４０’の出力端子は、（Ｉ１＋Ｄ）格子デコーダ５０Ｉと（Ｑ１＋Ｄ）格子デコーダ５０Ｑの複合入力端子に接続される。複合格子デコーダ５０Ｉ、５０Ｑの出力端子は、複合ＤＦＥ６０’の入力端子に接続され、またこれら複合ＤＦＥ６０’の出力端子は、加算器４０’の第２の入力端子に接続される。複合格子線図デコーダ５０Ｉ、５０Ｑのそれぞれの出力端子は、複合出力端子１５’に接続され、検出されたＩ成分とＱ成分とをそれぞれ生成する。図６に示すシステムは、図１に示すシステムと同様の方法で動作する。このＱＡＭ復調器・フィードフォワードイコライザ６０２は、図１のフィルタ１０、固定イコライザ２０、ＦＦＥ３０、検出器７０、ＬＰＦ８０およびＮＣＯ９０と同じ機能を果たす。（１＋Ｄ）格子デコーダの各々は、最尤残存シーケンスを生成するヴィテルビ・デコーダを含んでおり、図２、図４、図５に示した、そして前に詳細に説明したデコーダと同様に構成される。ＱＡＭデータ検出器の当業者は、どのような修正が必要であるかを、そしてまたそのような修正を実施する方法を理解するであろう。デコーダ５０Ｉ、５０Ｑによって生成される最尤残存経路は、複数の複合記号判断からなる。残存経路内の複合記号判断は、複合判断フィードバックイコライザ６０’に供給され、これは図２に示すＤＦＥ６０と同様に構成される。すなわちＤＦＥ６０’は、残存シーケンス内の複数の複合記号判断にそれぞれ対応する複数の複合係数乗算器（図示せず）と、これら複数の係数乗算器に対応する加算器とを含む。ＤＦＥ６０’は、誤差信号（図示せず）に応じて適応型最小２乗平均イコライザとして動作して、前述のように、所望のチャネル特性を整形し、そして後続ＩＳＩを抑制する。ＱＡＭデータ検出の当業者はまた、誤差信号を評価するために残存シーケンスからの記号判断を使うことと、前述のようにサンプリング位相を調整するために３個の時間的に隣接する記号判断を使うこともまた図６に示すＱＡＭデータ検出器に採用できることを理解するであろう。最後に従来技術のフィードフォワードイコライザは、前述のようにチャネル特性を適切に整形するために多数の複合タップを必要とする比較的複雑なフィルタである。本発明のフィードフォワードイコライザは、判断フィードバックイコライザがＩＳＩを抑制することに加えてチャネル特性を整形するためにも使われるので、より少数の複合タップを必要とする。このことは、このようなフィードフォワードイコライザのコストを削減し、部品数の減少により信頼性が高められる。本発明によるＱＡＭデータ検出器は、ＤＦＥへの入力として更に信頼度の高い最尤残存シーケンスを使うことにより性能の改善をもたらす。更にＤＦＥよりも比較的複雑なフィルタ・タップを必要とするＦＦＥは、より簡単に構成できる。この結果、より信頼度が高く、より低価格のデータ検出システムが得られる。ここに説明した動作の装置と方法が本発明の例示であることは理解すべきである。当業者は、本発明の精神と範囲から逸脱することなく種々の修正を容易に考案できるであろう。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年１１月２０日（１９９７．１１．２０）【補正内容】（１）明細書原文の第１頁を差し替える。明細書翻訳文第１頁第１行「明細書」から第２頁第６行「ライザの複雑さ」までを「明細書部分応答チャネルのデータ検出技術分野本発明は、部分応答チャネルのデータ検出方法に関する。背景技術電子装置には、その動作が部分応答チャネルによって精密にモデル化できるタイプのものがある。例えばテープレコーダあるいは磁気ディスクドライブといった磁気記録装置は、クラスＩＶの部分応答チャネルによってモデル化できる。このような磁気記録装置に記憶される情報の密度を増加させることは、ますます必要になっている。磁気媒体には飽和効果があるため、このような装置で多レベル記録を実現することは困難である。かくして、ビットレートを増加させることが、記録密度を増加させる最も有望な方法となっている。ビットレートを最大にするためには、磁気記録／再生経路の誤り率を最小にすることが必要である。誤り率を最小化するには二つの方式があり、第１の方式はチャネル特性を補正しなくてはならず、第２の方式は記号間干渉（ＩＳＩ）を抑制しなくてはならない。磁気記録／再生経路の誤り率を最小化する従来の努力は、通信チャネル技術を記録／再生経路に応用したものである。このような磁気記録／再生経路は、「１ −Ｄ²」応答特性を有する部分応答チャネルによって、大雑把にモデル化できる。このような既知の部分応答システムでは、一連の記号を表す２レベルデータ信号が、あらかじめ符号化され、磁気媒体に記録される。その結果得られる再生信号は、式（１）によって表すことができる。（１）１＋ａ₁Ｄ−（１＋ａ₂）Ｄ²＋ａ₃Ｄ³＋．．．＋ａ_nｄⁿ ここで各ａは理想的チャネル応答からの摂動を表す。すなわち、もしすべてのａが０であれば、このチャネル応答は所望の「１−Ｄ²」応答となる。発明の開示本発明の原理によれば、スライス回路の代わりに判断フィードバック・ループ内に最尤シーケンスデコーダ（ＭＬＳＤ）を配置し、このＭＬＳＤからの最尤残存シーケンスを入力として適応判断フィードバックイコライザに与えることにより、あるチャネルにおけるビット誤り率の向上がもたらされる。チャネル特性を所望の形態に整形することと後続ＩＳＩを抑制することの両方のためにこのような判断フィードバックイコライザを使うことによって、フィードフォワードイコライザの複雑さ」と差し替える。（２）明細書原文の第３頁を差し替える。明細書翻訳文第３頁第８行「理解を容易にするため」から第４頁第６行及び第７行「接続される。」までを「理解を容易にするために、各図に共通の構成要素を表すのに可能な限り、同じ参照番号を使っている。発明を実施するための最良の形態図１は、磁気再生回路の２レベル信号の検出に適応した本発明のデータ検出器のブロック図である。図１において、入力端子５は磁気再生フロントエンドの出力端子（図示せず）に接続される。この再生フロントエンドは例えば、既知のように配列され、動作する磁気媒体読み取りヘッドとアナログ増幅器とナイキスト・フィルタとを含んでいる。この入力端子５における信号は、前にディジタル信号が記録された磁気媒体からの再生信号を表す信号である。入力端子５は、内挿フィルタ１０と固定イコライザ２０と適応型フィードフォワードイコライザ（ＦＦＥ）３０との直列接続の入力端子に結合されており、これらすべては既知のように構成され、動作する。フィルタ１０は、信号サンプリング回路を含み、タイミング制御入力端子からのタイミング信号によって制御されるサンプリング時間でサンプリング・データ信号を生成する。ＦＦＥ３０の出力端子は、加算器４０の第１の入力端子に接続される。加算器４０の出力端子は、例えばヴィテルビ（Ｖｉｔｅｒｂｉ）デコーダといった最尤シーケンス検出器（ＭＬＳＤ）５０の入力端子と、減算器１００および位相検出器７０それぞれの第１の入力端子とに接続される。ＭＬＳＤ５０の出力端子は、出力端子１５に接続される。出力端子１５は、磁気媒体に事前に記録された検出データ信号を表す再生記号判断の１シーケンスを生成し、また磁気再生システムの更なるユーティリティ回路（図示せず）に接続される。ＭＬＳＤ５０の第２の出力端子は、減算器１００の第２の入力端子に接続される。ＭＬＳＤ５０の第３の出力端子は、図１の太い矢印で示される３個の記号判断を搬送して、位相検出器７０の第２の入力端子に接続され、ＭＬＳＤ５０の第４の出力端子は、図１に太い矢印で示されるｎ個の記号判断を搬送して、判断フィードバックイコライザ（ＤＦＥ）６０の入力端子に接続される。検出器７０の出力端子は、低域フィルタ（ＬＰＦ）８０と数値制御発振器（ＮＣＯ）９０との直列接続を介してフィルタ１０のタイミング制御入力端子に接続される。」と差し替える。（３）明細書原文の第７頁を差し替える。明細書翻訳文第７頁第８行「ヴィテルビ」から第８頁第８行「含まれる。」までを「ヴィテルビ・デコーダ内の残存シーケンスは、多くの隣接する記号に基づいて選択されるので、記号単位スライス回路の出力よりも低い誤り率を有し、またＤＦＥ６０からの出力信号は、従来技術の判断フィードバックイコライザからの出力信号よりも信頼度が高い。ＭＬＳＤ５０から減算器１００に供給される信号は、ＭＬＳＤ５０の入力で等化受信信号に関して現在作られた記号判断を表す。この信号は、記号単位量子化器によって生成される信号に対応しているが、前述したようにヴィテルビ・デコーダの動作のために更に信頼度が高い。減算器１００は、等化受信信号の値とその信号判断の値との差を表す誤差信号ｅを生成する。この誤差信号ｅは、最小平均２乗（ＬＭＳ）アルゴリズムを使ってすべて既知のようにして、ＦＦＥ３０とＤＦＥ６０との係数を調整するために使われる。ＭＬＳＤ５０から検出器７０への信号は、時間的に隣接する３個の記号判断を含む。特に、現在受信中の記号に対応する記号判断と現判断に時間的に隣接する２個の記号判断とが、検出器７０に供給される。位相検出器７０は、これら３個のサンプル判断について、また加算器４０の出力端子からの現在の等化受信信号について既知のように動作して、内挿フィルタ１０のサンプリング・タイミングを制御する。図１でＭＬＳＤ５０は、最も新しい記号判断（加算器４０からの現在の等化受信信号に対応する）を減算器１００に供給する。しかしながら誤差信号ｅを生成するときの残存シーケンスからの古い記号判断を使うことが望ましいこともある、というのは、残存シーケンス内の古い記号は新しい記号よりも信頼度が高いからである。もしより古い記号判断を使って誤差信号ｅを生成した場合は、減算器１００の他の入力端子に供給された等化受信信号は対応する時間だけ遅延させなくてはならない。図１に点線で示した遅延素子１１０は、加算器４０の出力端子と減算器１００の第１の入力端子との間に接続される。この遅延素子１１０は、加算器４０からの等化受信信号によってＭＬＳＤ５０からの記号判断を適切に時間合わせするために応分の遅延時間を供給する。このような場合、ＬＭＳアルゴリズムによって用いられる残存シーケンスからの記号判断が同様な遅延時間だけ遅延されるということも必要である。ＬＭＳアルゴリズムによって用いられた記号判断を誤差信号ｅに対して適切に時間合わせするために、追加の記憶装置と時間遅延素子（図示せず）が、すべて既知のようにＭＬＳＤ５０に含まれる。」と差し替える。（４）明細書原文の第９〜１１頁を差し替える。明細書翻訳文第９頁第５行「複数の信号判断を」から第１２頁第２行「状態１を表し、」までを「複数の信号判断を表す信号を伝送する信号線を表す。図２でＭＬＳＤ５０の入力端子５２は、加算器４０の出力端子に接続される。この入力端子５２は、ヴィテルビ・デコーダ５１の入力端子に接続される。ヴィテルビ検出器５１の出力端子は、ＭＬＳＤ５０の出力端子５８に接続される。ＭＬＳＤ５０の出力端子５８は、再生システムの出力端子１５に接続される。周知のようにデコーダ５１は、格子線図内の各状態にそれぞれ対応する２個の残存シーケンス（ＳＳ）と、このような残存シーケンスごとに１個の誤差量（ＥＭ）とを保持する。このデコーダ５１は、第１の残存シーケンス（残存記号列）を形成する複数の記号判断を表す信号を生成する第１の出力端子ＳＳ１と、第２の残存シーケンスを形成する複数の記号判断を表す信号を生成する第２の出力端子ＳＳ２とを含むように修正される。この修正されたデコーダ５１もまた、それぞれ第１および第２の残存シーケンスＳＳ１およびＳＳ２に対応する第１および第２の誤差量の値を表す信号を生成する出力端子ＥＭ１およびＥＭ２を含む。２個の残存シーケンス出力端子ＳＳ１、ＳＳ２と２個の誤差量出力端子ＥＭ１、ＥＭ２は、図２に図示されているが、異なる応答特性を有するチャネルが異なる多数の残存シーケンスとそれに対応する誤差量とを有するであろうことは、当業者には分かるだろう。例えば既知の代わりの所望の応答特性式Ｐ（Ｄ）＝（１＋Ｄ）²（１−Ｄ）＝１＋Ｄ−Ｄ²−Ｄ³ （２）を有するチャネルは、８個の残存シーケンスを持つであろうし、また上述のように修正されたヴィテルビ・デコーダは、合計８個のＳＳ出力端子、各残存シーケンスごとに１個、と、８個の対応する誤差量用の８個のＥＭ出力端子とを有するであろう。ヴィテルビ・デコーダの設計と実用化に関する当業者は、このようなデコーダを前述の追加的な出力端子を含むように修正する手法が分かるだろう。図２でヴィテルビ・デコーダ５１の出力端子ＳＳ１は、マルチプレクサ５９の第１のデータ入力端子に接続され、ヴィテルビ・デコーダ５１の出力端子ＳＳ２は、マルチプレクサ５９の第２のデータ入力端子に接続される。出力端子ＥＭ１は、コンパレータ５３の第１の入力端子に接続され、出力端子ＥＭ２は、このコンパレータ５３の第２の入力端子に接続される。このコンパレータ５３の出力端子はマルチプレクサ５９の制御入力端子に接続される。このマルチプレクサ５９の出力端子は、ＭＬＳＤ５０の第２の出力端子５６に接続される。動作時は、それぞれの誤差量ＥＭ１とＥＭ２がコンパレータ５３で比較され、コンパレータ５３はどちらの誤差量が小さいかを示す信号を生成する。もし第１の残存シーケンスＳＳ１に対応する誤差量ＥＭ１が第２の残存シーケンスＳＳ２に対応する誤差量ＥＭ２よりも小さければ、このコンパレータ５３は、マルチプレクサ５９に対して第１の残存シーケンスＳＳ１であるその第１の入力端子の信号をその出力端子に連結することを条件付ける信号をその出力端子に生成する。もし誤差量ＥＭ１が誤差量ＥＭ２よりも大きければ、コンパレータ５３は、マルチプレクサ５９に対して第２の残存シーケンスＳＳ２信号をその出力端子に連結することを条件付ける信号をその出力端子に生成する。したがってマルチプレクサ５９は、常にその出力端子に、そしてその結果、ＭＬＳＤ５０の出力端子５６に、最尤残存シーケンスを生成する。前述のように最尤残存シーケンスは、複数の記号判断であってその各々の判断は＋２、０または−２という値を持つ。図２に示されるＤＦＥ６０は、複数の係数乗算器６１を含んでおり、その各々は加算器４０からの現在の等化受信信号に対応する最も新しい記号判断を除いて、残存シーケンス内の記号判断の各々に対応している。出力端子５６において各々の記号判断は、別々の信号線で表される。各記号判断を表すそれぞれの信号は、対応する複数の係数乗算器６１のそれぞれの第１の入力端子に連結される。これら複数の係数乗算器６１からのそれぞれの出力端子は、加算器６３の対応する入力端子に接続される。この加算器６３の出力端子は、（図１の）加算器４０の第２の入力端子に接続される。図２を単純化するためにこれら複数の係数乗算器６１の各々の第２の入力端子は図示していない。イコライザ設計の当業者は、第２の入力端子（図示せず）に供給される係数が誤差信号ｅに応じて、既知の方法で最小平均２乗アルゴリズムを用いて生成されることが分かるだろう。記号判断は＋２、０または−２という値を持っているから、図２に示される係数乗算器６１は全乗算器を含む必要はない。その代わりに係数の値は、ビットシフトすることで２を乗じてもよく、またビットシフトされた係数を否定演算することで−２を乗じてもよい。その後、マルチプレクサ（図示せず）を使って、記号判断の値が＋２であればビットシフトされた係数を加算器６３に供給し、記号判断の値が−２であれば否定演算されたビットシフト後の係数を加算器６３に供給し、記号判断の値が０であれば値「０」の信号を加算器６３に供給する。この装置は全乗算器よりも単純であり低価格である。動作時には、図２に示されるように修正されたヴィテルビ・デコーダ５１を含むＭＬＳＤ５０とＤＦＥ６０との組み合わせは、共同してトランスバース・フィルタを構成し、このフィルタではマルチプレクサ５９から供給された残存シーケンスが従来技術のトランスバース・フィルタにおけるタップ付き遅延線の代わりをする。加算器６３からの出力信号は、ＦＦＥ３０からの出力信号と相まってチャネル応答特性を整形し、また不要の後続ＩＳＩを抑制する。タップ付き遅延線の代わりにＤＦＥ６０内の選択された残存シーケンスの使用によってもたらされた精度の向上によって、誤り率が減少し、その結果、所定のビット誤り率に設定するときデータ密度を高めることが出来る。最尤残存シーケンスの記号判断数よりも広いＤＦＥ６０トランスバース・フィルタを提供することもできる。この性能を提供する装置は、ヴィテルビ・デコーダ５１の出力端子とＭＬＳＤ５０の出力端子５８との間に接続されたシフトレジスタ５４として図２に点線で示される。このシフトレジスタ５４のそれぞれの出力端子は図２に点線で示される追加の係数乗算器６１の対応する第１の入力端子に接続される。これらの係数乗算器６１のそれぞれの出力端子は、加算器６３の追加の対応する入力端子に接続される。このシフトレジスタ５４は、従来技術のトランスバース・フィルタにおけるシフトレジスタと同じように動作する。例えばもしヴィテルビ・デコーダ内の残存シーケンスの長さが８記号であれば、８段シフトレジスタ５４を持つことによって１６タップのＤＦＥ６０が実現できる。図４、図５は、図２に示した最尤シーケンスデコーダの部分を示すブロック図であり、図３は、「Ｐ（Ｄ）＝１−Ｄ²」部分応答チャネルの一つの非インターリーブ記号ストリームに関する格子線図であって、この線図は図４、図５に示すＭＬＳＤ５０の部分の動作を理解する際に役立つものである。図３で、上部の頂点２１１と２２１はこの格子線図における状態１を表し、」と差し替える。（５）明細書原文の第１４頁を差し替える。明細書翻訳文第１３頁第２７行「第１の加算器の出力端子は、」から第１４頁第２６行「入力端子に接続される。」までを「第１の加算器の出力端子は、第１のマルチプレクサ３１４の第１の信号入力端子と第１のコンパレータ３１６の第１の入力端子とに接続される。第１のマルチプレクサ３１４の第１の出力端子は、第１の誤差量ＥＭ１を表す信号を生成し、ＭＬＳＤ５０の第１の誤差量出力端子ＥＭ１に接続される。第２の絶対値回路３０８の出力端子は、分岐量ＢＭ２を表す信号を生成し、また第２の加算器３２０の第１の入力端子に接続される。第２の加算器３２０の出力端子は、第２のマルチプレクサ３２２の第１のデータ入力端子と第２のコンパレータ３２４の第１の入力端子とに接続される。第２のマルチプレクサ３２２の出力端子は、第２の誤差量ＥＭ２を表す信号を生成し、またＭＬＳＤ５０の第２の誤差量出力端子ＥＭ２に接続される。第３の絶対値回路３１０の出力端子は、両分岐量ＢＭ１、ＢＭ４を表す信号を生成し、また第３、第４の加算器３２８、３３０のそれぞれの第１の入力端子に接続される。第３の加算器３２８の出力端子は、第１のマルチプレクサ３１４の第２のデータ入力端子と第１のコンパレータ３１６の第２の入力端子とに接続される。第１のコンパレータ３１６の出力端子は、第１のマルチプレクサ３１４の制御入力端子と第１のセレクタ信号出力端子ＳＥＬ１とに接続される。第４の加算器３３０の出力端子は、第２のマルチプレクサ３２２の第２のデータ入力端子と第２のコンパレータ３２４の第２の入力端子とに接続される。第２のコンパレータ３２４の出力端子は、第２のマルチプレクサ３２２の制御入力端子と第２のセレクター信号出力端子ＳＥＬ２とに接続される。第１の誤差量信号ＥＭ１を生成する第１のマルチプレクサ３１４の出力端子はまた、第３のマルチプレクサ３３２の第１のデータ入力端子に接続される。第３のマルチプレクサ３３２の第２のデータ入力端子は、ゼロ値信号の信号源に接続される。第３のマルチプレクサ３３２の出力端子は、第１のラッチ３１８の入力端子に接続される。このラッチ３１８の出力端子は、第２の加算器３２０と第３の加算器３２８それぞれの第２の入力端子に接続される。第２の誤差量信号ＥＭ２を生成する第２のマルチプレクサ３２２の出力端子はまた、第４のマルチプレクサ３３４の第１のデータ入力端子に接続される。第４のマルチプレクサ３３４の第２のデータ入力端子は、ゼロ値信号の信号源に接続される。第４のマルチプレクサ３３４の出力端子は、第２のラッチ３２６の入力端子に接続される。」と差し替える。（６）明細書原文の第１６、１７頁を差し替える。明細書翻訳文第１５頁第２５行「第１の加算器３１２からの」から第１７頁第２６行「に供給される。」までを「第１の加算器３１２からの出力信号は、この累算の結果を表す。同様に第２の加算器３２０は、誤差量ＥＭ１_Cに分岐量ＢＭ２を累算し、またその出力信号は状態１の頂点２１１から状態２の頂点２２２への分岐に関連する誤差量を表す。第３の加算器３２８は、誤差量ＥＭ１_C に分岐量ＢＭ１を累算し、また頂点２１１から頂点２２１への状態１の分岐に関連する誤差量を表す。そして第４の加算器３３０の出力は、誤差量ＥＭ２_Cに分岐量ＢＭ４を累算したものを表し、また頂点２１２から頂点２２２への状態２の分岐に関連する誤差量を表す。第１のコンパレータ３１６は、状態１の頂点２２１で終了する２個の更新誤差量を比較し、小さいほうの更新誤差量を表す選択信号ＳＥＬ１を生成する。第１のコンパレータ３１６からの出力信号は、第１のマルチプレクサ３１４に対して、より小さい誤差量を表すその信号をその出力端子に連結することを条件付ける。もし第１の加算器３１２からの累算誤差量が第３の加算器３２８からの累算誤差量より小さい場合は、第１のコンパレータ３１６からの選択信号ＳＥＬ１は、第１のマルチプレクサ３１４に対して、第１の加算器３１２からの出力をその出力端子に連結することを条件付ける。もし第１の加算器３１２からの累算誤差量が第３の加算器３２８からのそれより大きい場合は、第１のコンパレータ３１６からの選択信号ＳＥＬ１は、第１のマルチプレクサ３１４に対して第３の加算器３２８からの出力をその出力端子に連結するよう条件付け、それが新しい記号時間の誤差量ＥＭ１となる。同様に第２のコンパレータ３２４は、状態２の頂点２２２で終了する２つの累算誤差量を比較し、小さいほうの累算誤差量を表す選択信号ＳＥＬ２を生成する。第２のコンパレータ３２４からの出力信号は、第２のマルチプレクサ３２２に対して、より小さい誤差量を表す信号をその出力端子に連結することを条件付ける。もし第２の加算器３２０からの累算誤差量が第４の加算器３３０からの累算誤差量より小さい場合は、第２のコンパレータ３２４からの選択信号ＳＥＬ２は、第２のマルチプレクサ３２２に対して、第２の加算器３２０からの出力をその出力端子に接続することを条件付ける。もし第２の加算器３２０からの累算誤差量が第３の加算器３３０からの累算誤差量より大きい場合は、第２のコンパレータ３２４からの選択信号ＳＥＬ２は、第２のマルチプレクサ３２２に対して、第４の加算器３３０からの出力をその出力端子に連結することを条件付ける。第２のマルチプレクサ３２２を通過した誤差量は、新しい記号時間の誤差量ＥＭ２となる。図５は、２個の残存シーケンスを保持するＭＬＳＤ５０の部分を示すブロック図である。図５では、これら２個の残存シーケンスＳＳ１、ＳＳ２の各々に４個の記号判断が保持されることが想定されている。当業者は、各残存シーケンス内に、より多い、あるいはより少ない記号を保持し得ることがわかるだろうし、また所望の数の記号をこれら残存シーケンス内に保持するように、図５に示したＭＬＳＤ５０の部分を修正する方法がわかるだろう。図５では一般に、図５に示したそれぞれの要素の各データ入力端子・出力端子において、記号判断を伝送する信号線は、最も新しい記号を伝送する信号線が入力端子または出力端子の最下部に示され、最も古い記号を伝送する信号線が最上部にあるように順番に配列されている。図５において第１の４入力マルチプレクサ４０２の出力端子は第１の残存シーケンスＳＳ１を構成する記号判断を生成し、シーケンス中の最下部の信号線が最も新しい記号を伝送し、最上部の信号線が最も古い記号を伝送する。第１のマルチプレクサ４０２の出力端子は、マルチプレクサ５９（図２にも示した）の第１のデータ入力端子に接続され、また第１の３入力ラッチ４０４を介して第１のマルチプレクサ４０２と第２の４入力マルチプレクサ４０６それぞれの第１のデータ入力端子に接続される。この第２のマルチプレクサ４０６の出力端子は、第２の残存シーケンスＳＳ２を構成する記号判断を生成し、そしてマルチプレクサ５９の第２のデータ入力端子に接続され、また第２の３入力ラッチ４０８を介して第２のマルチプレクサ４０６と第１のマルチプレクサ４０２それぞれの第２のデータ入力端子に接続される。（図４からの）選択信号ＳＥＬ１とＳＥＬ２は、第１のマルチプレクサ４０２と第２のマルチプレクサ４０６それぞれの制御入力端子に接続される。マルチプレクサ５９の出力端子は、図２に示すように制御されて、出力端子５６に最尤残存シーケンスを生成する。最も古い記号判断を伝送する出力端子５６の最上部信号線は図１に示すように出力端子１５を介してユーティリティ回路に送られる。現在の等化受信入力信号に対応する最も新しい記号判断を伝送する最下部の信号線は、図１に示すように減算器１００に供給され、また３個の最も新しい記号判断を伝送する最下部の３本の信号線は、図１に示すように検出器７０に供給される。」と差し替える。（７）明細書原文の第２３頁を差し替える。明細書翻訳文第２２頁第２２行「これらの制御信号」から第２３頁第２１行「生成する。」までを「これらの制御信号は、一番下のマルチプレクサＡをしてその第１の入力端子からの信号、すなわちマルチプレクサ４０２からの信号をその出力端子に連結させ、これに対してこの他の二つのマルチプレクサＢ、Ｃはなおそれらの第２の入力端子からの信号、すなわちマルチプレクサ５９からの信号、をそれらの出力端子に連結させる。このモードにあっては、第１、第２のマルチプレクサ４０２、４０６のそれぞれの第１、第２の入力端子にフィードバックされる１個の記号判断は、第１、第２のマルチプレクサ４０２、４０６の出力端子それぞれに生成される二つの残存シーケンスＳＳ１あるいはＳＳ２のうちから一つに選択される。残りの二つの記号判断は、第１、第２のマルチプレクサ４０２、４０６の入力端子すべてに共通にマルチプレクサ５９の出力端子から供給される。同様に、もし「ＳＳＳＩＺＥ」信号が残存シーケンス・サイズは２記号分のはずであると言うことを示すならば、第１、第２のマルチプレクサ制御回路４１０、４１２両者のそれぞれのマルチプレクサＡ、Ｂは各々、その（第１、第２のマルチプレクサ４０２、４０６のそれぞれの出力端子に接続された）第１の入力端子をその出力端子に接続するように条件付けられ、またそれに対してそれぞれ第３のマルチプレクサＣは各々、その（マルチプレクサ５９の出力端子に接続された）第２の入力端子をその出力端子に接続するように条件付けられる。このようにして残存シーケンスのサイズは、ゼロから可能な最大のサイズにまで連続的に変えることが出来る。取得中の記号判断のために最尤シーケンスを使用することから来る潜在的な誤差伝搬に加えて、取得中の記号判断のために累積誤差量を使用することから来る同様の影響がある。再び図４を参照すると、第３、第４のマルチプレクサ３３２、３３４は取得中の誤差量の累積を不能にするために使うこともできる。取得期間中、（図１の）ＭＣＵ１３０は、第３、第４のマルチプレクサ３３２、３３４の両者の制御入力端子用に、それらのそれぞれの第２の入力端子における値「０」の信号をそれらの出力端子に連結することを条件付ける制御信号を生成する。次にこのことによって、第１、第２、第３、第４の加算器３１２、３２０、３２８、３３０は、前の累積誤差量ＥＭ１、ＥＭ２によって表されるような、前に受信した記号からのいかなる寄与もない新しく受信した記号に関するそれぞれの分岐量ＢＭ３、ＢＭ２、ＢＭ１、ＢＭ４のみを表す出力信号を生成する。」と差し替える。（８）特許請求の範囲全文を原文、翻訳文ともそれぞれ差し替える。請求の範囲１．記号シーケンスを表すデータ信号を処理するデータ検知器であって、複数の記号判断と複数の残存値シーケンスにそれぞれ対応した誤差量とを含む複数の残存シーケンスを生成するヴィテルビと、前記ヴィテルビ・デコーダに接続され、前記複数の残存シーケンスに応答する複数の入力端子と、最尤残存シーケンスを生成する出力端子とを有し、前記ヴィテルビ・デコーダがその出力端子に最尤残存シーケンスとして対応する最小誤差量を有する残存シーケンスを生成するよう条件付けるマルチプレクサと、前記最尤残存シーケンスに応答する前記マルチプレクサに接続された判断フィードバックイコライザと、を備えるデータ検出器。２．前記判断フィードバックイコライザが、最尤残存シーケンス内の複数の記号判断にそれぞれが応答する複数の係数乗算器と、前記複数の係数乗算器に接続され、前記複数の係数乗算器に応答する信号結合器と、を備えている請求項１記載の検出器。３．フィードフォワードイコライザと、前記フィードフォワードイコライザに接続された第１の入力端子と、前記判断フィードバックイコライザに接続された第２の入力端子と、前記ヴィテルビ・デコーダに接続された出力端子と、を有する信号結合器と、を更に備えている請求項１記載の検出器。４．記号シーケンスを表すデータ信号を処理するデータ検出器であって、複数の記号判断を含む最尤残存シーケンスを生成する最尤シーケンスデコーダと、前記最尤シーケンスデコーダに接続され、前記最尤残存シーケンスに応答する判断フィードバック・イコライザと、を備えており、前記最尤シーケンスデコーダは、サイズ制御信号に応じて前記最尤残存シーケンスのサイズを変える回路と、前記サイズ制御信号を生成する監視・制御ユニットを備えている検出器。５．最尤シーケンスデコーダに接続された、誤差信号を生成する誤差評価器を更に備えており、前記監視・制御ユニットは、前記誤差信号に応じて前記サイズ制御信号を生成する請求項６記載の検出器。６．前記最尤シーケンスデコーダは、前記残存シーケンス内の前記複数の記号判断のうちの選択された一つの記号判断を生成する記号判断出力端子を備えており、前記誤差評価器は、前記最尤シーケンスデコーダの記号判断出力端子とに接続されている請求項７記載の検出器。７．前記判断フィードバックイコライザは、誤差信号に応答する適応型最小２乗平均判断フィードバックイコライザであり、また前記ヴィテルビ・デコーダは更に、前記ヴィテルビ・デコーダに接続され、前記誤差信号を生成する誤差評価器を備えている請求項１記載の検出器。８．タイミング制御入力端子からのサンプリング・タイミング信号に応答する信号サンプリング回路を更に備えており、前記検出器は更に、最尤残存シーケンスに応答し、前記タイミング制御入力端子に接続された位相検出器を備えている請求項１記載の検出器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジャフィー，スティーヴン，ティー. アメリカ合衆国ニュージャージー州フリーホールドイーグルネストロード 90

Claims

【特許請求の範囲】１．記号シーケンスを表すデータ信号源と、前記データ信号源に接続された複数の記号判断を含む最尤残存シーケンスを生成する最尤シーケンスデコーダと、前記最尤残存シーケンスに応答する判断フィードバックイコライザと、を備えるデータ検出器。２．前記最尤検出器は、複数の残存シーケンスを保持する回路から構成されるヴィテルビ・デコーダと、これら複数の残存シーケンスに応答する複数の入力端子と最尤残存シーケンスを生成する出力端子とを有するマルチプレクサと、を備えている請求項１記載の検出器。３．前記ヴィテルビ・デコーダは、更に、それぞれが前記複数の残存シーケンスに対応する複数の誤差量を保持する回路と前記マルチプレクサに対して、その出力端子に、前記最尤残存シーケンスとして、最小の対応する誤差量を有する残存シーケンスを生成することを条件付ける回路と、を備えている請求項２記載の検出器。４．前記最尤シーケンスデコーダが、それぞれが最尤シーケンス内の複数の記号判断を表す複数の信号を生成する回路を備え、前記判断フィードバックイコライザが、最尤残存シーケンス内の複数の記号判断を表す信号にそれぞれが応答する複数の係数乗算器と、前記複数の係数乗算器に応答する信号結合器と、を備えている請求項１記載の検出器。５．前記データ信号源は、チャネルと、前記チャネルに接続されたフィードフォワードイコライザと、前記フィードフォワードイコライザに接続された第１の入力端子と、前記判断フィードバックイコライザに接続された第２の入力端子と、前記最尤シーケンスデコーダに接続された出力端子と、を有する信号結合器と、を備えている請求項１記載の検出器。６．前記最尤シーケンス検出器は、サイズ制御信号に応じて前記最尤残存シーケンスのサイズを変える回路を備えており、前記検出器は更に、前記サイズ制御信号を生成する監視・制御ユニットを備えている請求項１記載の検出器。７．最尤シーケンス検出器に接続された、誤差信号を生成する誤差評価器を更に備えており、前記監視・制御ユニットは、前記誤差信号に応じて前記サイズ制御信号を生成する請求項６記載の検出器。８．前記最尤シーケンス検出器は、前記残存シーケンス内の前記複数の記号判断のうちの選択された一つの記号判断を生成する記号判断出力端子を備えており、前記誤差評価器は、前記データ信号源と前記最尤シーケンス検出器の記号判断出力端子とに接続されている請求項７記載の検出器。９．前記判断フィードバックイコライザは、誤差信号に応答する適応型最小２乗平均判断フィードバックイコライザであり、また前記検出器は更に、最尤シーケンス検出器に接続され、前記誤差信号を生成する誤差評価器を備えている請求項１記載の検出器。１０．前記データ信号源は、タイミング制御入力端子からのサンプリング・タイミング信号に応答する信号サンプリング回路を備えており、前記検出器は更に、最尤残存シーケンスに応答し、前記タイミング制御入力端子に接続された位相検出器を備えている請求項１記載の検出器。