JP2000357154A - Ｐｃｉ−ｘまたはｐｃｉブリッジ性能を向上させるためのバッファ管理 - Google Patents
Ｐｃｉ−ｘまたはｐｃｉブリッジ性能を向上させるためのバッファ管理Info
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- JP2000357154A JP2000357154A JP2000145980A JP2000145980A JP2000357154A JP 2000357154 A JP2000357154 A JP 2000357154A JP 2000145980 A JP2000145980 A JP 2000145980A JP 2000145980 A JP2000145980 A JP 2000145980A JP 2000357154 A JP2000357154 A JP 2000357154A
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- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
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Abstract
(57)【要約】 （修正有）
【課題】 ＰＣＩ−ＸまたはＰＣＩブリッジ性能を向上
させるバッファ管理技術を提供する。 【解決手段】 トランザクションが処理される前に、使
用可能空きブロックを設定する。使用可能実バッファ・
スペースが解放されて使用可能空きブロックに達するの
を待機する。トランザクション・サイズが使用可能実バ
ッファ・スペースより大きくない場合にトランザクショ
ンを受け入れ、トランザクション・サイズが使用可能空
きブロックより小さいが使用可能実バッファ・スペース
より大きいときにトランザクションを再試行し、トラン
ザクション・サイズが使用可能空きブロックより大きく
かつ使用可能バッファ・スペースより大きいときに、使
用可能バッファ・スペースが使用可能空きブロック以上
になるまで、トランザクションを受け入れる。
させるバッファ管理技術を提供する。 【解決手段】 トランザクションが処理される前に、使
用可能空きブロックを設定する。使用可能実バッファ・
スペースが解放されて使用可能空きブロックに達するの
を待機する。トランザクション・サイズが使用可能実バ
ッファ・スペースより大きくない場合にトランザクショ
ンを受け入れ、トランザクション・サイズが使用可能空
きブロックより小さいが使用可能実バッファ・スペース
より大きいときにトランザクションを再試行し、トラン
ザクション・サイズが使用可能空きブロックより大きく
かつ使用可能バッファ・スペースより大きいときに、使
用可能バッファ・スペースが使用可能空きブロック以上
になるまで、トランザクションを受け入れる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にＰＣＩ−Ｘ
またはＰＣＩブリッジ性能を向上させるためのバッファ
管理に関し、詳細にはＰＣＩ−ＸまたはＰＣＩブリッジ
を介してトランザクションを管理するためのシステムお
よび方法に関する。さらに詳細には、本発明は、ＰＣＩ
−ＸまたはＰＣＩブリッジを介して、トランザクション
・サイズに合わせて使用可能なバッファを待機し、増加
させ、または最適化し、あるいはそれらを組み合わせて
実行することに関する。本明細書においては、ＰＣＩ−
ＸまたはＰＣＩブリッジという用語は、２つのＰＣＩバ
スに接続する、ＰＣＩ−Ｘｔｏ ＰＣＩ−ＸまたはＰＣ
Ｉ ｔｏ ＰＣＩブリッジを指す。ＰＣＩ−Ｘは、ＰＣ
Ｉバスの高性能拡張であり、現在開発中のものである。
またはＰＣＩブリッジ性能を向上させるためのバッファ
管理に関し、詳細にはＰＣＩ−ＸまたはＰＣＩブリッジ
を介してトランザクションを管理するためのシステムお
よび方法に関する。さらに詳細には、本発明は、ＰＣＩ
−ＸまたはＰＣＩブリッジを介して、トランザクション
・サイズに合わせて使用可能なバッファを待機し、増加
させ、または最適化し、あるいはそれらを組み合わせて
実行することに関する。本明細書においては、ＰＣＩ−
ＸまたはＰＣＩブリッジという用語は、２つのＰＣＩバ
スに接続する、ＰＣＩ−Ｘｔｏ ＰＣＩ−ＸまたはＰＣ
Ｉ ｔｏ ＰＣＩブリッジを指す。ＰＣＩ−Ｘは、ＰＣ
Ｉバスの高性能拡張であり、現在開発中のものである。
【０００２】
【従来の技術】ＰＣＩ（Peripheral Component Interco
nnect）仕様が開発され、ホスト・コンピュータ、シス
テム・メモリ、およびバス上の装置、プラグイン・カー
ド、または統合アダプタなどの様々な装置またはアダプ
タの間の通信を行うために改良され続けてきた。ＰＣＩ
仕様は、１９９８年１２月に発行されたＰＣＩ仕様バー
ジョン２．２に詳述されている。ＰＣＩ−Ｘは、PCI Sp
ecial Interest Group（ＰＣＩＳＩＧ）によって、１９
９９年中旬の発行を目標とするＰＣＩ仕様の補遺として
開発中の仕様案である。ＰＣＩ−Ｘは後方互換性を有す
ることを意図している。したがって、両方のブリッジ・
インタフェースは、ＰＣＩまたはＰＣＩ−Ｘモード（Ｐ
ＣＩ ｔｏ ＰＣＩ、ＰＣＩ−Ｘ ｔｏ ＰＣＩ−Ｘ、
ＰＣＩ ｔｏ ＰＣＩ−Ｘ、ＰＣＩ−Ｘ ｔｏ ＰＣ
Ｉ）のいずれかで動作可能でなければならない。これら
の仕様を、参照により本明細書に組み込む。
nnect）仕様が開発され、ホスト・コンピュータ、シス
テム・メモリ、およびバス上の装置、プラグイン・カー
ド、または統合アダプタなどの様々な装置またはアダプ
タの間の通信を行うために改良され続けてきた。ＰＣＩ
仕様は、１９９８年１２月に発行されたＰＣＩ仕様バー
ジョン２．２に詳述されている。ＰＣＩ−Ｘは、PCI Sp
ecial Interest Group（ＰＣＩＳＩＧ）によって、１９
９９年中旬の発行を目標とするＰＣＩ仕様の補遺として
開発中の仕様案である。ＰＣＩ−Ｘは後方互換性を有す
ることを意図している。したがって、両方のブリッジ・
インタフェースは、ＰＣＩまたはＰＣＩ−Ｘモード（Ｐ
ＣＩ ｔｏ ＰＣＩ、ＰＣＩ−Ｘ ｔｏ ＰＣＩ−Ｘ、
ＰＣＩ ｔｏ ＰＣＩ−Ｘ、ＰＣＩ−Ｘ ｔｏ ＰＣ
Ｉ）のいずれかで動作可能でなければならない。これら
の仕様を、参照により本明細書に組み込む。
【０００３】入出力（Ｉ／Ｏ）トランザクションや直接
メモリ・アクセス（ＤＭＡ）トランザクションなどの様
々なトランザクションは、ホスト・コンピュータおよび
様々な装置の間、および入出力装置およびシステム・メ
モリの間のＰＣＩ−ＸまたはＰＣＩブリッジを介して発
生する。このようなブリッジを介した遅延トランザクシ
ョンには、マスタが再試行の受信をやめてトランザクシ
ョンが完了するまで、マスタがトランザクションを繰り
返すことが必要である。しかし、遅延トランザクション
に伴う問題は、適切なバッファが使用可能になるか、ま
たは要求されたデータをマスタが受信し、その結果ホス
ト・ブリッジを介してトランザクションがタイアップま
たはバックアップされるまで、マスタが繰り返しかつ待
機し続けなければならないことである。このようなブリ
ッジを介した分割トランザクションでは、マスタにトラ
ンザクションを待機かつ繰り返させることを避け、ブリ
ッジによってコマンドが受け入れ可能となり、ブリッジ
がマスタとして動作して結果（データ）を後で戻すこと
が可能となる。しかし、分割トランザクションは、大き
いトランザクションをより小さいトランザクションに分
解する結果をもたらす可能性がある。ブリッジを介して
処理された小さいトランザクションは、典型的には、バ
スの使用において大きいトランザクションより効率的で
はない。
メモリ・アクセス（ＤＭＡ）トランザクションなどの様
々なトランザクションは、ホスト・コンピュータおよび
様々な装置の間、および入出力装置およびシステム・メ
モリの間のＰＣＩ−ＸまたはＰＣＩブリッジを介して発
生する。このようなブリッジを介した遅延トランザクシ
ョンには、マスタが再試行の受信をやめてトランザクシ
ョンが完了するまで、マスタがトランザクションを繰り
返すことが必要である。しかし、遅延トランザクション
に伴う問題は、適切なバッファが使用可能になるか、ま
たは要求されたデータをマスタが受信し、その結果ホス
ト・ブリッジを介してトランザクションがタイアップま
たはバックアップされるまで、マスタが繰り返しかつ待
機し続けなければならないことである。このようなブリ
ッジを介した分割トランザクションでは、マスタにトラ
ンザクションを待機かつ繰り返させることを避け、ブリ
ッジによってコマンドが受け入れ可能となり、ブリッジ
がマスタとして動作して結果（データ）を後で戻すこと
が可能となる。しかし、分割トランザクションは、大き
いトランザクションをより小さいトランザクションに分
解する結果をもたらす可能性がある。ブリッジを介して
処理された小さいトランザクションは、典型的には、バ
スの使用において大きいトランザクションより効率的で
はない。
【０００４】たとえば、現行のＰＣＩ−Ｘ仕様案は、分
割読み取り要求のサイズ（最大４ｋバイト）のプログラ
ミング機能を提供する。このＰＣＩ−Ｘ仕様案はさら
に、装置またはアダプタが発行できる最大数の未解決の
要求（最大３２要求）を提供し、装置またはアダプタが
再試行なしに１つのバス・トランザクションで未解決の
読み取り完了を受け入れることも要求している。バス・
トランザクションは、アドレス・フェーズ、属性フェー
ズ、ターゲット応答フェーズ、１つまたは複数のデータ
・フェーズ、およびターンアラウンド・フェーズを含む
ことができる。ＰＣＩＸ−ｔｏ−ＰＣＩＸ（ＰｔＰ）ブ
リッジは、現行では、１ＡＤＢ（ＡＤＢは、１２８バイ
トのアドレス境界上に位置合わせされる１２８バイトを
有するデータのブロック）がブリッジ・バッファ・スペ
ースで使用可能であるとき、読み取り完了トランザクシ
ョンまたはポストされたメモリ書き込みトランザクショ
ンを受け入れることが可能である。１ＡＤＢのバッファ
・スペースのこの可用性によって、ＰｔＰブリッジが読
み取り完了データの一部を受け入れ、次いで切断したと
き、より大きい読み取り完了がより小さい読み取り完了
に分解される結果となることがある。１ＡＤＢのトラン
ザクションがブリッジでバッファリングされるとき、こ
れらのトランザクションがこのブリッジの反対側に転送
され、単一のＡＤＢ転送として実行される点で問題があ
る。これらの単一のＡＤＢ転送では、データ受信中のバ
スおよびデータ転送中のバスの有効帯域幅が減少する。
割読み取り要求のサイズ（最大４ｋバイト）のプログラ
ミング機能を提供する。このＰＣＩ−Ｘ仕様案はさら
に、装置またはアダプタが発行できる最大数の未解決の
要求（最大３２要求）を提供し、装置またはアダプタが
再試行なしに１つのバス・トランザクションで未解決の
読み取り完了を受け入れることも要求している。バス・
トランザクションは、アドレス・フェーズ、属性フェー
ズ、ターゲット応答フェーズ、１つまたは複数のデータ
・フェーズ、およびターンアラウンド・フェーズを含む
ことができる。ＰＣＩＸ−ｔｏ−ＰＣＩＸ（ＰｔＰ）ブ
リッジは、現行では、１ＡＤＢ（ＡＤＢは、１２８バイ
トのアドレス境界上に位置合わせされる１２８バイトを
有するデータのブロック）がブリッジ・バッファ・スペ
ースで使用可能であるとき、読み取り完了トランザクシ
ョンまたはポストされたメモリ書き込みトランザクショ
ンを受け入れることが可能である。１ＡＤＢのバッファ
・スペースのこの可用性によって、ＰｔＰブリッジが読
み取り完了データの一部を受け入れ、次いで切断したと
き、より大きい読み取り完了がより小さい読み取り完了
に分解される結果となることがある。１ＡＤＢのトラン
ザクションがブリッジでバッファリングされるとき、こ
れらのトランザクションがこのブリッジの反対側に転送
され、単一のＡＤＢ転送として実行される点で問題があ
る。これらの単一のＡＤＢ転送では、データ受信中のバ
スおよびデータ転送中のバスの有効帯域幅が減少する。
【０００５】この問題は、特にシステムがビジーのとき
悪化する。この問題はシステムがビジーのときに開始
し、システムがそれほどビジーでなくなるまで持続す
る。このような問題の一例を、図２を参照して説明す
る。ＰｔＰブリッジ２２は、ブリッジ２２が他のバス２
４へのアクセスを獲得してデータを最終宛先へ送ること
ができるようになるまで、バス２０からデータを受信
し、格納するためのバッファを有する。図２は、ＰｔＰ
ブリッジ２２に必要なバッファリングのタイプを示す。
これらのタイプは、ポステド・メモリ書き込み（ＰＭ
Ｗ）バッファ３０、分割読み取り完了（ＳＲＣ）および
分割書き込み完了（ＳＷＣ）バッファ３２、分割読み取
り要求（ＳＲＲ）および分割書き込み要求（ＳＷＲ）バ
ッファ３４である。ＰｔＰブリッジ２２用のトランザク
ション・タイプは、ポステド・メモリ書き込み（ＰＭ
Ｗ）、分割読み取り完了（ＳＲＣ）、分割書き込み完了
（ＳＷＣ）、分割読み取り要求（ＳＲＲ）、および分割
書き込み要求（ＳＷＲ）である。分割完了はＳＲＣまた
はＳＷＣであり、分割要求はＳＲＲまたはＳＷＲであ
る。図２のバッファは、ＰＣＩ−Ｘバス２０（バス＃
１）からＰＣＩ−Ｘバス２４（バス＃２）へのトランザ
クション用のものだけを示す。ＰＣＩ−Ｘバス２４（バ
ス＃２）からＰＣＩ−Ｘバス２０（バス＃１）へのトラ
ンザクションについても類似のバッファが存在するが、
この問題を記述するにはただ１組のバッファで十分なの
で、図２には図示しない。
悪化する。この問題はシステムがビジーのときに開始
し、システムがそれほどビジーでなくなるまで持続す
る。このような問題の一例を、図２を参照して説明す
る。ＰｔＰブリッジ２２は、ブリッジ２２が他のバス２
４へのアクセスを獲得してデータを最終宛先へ送ること
ができるようになるまで、バス２０からデータを受信
し、格納するためのバッファを有する。図２は、ＰｔＰ
ブリッジ２２に必要なバッファリングのタイプを示す。
これらのタイプは、ポステド・メモリ書き込み（ＰＭ
Ｗ）バッファ３０、分割読み取り完了（ＳＲＣ）および
分割書き込み完了（ＳＷＣ）バッファ３２、分割読み取
り要求（ＳＲＲ）および分割書き込み要求（ＳＷＲ）バ
ッファ３４である。ＰｔＰブリッジ２２用のトランザク
ション・タイプは、ポステド・メモリ書き込み（ＰＭ
Ｗ）、分割読み取り完了（ＳＲＣ）、分割書き込み完了
（ＳＷＣ）、分割読み取り要求（ＳＲＲ）、および分割
書き込み要求（ＳＷＲ）である。分割完了はＳＲＣまた
はＳＷＣであり、分割要求はＳＲＲまたはＳＷＲであ
る。図２のバッファは、ＰＣＩ−Ｘバス２０（バス＃
１）からＰＣＩ−Ｘバス２４（バス＃２）へのトランザ
クション用のものだけを示す。ＰＣＩ−Ｘバス２４（バ
ス＃２）からＰＣＩ−Ｘバス２０（バス＃１）へのトラ
ンザクションについても類似のバッファが存在するが、
この問題を記述するにはただ１組のバッファで十分なの
で、図２には図示しない。
【０００６】この問題は、ＰＭＷバッファ３０またはＳ
ＲＣバッファ３２のいずれかで発生する可能性がある。
重要な問題は、固定サイズの固定バッファではなく、単
一のＡＤＢサイズのバッファを管理する結果である。た
とえば、ＳＲＣバッファ３２は、２ｋバイトのデータ
（１６ＡＤＢ）を保持するように構成され、ＳＲＣバッ
ファ３２は、それぞれ４ＡＤＢの４つの別々のトランザ
クションからなるデータで満たされる。ＳＲＣバッファ
３２が満たされるのは、バス＃１（バス２０）がバス＃
２（バス２４）より高速であるか、あるいはバス＃２が
いくつかの読み取り要求で非常にビジーとなる結果であ
る。ＰｔＰブリッジ２２はバス＃２へのアクセスを許可
され、ＰｔＰブリッジ２２はＳＲＣバッファ３２から１
つのＳＲＣの転送を開始する。１ＡＤＢのデータがバス
＃２に転送されたとき、ＰｔＰブリッジ２２がバス＃１
からＳＲＣの受け入れを開始する。バス＃１はバス＃２
より高速なので、ブリッジ２２がバス＃２への第２のＡ
ＤＢを空にすることができるようになる前に、ＳＲＣバ
ッファ３２の使用可能なＡＤＢが満たされる。したがっ
て、ブリッジ２２は、第１のＡＤＢ境界でバス＃１トラ
ンザクションを切断する必要がある。ブリッジ２２がＡ
ＤＢ分の各データをバス＃２へ転送するシーケンスが続
行するにつれて、ＳＲＣバッファ３２内のＡＤＢが解放
され、サイズが１ＡＤＢのみであるＳＲＣトランザクシ
ョンによって満たされ、続いて切断される。次いで、ブ
リッジ３２内のＳＲＣバッファ３２は、サイズが１ＡＤ
ＢのＳＲＣトランザクションで満たされるが、これは、
転送されたこれらのトランザクションを受信するバスが
効率的に使用されない。
ＲＣバッファ３２のいずれかで発生する可能性がある。
重要な問題は、固定サイズの固定バッファではなく、単
一のＡＤＢサイズのバッファを管理する結果である。た
とえば、ＳＲＣバッファ３２は、２ｋバイトのデータ
（１６ＡＤＢ）を保持するように構成され、ＳＲＣバッ
ファ３２は、それぞれ４ＡＤＢの４つの別々のトランザ
クションからなるデータで満たされる。ＳＲＣバッファ
３２が満たされるのは、バス＃１（バス２０）がバス＃
２（バス２４）より高速であるか、あるいはバス＃２が
いくつかの読み取り要求で非常にビジーとなる結果であ
る。ＰｔＰブリッジ２２はバス＃２へのアクセスを許可
され、ＰｔＰブリッジ２２はＳＲＣバッファ３２から１
つのＳＲＣの転送を開始する。１ＡＤＢのデータがバス
＃２に転送されたとき、ＰｔＰブリッジ２２がバス＃１
からＳＲＣの受け入れを開始する。バス＃１はバス＃２
より高速なので、ブリッジ２２がバス＃２への第２のＡ
ＤＢを空にすることができるようになる前に、ＳＲＣバ
ッファ３２の使用可能なＡＤＢが満たされる。したがっ
て、ブリッジ２２は、第１のＡＤＢ境界でバス＃１トラ
ンザクションを切断する必要がある。ブリッジ２２がＡ
ＤＢ分の各データをバス＃２へ転送するシーケンスが続
行するにつれて、ＳＲＣバッファ３２内のＡＤＢが解放
され、サイズが１ＡＤＢのみであるＳＲＣトランザクシ
ョンによって満たされ、続いて切断される。次いで、ブ
リッジ３２内のＳＲＣバッファ３２は、サイズが１ＡＤ
ＢのＳＲＣトランザクションで満たされるが、これは、
転送されたこれらのトランザクションを受信するバスが
効率的に使用されない。
【０００７】したがって、ＰＣＩ−ＸまたはＰＣＩブリ
ッジ性能を向上させるためのバッファ管理を提供するこ
とが、有利かつ望ましい。ＰＣＩ−ＸまたはＰＣＩブリ
ッジを介してトランザクションを管理するシステムおよ
び方法を提供することが、有利かつ望ましい。また、Ｐ
ＣＩ−ＸまたはＰＣＩブリッジを介して、トランザクシ
ョン・サイズに合わせて使用可能バッファ・スペースを
待機し、増加させ、または最適化し、あるいはそれらを
組み合わせて実行し、トランザクション・サイズおよび
使用可能バッファ・スペースに応じてそれぞれのトラン
ザクションの最適な処理のタイミング調整を行う、シス
テムおよび方法を提供することも有利かつ望ましい。
ッジ性能を向上させるためのバッファ管理を提供するこ
とが、有利かつ望ましい。ＰＣＩ−ＸまたはＰＣＩブリ
ッジを介してトランザクションを管理するシステムおよ
び方法を提供することが、有利かつ望ましい。また、Ｐ
ＣＩ−ＸまたはＰＣＩブリッジを介して、トランザクシ
ョン・サイズに合わせて使用可能バッファ・スペースを
待機し、増加させ、または最適化し、あるいはそれらを
組み合わせて実行し、トランザクション・サイズおよび
使用可能バッファ・スペースに応じてそれぞれのトラン
ザクションの最適な処理のタイミング調整を行う、シス
テムおよび方法を提供することも有利かつ望ましい。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
一目的は、ＰＣＩ−ＸまたはＰＣＩブリッジ性能を向上
させるためのバッファ管理を提供することである。
一目的は、ＰＣＩ−ＸまたはＰＣＩブリッジ性能を向上
させるためのバッファ管理を提供することである。
【０００９】本発明の別の目的は、ＰＣＩ−ＸまたはＰ
ＣＩブリッジを介してトランザクションを管理するシス
テムおよび方法を提供することである。
ＣＩブリッジを介してトランザクションを管理するシス
テムおよび方法を提供することである。
【００１０】本発明のさらなる目的は、ＰＣＩ−Ｘまた
はＰＣＩブリッジを介して、トランザクション・サイズ
に合わせて使用可能バッファ・スペースを待機し、増加
させ、または最適化し、あるいはそれらを組み合わせて
実行し、トランザクション・サイズおよび使用可能バッ
ファ・スペースに応じてそれぞれのトランザクションを
最適に処理するためのタイミング調整を行う、システム
および方法を提供することである。
はＰＣＩブリッジを介して、トランザクション・サイズ
に合わせて使用可能バッファ・スペースを待機し、増加
させ、または最適化し、あるいはそれらを組み合わせて
実行し、トランザクション・サイズおよび使用可能バッ
ファ・スペースに応じてそれぞれのトランザクションを
最適に処理するためのタイミング調整を行う、システム
および方法を提供することである。
【００１１】
【課題を解決するための手段】前述の目的は、以下に記
載するようにして達成される。ＰＣＩ−ＸまたはＰＣＩ
ブリッジ性能を向上させるためのバッファ管理。ＰＣＩ
−ＸまたはＰＣＩブリッジを介してトランザクションを
管理するシステムおよび方法、および、ＰＣＩ−Ｘまた
はＰＣＩブリッジを介して、トランザクション・サイズ
に合わせて使用可能なバッファを待機し、増加させ、ま
たは最適化し、あるいはそれらを組み合わせて実行する
システムおよび方法。トランザクションはブリッジを介
して処理され、ブリッジは、トランザクションの受信お
よび処理を行うために使用される、使用可能実バッファ
・スペースを備えたバッファを有する。トランザクショ
ンのトランザクション・サイズが決定される。このシス
テムおよび方法は、使用可能空きブロックを設定する。
これは、ある大きいサイズのトランザクション（多数の
ＡＤＢ）が処理される前に解放すべき、使用可能バッフ
ァ・スペースの設定量である。このシステムおよび方法
は、使用可能実バッファ・スペースが解放されて使用可
能空きブロックに達するのを待機する。ある大きいトラ
ンザクションは、使用可能実バッファ・スペースが使用
可能空きブロックに達したときに処理される。トランザ
クションの処理には、トランザクション・サイズが使用
可能実バッファ・スペースより大きくない場合にトラン
ザクションを受け入れ、トランザクション・サイズが使
用可能空きブロックより小さいが使用可能実バッファ・
スペースより大きいときに、ブリッジによって処理する
ためにトランザクションを再試行し、トランザクション
・サイズが使用可能空きバッファおよび使用可能空きブ
ロックの両方より大きいときに、使用可能なバッファが
使用可能空きブロック以上になるまでトランザクション
を再試行し、次いでトランザクションを受け入れ、次い
で実際に使用可能なバッファが満たされるかまたは転送
の最後に来ると切断することが含まれる。
載するようにして達成される。ＰＣＩ−ＸまたはＰＣＩ
ブリッジ性能を向上させるためのバッファ管理。ＰＣＩ
−ＸまたはＰＣＩブリッジを介してトランザクションを
管理するシステムおよび方法、および、ＰＣＩ−Ｘまた
はＰＣＩブリッジを介して、トランザクション・サイズ
に合わせて使用可能なバッファを待機し、増加させ、ま
たは最適化し、あるいはそれらを組み合わせて実行する
システムおよび方法。トランザクションはブリッジを介
して処理され、ブリッジは、トランザクションの受信お
よび処理を行うために使用される、使用可能実バッファ
・スペースを備えたバッファを有する。トランザクショ
ンのトランザクション・サイズが決定される。このシス
テムおよび方法は、使用可能空きブロックを設定する。
これは、ある大きいサイズのトランザクション（多数の
ＡＤＢ）が処理される前に解放すべき、使用可能バッフ
ァ・スペースの設定量である。このシステムおよび方法
は、使用可能実バッファ・スペースが解放されて使用可
能空きブロックに達するのを待機する。ある大きいトラ
ンザクションは、使用可能実バッファ・スペースが使用
可能空きブロックに達したときに処理される。トランザ
クションの処理には、トランザクション・サイズが使用
可能実バッファ・スペースより大きくない場合にトラン
ザクションを受け入れ、トランザクション・サイズが使
用可能空きブロックより小さいが使用可能実バッファ・
スペースより大きいときに、ブリッジによって処理する
ためにトランザクションを再試行し、トランザクション
・サイズが使用可能空きバッファおよび使用可能空きブ
ロックの両方より大きいときに、使用可能なバッファが
使用可能空きブロック以上になるまでトランザクション
を再試行し、次いでトランザクションを受け入れ、次い
で実際に使用可能なバッファが満たされるかまたは転送
の最後に来ると切断することが含まれる。
【００１２】
【発明の実施の形態】本発明は、ＰＣＩ−ＸまたはＰＣ
Ｉブリッジ性能を向上させる際のバッファ管理のシステ
ムおよび方法である。本発明は、ＰＣＩ−ＸまたはＰＣ
Ｉブリッジを介して、トランザクション・サイズに合わ
せて使用可能バッファ・スペースを待機し、増加させ、
または最適化し、あるいはそれらを組み合わせて実行す
ること、および、トランザクション・サイズおよび使用
可能バッファ・スペースに応じてそれぞれのトランザク
ションを最適に処理するためのタイミング調整を行うこ
とを開示する。本発明は、本明細書で開示された特定の
機器および方法に限定されるものでは決してなく、この
ようなブリッジを介して、トランザクション・サイズに
合わせて使用可能バッファ・スペースを待機し、増加さ
せ、または最適化し、あるいはそれらを組み合わせて実
行するいかなる適切なシステムまたは方法、および、そ
れぞれのトランザクションを最適に処理するためのタイ
ミング調整を提供するいかなる適切なシステムまたは方
法も、実施することができる。
Ｉブリッジ性能を向上させる際のバッファ管理のシステ
ムおよび方法である。本発明は、ＰＣＩ−ＸまたはＰＣ
Ｉブリッジを介して、トランザクション・サイズに合わ
せて使用可能バッファ・スペースを待機し、増加させ、
または最適化し、あるいはそれらを組み合わせて実行す
ること、および、トランザクション・サイズおよび使用
可能バッファ・スペースに応じてそれぞれのトランザク
ションを最適に処理するためのタイミング調整を行うこ
とを開示する。本発明は、本明細書で開示された特定の
機器および方法に限定されるものでは決してなく、この
ようなブリッジを介して、トランザクション・サイズに
合わせて使用可能バッファ・スペースを待機し、増加さ
せ、または最適化し、あるいはそれらを組み合わせて実
行するいかなる適切なシステムまたは方法、および、そ
れぞれのトランザクションを最適に処理するためのタイ
ミング調整を提供するいかなる適切なシステムまたは方
法も、実施することができる。
【００１３】ここでは図面、特に図１を参照すると、コ
ンピュータ・システム１１および様々なインタフェース
接続された装置２６の間のＰＣＩ−Ｘ性能を向上させる
ためのバッファ管理を提供する全体のシステム１０が図
示されている。コンピュータ・システム１１は、中央処
理装置（ＣＰＵ）１２、メモリ・コントローラ１４、お
よびメモリ１６を有する。インタフェース接続された装
置２６は、装置Ｄ１、Ｄ２、Ｄ３、．．．ＤＮを備え
る。コンピュータ・システム１１は、ＰＣＩ−Ｘ装置と
インタフェース接続できる周辺ホスト・バス（ＰＨＢ）
インタフェース１８を有する。ＰＨＢインタフェース１
８は、ＰＣＩ−Ｘバス＃１（バス２０）と通信し、イン
タフェース連結されている。本明細書の記載を容易にす
るため、ＰＣＩ−Ｘモードで動作することが可能なブリ
ッジによって生成されたＰＣＩバスを、ＰＣＩ−Ｘバス
と呼ぶ。バス＃１はＰＣＩ−Ｘ ｔｏ ＰＣＩ−Ｘ（Ｐ
ｔＰ）ブリッジ２２と通信し、インタフェース連結され
ており、ブリッジ２２は、ＰＣＩ−Ｘバス＃２（バス２
４）と通信し、インタフェース連結されている。バス＃
２は様々な装置２６と通信し、インタフェース連結され
ている。
ンピュータ・システム１１および様々なインタフェース
接続された装置２６の間のＰＣＩ−Ｘ性能を向上させる
ためのバッファ管理を提供する全体のシステム１０が図
示されている。コンピュータ・システム１１は、中央処
理装置（ＣＰＵ）１２、メモリ・コントローラ１４、お
よびメモリ１６を有する。インタフェース接続された装
置２６は、装置Ｄ１、Ｄ２、Ｄ３、．．．ＤＮを備え
る。コンピュータ・システム１１は、ＰＣＩ−Ｘ装置と
インタフェース接続できる周辺ホスト・バス（ＰＨＢ）
インタフェース１８を有する。ＰＨＢインタフェース１
８は、ＰＣＩ−Ｘバス＃１（バス２０）と通信し、イン
タフェース連結されている。本明細書の記載を容易にす
るため、ＰＣＩ−Ｘモードで動作することが可能なブリ
ッジによって生成されたＰＣＩバスを、ＰＣＩ−Ｘバス
と呼ぶ。バス＃１はＰＣＩ−Ｘ ｔｏ ＰＣＩ−Ｘ（Ｐ
ｔＰ）ブリッジ２２と通信し、インタフェース連結され
ており、ブリッジ２２は、ＰＣＩ−Ｘバス＃２（バス２
４）と通信し、インタフェース連結されている。バス＃
２は様々な装置２６と通信し、インタフェース連結され
ている。
【００１４】ここでは図面、特に図２を参照すると、バ
ス＃１（バス２０）とバス＃２（バス２４）の間で通信
し、インタフェース連結されているＰｔＰブリッジ２２
が、より詳細に示されている。ＰｔＰブリッジ２２は様
々なタイプのバッファを有する。図示のバッファは、ポ
ステド・メモリ書き込み（ＰＭＷ）バッファ３０、分割
読み取り完了（ＳＲＣ）および分割書き込み完了（ＳＷ
Ｃ）バッファ３２、分割読み取り要求（ＳＲＲ）および
分割書き込み要求（ＳＷＲ）バッファ３４である。上述
のように、ＰｔＰブリッジ２２用のトランザクション・
タイプは、ポステド・メモリ書き込み（ＰＭＷ）、分割
読み取り完了（ＳＲＣ）、分割書き込み完了（ＳＷ
Ｃ）、分割読み取り要求（ＳＲＲ）、および分割書き込
み要求（ＳＷＲ）である。分割完了は、ＳＲＣまたはＳ
ＷＣであり、分割要求はＳＲＲまたはＳＷＲである。図
２のバッファは、ＰＣＩ−Ｘバス２０（バス＃１）から
ＰＣＩ−Ｘバス２４（バス＃２）へのトランザクション
についてのみ図示する。ＰＣＩ−Ｘバス２４（バス＃
２）からＰＣＩ−Ｘバス２０（バス＃１）へのトランザ
クションについても類似のバッファが存在するが、本発
明を記載するにはただ１組のバッファで十分なので、図
２には図示しない。図２は、固定またはプログラム可能
にすることができる使用可能空きブロック・レジスタ３
１、および使用可能なバッファをＡＤＢの数で追跡する
使用可能空きバッファ・カウンタ３３も図示する。本発
明は、本明細書で特に開示した特定のバッファ、トラン
ザクション方向、またはトランザクション・タイプに限
定されるものでは決してなく、いかなる適切なバッフ
ァ、トランザクション方向、またはトランザクション・
タイプも、本発明で実施または使用することができる。
ス＃１（バス２０）とバス＃２（バス２４）の間で通信
し、インタフェース連結されているＰｔＰブリッジ２２
が、より詳細に示されている。ＰｔＰブリッジ２２は様
々なタイプのバッファを有する。図示のバッファは、ポ
ステド・メモリ書き込み（ＰＭＷ）バッファ３０、分割
読み取り完了（ＳＲＣ）および分割書き込み完了（ＳＷ
Ｃ）バッファ３２、分割読み取り要求（ＳＲＲ）および
分割書き込み要求（ＳＷＲ）バッファ３４である。上述
のように、ＰｔＰブリッジ２２用のトランザクション・
タイプは、ポステド・メモリ書き込み（ＰＭＷ）、分割
読み取り完了（ＳＲＣ）、分割書き込み完了（ＳＷ
Ｃ）、分割読み取り要求（ＳＲＲ）、および分割書き込
み要求（ＳＷＲ）である。分割完了は、ＳＲＣまたはＳ
ＷＣであり、分割要求はＳＲＲまたはＳＷＲである。図
２のバッファは、ＰＣＩ−Ｘバス２０（バス＃１）から
ＰＣＩ−Ｘバス２４（バス＃２）へのトランザクション
についてのみ図示する。ＰＣＩ−Ｘバス２４（バス＃
２）からＰＣＩ−Ｘバス２０（バス＃１）へのトランザ
クションについても類似のバッファが存在するが、本発
明を記載するにはただ１組のバッファで十分なので、図
２には図示しない。図２は、固定またはプログラム可能
にすることができる使用可能空きブロック・レジスタ３
１、および使用可能なバッファをＡＤＢの数で追跡する
使用可能空きバッファ・カウンタ３３も図示する。本発
明は、本明細書で特に開示した特定のバッファ、トラン
ザクション方向、またはトランザクション・タイプに限
定されるものでは決してなく、いかなる適切なバッフ
ァ、トランザクション方向、またはトランザクション・
タイプも、本発明で実施または使用することができる。
【００１５】図１および図２を参照すると、システム１
０は、ＰＣＩ−ＸまたはＰＣＩブリッジを介して、トラ
ンザクション・サイズに合わせて使用可能バッファ・ス
ペースを増加させまたは最適化し、あるいはその両方を
実行するように構成され、かつトランザクション・サイ
ズおよび使用可能実バッファ・スペースに応じてそれぞ
れのトランザクションを最適に処理するためにタイミン
グ調整するように構成される。ＰｔＰブリッジ２２は、
それを通じて様々なトランザクションを処理または転送
する前に、ブリッジ２２内の使用可能なバッファまたは
バッファ・スペースが少なくとも最適な数の使用可能な
スペース（使用可能なバイトなど）を有するように制御
し、それを待機する。図１および図２に示すようなシス
テム１０のハードウェアは、トランザクションにおける
このような増加および最適化を実施するように構成され
る。
０は、ＰＣＩ−ＸまたはＰＣＩブリッジを介して、トラ
ンザクション・サイズに合わせて使用可能バッファ・ス
ペースを増加させまたは最適化し、あるいはその両方を
実行するように構成され、かつトランザクション・サイ
ズおよび使用可能実バッファ・スペースに応じてそれぞ
れのトランザクションを最適に処理するためにタイミン
グ調整するように構成される。ＰｔＰブリッジ２２は、
それを通じて様々なトランザクションを処理または転送
する前に、ブリッジ２２内の使用可能なバッファまたは
バッファ・スペースが少なくとも最適な数の使用可能な
スペース（使用可能なバイトなど）を有するように制御
し、それを待機する。図１および図２に示すようなシス
テム１０のハードウェアは、トランザクションにおける
このような増加および最適化を実施するように構成され
る。
【００１６】図１および図２を参照すると、トランザク
ション・サイズを１ＡＤＢから４ＡＤＢ以上に増加させ
ることができる。ただし、ＡＤＢは、１２８バイトのア
ドレス境界上に位置合わせされる１２８バイトを有する
データのブロックとして定義される。このようなトラン
ザクション・サイズの増加によって、バス上のオーバー
ヘッド・フェーズの割合が低減され、したがってデータ
転送速度が上がる。本発明では、確実に、より大きいト
ランザクションがバス＃２に転送するために使用可能と
なり、その結果、バス＃２がより効率的に使用できるよ
うに、部分的な分割完了を受け入れてバス＃１から切断
する（すなわち、より大きいトランザクションを分解す
る）前に、スペースの設定量（４ＡＤＢのスペースな
ど）がＳＲＣバッファ３２などのバッファ内で使用可能
になるのをブリッジ２２が待機することを必要とする。
ション・サイズを１ＡＤＢから４ＡＤＢ以上に増加させ
ることができる。ただし、ＡＤＢは、１２８バイトのア
ドレス境界上に位置合わせされる１２８バイトを有する
データのブロックとして定義される。このようなトラン
ザクション・サイズの増加によって、バス上のオーバー
ヘッド・フェーズの割合が低減され、したがってデータ
転送速度が上がる。本発明では、確実に、より大きいト
ランザクションがバス＃２に転送するために使用可能と
なり、その結果、バス＃２がより効率的に使用できるよ
うに、部分的な分割完了を受け入れてバス＃１から切断
する（すなわち、より大きいトランザクションを分解す
る）前に、スペースの設定量（４ＡＤＢのスペースな
ど）がＳＲＣバッファ３２などのバッファ内で使用可能
になるのをブリッジ２２が待機することを必要とする。
【００１７】最適または最高の性能を得るために分解が
行えるようになる前に、システム性能分析または他の手
段を使用して、最初に解放すべき使用可能なバッファ
（ＡＤＢ単位）、すなわち使用可能空きブロック（ＡＦ
Ｂ）３１の最適数を決定することができる。ＡＦＢのサ
イズは固定またはプログラム可能である。トランザクシ
ョン・サイズが、ブリッジ２２内の使用可能なバッファ
数以下である場合、トランザクションは常にブリッジ２
２によって受け入れられるようになる。トランザクショ
ン・サイズがＡＦＢより小さいが、使用可能なバッファ
数より大きい場合、トランザクションはブリッジ２２に
よって再試行される。ＰＣＩまたはＰＣＩ−Ｘにおける
再試行とは、ターゲットがアクセスを要求するが、デー
タが転送されずに切断するということであり、受け入れ
られて、データが転送されるまでマスタがアクセスを繰
り返すことが必要である。トランザクション・サイズが
ＡＦＢより大きく、使用可能なバッファ数よりも大きい
場合、使用可能なバッファがＡＦＢ以上になるとトラン
ザクションが受け入れられるが、使用可能なバッファが
満たされるかまたはトランザクションの最後に来るとト
ランザクションが切断される（トランザクションがより
小さなトランザクションに分解される）。最適なＡＦＢ
サイズは、システム１０によってサポートされる異なる
タイプのアプリケーション、システム構成および装置ま
たはアダプタによって変わる。また、バス＃１からバス
＃２へ発生するトランザクションでは、バス＃２からバ
ス＃１へ発生するトランザクションと比べてＡＦＢサイ
ズが異なる可能性がある。
行えるようになる前に、システム性能分析または他の手
段を使用して、最初に解放すべき使用可能なバッファ
（ＡＤＢ単位）、すなわち使用可能空きブロック（ＡＦ
Ｂ）３１の最適数を決定することができる。ＡＦＢのサ
イズは固定またはプログラム可能である。トランザクシ
ョン・サイズが、ブリッジ２２内の使用可能なバッファ
数以下である場合、トランザクションは常にブリッジ２
２によって受け入れられるようになる。トランザクショ
ン・サイズがＡＦＢより小さいが、使用可能なバッファ
数より大きい場合、トランザクションはブリッジ２２に
よって再試行される。ＰＣＩまたはＰＣＩ−Ｘにおける
再試行とは、ターゲットがアクセスを要求するが、デー
タが転送されずに切断するということであり、受け入れ
られて、データが転送されるまでマスタがアクセスを繰
り返すことが必要である。トランザクション・サイズが
ＡＦＢより大きく、使用可能なバッファ数よりも大きい
場合、使用可能なバッファがＡＦＢ以上になるとトラン
ザクションが受け入れられるが、使用可能なバッファが
満たされるかまたはトランザクションの最後に来るとト
ランザクションが切断される（トランザクションがより
小さなトランザクションに分解される）。最適なＡＦＢ
サイズは、システム１０によってサポートされる異なる
タイプのアプリケーション、システム構成および装置ま
たはアダプタによって変わる。また、バス＃１からバス
＃２へ発生するトランザクションでは、バス＃２からバ
ス＃１へ発生するトランザクションと比べてＡＦＢサイ
ズが異なる可能性がある。
【００１８】さらに、ＰＣＩ−ＸまたはＰＣＩブリッジ
を介してトランザクションを増加させ最適化するための
方法またはソフトウェア・アルゴリズムを提供すること
ができる。ここで図面、特に図３を参照すると、コンピ
ュータ・システム１０および様々なインタフェース接続
された装置２６の間のＰＣＩ−Ｘ性能を向上させる際
の、バッファ管理のためのアルゴリズム２７が示されて
いる。本発明は、本明細書で開示した特定のアルゴリズ
ムに限定されるものでは決してなく、ＰＣＩ−Ｘ性能を
向上させるためのいかなる適したバッファ管理アルゴリ
ズムも、本発明で使用することができる。アルゴリズム
２７はブロック２８で開始する。判断ブロック２９で
は、アルゴリズム２７が、バッファ（図２のバッファ３
０、３２、または３４など）内で、ＡＤＢスペースな
ど、いずれかの追加の使用可能スペースが解放されたか
どうかを判定する。このようなスペースが解放されてい
ない場合、アルゴリズム２７は判断ブロック３８へ移
る。しかし、このような追加のスペースが解放された場
合、アルゴリズム２７はブロック３６へ移り、ここで解
放されたＡＤＢの数だけ使用可能空きバッファ・カウン
タが増加され、次いでアルゴリズム２７は判断ブロック
３８へ移る。使用可能空きバッファ・カウンタは、使用
可能バッファ・スペースの数をＡＤＢ単位でカウントす
るカウンタである。
を介してトランザクションを増加させ最適化するための
方法またはソフトウェア・アルゴリズムを提供すること
ができる。ここで図面、特に図３を参照すると、コンピ
ュータ・システム１０および様々なインタフェース接続
された装置２６の間のＰＣＩ−Ｘ性能を向上させる際
の、バッファ管理のためのアルゴリズム２７が示されて
いる。本発明は、本明細書で開示した特定のアルゴリズ
ムに限定されるものでは決してなく、ＰＣＩ−Ｘ性能を
向上させるためのいかなる適したバッファ管理アルゴリ
ズムも、本発明で使用することができる。アルゴリズム
２７はブロック２８で開始する。判断ブロック２９で
は、アルゴリズム２７が、バッファ（図２のバッファ３
０、３２、または３４など）内で、ＡＤＢスペースな
ど、いずれかの追加の使用可能スペースが解放されたか
どうかを判定する。このようなスペースが解放されてい
ない場合、アルゴリズム２７は判断ブロック３８へ移
る。しかし、このような追加のスペースが解放された場
合、アルゴリズム２７はブロック３６へ移り、ここで解
放されたＡＤＢの数だけ使用可能空きバッファ・カウン
タが増加され、次いでアルゴリズム２７は判断ブロック
３８へ移る。使用可能空きバッファ・カウンタは、使用
可能バッファ・スペースの数をＡＤＢ単位でカウントす
るカウンタである。
【００１９】判断ブロック３８では、アルゴリズム２７
は、バッファ内で実際に使用可能なスペースが解放され
て使用可能空きブロック（ＡＦＢ）に達するのを待機し
ている、ブリッジ２２への次の分割完了アクセスを探
す。使用可能空きブロック（ＡＦＢ）は、トランザクシ
ョンの処理が開始する前に解放される使用可能バッファ
・スペースの設定量（すなわち、ＡＤＢの数）である。
次のアクセスが発生していない場合、アルゴリズム２７
はループをたどって判断ブロック２９へ戻り、バッファ
内でいずれかの追加のバッファ・スペースが再度解放さ
れたかどうかを判定する。一方、ブリッジ２２に次のア
クセスが発生した場合、アルゴリズム２７は判断ブロッ
ク３９へ移行する。
は、バッファ内で実際に使用可能なスペースが解放され
て使用可能空きブロック（ＡＦＢ）に達するのを待機し
ている、ブリッジ２２への次の分割完了アクセスを探
す。使用可能空きブロック（ＡＦＢ）は、トランザクシ
ョンの処理が開始する前に解放される使用可能バッファ
・スペースの設定量（すなわち、ＡＤＢの数）である。
次のアクセスが発生していない場合、アルゴリズム２７
はループをたどって判断ブロック２９へ戻り、バッファ
内でいずれかの追加のバッファ・スペースが再度解放さ
れたかどうかを判定する。一方、ブリッジ２２に次のア
クセスが発生した場合、アルゴリズム２７は判断ブロッ
ク３９へ移行する。
【００２０】判断ブロック３９では、アルゴリズム２７
は、いずれかの使用可能バッファ・スペースがあるかど
うかを判定する。使用可能バッファ・スペースがある場
合、アルゴリズム２７は判断ブロック４０へ移る。一
方、使用可能バッファ・スペースがない場合、トランザ
クションがブロック３７で再試行され、アルゴリズム２
７は結合子Ｙを介して判断ブロック２９へ移り、いずれ
かのバッファ・スペースが解放されたかどうかを判定す
る。
は、いずれかの使用可能バッファ・スペースがあるかど
うかを判定する。使用可能バッファ・スペースがある場
合、アルゴリズム２７は判断ブロック４０へ移る。一
方、使用可能バッファ・スペースがない場合、トランザ
クションがブロック３７で再試行され、アルゴリズム２
７は結合子Ｙを介して判断ブロック２９へ移り、いずれ
かのバッファ・スペースが解放されたかどうかを判定す
る。
【００２１】判断ブロック４０では、アルゴリズム２７
が、トランザクション・サイズが使用可能バッファ・ス
ペースの実際量以下であるかどうかを判定する。トラン
ザクション・サイズが使用可能バッファ・スペース以下
である場合、アルゴリズム２７がブロック４２へ移って
トランザクションを受け入れ、結合子Ｚを介してブロッ
ク５０へ移り、そこで、受け入れられたトランザクショ
ンによって満たされたＡＤＢの数だけ使用可能空きバッ
ファ・カウンタが減少される。次いで、アルゴリズム２
７は結合子Ｙを介してループをたどって判断ブロック２
９へ戻り、バッファ内でいずれかの追加のバッファ・ス
ペースが再度解放されたかどうかを判定する。
が、トランザクション・サイズが使用可能バッファ・ス
ペースの実際量以下であるかどうかを判定する。トラン
ザクション・サイズが使用可能バッファ・スペース以下
である場合、アルゴリズム２７がブロック４２へ移って
トランザクションを受け入れ、結合子Ｚを介してブロッ
ク５０へ移り、そこで、受け入れられたトランザクショ
ンによって満たされたＡＤＢの数だけ使用可能空きバッ
ファ・カウンタが減少される。次いで、アルゴリズム２
７は結合子Ｙを介してループをたどって判断ブロック２
９へ戻り、バッファ内でいずれかの追加のバッファ・ス
ペースが再度解放されたかどうかを判定する。
【００２２】一方、判断ブロック４０で、トランザクシ
ョン・サイズが使用可能なバッファの実際量以下でない
場合、アルゴリズム２７は判断ブロック４４へ移る。判
断ブロック４４では、アルゴリズム２７は、トランザク
ション・サイズがＡＦＢレジスタ内の使用可能空きブロ
ック（ＡＦＢ）未満であるかどうかを判定する。ＡＦＢ
レジスタは、ＡＤＢの数による判断設定を示すプログラ
ム可能なレジスタであり、つまり、ＡＦＢレジスタはＡ
ＦＢ値で設定され、これは、トランザクションの処理が
開始する前に解放すべき使用可能バッファ・スペースの
量（すなわち、ＡＤＢの数）である。したがって、判断
ブロック４４でトランザクション・サイズがＡＦＢ未満
でない場合、アルゴリズム２７はブロック４３へ移り、
使用可能なバッファがＡＦＢ以上であるかどうかを判定
する。これが真の場合、アルゴリズム２７がブロック４
６へ移ってトランザクションを受け入れ、次いで、実際
に使用可能なバッファ数が満たされたときまたはトラン
ザクション転送の最後が発生したとき、アルゴリズム２
７はブロック４８へ移ってバス（バス＃１など）から切
断する。次いで、アルゴリズム２７はブロック５０へ移
り、内部で受け入れられたトランザクションによって満
たされたＡＤＢの数だけ使用可能空きバッファ・カウン
タを減分する。しかし、判断ブロック４４で、トランザ
クション・サイズがＡＦＢ未満である場合、アルゴリズ
ム２７はブロック５２へ移り、そこでブリッジ２２がア
クセスを再試行し、後でアクセスを繰り返すようマスタ
に指示する。次いで、アルゴリズム２７はループをたど
ってブロック３４へ戻り、バッファ内でいずれかの追加
のバッファ・スペースが再度解放されたかどうかを判定
する。しかし、判断ブロック４３で、使用可能なバッフ
ァがＡＦＢ以上でなかった場合、アルゴリズム２７はブ
ロック５２へ移り、そこでトランザクションが再試行さ
れる。
ョン・サイズが使用可能なバッファの実際量以下でない
場合、アルゴリズム２７は判断ブロック４４へ移る。判
断ブロック４４では、アルゴリズム２７は、トランザク
ション・サイズがＡＦＢレジスタ内の使用可能空きブロ
ック（ＡＦＢ）未満であるかどうかを判定する。ＡＦＢ
レジスタは、ＡＤＢの数による判断設定を示すプログラ
ム可能なレジスタであり、つまり、ＡＦＢレジスタはＡ
ＦＢ値で設定され、これは、トランザクションの処理が
開始する前に解放すべき使用可能バッファ・スペースの
量（すなわち、ＡＤＢの数）である。したがって、判断
ブロック４４でトランザクション・サイズがＡＦＢ未満
でない場合、アルゴリズム２７はブロック４３へ移り、
使用可能なバッファがＡＦＢ以上であるかどうかを判定
する。これが真の場合、アルゴリズム２７がブロック４
６へ移ってトランザクションを受け入れ、次いで、実際
に使用可能なバッファ数が満たされたときまたはトラン
ザクション転送の最後が発生したとき、アルゴリズム２
７はブロック４８へ移ってバス（バス＃１など）から切
断する。次いで、アルゴリズム２７はブロック５０へ移
り、内部で受け入れられたトランザクションによって満
たされたＡＤＢの数だけ使用可能空きバッファ・カウン
タを減分する。しかし、判断ブロック４４で、トランザ
クション・サイズがＡＦＢ未満である場合、アルゴリズ
ム２７はブロック５２へ移り、そこでブリッジ２２がア
クセスを再試行し、後でアクセスを繰り返すようマスタ
に指示する。次いで、アルゴリズム２７はループをたど
ってブロック３４へ戻り、バッファ内でいずれかの追加
のバッファ・スペースが再度解放されたかどうかを判定
する。しかし、判断ブロック４３で、使用可能なバッフ
ァがＡＦＢ以上でなかった場合、アルゴリズム２７はブ
ロック５２へ移り、そこでトランザクションが再試行さ
れる。
【００２３】したがって、本発明は、ＰＣＩ−Ｘまたは
ＰＣＩブリッジを介して、トランザクション・サイズに
合わせて使用可能バッファ・スペースを待機し、増加さ
せ、または最適化し、あるいはそれらを組み合わせて実
行し、トランザクション・サイズおよび使用可能バッフ
ァ・スペースに応じてそれぞれのトランザクションを最
適に処理するためにタイミング調整するシステムおよび
方法を開示する。
ＰＣＩブリッジを介して、トランザクション・サイズに
合わせて使用可能バッファ・スペースを待機し、増加さ
せ、または最適化し、あるいはそれらを組み合わせて実
行し、トランザクション・サイズおよび使用可能バッフ
ァ・スペースに応じてそれぞれのトランザクションを最
適に処理するためにタイミング調整するシステムおよび
方法を開示する。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２５】（１）ＰＣＩ−ＸまたはＰＣＩブリッジの
性能を向上させるバッファ管理方法であって、トランザ
クションが前記ブリッジを介して処理され、前記ブリッ
ジが前記トランザクションの受信および処理に使用され
る使用可能実バッファ・スペースを備えたバッファを有
し、前記トランザクションのトランザクション・サイズ
を決定するステップと、ある大きいサイズのトランザク
ションが処理される前に解放すべき使用可能バッファ・
スペースの設定量である、使用可能空きブロックを設定
するステップと、前記使用可能実バッファ・スペースが
解放され、前記使用可能空きブロックに達するのを待機
するステップと、前記使用可能実バッファ・スペースが
前記使用可能空きブロックに達したときに、前記トラン
ザクション・サイズが前記使用可能実バッファ・スペー
スより大きいかどうかを判定するステップと、前記トラ
ンザクション・サイズが前記使用可能実バッファ・スペ
ースより大きくない場合に、前記トランザクションを受
け入れるステップと、前記トランザクション・サイズが
前記使用可能空きブロックより小さいが前記使用可能実
バッファ・スペースより大きいときに、前記ブリッジに
よって前記トランザクションを再試行するステップと、
前記トランザクション・サイズが前記使用可能空きブロ
ックより大きくかつ前記使用可能バッファ・スペースよ
り大きいときに、前記使用可能バッファ・スペースが前
記使用可能空きブロック以上になるまで、前記ブリッジ
によって前記トランザクションを再試行するステップ
と、前記トランザクションを受け入れ、次いで前記使用
可能実バッファ・スペースが満たされるかまたは前記ト
ランザクションの最後に来たときに切断するステップと
を含む方法。 （２）前記ある大きいサイズのトランザクションが処理
される前に解放すべき、前記使用可能バッファ・スペー
スの前記設定量をプログラミングするために、使用可能
空きブロック・レジスタを使用するステップをさらに含
む、上記（１）に記載の方法。 （３）前記バッファ内の前記使用可能実バッファ・スペ
ースを追跡するために、使用可能空きバッファ・カウン
タを使用するステップをさらに含む、上記（１）に記載
の方法。 （４）前記待機するステップが、前記バッファ内でいず
れかの追加のバッファ・スペースが解放されたかどうか
を判定するステップと、前記バッファ内で前記追加のバ
ッファ・スペースが解放された場合に、前記使用可能空
きバッファ・カウンタ内で追跡された前記使用可能実バ
ッファ・スペースを、前記追加のバッファ・スペースだ
け増分させるステップと、次のアクセスが発生したかど
うか、および前記使用可能実バッファ・スペースが前記
使用可能空きブロックに達したかどうかを判定するステ
ップとをさらに含む、上記（３）に記載の方法。 （５）前記トランザクションが受け入れられたとき、前
記使用可能空きバッファ・カウンタ内で追跡された前記
使用可能実バッファ・スペースを、満たされたバッファ
・スペースの量だけ減少させるステップをさらに含む、
上記（３）に記載の方法。 （６）ＰＣＩ−ＸまたはＰＣＩブリッジの性能を向上さ
せるバッファ管理方法であって、トランザクションが前
記ブリッジを介して処理され、前記ブリッジが前記トラ
ンザクションの受信および処理に使用される使用可能実
バッファ・スペースを備えたバッファを有し、前記トラ
ンザクションのトランザクション・サイズを決定するス
テップと、ある大きいサイズのトランザクションが処理
される前に解放すべき使用可能バッファ・スペースの設
定量である、使用可能空きブロックを設定するステップ
と、前記使用可能実バッファ・スペースが解放され、前
記使用可能空きブロックに達するのを待機するステップ
と、前記使用可能実バッファ・スペースが前記使用可能
空きブロックに達したときに、前記トランザクションを
処理するステップとを含む方法。 （７）前記処理するステップが、前記トランザクション
・サイズが前記使用可能実バッファ・スペースより大き
くない場合に、前記トランザクションを受け入れるステ
ップと、前記トランザクション・サイズが前記使用可能
空きブロックより小さいが前記使用可能実バッファ・ス
ペースより大きいときに、前記ブリッジによって処理す
るために前記トランザクションを再試行するステップ
と、前記トランザクション・サイズが前記使用可能空き
ブロックより大きくかつ前記使用可能バッファ・スペー
スより大きいときに、前記使用可能バッファ・スペース
が前記使用可能空きブロック以上になるまで、前記ブリ
ッジによって前記トランザクションを再試行するステッ
プと、前記トランザクションを受け入れ、次いで前記使
用可能実バッファ・スペースが満たされるかまたは前記
トランザクションの最後に来たときに切断するステップ
とをさらに含む、上記（６）に記載の方法。 （８）ＰＣＩ−ＸまたはＰＣＩブリッジの性能を向上さ
せるバッファ管理システムであって、トランザクション
が前記ブリッジを介して処理され、前記ブリッジが前記
トランザクションの受信および処理に使用される使用可
能実バッファ・スペースを備えたバッファを有し、ＰＣ
Ｉ−ＸまたはＰＣＩインタフェースを有するコンピュー
タ・システムと、前記ＰＣＩ−ＸまたはＰＣＩインタフ
ェースにインタフェース結合された第１のＰＣＩ−Ｘま
たはＰＣＩバスと、前記ＰＣＩ−ＸまたはＰＣＩバスに
インタフェース結合されたＰＣＩ−ＸまたはＰＣＩブリ
ッジと、前記ＰＣＩ−ＸまたはＰＣＩブリッジにインタ
フェース結合された第２のＰＣＩ−ＸまたはＰＣＩバス
と、前記第２のＰＣＩ−ＸまたはＰＣＩバスにインター
フェース結合された装置とを備え、ある大きいサイズの
トランザクションが処理される前に解放すべき使用可能
バッファ・スペースの設定量である、使用可能空きブロ
ックを設定し、前記使用可能実バッファ・スペースが解
放されて前記使用可能空きブロックに達するのを待機
し、前記使用可能実バッファ・スペースが前記使用可能
空きブロックに達したときに前記トランザクションを処
理するシステム。 （９）前記トランザクション・サイズが前記使用可能実
バッファ・スペースより大きくない場合に前記トランザ
クションを受け入れ、前記トランザクション・サイズが
前記使用可能空きブロックより小さいが前記使用可能実
バッファ・スペースより大きいときに、前記ブリッジに
よって処理するために前記トランザクションを再試行
し、前記トランザクション・サイズが前記使用可能空き
ブロックより大きくかつ前記使用可能バッファ・スペー
スより大きいときに、前記使用可能バッファ・スペース
が前記使用可能空きブロック以上になるまで、前記ブリ
ッジによって前記トランザクションを再試行し、かつ前
記トランザクションを受け入れ、次いで前記使用可能実
バッファ・スペースが満たされるかまたは前記トランザ
クションの最後に来たときに切断することによって、前
記トランザクションを処理する、上記（８）に記載のシ
ステム。 （１０）前記コンピュータ・システムに結合された使用
可能空きブロック・レジスタであって、前記ある大きい
サイズのトランザクションが処理される前に解放すべき
前記使用可能バッファ・スペースの設定量でプログラミ
ングされる、使用可能空きブロック・レジスタをさらに
含む、上記（８）に記載のシステム。 （１１）前記コンピュータ・システムに結合された使用
可能空きバッファ・カウンタであって、前記バッファ内
で前記使用可能実バッファ・スペースを追跡するための
使用可能空きバッファ・カウンタをさらに含む、上記
（８）に記載のシステム。 （１２）前記各ブリッジが、前記トランザクションを処
理するためのバッファをさらに含む、上記（８）に記載
のシステム。 （１３）前記バッファがポストされたメモリ書き込み
（Posted Memory Write）バッファである、上記（１
２）に記載のシステム。 （１４）前記バッファが分割読み取り完了バッファおよ
び分割書き込み完了バッファである、上記（１２）に記
載のシステム。 （１５）前記バッファが分割読み取り要求バッファおよ
び分割書き込み要求バッファである、上記（１２）に記
載のシステム。 （１６）バッファ管理システムであって、使用可能実バ
ッファ・スペースを備えたバッファを有し、トランザク
ションのトランザクション・サイズを決定することを含
めてトランザクションを受信し処理するためのＰＣＩ−
ＸまたはＰＣＩブリッジと、ある大きいサイズのトラン
ザクションが処理される前に解放すべき使用可能バッフ
ァ・スペースの設定量である、使用可能空きブロックを
表す値を含むレジスタと、前記使用可能実バッファ・ス
ペースが解放されて前記使用可能空きブロックに達する
ときを決定するカウンタとを含み、前記使用可能実バッ
ファ・スペースが前記使用可能空きブロックに達したと
きに、前記ブリッジが前記トランザクションを処理す
る、バッファ管理システム。
性能を向上させるバッファ管理方法であって、トランザ
クションが前記ブリッジを介して処理され、前記ブリッ
ジが前記トランザクションの受信および処理に使用され
る使用可能実バッファ・スペースを備えたバッファを有
し、前記トランザクションのトランザクション・サイズ
を決定するステップと、ある大きいサイズのトランザク
ションが処理される前に解放すべき使用可能バッファ・
スペースの設定量である、使用可能空きブロックを設定
するステップと、前記使用可能実バッファ・スペースが
解放され、前記使用可能空きブロックに達するのを待機
するステップと、前記使用可能実バッファ・スペースが
前記使用可能空きブロックに達したときに、前記トラン
ザクション・サイズが前記使用可能実バッファ・スペー
スより大きいかどうかを判定するステップと、前記トラ
ンザクション・サイズが前記使用可能実バッファ・スペ
ースより大きくない場合に、前記トランザクションを受
け入れるステップと、前記トランザクション・サイズが
前記使用可能空きブロックより小さいが前記使用可能実
バッファ・スペースより大きいときに、前記ブリッジに
よって前記トランザクションを再試行するステップと、
前記トランザクション・サイズが前記使用可能空きブロ
ックより大きくかつ前記使用可能バッファ・スペースよ
り大きいときに、前記使用可能バッファ・スペースが前
記使用可能空きブロック以上になるまで、前記ブリッジ
によって前記トランザクションを再試行するステップ
と、前記トランザクションを受け入れ、次いで前記使用
可能実バッファ・スペースが満たされるかまたは前記ト
ランザクションの最後に来たときに切断するステップと
を含む方法。 （２）前記ある大きいサイズのトランザクションが処理
される前に解放すべき、前記使用可能バッファ・スペー
スの前記設定量をプログラミングするために、使用可能
空きブロック・レジスタを使用するステップをさらに含
む、上記（１）に記載の方法。 （３）前記バッファ内の前記使用可能実バッファ・スペ
ースを追跡するために、使用可能空きバッファ・カウン
タを使用するステップをさらに含む、上記（１）に記載
の方法。 （４）前記待機するステップが、前記バッファ内でいず
れかの追加のバッファ・スペースが解放されたかどうか
を判定するステップと、前記バッファ内で前記追加のバ
ッファ・スペースが解放された場合に、前記使用可能空
きバッファ・カウンタ内で追跡された前記使用可能実バ
ッファ・スペースを、前記追加のバッファ・スペースだ
け増分させるステップと、次のアクセスが発生したかど
うか、および前記使用可能実バッファ・スペースが前記
使用可能空きブロックに達したかどうかを判定するステ
ップとをさらに含む、上記（３）に記載の方法。 （５）前記トランザクションが受け入れられたとき、前
記使用可能空きバッファ・カウンタ内で追跡された前記
使用可能実バッファ・スペースを、満たされたバッファ
・スペースの量だけ減少させるステップをさらに含む、
上記（３）に記載の方法。 （６）ＰＣＩ−ＸまたはＰＣＩブリッジの性能を向上さ
せるバッファ管理方法であって、トランザクションが前
記ブリッジを介して処理され、前記ブリッジが前記トラ
ンザクションの受信および処理に使用される使用可能実
バッファ・スペースを備えたバッファを有し、前記トラ
ンザクションのトランザクション・サイズを決定するス
テップと、ある大きいサイズのトランザクションが処理
される前に解放すべき使用可能バッファ・スペースの設
定量である、使用可能空きブロックを設定するステップ
と、前記使用可能実バッファ・スペースが解放され、前
記使用可能空きブロックに達するのを待機するステップ
と、前記使用可能実バッファ・スペースが前記使用可能
空きブロックに達したときに、前記トランザクションを
処理するステップとを含む方法。 （７）前記処理するステップが、前記トランザクション
・サイズが前記使用可能実バッファ・スペースより大き
くない場合に、前記トランザクションを受け入れるステ
ップと、前記トランザクション・サイズが前記使用可能
空きブロックより小さいが前記使用可能実バッファ・ス
ペースより大きいときに、前記ブリッジによって処理す
るために前記トランザクションを再試行するステップ
と、前記トランザクション・サイズが前記使用可能空き
ブロックより大きくかつ前記使用可能バッファ・スペー
スより大きいときに、前記使用可能バッファ・スペース
が前記使用可能空きブロック以上になるまで、前記ブリ
ッジによって前記トランザクションを再試行するステッ
プと、前記トランザクションを受け入れ、次いで前記使
用可能実バッファ・スペースが満たされるかまたは前記
トランザクションの最後に来たときに切断するステップ
とをさらに含む、上記（６）に記載の方法。 （８）ＰＣＩ−ＸまたはＰＣＩブリッジの性能を向上さ
せるバッファ管理システムであって、トランザクション
が前記ブリッジを介して処理され、前記ブリッジが前記
トランザクションの受信および処理に使用される使用可
能実バッファ・スペースを備えたバッファを有し、ＰＣ
Ｉ−ＸまたはＰＣＩインタフェースを有するコンピュー
タ・システムと、前記ＰＣＩ−ＸまたはＰＣＩインタフ
ェースにインタフェース結合された第１のＰＣＩ−Ｘま
たはＰＣＩバスと、前記ＰＣＩ−ＸまたはＰＣＩバスに
インタフェース結合されたＰＣＩ−ＸまたはＰＣＩブリ
ッジと、前記ＰＣＩ−ＸまたはＰＣＩブリッジにインタ
フェース結合された第２のＰＣＩ−ＸまたはＰＣＩバス
と、前記第２のＰＣＩ−ＸまたはＰＣＩバスにインター
フェース結合された装置とを備え、ある大きいサイズの
トランザクションが処理される前に解放すべき使用可能
バッファ・スペースの設定量である、使用可能空きブロ
ックを設定し、前記使用可能実バッファ・スペースが解
放されて前記使用可能空きブロックに達するのを待機
し、前記使用可能実バッファ・スペースが前記使用可能
空きブロックに達したときに前記トランザクションを処
理するシステム。 （９）前記トランザクション・サイズが前記使用可能実
バッファ・スペースより大きくない場合に前記トランザ
クションを受け入れ、前記トランザクション・サイズが
前記使用可能空きブロックより小さいが前記使用可能実
バッファ・スペースより大きいときに、前記ブリッジに
よって処理するために前記トランザクションを再試行
し、前記トランザクション・サイズが前記使用可能空き
ブロックより大きくかつ前記使用可能バッファ・スペー
スより大きいときに、前記使用可能バッファ・スペース
が前記使用可能空きブロック以上になるまで、前記ブリ
ッジによって前記トランザクションを再試行し、かつ前
記トランザクションを受け入れ、次いで前記使用可能実
バッファ・スペースが満たされるかまたは前記トランザ
クションの最後に来たときに切断することによって、前
記トランザクションを処理する、上記（８）に記載のシ
ステム。 （１０）前記コンピュータ・システムに結合された使用
可能空きブロック・レジスタであって、前記ある大きい
サイズのトランザクションが処理される前に解放すべき
前記使用可能バッファ・スペースの設定量でプログラミ
ングされる、使用可能空きブロック・レジスタをさらに
含む、上記（８）に記載のシステム。 （１１）前記コンピュータ・システムに結合された使用
可能空きバッファ・カウンタであって、前記バッファ内
で前記使用可能実バッファ・スペースを追跡するための
使用可能空きバッファ・カウンタをさらに含む、上記
（８）に記載のシステム。 （１２）前記各ブリッジが、前記トランザクションを処
理するためのバッファをさらに含む、上記（８）に記載
のシステム。 （１３）前記バッファがポストされたメモリ書き込み
（Posted Memory Write）バッファである、上記（１
２）に記載のシステム。 （１４）前記バッファが分割読み取り完了バッファおよ
び分割書き込み完了バッファである、上記（１２）に記
載のシステム。 （１５）前記バッファが分割読み取り要求バッファおよ
び分割書き込み要求バッファである、上記（１２）に記
載のシステム。 （１６）バッファ管理システムであって、使用可能実バ
ッファ・スペースを備えたバッファを有し、トランザク
ションのトランザクション・サイズを決定することを含
めてトランザクションを受信し処理するためのＰＣＩ−
ＸまたはＰＣＩブリッジと、ある大きいサイズのトラン
ザクションが処理される前に解放すべき使用可能バッフ
ァ・スペースの設定量である、使用可能空きブロックを
表す値を含むレジスタと、前記使用可能実バッファ・ス
ペースが解放されて前記使用可能空きブロックに達する
ときを決定するカウンタとを含み、前記使用可能実バッ
ファ・スペースが前記使用可能空きブロックに達したと
きに、前記ブリッジが前記トランザクションを処理す
る、バッファ管理システム。
【図１】コンピュータ・システムと様々なインタフェー
ス接続された装置の間のＰＣＩ−Ｘ性能を向上させるた
めのバッファ管理を提供するために使用する、システム
全体のブロック図である。
ス接続された装置の間のＰＣＩ−Ｘ性能を向上させるた
めのバッファ管理を提供するために使用する、システム
全体のブロック図である。
【図２】内部に含まれるバッファを示す、ＰＣＩ−Ｘ
ｔｏ ＰＣＩ−Ｘ（ＰｔＰ）ブリッジの一例のブロック
図である。
ｔｏ ＰＣＩ−Ｘ（ＰｔＰ）ブリッジの一例のブロック
図である。
【図３】コンピュータ・システムと様々なインタフェー
ス接続された装置の間のＰＣＩ−Ｘ性能を向上させる際
の、バッファ管理アルゴリズムのフローチャートであ
る。
ス接続された装置の間のＰＣＩ−Ｘ性能を向上させる際
の、バッファ管理アルゴリズムのフローチャートであ
る。
１０ システム １８ ＰＨＢインタフェース ２０ ＰＣＩ−Ｘバス＃１ ２２ ＰｔＰブリッジ ２４ ＰＣＩ−Ｘバス＃２ ２６ インタフェース接続された装置 ３０ ＰＭＷバッファ ３１ ＡＦＢレジスタ ３２ ＳＲＣ／ＳＷＣバッファ ３３ 使用可能空きバッファ・カウンタ ３４ ＳＲＲ／ＳＷＲバッファ
フロントページの続き (72)発明者 リチャード・アレン・ケリー アメリカ合衆国27502 ノースカロライナ 州アペックス ブルック・クリーク・ドラ イブ 200 (72)発明者 ダイー・マーヴィン・ニール アメリカ合衆国78681 テキサス州ラウン ドロックハイタワー・ドライブ 4604 (72)発明者 ローレンス・ディーン・ホウィットリー アメリカ合衆国55901 ミネソタ州ロチェ スター ナインス・アベニュー ノースウ ェスト 3314 (72)発明者 アダルベルト・ギレルモ・ヤネス アメリカ合衆国55902 ミネソタ州ロチェ スター サウスウエスト セブンス・アベ ニュー 824
Claims (16)
- 【請求項１】ＰＣＩ−ＸまたはＰＣＩブリッジの性能を
向上させるバッファ管理方法であって、トランザクショ
ンが前記ブリッジを介して処理され、前記ブリッジが前
記トランザクションの受信および処理に使用される使用
可能実バッファ・スペースを備えたバッファを有し、 前記トランザクションのトランザクション・サイズを決
定するステップと、 ある大きいサイズのトランザクションが処理される前に
解放すべき使用可能バッファ・スペースの設定量であ
る、使用可能空きブロックを設定するステップと、 前記使用可能実バッファ・スペースが解放され、前記使
用可能空きブロックに達するのを待機するステップと、 前記使用可能実バッファ・スペースが前記使用可能空き
ブロックに達したときに、前記トランザクション・サイ
ズが前記使用可能実バッファ・スペースより大きいかど
うかを判定するステップと、 前記トランザクション・サイズが前記使用可能実バッフ
ァ・スペースより大きくない場合に、前記トランザクシ
ョンを受け入れるステップと、 前記トランザクション・サイズが前記使用可能空きブロ
ックより小さいが前記使用可能実バッファ・スペースよ
り大きいときに、前記ブリッジによって前記トランザク
ションを再試行するステップと、 前記トランザクション・サイズが前記使用可能空きブロ
ックより大きくかつ前記使用可能バッファ・スペースよ
り大きいときに、前記使用可能バッファ・スペースが前
記使用可能空きブロック以上になるまで、前記ブリッジ
によって前記トランザクションを再試行するステップ
と、 前記トランザクションを受け入れ、次いで前記使用可能
実バッファ・スペースが満たされるかまたは前記トラン
ザクションの最後に来たときに切断するステップとを含
む方法。 - 【請求項２】前記ある大きいサイズのトランザクション
が処理される前に解放すべき、前記使用可能バッファ・
スペースの前記設定量をプログラミングするために、使
用可能空きブロック・レジスタを使用するステップをさ
らに含む、請求項１に記載の方法。 - 【請求項３】前記バッファ内の前記使用可能実バッファ
・スペースを追跡するために、使用可能空きバッファ・
カウンタを使用するステップをさらに含む、請求項１に
記載の方法。 - 【請求項４】前記待機するステップが、 前記バッファ内でいずれかの追加のバッファ・スペース
が解放されたかどうかを判定するステップと、 前記バッファ内で前記追加のバッファ・スペースが解放
された場合に、前記使用可能空きバッファ・カウンタ内
で追跡された前記使用可能実バッファ・スペースを、前
記追加のバッファ・スペースだけ増分させるステップ
と、 次のアクセスが発生したかどうか、および前記使用可能
実バッファ・スペースが前記使用可能空きブロックに達
したかどうかを判定するステップとをさらに含む、請求
項３に記載の方法。 - 【請求項５】前記トランザクションが受け入れられたと
き、前記使用可能空きバッファ・カウンタ内で追跡され
た前記使用可能実バッファ・スペースを、満たされたバ
ッファ・スペースの量だけ減少させるステップをさらに
含む、請求項３に記載の方法。 - 【請求項６】ＰＣＩ−ＸまたはＰＣＩブリッジの性能を
向上させるバッファ管理方法であって、トランザクショ
ンが前記ブリッジを介して処理され、前記ブリッジが前
記トランザクションの受信および処理に使用される使用
可能実バッファ・スペースを備えたバッファを有し、 前記トランザクションのトランザクション・サイズを決
定するステップと、 ある大きいサイズのトランザクションが処理される前に
解放すべき使用可能バッファ・スペースの設定量であ
る、使用可能空きブロックを設定するステップと、 前記使用可能実バッファ・スペースが解放され、前記使
用可能空きブロックに達するのを待機するステップと、 前記使用可能実バッファ・スペースが前記使用可能空き
ブロックに達したときに、前記トランザクションを処理
するステップとを含む方法。 - 【請求項７】前記処理するステップが、 前記トランザクション・サイズが前記使用可能実バッフ
ァ・スペースより大きくない場合に、前記トランザクシ
ョンを受け入れるステップと、 前記トランザクション・サイズが前記使用可能空きブロ
ックより小さいが前記使用可能実バッファ・スペースよ
り大きいときに、前記ブリッジによって処理するために
前記トランザクションを再試行するステップと、 前記トランザクション・サイズが前記使用可能空きブロ
ックより大きくかつ前記使用可能バッファ・スペースよ
り大きいときに、前記使用可能バッファ・スペースが前
記使用可能空きブロック以上になるまで、前記ブリッジ
によって前記トランザクションを再試行するステップ
と、 前記トランザクションを受け入れ、次いで前記使用可能
実バッファ・スペースが満たされるかまたは前記トラン
ザクションの最後に来たときに切断するステップとをさ
らに含む、請求項６に記載の方法。 - 【請求項８】ＰＣＩ−ＸまたはＰＣＩブリッジの性能を
向上させるバッファ管理システムであって、トランザク
ションが前記ブリッジを介して処理され、前記ブリッジ
が前記トランザクションの受信および処理に使用される
使用可能実バッファ・スペースを備えたバッファを有
し、 ＰＣＩ−ＸまたはＰＣＩインタフェースを有するコンピ
ュータ・システムと、 前記ＰＣＩ−ＸまたはＰＣＩインタフェースにインタフ
ェース結合された第１のＰＣＩ−ＸまたはＰＣＩバス
と、 前記ＰＣＩ−ＸまたはＰＣＩバスにインタフェース結合
されたＰＣＩ−ＸまたはＰＣＩブリッジと、 前記ＰＣＩ−ＸまたはＰＣＩブリッジにインタフェース
結合された第２のＰＣＩ−ＸまたはＰＣＩバスと、 前記第２のＰＣＩ−ＸまたはＰＣＩバスにインターフェ
ース結合された装置とを備え、 ある大きいサイズのトランザクションが処理される前に
解放すべき使用可能バッファ・スペースの設定量であ
る、使用可能空きブロックを設定し、前記使用可能実バ
ッファ・スペースが解放されて前記使用可能空きブロッ
クに達するのを待機し、前記使用可能実バッファ・スペ
ースが前記使用可能空きブロックに達したときに前記ト
ランザクションを処理するシステム。 - 【請求項９】前記トランザクション・サイズが前記使用
可能実バッファ・スペースより大きくない場合に前記ト
ランザクションを受け入れ、前記トランザクション・サ
イズが前記使用可能空きブロックより小さいが前記使用
可能実バッファ・スペースより大きいときに、前記ブリ
ッジによって処理するために前記トランザクションを再
試行し、前記トランザクション・サイズが前記使用可能
空きブロックより大きくかつ前記使用可能バッファ・ス
ペースより大きいときに、前記使用可能バッファ・スペ
ースが前記使用可能空きブロック以上になるまで、前記
ブリッジによって前記トランザクションを再試行し、か
つ前記トランザクションを受け入れ、次いで前記使用可
能実バッファ・スペースが満たされるかまたは前記トラ
ンザクションの最後に来たときに切断することによっ
て、前記トランザクションを処理する、請求項８に記載
のシステム。 - 【請求項１０】前記コンピュータ・システムに結合され
た使用可能空きブロック・レジスタであって、前記ある
大きいサイズのトランザクションが処理される前に解放
すべき前記使用可能バッファ・スペースの設定量でプロ
グラミングされる、使用可能空きブロック・レジスタを
さらに含む、請求項８に記載のシステム。 - 【請求項１１】前記コンピュータ・システムに結合され
た使用可能空きバッファ・カウンタであって、前記バッ
ファ内で前記使用可能実バッファ・スペースを追跡する
ための使用可能空きバッファ・カウンタをさらに含む、
請求項８に記載のシステム。 - 【請求項１２】前記各ブリッジが、 前記トランザクションを処理するためのバッファをさら
に含む、請求項８に記載のシステム。 - 【請求項１３】前記バッファがポストされたメモリ書き
込み（Posted Memory Write）バッファである、請求項
１２に記載のシステム。 - 【請求項１４】前記バッファが分割読み取り完了バッフ
ァおよび分割書き込み完了バッファである、請求項１２
に記載のシステム。 - 【請求項１５】前記バッファが分割読み取り要求バッフ
ァおよび分割書き込み要求バッファである、請求項１２
に記載のシステム。 - 【請求項１６】バッファ管理システムであって、 使用可能実バッファ・スペースを備えたバッファを有
し、トランザクションのトランザクション・サイズを決
定することを含めてトランザクションを受信し処理する
ためのＰＣＩ−ＸまたはＰＣＩブリッジと、 ある大きいサイズのトランザクションが処理される前に
解放すべき使用可能バッファ・スペースの設定量であ
る、使用可能空きブロックを表す値を含むレジスタと、 前記使用可能実バッファ・スペースが解放されて前記使
用可能空きブロックに達するときを決定するカウンタと
を含み、 前記使用可能実バッファ・スペースが前記使用可能空き
ブロックに達したときに、前記ブリッジが前記トランザ
クションを処理する、バッファ管理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/314044 | 1999-05-18 | ||
| US09/314,044 US6425024B1 (en) | 1999-05-18 | 1999-05-18 | Buffer management for improved PCI-X or PCI bridge performance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357154A true JP2000357154A (ja) | 2000-12-26 |
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ID=23218317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000145980A Expired - Fee Related JP3477693B2 (ja) | 1999-05-18 | 2000-05-18 | Ｐｃｉ−ｘまたはｐｃｉブリッジ性能を向上させるためのバッファ管理 |
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| Country | Link |
|---|---|
| US (1) | US6425024B1 (ja) |
| JP (1) | JP3477693B2 (ja) |
| KR (1) | KR100338233B1 (ja) |
| CN (1) | CN1299208C (ja) |
| CA (1) | CA2303726C (ja) |
| TW (1) | TW455775B (ja) |
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