JP2000353035A - Signal communication interface formed by integrating single-end type and differential type - Google Patents

Signal communication interface formed by integrating single-end type and differential type

Info

Publication number
JP2000353035A
JP2000353035A JP2000131252A JP2000131252A JP2000353035A JP 2000353035 A JP2000353035 A JP 2000353035A JP 2000131252 A JP2000131252 A JP 2000131252A JP 2000131252 A JP2000131252 A JP 2000131252A JP 2000353035 A JP2000353035 A JP 2000353035A
Authority
JP
Japan
Prior art keywords
output
single
ended
interface
differential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000131252A
Other languages
Japanese (ja)
Inventor
Gunawan Ferry
M Chan Randy
Dino D Trotta
ディ トロッタ ディノ
グナワン フェリー
エム チャン ランディ
Original Assignee
Conexant Syst Inc
コネクサント システムズ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US09/302090 priority Critical
Priority to US09/302,090 priority patent/US6836290B1/en
Application filed by Conexant Syst Inc, コネクサント システムズ インコーポレイテッド filed Critical Conexant Syst Inc
Publication of JP2000353035A publication Critical patent/JP2000353035A/en
Application status is Pending legal-status Critical

Links

Abstract

PROBLEM TO BE SOLVED: To provide an interface circuit to realize both of single-end output having compatibility with many existent external device and differential output by which noise reduction and lowering of power interface in an interface with the external devices are expected by using only the minimum number of pins. SOLUTION: The interface circuit 100 is provided with single-end electric circuits 106, 107 and a differential electric circuit 108, single-end and differential signals are switched by complementary ENSE and ENDF signals. Data transfer width is set as word width, data is transferred once by every clock in a single- end mode, however, the data is transferred twice by every clock in each edge of the clock in a differential mode.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明が属する技術分野】本発明は、一般的にはインタフェース回路に関する。 The present invention relates] generally relates to interface circuits. さらに言えば、本発明は、CM Speaking further, the present invention is, CM
OSイメージセンサから外部のデジタル信号プロセッサへの信号出力を、シングルエンドと差分とで選択可能に提供するインタフェース回路に関する。 The signal output from the OS image sensor to the outside of the digital signal processor, to interface circuits for providing a selectable single-ended and differential. なお、本願は、 In addition, the present application,
米国出願番号 09/062,343(1998年4月17日出願)の一部継続出願である。 Which is a continuation-in-part application of US application Ser. No. 09 / 062,343 (April 17, 1998 application).

【0002】 [0002]

【従来の技術】CMOSイメージセンサ(CMOSイメージャ)がCCDイメージャに対して優っている点の一つに、CMOSイメージャチップがデジタル信号処理用の電気回路を含むことができる、という点がある。 One of the Related Art point CMOS image sensor (CMOS imager) is superior with respect to the CCD imager can be CMOS imager chip comprises an electrical circuit for digital signal processing, there is that. 実際問題として、アプリケーションの柔軟性を高めるために、信号処理はコンパニオンチップ上で実行されることの方が多い。 In practice, in order to increase the flexibility of the application, the signal processing direction of being executed on the companion chip is large. しかし、CMOSイメージャは、アナログ信号をコンパニオンチップで処理できるデジタルビットストリームに変換する目的で、アナログデジタル変換器を組み込んでいることが多い。 However, CMOS imager, in order to convert into a digital bit stream which can process an analog signal in the companion chip, often incorporating an analogue digital converter. そして、ディジタル化された情報は、コンパニオンチップあるいはその他の外部装置(画像の記憶、処理または伝送を行うもの)に転送される。 The digitized information is transferred to the companion chip or other external device (storage of the image, processing or performs transmission). シングルエンドインタフェースは、データ転送に関して、最も一般的で最も単純な実現手段である。 Single-ended interface, for data transfer, is the most common and simplest implementation means. シングルエンドインタフェースの例を図1に示す。 Examples of single-ended interface shown in Figure 1. CMO CMO
Sイメージャ1内のドライバ2は、コンパニオン処理チップ3に信号を出力する。 Driver 2 in S imager 1 outputs a signal to the companion processing chip 3. 受信器4は、その信号を受け取って、後続の処理に用いるために増幅する。 The receiver 4 receives the signal and amplified for use in subsequent processing. 図2は、 Figure 2,
上記のシングルエンドインタフェースの、CMOSにおいて可能な実現形態の一つを示す回路図である。 Of the single-ended interface, and it is a circuit diagram showing one possible implementation in CMOS.

【0003】差分インタフェースは、シングルエンドインタフェースに比べて、電力およびノイズ発生を最小限に抑えることができるが、通常、必要な信号線の数は2 [0003] differential interface, compared to the single-ended interface, can be minimized power and noise generation, typically the number of required signal lines 2
倍となる。 Twice to become. 図3は、従来の低圧差分信号(LVDS)回路11の例を示す。 Figure 3 shows an example of a conventional low pressure differential signal (LVDS) circuit 11. LVDS11の回路は、差分ペアライン13,15のうちの1本を駆動する電流源I1(公称値:3.5mA)を含む。 Circuit LVDS11 includes a current source I1 (nominally: 3.5mA) for driving the one of the differential pair lines 13 and 15 including. 受信器17は、DCインピーダンスが高い(DC電流をソースもシンクもしない)ので、駆動電流の大半は100Ωの終端抵抗R1を流れて、受信器の入力19,21におよそ350mVの電圧を生成する。 Receiver 17, since the DC impedance is high (DC current unwanted and sink source), the majority of the drive current flows through the terminating resistance R1 of 100 [Omega, generates a voltage of approximately 350mV to the input of the receiver 19 and 21 . ドライバ23が切り替えを行うと、それが抵抗R1を流れる電流の方向が変わり、それによって、 When the driver 23 to switch, it changes the direction of the current flowing through the resistor R1, whereby,
有効な「1」または「0」の論理状態が生成される。 Logic state of the valid "1" or "0" is generated.

【0004】LVDS技術による電力節約には、いくつかの重要な方法がある。 [0004] power saving by LVDS technology, there are several important ways. 負荷(100Ωの終端抵抗R Termination resistor R of the load (100Ω
1)のために消失する電力は、単に1.2mWにすぎない。 1 power disappears for) is merely 1.2 mW. 比較すると、RS422ドライバーが普通に、10 By comparison, RS422 driver is normal, 10
0Ωの終端抵抗に3ボルトを送る場合、電力消費は90 When sending 3 volts termination resistor 0 .OMEGA, power consumption 90
mWとなり、LVDSの75倍である。 mW next, is 75 times that of LVDS. 同様に、LVD Similarly, LVD
S装置11が必要とする電源電流は、PECL/ECL The supply current S 11 is required, PECL / ECL
装置のおよそ10分の1である。 Device is approximately 10 minutes to 1.

【0005】負荷および静的なIcc電流において消失する電力は別にして、LVDSはさらに、CMOS電流モードドライバ設計によって、システムが必要とする電力を下げる。 [0005] Apart from the power lost in the load and static Icc current, LVDS further by CMOS current mode driver design, reduce the power required by the system. この設計は、Iccの周波数成分を大きく低減する。 This design greatly reduces the frequency components of Icc. LVDSに関して、Icc対Frequenc With respect to LVDS, Icc versus Frequenc
yのプロットは、カッド装置の場合、実質的には10M Plot of y in the case of quad device, substantially 10M
Hzと100MHxとの間でフラットになる(<50m Becomes flat between the Hz and 100MHx (<50m
A、100MHzでドライバ+受信器の総計)。 A, total driver + receiver in 100 MHz). 対照的に、シングルエンドの場合、TTL/CMOSトランシーバでは、周波数に対して指数関数的に増加する動的な電力消費が見られる。 In contrast, single-ended, the TTL / CMOS transceiver, dynamic power consumption is seen to increase exponentially with frequency.

【0006】信頼性を保証するのに役立てるため、LV [0006] In order to help to ensure the reliability, LV
DS受信器17は、ある故障条件の下での出力を間違いなく公知の論理状態(HIGH)とするフェイルセイフ機能を有する。 DS receiver 17 has a fail-safe feature that is undoubtedly the output under fault conditions known logic state (HIGH). これらの条件には、オープン、ショート、受信器入力の中断が含まれる。 These conditions, open, short, include interruption of the receiver input. ドライバ23が電力を失ったり、使用不能となったり、ラインから外れるなどし、その一方で、受信器17が電源ONのままで入力が中断した状態となっても、フェイルセイフ機能により受信器出力は公知の状態にとどまる。 Losing driver 23 power, or unusable, and the like out of the line, on the other hand, even in a state where the input is interrupted while the receiver 17 is powered ON, the receiver outputs the fail-safe function It remains in a known state.

【0007】LVDS受信器17がフェイルセイフ特徴を持たない場合に故障条件のうちの1つが発生すると、 [0007] LVDS receiver 17 is one of the fault condition if it does not have a fail-safe feature occurs,
受信器の閾値を上回る外部ノイズは、どんなものでも出力を誘発し、エラーを引き起こす可能性がある。 External noise exceeds the threshold of the receiver, also induces the output is what can cause errors. フェイルセイフのない受信器はさらに、特定の故障条件の下では振動にすら至ってしまう場合がある。 Fail-safe without receiver further, may under certain fault conditions would reach even to the vibration. フェイルセイフ機能は、故障条件下での受信器出力を確実にHIGHにして、未知の状態に成らないようにする。 Fail-safe function is to ensure the HIGH the receiver output in fault conditions, to avoid an unknown state.

【0008】図4は、出願中の米国出願番号 09/062,34 [0008] FIG. 4, of the pending US application Ser. No. 09 / 062,34
3に記載された好適な実施の形態によるCMOSビデオ画像検知回路を図示するものである。 3 is intended to illustrate CMOS video image detection circuit according to a preferred embodiment described in the. この電気回路は、 The electrical circuit,
CMOSイメージセンサチップ50と画像処理チップ5 CMOS image sensor chip 50 and the image processing chip 5
2とを含む。 And a 2. CMOSイメージセンサチップ50は、典型的な形として、光に反応し、画像を表すアナログ信号を発するCMOSピクセルセンサを多数有している。 CMOS image sensor chip 50, a typical form, in response to light, have a large number of CMOS pixel sensor which emits an analog signal representing an image. そして、これらのアナログ信号は、ADC回路によってA Then, these analog signals, A by the ADC circuit
D変換され、デジタル信号Din0,Din1. D converted digital signal Din0, Din1. . . Dinnを作り出す。 Creating a Dinn. 画像処理チップ52は、圧縮や色処理など各種の画像データ加工処理を実行するデータプロセッサ5 The image processing chip 52, the data processor 5 for executing various image data processing, such as compression and color processing
3を含む。 Including a 3.

【0009】プロセッサ53は、ソフトウェアで動作させてもよいし、ハードウェアで実現してもよい。 [0009] The processor 53 may be operated by software may be realized by hardware. 見ての通り、図4の回路は複数のLDVS回路11を用いている。 As you can see, the circuit of Figure 4 uses a plurality of LDVS circuit 11. 回路11は各々、各自のドライバ54と各自の受信器56とを有する。 Circuit 11 each have a respective receiver 56 and their drivers 54. 各ドライバ54は、それぞれに入力信号Din0,Din1. Each driver 54, an input signal to each Din0, Din1. . . Dinnを受け取る。 Receive the Dinn. これらは、 They are,
例えば、論理値「1」に対して3.3ボルト、論理値「0」に対して0ボルトといったデジタル論理レベルである。 For example, a digital logic level like 3.3 volts, 0 volts for logic "0" to the logical value "1". これら信号の状態変化は、差分ライン上をそれぞれの受信器56に送られる。 Change of state of these signals are transmitted over differential lines to each of the receiver 56. 各受信器56は、それぞれに出力信号Douto,Dout1. Each receiver 56 is outputted to each signal Douto, Dout1. . . Doutnを生成し、これら数百ミリボルトのレベルである。 It generates Doutn, the level of these hundreds millivolts.

【0010】イメージャ上には、シングルエンドインタフェースでなく、図4に示した差分インタフェースを用いることも可能であるが、既存のイメージプロセッサ装置は、図1に示す通常のシングルエンドインタフェースのみサポートし、差分インタフェースはサポートしていないであろう。 [0010] on the imager, rather than single-ended interface, but it is also possible to use a differential interface shown in FIG. 4, an existing image processor unit supports only the ordinary single-ended interface shown in FIG. 1, the difference interface will not support. イメージャ上に両方のインタフェースを配置して、両方の種類のコンパニオンチップをサポートできるようにすることは可能だが、それではピンの数が増えてコストも上がる。 By placing both interfaces on the imager, but is a possible to be able to support both types of companion chip, So cost increases with increasing number of pins.

【0011】最長の解決法は、同じ数のピンで(差分インタフェースに比べて2倍の数のピンを要するといったことなく)、シングルエンドインタフェースと差分インタフェースのいずれかを選択的にサポートすることのできるインタフェースを実現することであろう。 [0011] The longest of the solution, (without, such as requiring twice the number of pins compared to the differential interface) at the pins of the same number, of selectively support either single-ended interface and the differential interface it would be to implement the interface. これによれば、一般に広く使われているシングルエンド画像処理装置と低ノイズの差分インタフェースとを備える新たな画像処理装置との両方をサポートする、という柔軟性を備えることができる。 According to this, supporting both the new image processing apparatus and a single-end image processing apparatus and low noise differential interfaces that are generally widely used, it can be provided with flexibility.

【0012】使用するデジタルデータインタフェースピンを少なくすれば、電力、ICコスト、パッケージコストそしてPCボードのサイズは最小限にできるはずである。 [0012] By reducing the digital data interface pins used, power, IC cost, packaging cost and size of the PC board should be minimized.

【0013】 [0013]

【発明が解決しようとする課題】しかしながら、ピンごとのデータレートは、ピンの数に反比例する。 [SUMMARY OF THE INVENTION However, the data rate per pin is inversely proportional to the number of pins. データレートを高くすれば、電磁障害やチップ出力のグラウンドバウンスなど、より高いノイズの原因となる。 If higher data rates, such as ground bounce electromagnetic interference and chip output, causing higher noise. そしてまた、デジタルデータインタフェースピンの数がデータのワードサイズより少なければ、何らかの形の同期処理がたびたび必要となり、これは、システムの複雑さを増し、コストを上げることにもなる。 And also, if less than the number of the data word size of the digital data interface pins, becomes often necessary synchronization of some form, which increases the complexity of the system, also to raise the cost.

【0014】検証済みのイメージャ装置の一つとして、 [0014] As one of the validated imager devices,
4ビットのシングルエンドピクセルデータインタフェースを有するものがある。 Those having a 4-bit single-ended pixel data interface. データワードサイズは12ビットであるので、各ピクセルのデータは3クロックに分けて一度に4ビットずつ転送される。 Since the data word size is 12 bits, the data of each pixel is transferred four bits at a time in three clocks. 個々のピクセルデータを転送するのに複数のクロックサイクルが必要とされるので、ある4ビットの転送が、ピクセルデータの最初の4ビットか中間の4ビットか最後の4ビットか、画像処理装置が判定できるように同期コードが必要となる。 Since the required multiple clock cycles to transfer individual pixel data is 4-bit transfers, if the first 4 bits or intermediate 4 bits or the last four bits of the pixel data, the image processing apparatus synchronization codes which determined is required.
こうした同期処理は、システムをより複雑にし、システムのコストを増大させる。 Such synchronization process, the more complex the system, increases the cost of the system.

【0015】イメージャがより高い解像度を備えるようになるにつれ、フレームごとのピクセル数も格段に多くなる。 [0015] As imager so provided with higher resolution, the number of pixels per frame becomes significantly large. ピン当たりのデータレートを合理的な速度に抑えるために、インタフェースは、10ビットピクセルデータの幅まで広げられた。 In order to suppress the data rate per pin reasonable rate, interface, widened to a width of 10-bit pixel data. しかしながら、データレートはこれでもまだ高いので、信号変換時間が短くなったりグラウンドバウンスが発生したりするだろう。 However, because the data rate is still high, even this would signal conversion or ground bounce time becomes shorter or occur. こうしたことはいずれも、イメージャのシリコン基盤にノイズを導入し、画像内のノイズを増大させる場合がある。 Both these things, introduce noise into the silicon base of the imager, which may increase the noise in the image.

【0016】差分インタフェースを用いてもよいが、普通、これはピンの数が2倍になるという結果を招く。 [0016] may be used a differential interface, usually, this leads to the result that the number of pins is doubled. ビット転送ごとに2つのピンが用いられるからである。 This is because the two pins are used for each bit transfers. 一つは「真」値(ノーマル値)のためのもの、もう一つは「補完」値のためのものである。 One thing for the "true" value (normal value), and the other one is for the "complementary" value. 本発明は上記課題に鑑み、シングルエンド出力と差分出力とをいずれも可能とし、最小限の数のピンしか使用しないように改良されたインタフェース回路を提供することを目的とする。 In view of the above problems, and can be either a single-ended output and differential output, and an object thereof is to provide an interface circuit which is improved to only pins minimum number is not used.

【0017】 [0017]

【課題を解決するための手段】上記の目的を達成するために、本発明は、第1の信号出力線に接続された第1のシングルエンドインタフェースと、第2の信号出力線に接続された第2のシングルエンドインタフェースと、第1の出力線に接続された通常信号出力と第2の信号出力線に接続された補完信号出力とを備える差分インタフェースと、を有するデータインタフェース回路であって、 To achieve the above object of the Invention The present invention includes a first single-ended interface connected to the first signal output line, connected to the second signal output line a second single-ended interface, a data interface circuit having a differential interface with normal signal output connected to the first output line and connected to the complementary signal output to the second signal output line,
前記データインタフェース回路の出力が、シングルエンドインタフェース出力と差分インタフェース出力の間で選択可能であること、を特徴とする。 Output of the data interface circuit, it is selectable between a single-ended interface output and differential interface output, characterized by.

【0018】これにより、シングルエンド出力と差分出力とをいずれも可能とし、最小限の数のピンしか使用しないように改良されたインタフェース回路を実現できる。 [0018] Thus, as can be either a single-ended output and differential output, it can provide an interface circuit which is improved not to use only pins minimum number.

【0019】 [0019]

【発明の実施の形態】以下の記述は、いかなる当業者でも本発明を製造、使用できるように提供されるものであり、発明者が熟考の結果として、本発明の実行する場合の最適な形態と見なすものを開示してある。 DETAILED DESCRIPTION OF THE INVENTION The following description is producing the invention in any person skilled in the art, which are provided for use, as a result of the inventor's contemplation, best mode for running the present invention It is disclosed what regarded as. しかしながら、当業者であれば、様々な変更の余地があることは容易に見て取れるであろう。 However, those skilled in the art will readily be seen that there is room for various modifications. それは、ここに開示したのが本発明の基本的な原理、特にCMOSイメージセンサから外部のデジタル信号処理装置への信号出力をシングルエンドと差分とで選択可能な形で実現するインタフェース回路を提供する、というものだからである。 It was disclosed herein provides an interface circuit for implementing the basic principles, especially selectable form a signal output from the CMOS image sensor to the outside of the digital signal processor with single-ended and differential of the present invention , because the thing that.

【0020】本発明は、シングルエンドインタフェースまたは差分インタフェースのいずれでもありえるデータインタフェースである。 [0020] The present invention is a data interface that likely either a single-ended interface or a differential interface. ここで、本発明の好適な実施の形態を、図5を参照しながら説明する。 Here, a preferred embodiment of the present invention will be described with reference to FIG. 図5の回路10 Circuit of Figure 5 10
0は、シングルエンド出力とするか差分出力とするか選択可能である。 0 is or can be selected and whether the differential output to a single-ended output. シングルエンド出力が望ましい場合はE Single case ended output is desired E
NSE信号が許可され、差分出力が望ましい場合はEN NSE signal is allowed, when the difference output is desired EN
DF信号が許可される。 DF signal is permitted. 一度に選択できるモードは1つだけなので、ENSEとENDF信号は相補的であるといえる。 Since the selection can be mode only one at a time, ENSE and ENDF signal can be said to be complementary. したがって、選択された出力の種類を表すには単一のレジスタビットを用いればよい。 Thus, it may be used a single register bit to represent the type of the selected output. インタフェースが最も簡単になるのは、シングルエンドのデータインタフェース幅がピクセルのワード幅と等しいときである。 Interface to become the simplest is when data interface width of the single-ended is equal to the word width of a pixel.
ここでの好適な実施の形態では、データ幅が10ビットなので、10本のピンが使用される。 In the preferred embodiment herein, the data width is 10 bits, 10 pins are used. 図5は、回路の2 Figure 5 is a second circuit
つのピンに関する動作を図示しているが、当業者にとっては、必要な電気回路を複製して所望の数の出力ピンを製造する方法は自明であろう。 Although illustrated operations related One of the pins, to one skilled in the art, a method for producing an output pin of the desired number duplicate the necessary electrical circuitry will be obvious. データビットは全て、クロックの一方のエッジ(例えば、クロックの立ち上がりエッジ)において転送される。 All data bits are transferred in one edge of the clock (e.g., the rising edge of the clock).

【0021】シングルエンドでの動作の場合、内部ディジタル化信号ID0およびID1は、フリップフロップ10 [0021] For operation in single-ended, internal digital signal ID0 and ID1 are flip-flops 10
4、105によって計時されて、シングルエンド出力ドライバ106、107が出力信号線を駆動する。 4,105 are timed by single-ended output drivers 106 and 107 drive the output signal line. そうして、シングルエンド出力D0およびD1は、コンパニオンチップまたは他のオフチップ電気回路に提供される。 Then, single-ended output D0 and D1 are provided to the companion chip or other off-chip electrical circuit.
差分電気回路108は不許可となっているので、シングルエンド動作には干渉しない。 Since differential electric circuit 108 has a non-permitted, it does not interfere with the single-ended operation.

【0022】ただし、差分出力が要求された場合は、差分電気回路108が許可となり、シングルエンド電気回路106、107は不許可にされる。 [0022] However, if the difference output is requested, the differential electrical circuit 108 becomes authorized, the single-ended electrical circuits 106 and 107 are disallowed. 差分モードでは、 In the differential mode,
ビットの半分がクロック一方のエッジにおいて転送され、ビットの残り半分がクロックのもう一方のエッジにおいて転送される。 Half of the bits are transferred in one edge clock, the other half of the bits are transferred in the other edge of the clock. こうしたクロッキング方式だと、シングルエンドのインタフェースの場合と比べて使用するピンの数は同じである。 That's such a clocking scheme, the number of pins used in comparison with the case of single-ended interface is the same. このように、クロックエッジとデータ転送との関係が常に一定であれば、明示的な同期は必要ない。 Thus, if the relationship is always constant between the clock edge and data transfer, there is no explicit synchronization is unnecessary. 内部ディジタル化信号IDOおよびID1は、 Internal digital signal IDO and ID1 are
フリップフロップ101、102およびマルチプレクサ103によって計時され、それによって、クロックの立上りエッジにおいて1つの信号が、下がりエッジにおいては別の信号が、それぞれ選択されることになる。 Is timed by the flip-flops 101, 102 and multiplexer 103, whereby the one signal at the rising edge of the clock, another signal will be respectively selected in edge. マルチプレクサ103からの出力は差分インタフェース回路に提供され、正常出力および補完出力の信号を生成する。 The output from the multiplexer 103 is provided to the differential interface circuit, it generates a signal of normal output and complementary output. そうして、クロックサイクルの半分ではビットの半分が差分形式で生成され、クロックサイクルの他の半分では残りのビットが生成される。 Then, at half the clock cycle is half the bits are generated by the difference form the rest of the bits are generated in the other half of the clock cycle. このように、差分出力の生成については、2倍の数のピンを必要とすることなく、データ転送が遅くなる原因となる複雑なビット同期方式も不要である。 Thus, the generation of the differential output, without the need for double the number of pins, complex bit synchronization method where the data transfer causes slower is not necessary.

【0023】公知技術のCMOSイメージャは全て、シングルエンドインタフェースを使用していた。 [0023] All of the CMOS imager of known technology, has been using the single-ended interface. シングルエンドインタフェースの使用を認めれば、多くの既存外部デバイスにインタフェースすることができる。 If Mitomere the use of single-ended interface, can be interfaced to many existing external devices. 差分インタフェースの使用を認めれば、ノイズを低減でき、電力インタフェースを下げることができる。 If Mitomere the use of differential interfaces, the noise can be reduced, it is possible to reduce the power interface. シングルエンドと差分とを統合した信号インタフェースであれば、シングルエンドのみのインタフェースの場合に比べて必要なピンの数が増加することはないであろう。 If the signal interface that integrates the single-ended and differential, would not be the number of pins increases required as compared with the case of the interface of a single-ended only. データ転送幅をワード幅に設定すれば、シングルエンドモードであるか差分モードであるかに関わりなく、クロックエッジとデータ転送とのタイミング関係は一定とすることができる。 By setting the data transfer width to the word width, regardless of whether they are differential mode or a single-ended mode, the timing relationship between the clock edge and data transfer can be constant. タイミング関係を固定できれば、明示的な同期処理の必要はなくなり、そのためのコストも不要となる。 If fixed timing relationships, explicit synchronization required no longer, and also unnecessary costs therefor.
本発明は、インタフェースの柔軟性を高める目的で、図4に示した差分専用インタフェースの代わりに用いることにしてもよい。 The present invention for the purpose of increasing the flexibility of the interface, may be be used in place of the difference dedicated interface shown in FIG.

【0024】このように、本実施の形態におけるインタフェース回路は、シングルエンドインタフェースまたは差分インタフェースのいずれでもありうるCMOSイメージャ用データインタフェースである。 The interface circuit in this manner, the present embodiment is a data interface for CMOS imager can be any of the single-ended interface or differential interface. シングルエンドインタフェースとしては、既存の外部デバイスの多くと互換性を備える。 The single-ended interface, comprising a number of existing external devices compatible. さらに、差分インタフェースを実現することで、差分信号をサポートする外部デバイスとのインタフェースにおけるノイズの低減と消費電力の低下とが見込める。 Furthermore, by realizing the differential interfaces, expected and decrease in reduced power consumption of the noise in the interface to an external device that supports a differential signal. シングルエンドおよび差分信号の統合インタフェースの場合、ピンの数はシングルエンドのみのインタフェースに要するピンの数よりも多くはならない。 For integration interface of single-ended and differential signal, the number of pins must be greater than the number of pins required to interface only single-ended.
データ転送幅はワード幅の設定され、それによって、シングルエンドおよび差分の両モードにおいて、クロックエッジとデータ転送との時間関係を固定することができる。 Data transfer width is set in the word width, whereby it is possible to fix in both modes of single-ended and differential, the time relationship between the clock edge and data transfer. シングルエンドモードでは、データはクロックごとに1回転送されるが、差分モードでは、クロックごとに2回、クロックの各エッジにおいて転送される。 In single-ended mode, the data is transferred once per clock, in the differential mode, twice per clock, is transferred at each edge of the clock. 時間関係が固定なので、明示的にビット同期をとる必要はなくなり、そのためのコストも不要となる。 Since the time relationship is fixed, explicitly no longer necessary to take the bit synchronization is also unnecessary cost therefor.

【0025】当業者であれば、上記の好適な実施の形態について、本発明のその範囲および精神から外れることなく、様々な修正や変形が可能であることは自明であろう。 [0025] Those skilled in the art, the preferred embodiments described above without departing from its scope and spirit of the present invention, it will be apparent that various modifications are possible and modifications. したがって、添付の特許請求の範囲に開示された範囲で、本発明を、特にここに記述したのとは別の形で実施してもよいことは明らかである。 Thus, the extent disclosed in the appended claims, the present invention, it is apparent that it may be practiced otherwise than as particularly described herein.

【0026】 [0026]

【発明の効果】以上の説明から明らかなように、本発明は、第1の信号出力線に接続された第1のシングルエンドインタフェースと、第2の信号出力線に接続された第2のシングルエンドインタフェースと、第1の出力線に接続された通常信号出力と第2の信号出力線に接続された補完信号出力とを備える差分インタフェースと、を有するデータインタフェース回路であって、前記データインタフェース回路の出力が、シングルエンドインタフェース出力と差分インタフェース出力の間で選択可能であること、を特徴とするので、シングルエンド出力と差分出力とをいずれも可能とし、最小限の数のピンしか使用しないように改良されたインタフェース回路を実現できる。 As apparent from the above description, the present invention includes a first single-ended interface connected to the first signal output line, the second single-connected to the second signal output line end interface and provides a data interface circuit having a differential interface, the provided normal signal output connected to the first output line and connected to the complementary signal output to the second signal output line, the data interface circuit output of it is selectable between a single-ended interface output and differential interface output, so characterized, and can be either a single-ended output and differential output, so that only pin minimum number not used an interface circuit which is improved can be realized.

【0027】また、上記の本発明のインタフェース回路において、前記シングルエンド出力が選択された場合には、おのおのの信号出力線で、クロックサイクル毎に1 Further, in the interface circuit of the present invention described above, when said single-ended output is selected, in each of signal output lines, each clock cycle 1
ビットが転送され、前記差分出力が選択された場合には、クロックの第1のエッジにおいて全出力ビットの半分が転送され、前記クロックの第2のエッジにおいて前記出力ビットの残り半分が転送されることとすれば、出力に使用するピンの総数はシングルエンドと差分出力とで同じになるので、シングルエンドに必要な数のピンで、シングルエンドと差分との両方のインタフェースを実現できる。 Bits are transferred, when the difference output is selected, half of the total output bits are transferred in the first edge of the clock, the other half of the output bits are transferred in a second edge of said clock if it, the total number of pins used in the output since the same for the single-ended and differential output, the number of pins required for single-ended, can be realized both interfaces between the single-ended and differential.

【0028】そして、上記のインタフェース回路をCM [0028] Then, the above-mentioned interface circuit CM
OSイメージセンサチップに組み込むこととすれば、シングルエンド出力と差分出力とをいずれも可能とし、最小限の数のピンしか使用しないCMOSイメージセンサチップが得られる。 If incorporating the OS image sensor chip, and can be either a single-ended output and differential output, CMOS image sensor chips only pins minimum number is not used can be obtained. また、本発明のインタフェース回路については、データ転送幅をCMOSイメージセンサの出力のワード幅に設定することとすれば、シングルエンドおよび差分の両出力において、クロックエッジとデータ転送との時間関係を固定することができ、それによって、明示的にビット同期をとる必要がなくなり、そのためのコストも不要となる。 Further, the interface circuit of the present invention, fixed if setting the data transfer width to the word width of the output of the CMOS image sensor, in both the output of the single-ended and differential, the time relationship between the clock edge and data transfer it can be, thereby, eliminates the need to take explicit bit synchronization, also unnecessary cost therefor.

【0029】また、本発明は、第1の信号出力線に接続された第1のシングルエンドインタフェースと、第2の信号出力線に接続された第2のシングルエンドインタフェースと、第1の出力線に接続された通常信号出力と第2の信号出力線に接続された補完信号出力とを備える差分インタフェースとを有し、出力がシングルエンドインタフェース出力と差分インタフェース出力の間で選択可能であるデータインタフェース回路を有するCMOSイメージセンサと、前記CMOSイメージセンサに接続されて前記データインタフェース回路からの出力信号を受け取る画像処理プロセッサーとを有するCMOSイメージング装置、とすることもでき、それによって、シングルエンド出力と差分出力とをいずれも可能とし、最小限の数のピンしか使 Further, the present invention includes a first single-ended interface connected to the first signal output line, a second single-ended interface connected to the second signal output line, the first output line and a differential interface with connected normally the signal output and connected to the complementary signal output to the second signal output line, the data interface output is selectable between a single-ended interface output and differential interface output a CMOS image sensor having a circuit, said CMOS imaging device and an image processing processor connected to the CMOS image sensor receives the output signal from the data interface circuit, and can also, thereby, single-ended output and differential and it can be either an output, a minimum of pin deer use of the number しないCMOSイメージング装置を実現できる。 The CMOS imaging device not be realized.

【0030】そして、本発明は、複数のCMOSイメージ検知ピクセルを用いてアナログ画像信号を形成するステップと、前記アナログ画像信号を変換して複数のデジタル出力信号を形成するステップと、そして、前記デジタル出力信号を、選択に応じて、シングルエンドまたは差分のインタフェース回路のいずれかを介して、デジタル画像処理装置に転送するステップとを有する画像処理方法とすることもでき、それによって、シングルエンド出力と差分出力とをいずれも可能とし、最小限の数のピンしか使用しない画像処理方法を実現できる。 [0030] Then, the present invention includes the steps of forming a plurality of digital output signal into forming an analog image signal, the analog image signal by using a plurality of CMOS image sensing pixels, and wherein the digital the output signal, in response to the selection, via either interface circuits single-ended or differential, also can be an image processing method and a step of transferring the digital image processing apparatus, whereby a single-ended output and the difference output is possible either, can realize an image processing method only pins minimum number is not used.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】CMOSの中に組み込まれた典型的なシングルエンドインタフェースを示す図である。 1 is a diagram showing a typical single-ended interface built into in CMOS.

【図2】図1のシングルエンドインタフェースの回路図である。 FIG. 2 is a circuit diagram of a single-ended interface of FIG. 1.

【図3】差分インタフェース回路の回路図である。 FIG. 3 is a circuit diagram of the differential interface circuit.

【図4】図3の差分インタフェース回路をイメージャ適用した例を示す図である。 4 is a diagram showing an example of a differential interface circuit and imager applications of FIG.

【図5】本発明の実施の形態による回路図である。 5 is a circuit diagram according to an embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

100 回路 101、102、104、105 フリップフロップ 103 マルチプレクサ 106、107 シングルエンド電気回路 108 差分電気回路 100 circuit 101, 102, 104, 105 flip-flop 103 multiplexer 106 and 107 single-ended electrical circuit 108 differential electrical circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェリー グナワン アメリカ合衆国 カリフォルニア州 92707 サンタアナ サウスフラワースト リート 3810 アパートメント ジー (72)発明者 ディノ ディ トロッタ アメリカ合衆国 カリフォルニア州 92627 コスタメサ サンタイザベル 308 ユニット エーツー ────────────────────────────────────────────────── ─── of the front page continued (72) inventor ferry Gunawan United States, CA 92707 Santa Ana South Flower strike REIT 3810 apartments Gee (72) inventor Dino di Trotta, California, USA 92627 Costa Mesa, Santa Isabel 308 unit Etsu

Claims (16)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1の信号出力線に接続された第1のシングルエンドインタフェースと、 第2の信号出力線に接続された第2のシングルエンドインタフェースと、 第1の出力線に接続された通常信号出力と第2の信号出力線に接続された補完信号出力とを備える差分インタフェースと、を有するデータインタフェース回路であって、 前記データインタフェース回路の出力が、シングルエンドインタフェース出力と差分インタフェース出力の間で選択可能であること、 を特徴とするデータインタフェース回路。 And 1. A first single-ended interface connected to the first signal output line, a second single-ended interface connected to the second signal output line, connected to the first output line a data interface circuit having a differential interface, a and a normal signal output and connected to the complementary signal output to the second signal output line, the output of the data interface circuit, the single-ended interface output and differential interface output data interface circuit according to claim, it is selectable between.
  2. 【請求項2】 前記シングルエンド出力が選択された場合、おのおのの信号出力線で、クロックサイクル毎に1 Wherein when said single-ended output is selected, in each of signal output lines, each clock cycle 1
    ビットが転送されること、 を特徴とする請求項1に記載のデータインタフェース回路。 Data interface circuit according to claim 1, bits are characterized in that, to be transferred.
  3. 【請求項3】 前記差分出力が選択された場合、クロックの第1のエッジにおいて全出力ビットの半分が転送され、前記クロックの第2のエッジにおいて前記出力ビットの残り半分が転送され、使用するピンの総数は前記シングルエンドインタフェースと同じであること、 を特徴とする請求項2に記載のデータインタフェース回路。 Wherein when said difference output is selected, half of the total output bits are transferred in the first edge of the clock, the other half of the output bits in the second edge of the clock is transferred using data interface circuit according to claim 2 total number of pins, characterized in, that is the same as the single-ended interface.
  4. 【請求項4】 CMOSイメージセンサチップに組み込まれていること、 を特徴とする請求項3に記載のデータインタフェース回路。 Wherein it is incorporated in a CMOS image sensor chip, the data interface circuit of claim 3, wherein.
  5. 【請求項5】 シングルエンドおよび差分インタフェース回路の組を複数、更に有すること、 を特徴とする請求項3に記載のデータインタフェース回路。 5. A data interface circuit according to claim 3 in which a plurality of sets of single-ended and differential interface circuit, further comprising, wherein.
  6. 【請求項6】 シングルエンドおよび差分インタフェース回路の組を5組有して10本の出力線を駆動すること、 を特徴とする請求項5に記載のデータインタフェース回路。 6. A data interface circuit of claim 5, to drive the single-ended and 10 output lines with a set of differential interface circuit 5 sets, characterized by.
  7. 【請求項7】 データ転送幅が、CMOSイメージセンサの出力のワード幅に設定されていること、 を特徴とする請求項5に記載のデータインタフェース回路。 7. A data transfer width, it is set to the word width of the output of the CMOS image sensor, the data interface circuit of claim 5, wherein.
  8. 【請求項8】 第1の信号出力線に接続された第1のシングルエンドインタフェースと、 第2の信号出力線に接続された第2のシングルエンドインタフェースと、 第1の出力線に接続された通常信号出力と第2の信号出力線に接続された補完信号出力とを備える差分インタフェースと、を有するデータインタフェース回路を備えるCMOSイメージセンサであって、 前記データインタフェース回路の出力が、シングルエンドインタフェース出力と差分インタフェース出力の間で選択可能であるものと、 前記CMOSイメージセンサに接続されて前記データインタフェース回路からの出力信号を受け取る画像処理プロセッサーと、を有することを特徴とするCMOSイメージング装置。 8. A first single-ended interface connected to the first signal output line, a second single-ended interface connected to the second signal output line, connected to the first output line a CMOS image sensor comprising: a differential interface, a data interface circuit with and a normal signal output and connected to the complementary signal output to the second signal output line, the output of the data interface circuit, a single-ended interface output a CMOS imaging device, characterized as it is selectable between differential interface output, the image processor that receives the output signal from the data interface circuit and the connected to the CMOS image sensor, to have a.
  9. 【請求項9】 前記シングルエンド出力が選択された場合、おのおのの信号出力線で、クロックサイクル毎に1 9. If the single-ended output is selected, in each of signal output lines, each clock cycle 1
    ビットが転送されること、 を特徴とする請求項8に記載のCMOSイメージング装置。 The bits are transferred, CMOS imaging device according to claim 8, wherein.
  10. 【請求項10】 前記差分出力が選択された場合、クロックの第1のエッジにおいて全出力ビットの半分が転送され、前記クロックの第2のエッジにおいて前記出力ビットの残り半分が転送され、使用するピンの総数は前記シングルエンドインタフェースと同じであること、 を特徴とする請求項8に記載のCMOSイメージング装置。 10. If the difference output is selected, half of the total output bits are transferred in the first edge of the clock, the other half of the output bits in the second edge of the clock is transferred using the total number of pins CMOS imaging device according to claim 8, characterized in, that is the same as the single-ended interface.
  11. 【請求項11】 シングルエンドおよび差分インタフェース回路の組を複数、更に有すること、 を特徴とする請求項10に記載のCMOSイメージング装置。 11. a plurality of sets of single-ended and differential interface circuit, further comprising, CMOS imaging device according to claim 10, wherein.
  12. 【請求項12】 シングルエンドおよび差分インタフェース回路の組を5組有して10本の出力線を駆動すること、 を特徴とする請求項11に記載のCMOSイメージング装置。 12. The CMOS imaging device of claim 11 that is characterized in that driving the single-ended and 10 output lines with a set of differential interface circuit 5 sets.
  13. 【請求項13】 データ転送幅が、前記CMOSイメージセンサの出力のワード幅に設定されていること、 を特徴とする請求項11に記載のCMOSイメージング装置。 13. The data transfer width, the it is set to the word width of the output of the CMOS image sensor, CMOS imaging device according to claim 11, wherein.
  14. 【請求項14】 画像処理方法であって、以下のステップを有する:複数のCMOSイメージ検知ピクセルを用いてアナログ画像信号を形成する;前記アナログ画像信号を変換して複数のデジタル出力信号を形成する;そして、 前記デジタル出力信号を、選択に応じて、シングルエンドまたは差分のインタフェース回路のいずれかを介して、デジタル画像処理装置に転送する。 A 14. The image processing method comprises the following steps: forming an analog image signal by using a plurality of CMOS image sensing pixels; forming a plurality of digital output signals by converting the analog image signal ; and the digital output signal, depending on the selection, via either interface circuits single-ended or differential, and transfers the digital image processing apparatus.
  15. 【請求項15】 シングルエンド出力が選択された場合、おのおのの信号出力線で、クロックサイクル毎に1 15. If the single-ended output is selected, in each of signal output lines, each clock cycle 1
    ビットが転送されること、 を特徴とする請求項14に記載の画像処理方法。 The image processing method according to claim 14 bits is equal to or, to be transferred.
  16. 【請求項16】 差分出力が選択された場合、クロックの第1のエッジにおいて全出力ビットの半分が転送され、前記クロックの第2のエッジにおいて前記出力ビットの残り半分が転送され、使用するピンの総数は前記シングルエンドインタフェースと同じであること、 を特徴とする請求項15に記載の画像処理方法。 16. If the difference output is selected, half of the total output bits are transferred in the first edge of the clock, the other half of the output bits in the second edge of the clock are transferred, pins used the image processing method according to claim 15 is the total number of which is characterized in, that is the same as the single-ended interface.
JP2000131252A 1998-04-17 2000-04-28 Signal communication interface formed by integrating single-end type and differential type Pending JP2000353035A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US09/302090 1999-04-29
US09/302,090 US6836290B1 (en) 1998-04-17 1999-04-29 Combined single-ended and differential signaling interface

Publications (1)

Publication Number Publication Date
JP2000353035A true JP2000353035A (en) 2000-12-19

Family

ID=23166212

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000131252A Pending JP2000353035A (en) 1998-04-17 2000-04-28 Signal communication interface formed by integrating single-end type and differential type

Country Status (1)

Country Link
JP (1) JP2000353035A (en)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003316338A (en) * 2002-02-21 2003-11-07 Samsung Electronics Co Ltd Flat panel display device having digital data transmitting and receiving circuit
US7030665B2 (en) 2000-06-05 2006-04-18 Nec Electronics Corporation Variable drive current driver circuit
KR100871711B1 (en) 2007-05-03 2008-12-08 삼성전자주식회사 Multi-phase transmitter/receiver for single-ended signaling and differential signaling and clocking method to convert differential signaling to single-ended signaling
JP2009094613A (en) * 2007-10-04 2009-04-30 Panasonic Corp Imaging processing system and digital camera
EP2056547A2 (en) * 2007-10-31 2009-05-06 Panasonic Corporation An interface circuit that can switch between single-ended transmission and differential transmission
JP2010028751A (en) * 2008-07-24 2010-02-04 Toshiba Corp Complementary optical wiring apparatus
JP2011015328A (en) * 2009-07-06 2011-01-20 Renesas Electronics Corp Circuit, apparatus and method for signal relay
JP2012044256A (en) * 2010-08-12 2012-03-01 Lapis Semiconductor Co Ltd Semiconductor circuit and signal fetching method for the same
WO2014174743A1 (en) * 2013-04-26 2014-10-30 パナソニックIpマネジメント株式会社 Signal transmission device, signal transmission system, signal transmission method, and computer device
JP2015527797A (en) * 2012-06-29 2015-09-17 クアルコム,インコーポレイテッド N-phase polarity output pin mode multiplexer
WO2015146510A1 (en) * 2014-03-25 2015-10-01 ソニー株式会社 Transmission device and communication device
KR20160006618A (en) 2014-07-09 2016-01-19 르네사스 일렉트로닉스 가부시키가이샤 Solid-state imaging device, image data transmission method, and camera system
US9948485B2 (en) 2007-03-02 2018-04-17 Qualcomm Incorporated Three phase and polarity encoded serial interface
US9998300B2 (en) 2007-03-02 2018-06-12 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US10134272B2 (en) 2012-03-16 2018-11-20 Qualcomm Incorporated N-phase polarity data transfer

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030665B2 (en) 2000-06-05 2006-04-18 Nec Electronics Corporation Variable drive current driver circuit
JP2003316338A (en) * 2002-02-21 2003-11-07 Samsung Electronics Co Ltd Flat panel display device having digital data transmitting and receiving circuit
US8026891B2 (en) 2002-02-21 2011-09-27 Samsung Electronics Co., Ltd. Flat panel display including transceiver circuit for digital interface
US9948485B2 (en) 2007-03-02 2018-04-17 Qualcomm Incorporated Three phase and polarity encoded serial interface
US10033560B2 (en) 2007-03-02 2018-07-24 Qualcomm Incorporated Three phase and polarity encoded serial interface
US9998300B2 (en) 2007-03-02 2018-06-12 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
KR100871711B1 (en) 2007-05-03 2008-12-08 삼성전자주식회사 Multi-phase transmitter/receiver for single-ended signaling and differential signaling and clocking method to convert differential signaling to single-ended signaling
JP2009094613A (en) * 2007-10-04 2009-04-30 Panasonic Corp Imaging processing system and digital camera
EP2056547A3 (en) * 2007-10-31 2014-04-09 Panasonic Corporation An interface circuit that can switch between single-ended transmission and differential transmission
US7843224B2 (en) 2007-10-31 2010-11-30 Panasonic Corporation Interface circuit that can switch between single-ended transmission and differential transmission
JP2009111794A (en) * 2007-10-31 2009-05-21 Panasonic Corp Interface circuit that can switch between single-ended transmission and differential transmission
EP2056547A2 (en) * 2007-10-31 2009-05-06 Panasonic Corporation An interface circuit that can switch between single-ended transmission and differential transmission
US7940086B2 (en) 2007-10-31 2011-05-10 Panasonic Corporation Interface circuit that can switch between single-ended transmission and differential transmission
JP2010028751A (en) * 2008-07-24 2010-02-04 Toshiba Corp Complementary optical wiring apparatus
JP2011015328A (en) * 2009-07-06 2011-01-20 Renesas Electronics Corp Circuit, apparatus and method for signal relay
JP2012044256A (en) * 2010-08-12 2012-03-01 Lapis Semiconductor Co Ltd Semiconductor circuit and signal fetching method for the same
US10134272B2 (en) 2012-03-16 2018-11-20 Qualcomm Incorporated N-phase polarity data transfer
JP2015527797A (en) * 2012-06-29 2015-09-17 クアルコム,インコーポレイテッド N-phase polarity output pin mode multiplexer
JP5966159B2 (en) * 2013-04-26 2016-08-10 パナソニックIpマネジメント株式会社 Signal transmission apparatus, signal transmission system, signal transmission method, and computer apparatus
WO2014174743A1 (en) * 2013-04-26 2014-10-30 パナソニックIpマネジメント株式会社 Signal transmission device, signal transmission system, signal transmission method, and computer device
US9621380B2 (en) 2014-03-25 2017-04-11 Sony Corporation Transmission device and communication system
WO2015146510A1 (en) * 2014-03-25 2015-10-01 ソニー株式会社 Transmission device and communication device
US10187227B2 (en) 2014-03-25 2019-01-22 Sony Corporation Transmission device and communication system
US9635301B2 (en) 2014-07-09 2017-04-25 Renesas Electronics Corporation Solid-state imaging device having parallel and serial transmission modes, image data transmission method, and camera system
US9979920B2 (en) 2014-07-09 2018-05-22 Renesas Electronics Corporation Solid-state image device, image data transmission method, and camera system with a single-end driver and differential driver
KR20160006618A (en) 2014-07-09 2016-01-19 르네사스 일렉트로닉스 가부시키가이샤 Solid-state imaging device, image data transmission method, and camera system

Similar Documents

Publication Publication Date Title
US5974464A (en) System for high speed serial video signal transmission using DC-balanced coding
US9792241B2 (en) Interface for bridging out-of-band information from a downstream communication link to an upstream communication link
US6772351B1 (en) Method and apparatus for calibrating a multi-level current mode driver
US5781028A (en) System and method for a switched data bus termination
US5644255A (en) Circuits systems and methods for reducing power loss during transfer of data across a conductive line
US7092041B2 (en) I2C bus control for isolating selected IC&#39;s for fast I2C bus communication
EP0588191B1 (en) Exchanging data and clock lines on multiple format data buses
JP3541084B2 (en) The variable impedance output buffer
JP3657918B2 (en) Programmable logic devices with high-speed serial interface circuitry
US20020011998A1 (en) Ram-incorporated driver, and display unit and electronic equipment using the same
JP4430048B2 (en) Data transceiver and bus interface having the same
US7096310B2 (en) Switch configurable for a plurality of communication protocols
JP3871381B2 (en) Buffer circuit with variable output impedance
EP0788048B1 (en) Display apparatus interface
US20020017920A1 (en) Low voltage differential dual receiver
US7970859B2 (en) Architecture and method for remote platform control management
US20060227710A1 (en) Data transfer control device and electronic instrument
CN100403656C (en) Combined transmitter
TWI335013B (en) Display driver and electronic instrument
DE10314308B4 (en) Chip integrated termination device and semiconductor device and associated control method
KR100495660B1 (en) Semiconductor integrated circuit having on-die termination circuit
US5325355A (en) Method and apparatus for implementing a common mode level shift in a bus transceiver incorporating a high speed binary data transfer mode with a ternary control transfer mode
US6222388B1 (en) Low voltage differential driver with multiple drive strengths
EP1002275B1 (en) A universal serial bus device controller
US20060106962A1 (en) USB On-The-Go implementation