JP2009065399A - Digital data transmitter, digital data receiver, digital data transmitting-receiving system, method for transmitting digital data, method for receiving digital data, method for transmitting-receiving digital data, and electronic information device - Google Patents
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Abstract
Description
本発明は、ディジタルデータ送信装置、ディジタルデータ受信装置、ディジタルデータ送受信システム、ディジタルデータ送信方法、ディジタルデータ受信方法、ディジタルデータ送受信方法、および電子情報機器に関し、特に、移動体通信端末に搭載され、そのカメラモジュール(画像撮像部)とディスプレイ装置(画像表示部)との間でのデータを伝送するディジタルデータ送信装置およびディジタルデータ送信方法、これにより伝送されたデータを受信するディジタルデータ受信装置およびディジタルデータ受信方法、これらを用いたディジタルデータ送受信システムおよびディジタルデータ送受信方法、並びに該ディジタルデータ送受信システムを搭載した電子情報機器に関するものである。 The present invention relates to a digital data transmission device, a digital data reception device, a digital data transmission / reception system, a digital data transmission method, a digital data reception method, a digital data transmission / reception method, and an electronic information device, in particular, mounted on a mobile communication terminal, Digital data transmitting apparatus and digital data transmitting method for transmitting data between camera module (image capturing section) and display apparatus (image display section), digital data receiving apparatus and digital receiving method The present invention relates to a data reception method, a digital data transmission / reception system and a digital data transmission / reception method using the same, and an electronic information device equipped with the digital data transmission / reception system.
ディジタル・カメラ及びディジタル・ビデオ・カメラでは、一般的に光学画像の電気信号への変換は、イメージセンサ(電荷結合素子CCDまたは相補型金属酸化膜半導体CMOS)によって実現される。このイメージセンサは、光と色に敏感な小さな画像要素(画素)を規則的に配列してなる画素アレイ(検出器マトリックスとも呼ばれる)を有するプレートである。このマトリックスの解像度は、画素の物理的なサイズとその集積度によって変動するが、一般にイメージセンサは数十万の画素を有する。 In digital cameras and digital video cameras, conversion of an optical image into an electrical signal is generally realized by an image sensor (charge coupled device CCD or complementary metal oxide semiconductor CMOS). This image sensor is a plate having a pixel array (also called a detector matrix) in which small image elements (pixels) sensitive to light and color are regularly arranged. The resolution of this matrix varies depending on the physical size of the pixels and the degree of integration thereof. In general, an image sensor has hundreds of thousands of pixels.
このようなイメージセンサの製造では、高度に発達したCMOS技術を利用することにより、同じ半導体素子上にディジタル電子装置である信号処理部とアナログ電子装置であるイメージセンサーとの統合化が可能となる。また、カメラモジュールは、そのサイズと重量を減少させることにより、画像撮像部と画像表示部とを統合化した携帯用コンピュータや携帯移動対端末装置のようなさらに小型の電子装置に搭載することが可能となる。 In the manufacture of such an image sensor, it is possible to integrate a signal processing unit, which is a digital electronic device, and an image sensor, which is an analog electronic device, on the same semiconductor element by using highly developed CMOS technology. . In addition, the camera module can be mounted on a smaller electronic device such as a portable computer or a portable mobile terminal device that integrates an image capturing unit and an image display unit by reducing its size and weight. It becomes possible.
カメラモジュールを、携帯用コンピュータや携帯移動対端末装置に搭載する際、カメラモジュールが出力する画像信号に対しては、該画像信号を伝送するための多くの出力線が必要とされる。このように多くの出力線が必要とされることは、ディジタル画像信号のための配線の配置や引き回しといった配線問題や配線数に相当するデータ転送のための入力出力部が必要となるなどのデータ転送問題、配線間でのデータの干渉といった不要輻射ノイズの問題を招き、該端末装置や該端末装置を用いるシステムの費用削減や低消費電力化,小型化を図る上で大きな課題となっている。 When the camera module is mounted on a portable computer or a portable mobile terminal device, many output lines for transmitting the image signal are required for the image signal output from the camera module. Such a large number of output lines is necessary because of the wiring problem such as wiring arrangement and routing for digital image signals and the need for an input / output unit for data transfer corresponding to the number of wirings. This causes a problem of unnecessary radiation noise such as transfer problems and data interference between wirings, which is a major issue in reducing the cost, reducing power consumption, and downsizing of the terminal device and the system using the terminal device. .
これを解決する方法として、特許文献1および特許文献2には、ディジタル画像信号を、LVDS(Low Voltage Differential Signal:低電圧差分信号)シリアル送受信装置を用いて、信号線の数が少なく論理回路が簡単で消費電力が小さく抑えることができるデータ転送制御装置、及び該データ転送制御装置を用いた電子機器が開示されている。
As a method for solving this problem,
図7は、上記特許文献1に開示の従来のデータ転送制御装置を用いたデータ転送システムを説明するブロック図である。
FIG. 7 is a block diagram for explaining a data transfer system using the conventional data transfer control device disclosed in
ここでは、12ビットのパラレル信号をシリアル信号に変換し、このシリアル信号を差動信号で転送する場合について説明する。 Here, a case where a 12-bit parallel signal is converted into a serial signal and the serial signal is transferred as a differential signal will be described.
図7に示すデータ転送システム400は、カメラ部(図示せず)で得られた画像信号に基づいて、表示装置である液晶ディスプレイ(図示せず)へのコントロール信号を含む各種信号を出力するLCDコントローラ407と、該コントローラ407からの信号を送信する送信側データ転送装置400aとを有している。また、このデータ転送システム400は、送信側データ転送装置400aからの各種信号を受信する受信側データ転送装置400bと、該受信側データ転送装置400bで受信された各種信号に基づいて、上記表示デバイスとしての液晶ディスプレイを駆動するLCDドライバ401とを有している。また、データ転送システム400は、上記送信側データ転送装置400aと受信側データ転送装置400bとを接続するバス404を有しており、該バス404は、差動信号を転送するデータ信号線DT1、DT1X、DT2、DT2Xと制御信号線CTL、CTLXとクロック信号線CK、CKXとで構成される。
A
上記送信側データ転送装置400aは、上記LCDコントローラからの各種信号をパラレルシリアル変換してパラレルシリアル変換回路406と、該パラレルシリアル変換回路406から出力されるシリアル信号を伝送するLVDSドライバ群405とから構成されている。上記受信側データ転送装置400bは、該LVDSドライバ群405からのシリアル信号を受信するLVDSレシーバ群403と、該LVDSレシーバ群403で受信したシリアル信号をシリアルパラレル変換して出力するシリアルパラレル変換回路402とから構成されている。
The transmission-side
上記LCDコントローラ407は、送信側データ転送装置400aに対して、クロック信号LO_CLKと、8ビットの画像データR[8:1]、G[8:1]、B[8:1]と、3ビットの制御信号CTL[3:1]とを送信するものであり、該3ビットの制御信号CTL[3:1]は、水平同期信号HSYNCと垂直同期信号VSYNCとデータ制御信号DataEnableとを含んでいる。また、LCDコントローラ407は、クロック信号LO_CLKを該LCDコントローラ407に内蔵のPLL(Phase Locked Loop)回路(図示しない)により12倍に逓倍した高速クロック信号HI_CLKを生成して、送信側データ転送装置400aに送信するものである。さらに、LCDコントローラ407は、画像データの転送の開始または停止を指示する転送指示信号STARTと、送信側データ転送装置400aの内部データを初期化するリセット信号RESETと、LVDSドライバ群405を待機状態にするスタンバイ信号STBYとを送信側データ転送装置400aに送信するものである。
The
一方、上記受信側データ転送装置400bは、送信側データ転送装置400aからの各種信号を受け、LCDドライバ401に対して、クロック信号RX_CLKと、8ビットの画像データRO[8:1]、GO[8:1]、BO[8:1]と、3ビットの制御信号CTLO[3:1]を送信するものであり、該3ビットの制御信号CTLO[3:1]は水平同期信号HSYNCと垂直同期信号VSYNCとデータ制御信号DataEnableとを含んでいる。また、受信側データ転送装置400bは、転送指示信号STARTOをLCDドライバ401に送信するものである。
On the other hand, the reception-side
また、該LCDドライバ401は、受信側データ転送装置400bに対し、LVDSレシーバ群403を待機状態にするスタンバイ信号STBYを送信するものである。
The
ここで、LVDSレシーバ群403は4つのLVDSレシーバ403a〜403dから構成されており、その非反転信号線RX_DT1、RX_DT2、RX_CTL、RX_CKと反転信号線RX_DT1X、RX_DT2X、RX_CTLX、RX_CKXの入力端子の間には、各々概ね100Ωの終端抵抗Ra〜Rdが接続されている。
Here, the LVDS
次に動作について説明する。 Next, the operation will be described.
まず、送信側データ転送装置の動作について説明する。 First, the operation of the transmission side data transfer apparatus will be described.
LCDコントローラ407から画像データR[8:1]、G[8:1]、B[8:1]と制御信号CTL[3:1]とが送信側データ転送装置400aに送信され、クロック信号LO_CLKの立上りタイミングで、各々画像データR[8:1]、G[8:1]、B[8:1]が、該データ転送装置400a内の対応するラッチ回路(図示せず)にラッチされ、また、制御信号CTL[3:1]が、該データ転送装置400a内の対応する信号処理回路(図示せず)で処理される。
The image data R [8: 1], G [8: 1], B [8: 1] and the control signal CTL [3: 1] are transmitted from the
クロック信号LO_CLKの次の立上りタイミングで、上記各ラッチ回路にラッチされた各画素データ、および上記信号処理回路で処理された制御信号が、該パラレルシリアル変換回路406内の対応する各シフトレジスタ(図示せず)に入力される。 At the next rising timing of the clock signal LO_CLK, each pixel data latched in each latch circuit and the control signal processed by the signal processing circuit are transferred to corresponding shift registers (see FIG. (Not shown).
その後、所定の期間において、高速クロック信号HI_CLKに基づいて、入力された画像データR[8:1]およびG[8:5]が1つのシフトレジスタからシリアル画像データ信号D1として出力される。このシリアル画像データ信号DT1は、LVDSドライバ405aにより非反転信号DT1およびその反転信号DT1Xからなる差動信号としてバス404のデータ信号線を介して、受信側データ転送装置400bに転送される。
Thereafter, based on the high-speed clock signal HI_CLK, the input image data R [8: 1] and G [8: 5] are output from one shift register as the serial image data signal D1 in a predetermined period. The serial image data signal DT1 is transferred by the LVDS driver 405a as a differential signal composed of the non-inverted signal DT1 and the inverted signal DT1X to the receiving side
また、上記所定の期間には、高速クロック信号HI_CLKに基づいて、シフトレジスタ125は、入力された画像データG[4:1]およびB[8:1]が1つのシフトレジスタからからシリアル画像データ信号D2として出力される。このシリアル画像データ信号D2は、LVDSドライバ405bにより、非反転信号DT2およびその反転信号DT2Xからなる差動信号としてバス404のデータ信号線を介して、受信側データ転送装置400bに転送される。
Further, during the predetermined period, the shift register 125 receives the input image data G [4: 1] and B [8: 1] from one shift register based on the high-speed clock signal HI_CLK. Output as signal D2. The serial image data signal D2 is transferred by the
さらに、上記所定の期間には、高速クロック信号HI_CLKに基づいて、信号処理回路で処理された制御信号Cが、対応するシフトレジスタからシリアル制御信号CTとして出力される。このシリアル制御信号CTは、LVDSドライバ405cにより非反転信号CTLおよびその反転信号CTLXからなる差動信号として、バス404を介して、受信側データ転送装置400bに転送される。
Further, during the predetermined period, based on the high-speed clock signal HI_CLK, the control signal C processed by the signal processing circuit is output from the corresponding shift register as the serial control signal CT. The serial control signal CT is transferred by the
送信側データ転送装置400aでは、このようなLCDコントローラ407からのデータの入力と、該入力されたデータのシリアル出力とが繰り返し行われる。
In the transmission-side
なお、送信側データ転送装置400aのパラレルシリアル変換回路406では、入力された高速クロック信号HI_CLKが内部のインバータにより反転されてシリアルクロック信号CLKSRが生成され、LVDSドライバ405dにより、非反転信号CKと反転信号CKXとからなる差動信号として、バス404を介して、受信側データ転送装置400aに送信される。
In the parallel-
次に、受信側データ転送装置の動作について説明する。 Next, the operation of the receiving side data transfer apparatus will be described.
LVDSレシーバ群403は、上述のように、4つのLVDSレシーバ403a〜403dで構成されており、内部スタンバイ信号RSTBにより制御されるLVDSレシーバ403aは、バス404のデータ信号線DT1およびDT1Xからの非反転信号および反転信号を受信し、シリアル画像データ信号RDT1をシリアルパラレル変換回路402に出力する。
As described above, the LVDS
また、内部スタンバイ信号RSTBにより制御されるLVDSレシーバ403bは、バス404のデータ信号線DT2およびDT2Xからの非反転信号および反転信号を受信し、シリアル画像データ信号RDT2をシリアルパラレル変換回路402に出力する。
The
さらに、スタンバイ信号STBYにより制御されるLVDSレシーバ403cは、バス404の制御信号線CTL、CTLXからの非反転信号および反転信号を受信し、シリアル制御信号RCTLをシリアルパラレル変換回路402に出力する。
Further, the LVDS receiver 403 c controlled by the standby signal STBY receives the non-inverted signal and the inverted signal from the control signal lines CTL and CTLX of the
また、スタンバイ信号STBYにより制御されるLVDSレシーバ403dは、バス404のクロック信号線CKおよびCKXから非反転信号および反転信号を受信し、シリアルクロック信号RCLKをシリアルパラレル変換回路402に出力する。
The
そして、シリアルパラレル変換回路402は、内部の信号処理回路(図示せず)により、シリアルクロック信号RCLKに対して、送信側データ転送装置における信号処理とは逆の信号処理(逆信号処理)を施して、クロック信号RX_CLKを出力する。
Then, the serial /
シリアルパラレル変換回路402では、LVDSレシーバ403cおよび403dからの信号を入力とするシフトレジスタ(図示せず)により、制御コードCTLO[12:1]が生成され、さらに、制御コードCTLO[12:1]とクロック信号CLKを入力とする制御コード解読回路(図示せず)により、3ビットの制御信号CTLO[3:1]と転送指示信号STARTOが出力される。
In the serial-
さらに、スタンバイ信号STBYと転送指示信号STARTOの反転信号を入力とするORゲート(図示せず)からは、内部スタンバイ信号RSTBが出力される。 Further, an internal standby signal RSTB is output from an OR gate (not shown) that receives the standby signal STBY and an inverted signal of the transfer instruction signal STARTO.
シリアルパラレル変換回路402は、12ビットのシリアル画像データ信号RDT1を入力とするシフトレジスタ(図示せず)により、シリアルクロック信号RCLKに基づき、上位8ビットを画像データRO[8:1]として順次出力し、下位4ビットを画像データGO[8:5]として順次出力する。
The serial-
また、シリアルパラレル変換回路402は、12ビットのシリアル画像データ信号RDT2を入力とするシフトレジスタにより、シリアルクロック信号RCLKに基づき、上位4ビットを画像データGO[4:1]として順次出力し、下位8ビットを画像データBO[8:1]として順次出力する。
The serial-
画像データRO[8:1]、GO[8:1]、BO[8:1]の値は、対応する3つのラッチ回路(図示せず)により、クロック信号CLKの立ち上がり時に、各々ラッチされる。 The values of the image data RO [8: 1], GO [8: 1], and BO [8: 1] are respectively latched by the corresponding three latch circuits (not shown) when the clock signal CLK rises. .
以上のように、画像データと同期する制御信号を簡単な論理回路で構成された制御コード生成回路により制御コードに暗号化し、制御コードを画像データと共にシリアル信号に変換して同じバスのデータ信号線により相手デバイスに転送することができるので、先行技術に比べて回路構成も容易であり、別の信号線を用意することなく、画像データの転送を行うことができる。また、制御コードにアイドルコードとスタートコードを含めることができるので、待機状態から動作状態への復帰、動作状態から待機状態への遷移を同じ制御信号線で兼ねることができる。さらに待機状態では、データ信号線のLVDSドライバとLVDSレシーバを待機状態にするため、消費電力を抑えることには効果がある。 As described above, the control signal synchronized with the image data is encrypted into the control code by the control code generation circuit configured by a simple logic circuit, and the control code is converted into a serial signal together with the image data, and the data signal line of the same bus Therefore, the circuit configuration is easier than in the prior art, and image data can be transferred without preparing a separate signal line. Further, since the idle code and the start code can be included in the control code, the same control signal line can be used to return from the standby state to the operating state and to transition from the operating state to the standby state. Further, in the standby state, the LVDS driver and the LVDS receiver of the data signal line are set in the standby state, which is effective in suppressing power consumption.
しかしながら、シリアル画像信号線とは別にシリアル制御信号線用のLVDSドライバとLVDSレシーバ及びその2本の信号線が必要となり、信号線の数が少なく論理回路が簡単で且つ消費電力が小さく抑え且つ小さな回路規模での実現には更に工夫が必要であるため最適ではない。 However, in addition to the serial image signal line, an LVDS driver and LVDS receiver for the serial control signal line and their two signal lines are required, the number of signal lines is small, the logic circuit is simple, and the power consumption is kept small and small. Realization on a circuit scale is not optimal because further ingenuity is required.
次に、特許文献2に開示のデータ送受信回路を示すブロック図である。
Next, it is a block diagram which shows the data transmission / reception circuit disclosed by
図8に示すように、この特許文献2に開示のディジタルデータ送受信回路500は、データを送信するデータ送信装置501と、送信されたデータを受信するデータ受信装置511とを有しており、このようなデータの送受信により、データ送信装置501から出力される画像信号に上記のように多くの出力線を必要としていない。
As shown in FIG. 8, the digital data transmission /
すなわち、該データ送信装置501は、画像データをパラレルシリアル変換する画像データP−S変換回路508と、差動回路502に電圧Vinを供給する電圧供給部503と、伝送されたビット要素を受信する入力部504と、非反転電流信号と反転電流信号とを伝送する出力部505,506と、外部電流設定用の抵抗器507とを有している。
That is, the
また、データ受信装置511は、差動回路512に電圧Vinを供給する入力部513と、非反転電流信号および反転電流信号を受信する入力部514,515と、受信された電流信号からビット要素を出力する出力部516と、外部利得設定用の抵抗器517と、該出力部516から出力されたシリアルデータをシリアルパラレル変換する画像データS−P変換回路518とを有している。
The
この場合、データの伝送は、移動通信端末装置の供給電圧(例えば、典型的LVDS供給電圧がおよそ3.0Vの場合、1.5から1.8V)で動作するサブLVDSタイプの電流信号のデータ送信装置501とデータ受信装置511とによって実行されるが、必ずしもこれに限るものではない。
In this case, the transmission of data is data of a sub-LVDS type current signal that operates at the supply voltage of the mobile communication terminal device (for example, 1.5 to 1.8 V when a typical LVDS supply voltage is approximately 3.0 V). It is executed by the
信号は図8に従う自己バイアス信号伝送方法を用いて伝送ライン518,519でデータ送信装置501からデータ受信装置511へ転送される。この自己バイアス信号伝送方法では伝送ライン518,519間に抵抗器520(例えば抵抗値100オームなど)が配設されている。
The signal is transferred from the
このデータ送信装置501からデータ受信装置511への伝送ライン518,519における波形図は、図9に示している。なお、この動作原理は通常のLVDS回路の場合と異なるものではない。
Waveform diagrams in the
図9に示すように、伝送ライン518,519における電流信号は、非反転ラインである伝送ライン518の電圧波形が正である場合に1ビットとして解釈され、この場合には反転ラインである伝送ライン519の電圧波形は負である。これと同様に、0ビットの場合は逆の状況によって示される。サブLVDSタイプの電流信号送信器/受信器ペアは、電磁波のノイズを最小に保持しながら、高いデータ転送速度で使用が可能となる。
As shown in FIG. 9, the current signal in the
次に、例えばカメラモジュールから画像表示装置にデータ送信装置501によって出力される画像データの一例としてVGAサイズの画像データについて説明する。
Next, for example, image data of VGA size will be described as an example of image data output from the camera module to the image display device by the
VGAサイズの画像データでは、1ライン中に640画素のデータを有しており、1フレーム中に480ラインのデータを有している。1画素のデータサイズは撮像素子の信号をディジタル値に量子化するビット数により8ビット〜14ビットなどを有する場合が多い。従来技術によれば、カメラモジュールから画像表示装置に出力される画像データは、一つのフレームがいくつかのラインの単位で扱われる必要がある。画像データがどのフレームのそのラインに属するかの識別方法としてシリアル送受信データ列の一例を図9に示している。 The VGA size image data has 640 pixels of data in one line and 480 lines of data in one frame. The data size of one pixel often has 8 bits to 14 bits depending on the number of bits for quantizing the signal of the image sensor into a digital value. According to the prior art, image data output from the camera module to the image display device needs to handle one frame in units of several lines. FIG. 9 shows an example of a serial transmission / reception data string as a method for identifying which frame the image data belongs to that line.
図9において、フレームの始端が同期コードFS(フレーム始端)601によって示され、フレームの終端が同期コードFE(フレーム終端)602によって示されるように、特別の同期コードを用いてフレームが固定化されている。このフレーム内に、各ラインについての画像データと統計データとが、やはりレコードの始端を示す同期コードLS(ライン始端)603と、レコードの終端を示す同期コードLE(ライン終端)604とを有している。ここで、統計データには例えば輝度積算値などがあり、これを、明るすぎる画面のときに画面が暗くなるように、または暗すぎる画面のときに画面が明るくなるように露出制御に用いている。 In FIG. 9, the frame is fixed using a special synchronization code so that the start of the frame is indicated by a synchronization code FS (frame start) 601 and the end of the frame is indicated by a synchronization code FE (frame end) 602. ing. Within this frame, the image data and statistical data for each line have a synchronization code LS (line start end) 603 indicating the beginning of the record and a synchronization code LE (line end) 604 indicating the end of the record. ing. Here, the statistical data includes, for example, an integrated luminance value, and this is used for exposure control so that the screen becomes dark when the screen is too bright, or the screen becomes bright when the screen is too dark. .
この場合では、フレーム始端同期コードFS601が伝送され、その後に、第1ライン用画像データ605とライン終端同期コードLE604が続く。さらに、ライン始端同期コードLS603の後に第2ライン用の画像データ605とライン終端同期コードLE604が続く。このように、各ラインの始端を示すライン始端同期コードLS603と、各ラインの終端を示すライン終端同期コードLE604との間にそれぞれ、ライン1〜480用の各画像データ605がそれぞれ伝送される。さらに、最終のライン480用の画像データ605からライン終端同期コードLE604の伝送後に、ライン始端同期コードLS603が伝送され、さらに統計データSD606が伝送される。次いで、この統計データSD606の伝送後に、伝送されたフレームの終端を示すフレーム終端同期コードFE602が伝送される。
In this case, the frame start synchronization code FS601 is transmitted, followed by the first
統計データSD606の統計データ量は、一つの画像データライン内のデータ量より少なくすることも、多くすることもできるので、これに対応して、最後のラインが短くなったり長くなったりする可能性がある。しかし、このことに起因して問題が生じることはまずない。なぜなら、フレームの始端が同期コードFS601によって示され、フレームの終端が同期コードFE602によって示されるように、画像データには現れない特別の同期コードを用いてフレームが確定されているからである。これによって、1フレーム内に、同期コードによって分離された480個のデータ単位の画像データを含み、481番目のデータ単位に統計データSD606が含まれると想定することにより、受信側でライン1〜480用の各画像データ605と統計データSD606とを一連のデータから簡単に分離することができる。また、予め統計データSD606が存在していないことが分かっているときには、受信側にて480個のデータ単位の画像データ605を分離することができる。
Since the statistical data amount of the statistical data SD606 can be made smaller or larger than the data amount in one image data line, the last line may be shortened or lengthened accordingly. There is. However, this is unlikely to cause problems. This is because the frame is determined using a special synchronization code that does not appear in the image data, as indicated by the synchronization code FS601 at the start of the frame and the synchronization code FE602 at the end of the frame. As a result, by assuming that image data of 480 data units separated by the synchronization code is included in one frame and statistical data SD606 is included in the 481st data unit,
しかしながら、上記特許文献2に開示された従来のLVDS(低電圧差分信号)シリアル送受信方法では、カメラモジュールが出力する画像信号をより少ない配線にて実現し、不要輻射ノイズの低減、システムの費用削減や低消費電力化,小型化の課題に対する解決策には効果があるが、各フレームおよびライン毎の画像データ605を容易かつ確実に分離すること、および、画像データ605とこの画像データ605に続く統計データSD606を容易かつ確実に分離するためには、画像データ605には現れない特別な同期コードを用いたフレーム始端同期コードFS601と、フレーム終端同期コードFE602と、フレーム内の各ラインの始端を示すライン始端同期コードLS603と、各ラインの終端を示すライン終端同期コードLE604を用いる必要がある。このように、データ送信装置501の入力部504に入力する各ライン用の画像データ605および統計データSD606の前後に同期コードを挿入する必要があること、また、データ受信装置511の出力部516から出力されるライン用画像データ605および統計データSD606の前後に存在する同期コードを検出し且つこの同期コードとそれ以外の画像データ605や統計データSD606とを分離する必要であることから、データ送信装置501の前段に同期コード挿入回路が必要となり、且つデータ受信装置511の後段に同期コード分離回路が必要となって、送受信時間の高速化の実現と、送信・受信タイミング制御回路を小さな回路規模で行うには更なる工夫が必要であるため最適ではない。
However, in the conventional LVDS (low voltage differential signal) serial transmission / reception method disclosed in
上記特許文献2にはこのような問題を解決したデータ送受信装置が開示されており、以下、図10を用いて簡単に説明する。
図10は、該データ送受信装置を説明するブロック図である。 FIG. 10 is a block diagram illustrating the data transmitting / receiving apparatus.
図10に示すように、データ送受信装置10aは、ディジタルデータを送信するデータ送信装置110と、送信されたディジタルデータを受信するデータ受信装置150とを有しており、例えばカメラモジュールと画像表示装置との間などでディジタルデータの送受信を行う。
As shown in FIG. 10, the data transmitting / receiving
なお、データ送受信装置10aは、データ送信装置110からデータ受信装置150側に出力される信号電流を信号電圧に変換する抵抗手段としての電流/電圧変換用の抵抗151を更に有しているが、この電流/電圧変換用の抵抗151は、データ送信装置110の外部に配設されており、データ受信装置150側に設けられている。
The data transmitting / receiving
データ送信装置110は、画像データパラレル信号115をパラレルシリアル変換するパラレル−シリアル変換回路116と、そのパラレルシリアル変換出力を差動振幅信号として送信するLVDS(Low Voltage Differential Signal)送信器118と、振幅切替手段としてのNchトランジスタ112と、第1の定電流電源114と、第2の定電流電源113とを有している。これらのLVDS送信器118、Nchトランジスタ112および定電流電源113,114により差動振幅信号送信手段が構成され、この差動振幅信号送信手段は、画像データの位置を示す同期コードシリアル信号111の値に応じて差動振幅信号の差動電圧(伝送ライン間電圧)の振幅を変化させるように、パラレル−シリアル変換回路116からの画像データシリアル信号117を差動振幅信号(両伝送ラインへの出力信号)に変換して、同期コードシリアル信号111の信号値Sと画像データシリアル信号117の信号値Yを同時に両伝送ラインを介して送信可能とする。また、これらのNchトランジスタ112および定電流電源113,114により定電流制御手段が構成され、この定電流制御手段は、同期コードシリアル信号111の値Sに応じて、LVDS送信器118に供給される定電流を制御する。
The
ここで、パラレル−シリアル変換回路116は、1画素当たりNビット(Nは自然数)のパラレル画像データ(画像データパラレル信号)を画像入力データとして、この1画素当たりNビット(Nは自然数)の画像データパラレル信号115をシリアル画像データ(画像データシリアル信号)に変換する。
Here, the parallel-
LVDS送信器118は、パラレル−シリアル変換回路116から出力される送信側画像データシリアル信号117を差動振幅信号に変換する。
The
Nchトランジスタ112において、そのゲートにはシリアル同期信号である送信側同期コードシリアル信号111が入力され、そのソース線には定電流電源113の出力端が接続されて定電流が供給され、そのドレイン線にはLVDS送信器118の電源電圧入力端および定電流電源114の出力端が接続されている。これによって、Nchトランジスタ112は、送信側同期コードシリアル信号111に応じて、LVDS送信器118への定電流電源113の出力をオン/オフ制御して、定電流電源113,114による定電流と定電流電源114だけによる定電流とのいずれかに切り替えるようになっている。
In the
定電流電源113は、電源電圧Vddの出力端100とNchトランジスタ112のソース線間に接続されて、Nchトランジスタ112を介して所定の定電流をLVDS送信器118に供給可能とする。
The constant
定電流電源114は、定電流電源113とNchトランジスタ112の直列回路に並列に接続されており、定電流電源114からの定電流または、定電流電源113,114からの定電流をLVDS送信器118に供給する。
The constant
また、データ送信装置110は、画像データに関連するMビット(Mは自然数)の任意の制御データをパラレルシリアル変換して送信する制御データ変換回路101bを有している。
In addition, the
一方、データ受信装置150は、LVDS(Low Voltage Differential Signal)受信器152と、同期信号変換手段としての同期コード変換回路155と、シリアル−パラレル変換手段としてのシリアル−パラレル変換回路156とを有している。
On the other hand, the
また、データ受信装置150は、制御データ変換回路101bからの制御データのシリアル信号を受信して、画像データに関連するMビット(Mは自然数)の任意の制御データに変換する制御データ変換回路160aを有している。
Further, the
LVDS受信器152は、電源電圧Vddの出力端100と接地電圧接続端との間に設けられ、LVDS送信器118から出力される電流を電圧として受信して、受信側同期シリアル信号153および画像データシリアル信号154を分離出力する。このLVDS受信器152は、LVDS送信器118からの差動電圧の振幅幅を変化させることにより、同期コードシリアル信号111と画像データシリアル信号117の各信号値を同時に多重送信するLVDS送信器118から出力される信号電流を信号電圧に変換する抵抗151を介してその信号電圧として受信する。
The
即ち、このLVDS受信器152により差動振幅信号受信手段が構成され、差動振幅信号受信手段は、同期コードシリアル信号111の値Sに応じて画像データシリアル信号117の出力差動電圧の振幅を変化させた差動振幅信号を受信して、同期コードシリアル信号111の信号値Sと画像データシリアル信号117の信号値Yとを分離するようになっている。
That is, the
同期コード変換回路155は、LVDS受信器152から出力された受信側同期コードシリアル信号153を同期信号157に変換する。即ち、同期コードシリアル信号153の固有のデータ列(ビット列)から、画像データの1フレームの始端を示す同期コードFS、その1フレームの終端を示す同期コードFE、その1フレームの一部を構成する1ラインの始端を示す同期コードLS、その1ラインの終端を示す同期コードLEの4種類それぞれを画像データの位置を示す同期信号157に変換する。
The synchronization
シリアル−パラレル変換回路156は、LVDS受信器152から出力された画像データシリアル信号154を、1画素当たりNビット(Nは自然数)のパラレル信号158に変換する。
The serial-
この動作原理は通常のLVDS送受信の場合と異なるものではない。即ち、LVDS受信器152において、電流信号は抵抗151に流れる方向により”1”または” 0”として解釈される。LVDS送信器118およびLVDS受信器152のペアは、電磁ノイズを最小に保持しながら、高いデータ転送速度での使用が可能である。
This principle of operation is not different from the case of normal LVDS transmission / reception. That is, in the
このようなデータ送受信装置では、特にカメラモジュールと電子情報装置との間でのLVDSデータ送受信において、画像データと同期コードの多重化処理およびその分離処理により、シリアル送信データ量を増加させることなく、容易かつ正確に1フレームの始端と終端および1ラインの画像データの始端と終端、さらには1画素データの始端と終端など、画像データの位置を認識させることができて、データ送受信の高速化と、送信・受信タイミング制御回路を小回路規模で実現できる。
しかしながら、上記図10に示す従来のデータ送受信装置では、任意の制御コードは、その送信側の変換回路101bと受信側の変換回路160aにより送信しており、任意の制御コードの伝送には、画像データおよび同期コードを送信する伝送経路とは別の伝送経路が必要となり、さらに、データ送信装置およびデータ受信装置の双方で変換回路を備える必要がある。
However, in the conventional data transmitting / receiving apparatus shown in FIG. 10, an arbitrary control code is transmitted by the
本発明は上記のような問題点を解決するためになされたもので、画像データシリアル信号の送信側では、画像データの位置を示す同期コードと、画像データに関連する制御信号(制御データ)との多重化処理を行うことができ、画像データシリアル信号の受信側では、該多重化された同期コードと制御信号とを分離処理することができ、送信・受信タイミング制御回路を小さな回路規模で実現することができるデータ送信装置、データ送信方法、データ受信装置、データ受信方法、該データ送信装置およびデータ受信装置を用いたデータ送受信システム、およびデータ送受信方法 並びに該データ送受信装置を用いた電子情報機器を得ることを目的とする。 The present invention has been made to solve the above problems. On the image data serial signal transmission side, a synchronization code indicating the position of image data, a control signal (control data) related to the image data, and the like. Multiplexing processing can be performed, and on the receiving side of the image data serial signal, the multiplexed synchronization code and control signal can be separated and the transmission / reception timing control circuit can be realized with a small circuit scale Data transmitting apparatus, data transmitting method, data receiving apparatus, data receiving method, data transmitting / receiving system using the data transmitting apparatus and data receiving apparatus, data transmitting / receiving method, and electronic information device using the data transmitting / receiving apparatus The purpose is to obtain.
本発明にかかるディジタルデータ送信装置は、ディジタル画像データを送信するディジタルデータ送信装置であって、1画素あたりNビット(Nは自然数)の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換回路と、該画像データの位置を示す同期コード、及び該画像データに関連するMビット(Mは自然数)の制御データおよび該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換回路と、該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部とを備え、該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、そのことにより上記目的が達成される。 A digital data transmission apparatus according to the present invention is a digital data transmission apparatus for transmitting digital image data, and converts an image data parallel signal representing image data of N bits (N is a natural number) per pixel into an image data serial signal. A parallel-serial conversion circuit, a synchronization code indicating the position of the image data, M-bit (M is a natural number) control data related to the image data, and a control code indicating the position of the control data; A data conversion circuit that outputs a synchronization code, the control data, and a synchronization control serial signal including the control code, and a differential amplitude signal transmission unit that converts the image data serial signal into a differential amplitude signal and transmits the differential signal. The differential amplitude signal transmission unit converts the amplitude of the differential amplitude signal of the image data serial signal into the synchronous control serial signal. Is intended to vary in accordance with the value, the object is achieved.
本発明は、上記ディジタルデータ送信装置において、前記差動振幅信号送信部は、一対の信号出力線を有し、該一対の信号出力線の間に接続された抵抗に、前記画像データシリアル信号に対応する差動電圧が発生するよう、該一対の信号出力線に電流信号を供給する差動送信器と、電源と該差動送信器との間に接続され、常に該差動送信器に第1の駆動電流を供給する第1の定電流源と、電源と該差動送信器との間に接続され、該差動送信器に第2の駆動電流を供給する第2の定電流源と、該第2の定電流源と該差動増幅器との間に接続されたNchトランジスタとを備え、前記同期制御シリアル信号を該Nchトランジスタのゲート入力として、該同期制御シリアル信号の値により該Nchトランジスタを、該同期制御シリアル信号が該画像データシリアル信号と同時に送信されるようオンオフ制御することが好ましい。 According to the present invention, in the digital data transmission device, the differential amplitude signal transmission unit includes a pair of signal output lines, and a resistor connected between the pair of signal output lines is connected to the image data serial signal. A differential transmitter for supplying a current signal to the pair of signal output lines and a power source and the differential transmitter are connected to each other so that a corresponding differential voltage is generated. A first constant current source that supplies one driving current; a second constant current source that is connected between a power source and the differential transmitter and supplies a second driving current to the differential transmitter; An Nch transistor connected between the second constant current source and the differential amplifier, and using the synchronization control serial signal as a gate input of the Nch transistor, the Nch transistor according to the value of the synchronization control serial signal The synchronous control serial signal is connected to the transistor. It is preferable to on-off control so that the transmitted data serial signal at the same time.
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、1フレームの始端を示す第1の同期コードと、該1フレームの終端を示す第2の同期コードと、該1フレームにおける1ラインの始端を示す第3の同期コードと、該1フレームにおける1ラインの終端を示す第4の同期コードとを含み、かつ、該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第1〜第3の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data transmitting apparatus, the data string constituting the synchronization control serial signal includes a first synchronization code indicating the start of one frame, a second synchronization code indicating the end of the one frame, A third synchronization code indicating the start of one line in the one frame, and a fourth synchronization code indicating the end of one line in the one frame, and any control data in the one frame A first control code indicating a start end; arbitrary control data following the first control code; and a second control code indicating an end of the arbitrary control data; the first to third synchronization codes Is composed of a data string of N bits (N is a natural number), and the first and second control codes and control data are preferably composed of a data string of M bits (M is a natural number).
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、1フレームの始端を示す第1の同期コードと、該1フレームの終端を示す第2の同期コードとを含み、かつ該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第1および第2の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data transmitting apparatus, the data string constituting the synchronization control serial signal includes a first synchronization code indicating the start of one frame and a second synchronization code indicating the end of the one frame. And a first control code indicating the start of any control data in the one frame, any control data following the first control code, and a second indicating the end of the any control data The first and second synchronization codes are composed of a data string of N bits (N is a natural number), and the first and second control codes and control data are M bits (M Is preferably a natural number) data string.
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、1フレームの始端を示す第1の同期コードを含み、かつ該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第1の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data transmitting apparatus, the data string constituting the synchronization control serial signal includes a first synchronization code indicating the start of one frame, and any control data in the one frame A first control code indicating a start end, arbitrary control data following the first control code, and a second control code indicating an end of the arbitrary control data, the first synchronization code being N It is preferable that the data string is composed of bits (N is a natural number), and the first and second control codes and the control data are composed of a data string of M bits (M is a natural number).
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、1画素データの始端を示す第5の同期コードと、該1画素データの終端を示す第6の同期コードとを含み、かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第5および第6の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data transmitting apparatus, the data string constituting the synchronization control serial signal includes a fifth synchronization code indicating the start of one pixel data and a sixth synchronization code indicating the end of the one pixel data. And a first control code indicating the start of any control data in one frame, any control data following the first control code, and a first control code indicating the end of the control data The fifth and sixth synchronization codes are composed of a data string of N bits (N is a natural number), and the first, second control codes, and control data are M bits ( It is preferable that M is a natural number) data string.
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、1画素データの始端を示す第5の同期コードを含み、かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第5の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data transmitting apparatus, the data string constituting the synchronization control serial signal includes a fifth synchronization code indicating the start of one pixel data, and any control data in one frame A first control code indicating a start end; arbitrary control data following the first control code; and a second control code indicating an end of the arbitrary control data. The fifth synchronization code is N It is preferable that the data string is composed of bits (N is a natural number), and the first and second control codes and the control data are composed of a data string of M bits (M is a natural number).
本発明にかかるディジタルデータ受信装置は、1画素あたりNビット(Nは自然数)の画像データを表す画像データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させて得られる差動振幅信号をディジタル画像データとして受信するディジタルデータ受信装置であって、該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信部と、該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換回路と、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換回路と、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するMビット(Mは自然数)の制御データの位置を示す制御コードに基づいて該制御データに変換する制御データ・コード変換回路とを備えたものであり、そのことにより上記目的が達成される。 The digital data receiving apparatus according to the present invention changes the amplitude of a differential amplitude signal of an image data serial signal representing image data of N bits (N is a natural number) per pixel in accordance with the value of the synchronous control serial signal. A digital data receiving device for receiving the obtained differential amplitude signal as digital image data, the differential amplitude signal receiving the differential amplitude signal and outputting the image data serial signal and the synchronization control serial signal A receiving unit, a serial-parallel conversion circuit that converts the image data serial signal into an image data parallel signal representing the image data, and a data string that receives the synchronization control serial signal and constitutes the synchronization control serial signal; A synchronization code conversion circuit for converting the image data into a synchronization code indicating the position of the image data in comparison with various determined data sequences; A control serial signal is received, and a data sequence constituting the synchronous control serial signal is compared with various determined data sequences to indicate the position of control data of M bits (M is a natural number) related to the image data. And a control data code conversion circuit for converting the control data into the control data based on the control code, thereby achieving the above object.
本発明は、上記ディジタルデータ受信装置において、前記差動振幅信号受信部は、一対の信号入力線を有し、該一対の信号入力線の間に接続された抵抗に差動電圧の振幅情報を前記同期制御シリアル信号に変換して出力し、該差動電圧の極性情報を前記画像データシリアル信号に変換して出力する差動受信器を備えていることが好ましい。 In the digital data receiving apparatus according to the present invention, the differential amplitude signal receiving unit includes a pair of signal input lines, and the amplitude information of the differential voltage is supplied to a resistor connected between the pair of signal input lines. It is preferable to provide a differential receiver that converts and outputs the synchronous control serial signal and converts the polarity information of the differential voltage into the image data serial signal.
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、1フレームの始端を示す第1の同期コードと、該1フレームの終端を示す第2の同期コードと、該1フレームにおける1ラインの始端を示す第3の同期コードと、該1フレームにおける1ラインの終端を示す第4の同期コードとを含み、かつ、該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第1〜第3の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data receiving apparatus, the data sequence constituting the synchronization control serial signal includes a first synchronization code indicating the start of one frame, a second synchronization code indicating the end of the one frame, A third synchronization code indicating the start of one line in the one frame, and a fourth synchronization code indicating the end of one line in the one frame, and any control data in the one frame A first control code indicating a start end, arbitrary control data following the first control code, and a second control code indicating the end of the arbitrary control data, the first to third synchronizations The code is preferably composed of a data string of N bits (N is a natural number), and the first and second control codes and the control data are preferably composed of a data string of M bits (M is a natural number).
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、1フレームの始端を示す第1の同期コードと、該1フレームの終端を示す第2の同期コードとを含み、かつ該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第1および第2の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data receiving apparatus, the data string constituting the synchronization control serial signal includes a first synchronization code indicating the start of one frame and a second synchronization code indicating the end of the one frame. And a first control code indicating the start of any control data in the one frame, any control data following the first control code, and a second indicating the end of the any control data The first and second synchronization codes are composed of a data string of N bits (N is a natural number), and the first and second control codes and control data are M bits (M Is preferably a natural number) data string.
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、1フレームの始端を示す第1の同期コードを含み、かつ該1フレームの中にある任意の制御データの始端を示す制御コードと、該制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第1の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data receiving apparatus, the data string constituting the synchronization control serial signal includes a first synchronization code indicating the start of one frame, and any control data in the one frame It includes a control code indicating a start end, arbitrary control data following the control code, and a second control code indicating the end of the arbitrary control data, and the first synchronization code is N bits (N is a natural number) It is preferable that the first and second control codes and the control data are composed of a data string of M bits (M is a natural number).
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、1画素データの始端を示す第5の同期コードと、該1画素データの終端を示す第6の同期コードとを含み、かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第5および第6の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data receiving apparatus, the data string constituting the synchronization control serial signal includes a fifth synchronization code indicating the start of one pixel data and a sixth synchronization code indicating the end of the one pixel data. And a first control code indicating the start of any control data in one frame, any control data following the first control code, and a first control code indicating the end of the control data The fifth and sixth synchronization codes are composed of a data string of N bits (N is a natural number), and the first, second control codes, and control data are M bits ( It is preferable that M is a natural number) data string.
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、1画素データの始端を示す第5の同期コードを含み、かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第5の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the digital data receiving apparatus, the data string constituting the synchronization control serial signal includes a fifth synchronization code indicating the start of one pixel data, and includes any control data in one frame. A first control code indicating a start end; arbitrary control data following the first control code; and a second control code indicating an end of the arbitrary control data. The fifth synchronization code is N It is preferable that the data string is composed of bits (N is a natural number), and the first and second control codes and the control data are composed of a data string of M bits (M is a natural number).
本発明にかかるデータ送受信システムは、ディジタル画像データを送信するディジタルデータ送信装置と、該送信されたディジタル画像データを受信するディジタルデータ受信装置とを備えたディジタルデータ送受信システムであって、該ディジタルデータ送信装置は、1画素あたりNビット(Nは自然数)の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換回路と、該画像データの位置を示す同期コード、及び該画像データに関連するMビット(Mは自然数)の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換回路と、該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部とを備え、該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、該ディジタルデータ受信装置は、該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信部と、該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するパラレル−シリアル変換回路と、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換回路と、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するMビット(Mは自然数)の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換回路とを備えたものであり、そのことにより上記目的が達成される。 A data transmission / reception system according to the present invention is a digital data transmission / reception system including a digital data transmission device that transmits digital image data and a digital data reception device that receives the transmitted digital image data. The transmission apparatus includes a parallel-serial conversion circuit that converts an image data parallel signal representing image data of N bits (N is a natural number) per pixel into an image data serial signal, a synchronization code indicating a position of the image data, and the M-bit (M is a natural number) control data related to image data and a control code indicating the position of the control data are input, and the synchronization code, the control data, and a synchronous control serial signal including the control code are output. And a data conversion circuit for converting the image data serial signal into a differential amplitude signal A differential amplitude signal transmission unit that converts and transmits the differential amplitude signal transmission unit, and changes the amplitude of the differential amplitude signal of the image data serial signal according to the value of the synchronization control serial signal The digital data receiving device receives the differential amplitude signal and outputs the image data serial signal and the synchronization control serial signal; and the image data serial signal A parallel-serial conversion circuit for converting the image data into an image data parallel signal representing the image data; and receiving the synchronization control serial signal, and comparing the data sequence constituting the synchronization control serial signal with various predetermined data sequences A synchronization code converting circuit for converting the image data into a synchronization code indicating the position of the image data, and receiving the synchronization control serial signal, and a data string constituting the synchronization control serial signal Control data code conversion circuit for converting to control data based on a control code indicating the position of control data of M bits (M is a natural number) related to the image data compared with various determined data strings Thus, the above-described object is achieved.
本発明は、上記データ送受信システムにおいて、前記差動振幅信号送信部は、一対の信号出力線を有し、該一対の信号出力線の間に接続された抵抗に、前記画像データシリアル信号に対応する差動電圧が発生するよう、該一対の信号出力線に電流信号を供給する差動送信器と、電源と該差動送信器との間に接続され、常に該差動送信器に第1の駆動電流を供給する第1の定電流源と、電源と該差動送信器との間に接続され、該差動送信器に第2の駆動電流を供給する第2の定電流源と、該第2の定電流源と該差動増幅器との間に接続されたNchトランジスタとを備え、前記同期制御シリアル信号を該Nchトランジスタのゲート入力として、該同期制御シリアル信号の値により該Nchトランジスタを、該同期制御シリアル信号が該画像データシリアル信号と同時に送信されるようオンオフ制御するものであり、前記差動振幅信号受信部は、一対の信号入力線を有し、該一対の信号入力線の間に接続された抵抗に差動電圧の振幅情報を該同期制御シリアル信号に変換して出力し、該差動電圧の極性情報を該画像データシリアル信号に変換して出力する差動受信器を備えていることが好ましい。 In the data transmission / reception system according to the present invention, the differential amplitude signal transmission unit has a pair of signal output lines, and a resistor connected between the pair of signal output lines corresponds to the image data serial signal. A differential transmitter for supplying a current signal to the pair of signal output lines, and a power source and the differential transmitter so that a differential voltage is generated. A first constant current source for supplying a driving current of the second constant current source; a second constant current source connected between the power source and the differential transmitter for supplying a second driving current to the differential transmitter; An Nch transistor connected between the second constant current source and the differential amplifier, and using the synchronization control serial signal as a gate input of the Nch transistor, the Nch transistor according to the value of the synchronization control serial signal The synchronous control serial signal is the image data. The differential amplitude signal receiver has a pair of signal input lines, and a differential voltage is applied to a resistor connected between the pair of signal input lines. It is preferable to provide a differential receiver that converts the amplitude information of the differential voltage into the synchronous control serial signal and outputs the same, and converts the polarity information of the differential voltage into the image data serial signal and outputs the same.
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、1フレームの始端を示す第1の同期コードと、該1フレームの終端を示す第2の同期コードと、該1フレームにおける1ラインの始端を示す第3の同期コードと、該1フレームにおける1ラインの終端を示す第4の同期コードとを含み、かつ、該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第1〜第3の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 In the data transmission / reception system, the data sequence constituting the synchronization control serial signal includes a first synchronization code indicating the start of one frame, a second synchronization code indicating the end of the one frame, A third synchronization code indicating the start of one line in one frame and a fourth synchronization code indicating the end of one line in the one frame, and the start of any control data in the one frame Including the first control code indicating the first control code, the arbitrary control data following the first control code, and the second control code indicating the end of the arbitrary control data, the first to third synchronization codes Is composed of a data string of N bits (N is a natural number), and the first and second control codes and control data are preferably composed of a data string of M bits (M is a natural number).
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、1フレームの始端を示す第1の同期コードと、該1フレームの終端を示す第2の同期コードとを含み、かつ前記1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第1および第2の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the data transmission / reception system, the data string constituting the synchronization control serial signal includes a first synchronization code indicating the start of one frame and a second synchronization code indicating the end of the one frame. And a first control code indicating the start of any control data in the one frame, any control data following the control code, and a second control code indicating the end of the control data The first and second synchronization codes are composed of a data string of N bits (N is a natural number), and the first and second control codes and control data are M bits (M is a natural number). It is preferable that it is composed of data strings.
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、1フレームの始端を示す第1の同期コードを含み、かつ該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第1の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the data transmission / reception system, the data string constituting the synchronization control serial signal includes a first synchronization code indicating the start of one frame, and the start of any control data in the one frame A first control code indicating the first control code, arbitrary control data following the first control code, and a second control code indicating the end of the arbitrary control data, and the first synchronization code includes N bits Preferably, (N is a natural number) data sequence, and the first and second control codes and control data are configured from an M-bit data sequence (M is a natural number).
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、1画素データの始端を示す第5の同期コードと、該1画素データの終端を示す第6の同期コードとを含み、かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第5および第6の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the data transmission / reception system, the data string constituting the synchronization control serial signal includes a fifth synchronization code indicating the start of one pixel data, and a sixth synchronization code indicating the end of the one pixel data. And a first control code indicating the start of any control data in one frame, any control data following the first control code, and a second indicating the end of the any control data The fifth and sixth synchronization codes are composed of a data string of N bits (N is a natural number), and the first, second control codes, and control data are M bits (M Is preferably a natural number) data string.
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、1画素データの始端を示す第5の同期コードを含み、かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードとを含み、該第5の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されていることが好ましい。 According to the present invention, in the data transmission / reception system, the data string constituting the synchronization control serial signal includes a fifth synchronization code indicating the start of one pixel data, and the start of any control data in one frame , A second control code indicating the end of the arbitrary control data, and the fifth synchronization code includes N bits. Preferably, (N is a natural number) data sequence, and the first and second control codes and control data are configured from an M-bit data sequence (M is a natural number).
本発明にかかるデータ送信方法は、ディジタル画像データを送信するディジタルデータ送信方法であって、1画素あたりNビット(Nは自然数)の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換ステップと、該画像データの位置を示す同期コード、該画像データに関連するMビット(Mは自然数)の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換ステップと、該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信ステップとを含み、該差動振幅信号送信ステップは、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、そのことにより上記目的が達成される。 The data transmission method according to the present invention is a digital data transmission method for transmitting digital image data, and converts an image data parallel signal representing image data of N bits (N is a natural number) per pixel into an image data serial signal. A parallel-serial conversion step, a synchronization code indicating the position of the image data, M-bit (M is a natural number) control data related to the image data, and a control code indicating the position of the control data are input. A data conversion step of outputting a code, the control data, and a synchronous control serial signal including the control code; and a differential amplitude signal transmission step of converting the image data serial signal into a differential amplitude signal and transmitting the differential amplitude signal. The differential amplitude signal transmission step converts the amplitude of the differential amplitude signal of the image data serial signal into the synchronization control sequence. Is intended to vary according to the value of the Al signal, the object is achieved.
本発明にかかるディジタルデータ受信方法は、1画素あたりNビット(Nは正の自然数)の画像データを表す画造データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させて得られる差動振幅信号をデジタル画像データとして受信するディジタルデータ受信方法であって、該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信ステップと、該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換ステップと、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換ステップと、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するMビット(Mは正の自然数)の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換ステップとを含むものであり、そのことにより上記目的が達成される。 According to the digital data receiving method of the present invention, the amplitude of the differential amplitude signal of the image data serial signal representing the image data of N bits (N is a positive natural number) per pixel is determined according to the value of the synchronous control serial signal. A digital data receiving method for receiving a differential amplitude signal obtained by changing as a digital image data, wherein the differential amplitude signal is received and the image data serial signal and the synchronization control serial signal are output. A dynamic amplitude signal receiving step, a serial-parallel conversion step for converting the image data serial signal into an image data parallel signal representing the image data, and data constituting the synchronization control serial signal upon receiving the synchronization control serial signal Synchronous code conversion for converting a sequence into a synchronization code indicating the position of the image data by comparing with various predetermined data sequences And M bits related to the image data (M is a positive natural number) by comparing the data sequence constituting the synchronization control serial signal with various determined data sequences. And a control data code conversion step for converting the control data into the control data based on the control code indicating the position of the control data, thereby achieving the above object.
本発明にかかるデータ送受信方法は、ディジタル画像データを送信するデータ送信ステップと、該送信されたディジタル画像データを受信するデータ受信ステップとを含むデータ送受信方法であって、該データ送信ステップは、1画素あたりNビット(Nは正の自然数)の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換ステップと、該画像データの位置を示す同期コード、該画像データに関連するMビット(Mは自然数)の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換ステップと、該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信ステップとを含み、該差動振幅信号送信ステップは、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、該データ受信ステップは、該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信ステップと、該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換ステップと、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換ステップと、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するMビット(Mは正の自然数)の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換ステップとを含むものであり、そのことにより上記目的が達成される。 A data transmission / reception method according to the present invention is a data transmission / reception method including a data transmission step of transmitting digital image data and a data reception step of receiving the transmitted digital image data. The data transmission step includes: A parallel-serial conversion step for converting an image data parallel signal representing image data of N bits (N is a positive natural number) per pixel into an image data serial signal, a synchronization code indicating the position of the image data, and related to the image data Data conversion step of inputting M-bit (M is a natural number) control data and a control code indicating the position of the control data as inputs, and outputting the synchronization code, the control data, and a synchronous control serial signal including the control code And a differential amplitude signal for converting the image data serial signal into a differential amplitude signal and transmitting it The differential amplitude signal transmission step changes the amplitude of the differential amplitude signal of the image data serial signal in accordance with the value of the synchronization control serial signal, and the data reception step A differential amplitude signal receiving step for receiving the differential amplitude signal and outputting the image data serial signal and the synchronization control serial signal; and an image data parallel signal representing the image data. A serial-to-parallel conversion step for converting to a synchronization code, and a synchronization code indicating the position of the image data by receiving the synchronization control serial signal and comparing the data sequence constituting the synchronization control serial signal with various determined data sequences Receiving the synchronization control serial signal and the data sequence constituting the synchronization control serial signal in various ways. A control data code conversion step for converting the control data into control data based on a control code indicating the position of control data of M bits (M is a positive natural number) related to the image data, In this way, the above object can be achieved.
本発明にかかる電子情報機器は、本発明の上記データ送受信システムを搭載したものであり、そのことにより上記目的が達成される。 An electronic information device according to the present invention is equipped with the data transmission / reception system according to the present invention, thereby achieving the above object.
以下に本発明の作用について説明する。 The operation of the present invention will be described below.
本発明においては、画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部を備え、該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させるので、シリアル送信データ量を増加させることなく、容易かつ正確に画像データの位置を認識できて、データ送受信の高速化、送信・受信タイミング制御回路の小回路規模を実現できる。 In the present invention, a differential amplitude signal transmission unit that converts an image data serial signal into a differential amplitude signal and transmits the differential amplitude signal is transmitted. Is changed according to the value of the synchronous control serial signal, so that the position of the image data can be recognized easily and accurately without increasing the amount of serial transmission data, and the transmission / reception timing control circuit can increase the speed of data transmission / reception. The small circuit scale can be realized.
さらに画像データシリアル信号と、同期制御シリアル信号とを、LVDS送受信差動電圧の振幅幅を変化させて送受信するので、シリアル送信データ量を増加させること無く、容易に1フレームの始端と終端及び1ラインの画像データの始端と終端及び1画素の始端と終端を認識することができ、更に任意の制御データの始端と終端を認識することができる。 Furthermore, since the image data serial signal and the synchronization control serial signal are transmitted / received while changing the amplitude width of the LVDS transmission / reception differential voltage, the start and end of one frame and 1 can be easily transmitted without increasing the amount of serial transmission data. The start and end of line image data and the start and end of one pixel can be recognized, and the start and end of arbitrary control data can be recognized.
従って、画像データと同期コード及び同期信号の多重化処理及びその分離処理と、画像データと任意の制御データ及び制御同期信号の多重化処理及びその分離処理とを、小さな回路規模で実現できる。 Therefore, the multiplexing process and separation process of image data, synchronization code and synchronization signal, and the multiplexing process and separation process of image data and arbitrary control data and control synchronization signal can be realized with a small circuit scale.
以上により、本発明によれば、画像データシリアル信号の送信側では、画像データの位置を示す同期コードと、画像データに関連する制御信号(制御データ)との多重化処理を行うことができ、画像データシリアル信号の受信側では、該多重化された同期コードと制御信号とを分離処理することができる。 As described above, according to the present invention, the transmission side of the image data serial signal can perform the multiplexing process of the synchronization code indicating the position of the image data and the control signal (control data) related to the image data, On the receiving side of the image data serial signal, the multiplexed synchronization code and control signal can be separated.
以下、本発明の実施形態について説明する。
(実施形態1)
図1は、本発明の実施形態1によるデータ送受信システムを説明するブロック図である。
Hereinafter, embodiments of the present invention will be described.
(Embodiment 1)
FIG. 1 is a block diagram illustrating a data transmission / reception system according to
図1に示すデータ送受信システム10は、カメラ付携帯電話などの電子情報機器に搭載されたものであり、カメラ部(図示せず)で得られた画像信号に基づいて、コントロール信号を含む各種信号を出力する送信データ信号処理部16と、該送信データ信号処理部16からの各種信号を送信する送信側データ転送装置20aとを有している。このデータ転送システム10は、送信側データ転送装置20aからの各種信号を受信する受信側データ転送装置20bと、該受信側データ転送装置20bで受信された各種信号を処理する受信信号処理部11とを有している。また、データ送受信システム10は、上記送信側データ転送装置20aと受信側データ転送装置20bとを接続する伝送路20cを有しており、該伝送路20cは、差動信号を転送するデータ信号線DT、DTXと、差動信号を転送するクロック信号線CK、CKXとで構成されている。
A data transmission /
上記送信側データ転送装置20aは、上記コントローラからの各種信号をパラレルシリアル変換するパラレルシリアル変換回路15と、該パラレルシリアル変換回路15から出力されるシリアル信号を伝送するLVDSドライバ群14とから構成されている。上記受信側データ転送装置20bは、該LVDSドライバ群14からのシリアル信号を受信するLVDSレシーバ群13と、該LVDSレシーバ群13で受信したシリアル信号をシリアルパラレル変換して出力するシリアルパラレル変換回路12とから構成されている。
The transmission-side
上記送信データ信号処理部16は、送信側データ転送装置20aに対して、送信クロックTXCLKと、8ビットの画像ラインデータ(つまり、輝度データY[8:1]と色差データUV[8:1])と、任意の制御データCODE[7:1]と、各種同期コード(例えばコードFS、FE、LS、LE)と、該制御データの位置を示す各種制御コードCS、CEとを送信するものである。
The transmission data
一方、上記受信側データ転送装置20bは、送信側データ転送装置20aからの各種信号を受け、受信信号処理部11に対して、受信クロックRXCLKと、8ビットの画像データ(つまり、輝度データY[8:1]と色差データUV[8:1])と、任意の制御データCODE[7:1]と、各種同期コード(例えばコードFS、FE、LS、LE)とを送信するものである。
On the other hand, the reception-side
ここで、LVDSドライバ群14は、パラレルシリアル変換回路15からの画像データシリアル信号を送信するLVDSドライバ14aと、パラレルシリアル変換回路15からの送信クロックを送信するLVDSドライバ14bとから構成されている。また、LVDSレシーバ群13は、LVDSドライバ14aからの画像データシリアル信号を受信するLVDSレシーバ13aと、LVDSドライバ14bからの送信クロックを受信するLVDSレシーバ13bとから構成されている。
Here, the
上記LVDSドライバ14aとLVDSレシーバ13aとは、画像データシリアル信号を電流信号として送信するための一対の信号線、つまり非反転データ信号線DTおよび反転データ信号線DTXにより接続されており、該一対の信号線は、LVDSレシーバ13a側に設けられた抵抗R1により接続されている。また、上記LVDSドライバ14bとLVDSレシーバ13bとは、クロック信号を電流信号として送信するための一対の信号線、つまり非反転データ信号線CKおよび反転データ信号線CKXにより接続されており、該一対の信号線は、LVDSレシーバ13b側に設けられた抵抗R2により接続されている。
The
図2は、図1に示すデータ送受信システムに用いられるデータ送受信装置を説明する図であり、上記LVDSドライバ14aの詳細な構成および入力側の回路構成、並びにLVDSレシーバ14bの詳細な構成およびその出力側の回路構成を示している。
FIG. 2 is a diagram for explaining a data transmission / reception apparatus used in the data transmission / reception system shown in FIG. 1. The detailed configuration of the
図2に示すデータ送受信装置1は、複数ビットのパラレル画像データをシリアルデータに変換して送信するデータ送信装置110aと、該データ送信装置100aから送信されたシリアルデータを受信してパラレルデータに変換して出力するデータ受信装置150aとを有している。
A data transmitting / receiving
ここで、データ送信装置110aは、上記LVDSドライバ14aとその前段のパラレルシリアル変換回路15の一部を構成するものであり、データ受信装置150aは、上記LVDSレシーバ14bとその後段のシリアルパラレル変換回路12の一部を構成するものである。
Here, the
なお、ここでは、画像データパラレル信号は1画素あたりNビット(Nは自然数)であり、画像データの位置を示す同期コードはLビット(Lは自然数)、および画像データに関連する制御データ並びにその位置を示す制御コードは、Mビット(Mは自然数)である。 Here, the image data parallel signal is N bits per pixel (N is a natural number), the synchronization code indicating the position of the image data is L bits (L is a natural number), and control data related to the image data and its data The control code indicating the position is M bits (M is a natural number).
以下詳述すると、データ送信装置1は、その1画素あたりNビット(Nは正の自然数)の送信側画像データパラレル信号115を画像データシリアル信号117に変換するパラレル−シリアル変換回路(画像データP−S変換回路)116と、パラレル−シリアル変換回路116から出力される送信側画像データシリアル信号117を差動振幅信号に変換するLVDS送信器118とを有している。
More specifically, the
また、上記データ送信装置1は、Lビットの同期コードと、Mビットの制御コードおよび任意の制御データを入力とし、これらのコードおよびデータを同期制御シリアル信号111に変換して出力する同期コード・制御コード・任意の制御データ変換回路(以下、制御データ変換回路という。)101と、同期制御シリアル信号111をゲート入力とするNchトランジスタ112とを有している。
The
また、該Nchトランジスタ112のソースと電源Vddとの間には第1の定電流電源113が接続され、Nchトランジスタ112及び定電流電源113には第2の定電流電源114が並列に接続され、Nchトランジスタ112のドレイン線と定電流電源114とはLVDS送信器118に接続され、該LVDS送信器118には上記2つの定電流電源から定電流が供給されるようになっている。なお、図1では、LVDSドライバ14aにより、上記LVDS送信器118、該LVDS送信器118に定電流を供給する第1および第2の定電流電源、および該LVDS送信器118に接続されているNchトランジスタ112からなる回路構成を概略的に示している。
A first constant
上記LVDS送信器118は、電流信号を出力する一対の出力ラインを有しており、該一対のライン間には電流信号を電圧信号に変化する抵抗151が接続されている。なお、この抵抗151は該データ送信装置110aの外部に設けられている。
The
ここでは、該Nchトランジスタ112のゲートには、上記制御データP−S変換回路101の出力信号111が入力されるようになっているので、LVDS送信器118に供給される電流は以下のように変化する。
Here, since the
例えば、出力信号111の値Sが“1”であるときは、該Nchトランジスタ112がオンし、上記LVDS送信器118には第1および第2の定電流電源114および113からそれぞれ定電流Id1およびId2が供給され、上記LVDS送信器118に供給される電源電流はId1+Id2となる。また、出力信号111の値Sが“0”であるときは、該Nchトランジスタ112がオフし、上記LVDS送信器118には第1の定電流電源114からのみ定電流Id1が供給され、上記LVDS送信器118に供給される電源電流はId1となる。このとき、上記LVDS送信器118に入力される画像データシリアル信号の値Yが“0”であるか“1”であるかによって、LVDS送信器118から出力される電流の方向が切り替わる。
For example, when the value S of the
また、ここで、画像データP−S変換回路115に入力される画像データは、図1に示す8ビットの画像ラインデータ(つまり、輝度データY[8:1]と色差データUV[8:1])であり、制御データ変換回路101に入力される同期コードは、図1に示す同期コードFS、FE、LS、LEであり、制御データ変換回路101に入力される任意の制御データは、図1に示す任意の制御データCODE[7:1]であり、制御データ変換回路101に入力される制御コードは、図1に示す制御コードCS、CEである。
Here, the image data input to the image data
一方、上記データ受信装置150aは、LVDS送信器118から出力される電流信号を、上記抵抗の両端に発生する電圧信号として受信するLVDS受信器152を有し、該LVDS受信器152には電源電圧Vddが電源ライン100bから供給されている。該データ受信装置150aは、LVDS受信器152から出力されるシリアル信号の値である画像データシリアル信号154を1画素あたりNビット(Nは自然数)のパラレル信号158に変換するシリアル−パラレル変換回路156を有している。また、上記データ受信装置150aは、LVDS受信器152からのシリアル出力信号の振幅情報(S)153を、受信側同期コードシリアル信号157に変換する同期コード変換回路155と、シリアル出力信号の振幅情報(S)153を、上記制御コードおよび任意の制御データを含むMビットのパラレルデータ列159に変換する制御データ信号変換回路160とを有している。
On the other hand, the
上記同期コード変換回路部155は、各同期コードを表すビット列を含むテーブルを有しており、該テーブルに含まれるビット列と、入力されるビット列との比較を比較し、一致したビット列に対応するLビットの同期コードを出力するものである。
The synchronization code
また上記制御データ信号変換回路160は、各制御コードを表すビット列を含むテーブルを有しており、該テーブルに含まれるビット列と、入力されるビット列との比較を比較し、一致したビット列に対応するMビットの各制御コードを検出し、これらの制御コード間に位置する任意の制御データ(Mビットデータ)を出力するものである。
The control data signal
なお、図1では、LVDSレシーバ13aにより、上記LVDS受信器152、および該LVDS受信器152の電源Vddを含む回路構成を概略的に示している。
FIG. 1 schematically shows a circuit configuration including the
ここで、上記LVDS送信器およびLVDS受信器の動作原理は、通常のLVDS送受信と異なるものではない。電流信号は抵抗151に流れる方向により”1”または”0”として解釈される。LVDS送信器118及びLVDS受信器152のペアは、電磁ノイズを最小に保持しながら、高いデータ転送速度での使用が可能となる。
Here, the operating principles of the LVDS transmitter and LVDS receiver are not different from those of normal LVDS transmission / reception. The current signal is interpreted as “1” or “0” depending on the direction of flow through the
次に動作について説明する。 Next, the operation will be described.
ここでは、カメラモジュールから出力される画像データの一例としてVGAサイズの画像データを用いて説明する。 Here, description will be made using image data of VGA size as an example of image data output from the camera module.
VGAサイズの画像データは、1ライン中に640画素のデータを有し、1フレーム中に480ラインのデータを有する。1画素のデータサイズは撮像素子の信号をディジタル値に量子化するビット数により8ビットから14ビット等を有する場合が多い。 VGA size image data has 640 pixels of data in one line and 480 lines of data in one frame. The data size of one pixel often has 8 bits to 14 bits or the like depending on the number of bits for quantizing the signal of the image sensor into a digital value.
図3は、LVDS送信器118からLVDS受信器152へ送信される画像データシリアル信号の波形を示す図であり、図4はLVDS送信器118からLVDS受信器152へ送信される画像データシリアル信号の構成を示す図である。
3 is a diagram showing a waveform of an image data serial signal transmitted from the
図3では、画像データシリアル信号におけるビット(例えばBit7)Lbは、大きい振幅Vod2(=(Id1+Id2)×R)を持ち、画像データシリアル信号におけるビット(例えばBit1、Bit0)Sbは、小さい振幅Vod1(=(Id1)×R)を持ち、画像データシリアル信号は、これらの振幅の変化に応じた同期情報シリアル信号の情報を含んでいる。 In FIG. 3, a bit (for example, Bit7) Lb in the image data serial signal has a large amplitude Vod2 (= (Id1 + Id2) × R), and a bit (for example, Bit1, Bit0) Sb in the image data serial signal has a small amplitude Vod1 ( = (Id1) × R), and the image data serial signal includes the information of the synchronization information serial signal corresponding to the change in the amplitude.
図4に示す画像データシリアル信号Dimは、ライン1〜5の画像データ、・・・、ライン480の画像データに相当するビット列201〜205、・・・、206を含んでいる。また、図4では示していないが、各ラインの画像データには、640画素の画素データに相当するビット列が含まれている。
The image data serial signal Dim shown in FIG. 4 includes bit strings 201 to 205,..., 206 corresponding to the image data of
さらに、図5は、上記同期制御シリアル信号に含まれる、各コードに対応するビット列の例を示す表である。 Further, FIG. 5 is a table showing an example of a bit string corresponding to each code included in the synchronization control serial signal.
図6は、画像データ以外の同期制御シリアル信号の構造を示す図であり、LVDS送信器からLVDS受信器へ差動電圧の振幅情報として伝送されるものである。 FIG. 6 is a diagram showing the structure of a synchronous control serial signal other than image data, which is transmitted as amplitude information of a differential voltage from an LVDS transmitter to an LVDS receiver.
すなわち、同期制御シリアル信号Dscは、フレームの開始を示す同期コードFSとしてのビット列207と、任意の制御データの始端を示す同期コードCSとしてのビット列208と、これに続く任意の制御データとしてのビット列209と、該制御データの終端を示す同期コードCEとしてのビット列210と、ラインデータとしてビット列211と、ラインの終端を示す同期コードLE212とを含んでいる。ここで、同期コード、制御コード、および任意の制御データを表す各ビット列は8ビット構成であり、該各ビット列の各ビット情報は、8ビット構成の1画素データの各ビットの振幅情報として、該1画素データに含まれている。
That is, the synchronization control serial signal Dsc includes a
以下具体的に、図1に示すデータ送受信システム10におけるデータ送受信について説明する。
The data transmission / reception in the data transmission /
デジタルカメラなどの画像データ生成部(図示せず)から画像データが送信データ信号処理部(コントローラ)16に入力されると、該送信データ信号処理部16は、画像ラインデータとして8ビットの輝度データ[8:1]および8ビットの色差データUV[8:1]をパラレルシリアル変換回路15に出力する。また、このとき、該送信データ信号処理部16は、画像データの位置を示す同期コードFS、FE、LS、LE、該画像データに関連する7ビットの任意の制御データCODE[7:1]、該制御データの位置を示す制御コードCS、CE、および送信クロックTXCLKを該パラレルシリアル変換回路15に出力する。すると、該パラレル・シリアル変換回路部では、入力された送信クロックTXCLKは、LVDSドライバ群14の、送信クロックを送信するLVDSドライバ14bに供給される。画像ラインデータはパラレルシリアル変換されて、LVDSドライバ群14の、画像ラインデータを送信するLVDSドライバ14aに供給される。さらに、パラレル・シリアル変換回路部では、同期コードFS、FE、LS、LE、任意の制御データCODE[7:1]、および制御コードCS、CEが、パラレルシリアル変換されて、同期制御シリアル信号として上記LVDSドライバ14aに供給される。
When image data is input to a transmission data signal processing unit (controller) 16 from an image data generation unit (not shown) such as a digital camera, the transmission data
そして、LVDSドライバ14bは、入力された送信クロックTXCLKを差動電圧信号として、一対の信号線、つまり非反転信号線CKおよび反転信号線CKXを介して送信する。
The
また、LVDSドライバ14aは、入力された画像データシリアル信号を差動振幅信号に変換して、一対の信号線、つまり非反転信号線DTおよび反転信号線DTXを介して送信し、その際、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させる。
Further, the
このように上記各LVDSドライバ14aおよび14bから出力された差分振幅信号はそれぞれ受信側の対応するLVDSレシーバ13aおよび13bに受信される。すると、LVDSレシーバ13aからは、画像データシリアル信号および同期制御シリアル信号がシリアルパラレル変換回路12に出力され、該LVDSレシーバ13bからは、送信クロックがシリアルパラレル変換回路12に出力される。
Thus, the differential amplitude signals output from the
すると、シリアルパラレル変換回路12では、画像データパラレル信号のシリアルパラレル変換により、8ビットの輝度データ[8:1]および8ビットの色差データUV[8:1]が得られ、これらが受信信号処理部11に出力され、また、同期制御シリアル信号のシリアルパラレル変換により、画像データの位置を示す同期コードFS、FE、LS、LE、該画像データに関連する7ビットの任意の制御データCODE[7:1]、該制御データの位置を示す制御コードCS、CEが得られ、これらが受信信号処理部11に出力される。また、シリアルパラレル変換回路12では、送信クロックが信号処理して得られる受信クロックRXCLKが受信信号処理回路11に出力される。
Then, the serial-
そして、受信信号処理部11では、パラレルシリアル変換回路から得られた画像データ、同期コード、任意の制御コード、受信クロックに基づいて、該受信信号処理部の後段の回路(図示せず)で必要な信号を出力する。 The reception signal processing unit 11 requires a circuit (not shown) in the subsequent stage of the reception signal processing unit based on the image data, the synchronization code, an arbitrary control code, and the reception clock obtained from the parallel-serial conversion circuit. Output the correct signal.
以下、図2を用いて、データ送信装置110aおよびデータ受信装置150aの動作を詳しく説明する。
Hereinafter, the operations of the
すなわち、パラレルシリアル変換器15に入力されたNビット(Nは自然数)の画像データパラレル信号は、パラレルシリアル変換回路15内の画像データP−S変換回路116にて画像データシリアル信号117に変換され、該画像データシリアル信号117の信号値YがLVDS送信器118の入力端に入力される。また、パラレルシリアル変換器15にMビット(Mは自然数)の制御データおよび該制御データの位置を示す制御コード、およびLビット(Lは自然数)が入力されると、該同期コード、制御データ、および制御コードは該パラレルシリアル変換器15内の制御データ変換回路101に供給される。
That is, the N-bit (N is a natural number) image data parallel signal input to the parallel-
そして、制御データ変換回路101では、これらのコードおよびデータがパラレルシリアル変換され、該変換により得られた同期制御シリアル信号の信号値Sが上記Nchトランジスタ112にゲートに印加される。これにより、LVDS送信器118にて、その入力信号である画像データシリアル信号の信号値Yが、上記同期制御シリアル信号の値Sに応じて振幅が変化する差動振幅信号に変換されて、LVDS送信器118の出力側の一対の電流信号線に出力される。
In the control
具体的には、1画素あたりNビット(Nは自然数)の送信側画像データパラレル信号115がパラレル−シリアル変換回路116にて画像データシリアル信号117に変換され、その画像データシリアル信号117の信号値Yが”1”または”0”のいずれであるかに応じて、上記一対の電流信号線に接続された抵抗151に流れる方向がLVDS送信器118にて制御される。
Specifically, N-bit (N is a natural number) transmission-side image data
次にNchトランジスタ112のゲートに入力する送信側同期制御シリアル信号111の信号値Sが”1”の時は、Nchトランジスタ112はオンし、送信側同期制御シリアル信号111の信号値が”0”の時は、Nchトランジスタ112はオフする。このことにより抵抗151に流れる電流値IRは、
IR = Id1(S=“0”且つY=“0”)
IR = −Id1(S=“0”且つY=“1”)
IR = (Id1+Id2)(S=“1”且つY=“0”)
IR = −(Id1+Id2)(S=“1”且つY=“1”)
となる。よって、同期制御シリアル信号111の信号値Sを”1”とすることで画像データシリアル信号の差動電圧振幅幅を2倍として、画像データシリアル信号と同期制御シリアル信号とを同時に送信することができる。
Next, when the signal value S of the transmission side synchronization control
IR = Id1 (S = “0” and Y = “0”)
IR = −Id1 (S = “0” and Y = “1”)
IR = (Id1 + Id2) (S = “1” and Y = “0”)
IR = − (Id1 + Id2) (S = “1” and Y = “1”)
It becomes. Therefore, by setting the signal value S of the synchronization control
次に、このようにLVDS送信器118より送信された差動電流信号は、LVDS受信器152にて受信され、LVDS受信器152では、以下に示す比較処理により、送信側同期制御シリアル信号に対応する受信側同期制御シリアル信号153の信号値Sと、送信側画像データシリアル信号に対応する受信側画像データシリアル信号154の信号値Yが出力される。
Next, the differential current signal transmitted from the
(R×IR)>0、且つ(R×IR)>((Id1+Id2)×R)/2のとき
S=“1”且つY=“0”が得られる。
When (R × IR)> 0 and (R × IR)> ((Id1 + Id2) × R) / 2, S = “1” and Y = “0” are obtained.
(R×IR)>0、且つ(R×IR)<((Id1+Id2)×R)/2のとき
S=“0”且つY=“0”が得られる。
When (R × IR)> 0 and (R × IR) <((Id1 + Id2) × R) / 2, S = “0” and Y = “0” are obtained.
(R×IR)<0、且つ(R×IR)<((Id1+Id2)×R)/2のとき
S=“1”且つY=“1”が得られる。
When (R × IR) <0 and (R × IR) <((Id1 + Id2) × R) / 2, S = “1” and Y = “1” are obtained.
(R×IR)<0、且つ(R×IR)>((Id1+Id2)×R)/2のとき
S=“0”且つY=“1”が得られる。
When (R × IR) <0 and (R × IR)> ((Id1 + Id2) × R) / 2, S = “0” and Y = “1” are obtained.
この第1の定電流源113と第2の定電流源114とに流れる電流値Id2及びId1は、LVDS受信器152において比較する時の通信エラー耐性を最適にするためには、
Id2=Id1×2
とすることが望ましい。
In order to optimize the communication error tolerance when the current values Id2 and Id1 flowing through the first constant
Id2 = Id1 × 2
Is desirable.
このようにして、LVDS受信器152から出力された受信側画像データシリアル信号154の信号値Yがシリアル−パラレル変換回路156に入力されると、シリアル−パラレル変換回路156では、該画像データシリアル信号のシリアルパラレル変換により、1画素あたりNビット(Nは自然数)の画像データパラレル信号が出力される。また、LVDS受信器152から出力された受信側同期制御シリアル信号153の信号値Sは同期変換回路155および制御データ変換回路160に入力されると、同期変換回路155では、入力される信号値Sのビット配列が、予め保持している各同期コードに対応するビット配列と比較され、入力された信号値Sのビット配列と一致したビット配列に対応する同期コードが出力される。また、同様に制御データ変換回路160では、入力される信号値Sのビット配列が、予め保持している各制御コードに対応するビット配列と比較され、入力された信号値Sのビット配列と一致したビット配列に対応する制御コードが検出され、任意制御データの始端と終端を示す制御コードの間に位置する制御データが出力される。
Thus, when the signal value Y of the reception-side image data
このように図5に示す1フレームの始端を示す同期コードFS、1フレームの終端を示す同期コードFE、1ラインの始端を示す同期コードLS、1ラインの終端を示す同期コードLE、制御コードの始端を示す制御コードCS、制御コードCSに続く任意の制御データ、任意の制御データの終端を示す制御コードCEとして使用することで、シリアル送信データ量を増加させること無く、容易に1ライン毎あるいは1フレーム毎の画像データを認識して容易かつ正確に分離すること及び任意の制御データを認識して容易かつ正確に分離することが可能となる。 As shown in FIG. 5, the synchronization code FS indicating the start of one frame, the synchronization code FE indicating the end of one frame, the synchronization code LS indicating the start of one line, the synchronization code LE indicating the end of one line, and the control code By using the control code CS indicating the start end, the arbitrary control data following the control code CS, and the control code CE indicating the end of the arbitrary control data, each line can be easily or without increasing the amount of serial transmission data. It is possible to easily and accurately separate image data for each frame and easily and accurately separate arbitrary control data.
ここで示す任意の制御データには、アイドルコード及び画像データに含まれない電子シャッター速度やアナログゲイン設定値などの撮影条件を示す情報を含めることができる。 The arbitrary control data shown here can include information indicating photographing conditions such as an electronic shutter speed and an analog gain setting value that are not included in the idle code and image data.
なお、図5の一例は画像データのデータサイズが8ビットの時であるが、10ビットあるいは14ビット等への拡張は、同期コードのLSB側に”0”を拡張することで対応可能である。さらに、コードFS、FE,LS,LE,CS,CEを識別できる固有のシリアルデータ列であれば、図5に示すシリアル信号値(ビット列)の一例以外を用いることも可能である。 An example in FIG. 5 is when the data size of the image data is 8 bits, but expansion to 10 bits or 14 bits can be handled by extending “0” to the LSB side of the synchronization code. . Furthermore, as long as it is a unique serial data string that can identify the codes FS, FE, LS, LE, CS, and CE, it is possible to use other than the example of the serial signal value (bit string) shown in FIG.
このように本実施形態では、画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部を備え、該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させるので、シリアル送信データ量を増加させることなく、容易かつ正確に画像データの位置を認識できて、データ送受信の高速化、送信・受信タイミング制御回路の小回路規模を実現できる。 As described above, the present embodiment includes a differential amplitude signal transmission unit that converts an image data serial signal into a differential amplitude signal and transmits the differential amplitude signal. Since the amplitude of the signal is changed according to the value of the synchronous control serial signal, the position of the image data can be recognized easily and accurately without increasing the amount of serial transmission data, speeding up data transmission / reception, and transmission / reception. A small circuit scale of the timing control circuit can be realized.
さらに画像データシリアル信号と、同期制御シリアル信号とを、LVDS送受信差動電圧の振幅幅を変化させて送受信するので、シリアル送信データ量を増加させること無く、容易に1フレームの始端と終端及び1ラインの画像データの始端と終端及び1画素の始端と終端を認識することができ、更に任意の制御データの始端と終端を認識することができる。 Furthermore, since the image data serial signal and the synchronization control serial signal are transmitted / received while changing the amplitude width of the LVDS transmission / reception differential voltage, the start and end of one frame and 1 can be easily transmitted without increasing the amount of serial transmission data. The start and end of line image data and the start and end of one pixel can be recognized, and the start and end of arbitrary control data can be recognized.
従って、画像データと同期コード及び同期信号の多重化処理及びその分離処理と、画像データと任意の制御データ及び制御同期信号の多重化処理及びその分離処理とを、小さな回路規模で実現できる。 Therefore, the multiplexing process and separation process of image data, synchronization code and synchronization signal, and the multiplexing process and separation process of image data and arbitrary control data and control synchronization signal can be realized with a small circuit scale.
また、送信・受信タイミング制御回路を小さな回路規模での実現を達成することができ、送受信時間の高速化を実現できる。更に制御データにアイドルコード及び画像データに含まれない電子シャッター速度やアナログゲイン設定値などの撮影条件を示す情報の送受信を1本のLVDSシリアルドライバとLVDSシリアルレシーバでの実現を達成することができる。更に同期コードの振幅幅を大きくすることから受信器側における通信エラーの耐性を向上させ、且つ低消費電力化を達成できる。 In addition, the transmission / reception timing control circuit can be realized with a small circuit scale, and the transmission / reception time can be increased. Furthermore, transmission and reception of information indicating photographing conditions such as an electronic shutter speed and an analog gain setting value that are not included in the idle code and image data in the control data can be realized by a single LVDS serial driver and LVDS serial receiver. . Furthermore, since the amplitude width of the synchronization code is increased, the tolerance of communication errors on the receiver side can be improved, and low power consumption can be achieved.
なお、図6に示す同期制御シリアル信号Dscは、1フレームの始端を示す第1の同期コードと、該1フレームの終端を示す第2の同期コードと、該1フレームにおける1ラインの始端を示す第3の同期コードと、該1フレームにおける1ラインの終端を示す第4の同期コードとを含み、かつ、前記1フレームの中にある任意の制御データの始端を示す第1の制御コードと、前記制御コードCSに続く任意の制御データと、前記任意の制御データの終端を示す第2の制御コードCEとを含むものとしているが、同期制御シリアル信号Dscはこれに限るものではない。 Note that the synchronization control serial signal Dsc shown in FIG. 6 indicates a first synchronization code indicating the start of one frame, a second synchronization code indicating the end of the one frame, and the start of one line in the one frame. A first control code including a third synchronization code and a fourth synchronization code indicating the end of one line in the one frame, and indicating a starting end of arbitrary control data in the one frame; Although it is assumed that it includes arbitrary control data following the control code CS and a second control code CE indicating the end of the arbitrary control data, the synchronous control serial signal Dsc is not limited to this.
例えば、図6に示す同期制御シリアル信号Dscは、1フレームの始端を示す第1の同期コードと、該1フレームの終端を示す第2の同期コードとを含み、かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、該制御コードCSに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードCEとを含むものでもよい。 For example, the synchronization control serial signal Dsc shown in FIG. 6 includes a first synchronization code indicating the start of one frame and a second synchronization code indicating the end of the one frame, and is an arbitrary one in one frame. The first control code indicating the beginning of the control data, the arbitrary control data following the control code CS, and the second control code CE indicating the end of the arbitrary control data may be included.
また、図6に示す同期制御シリアル信号Dscは、1フレームの始端を示す第1の同期コードを含み、かつ該1フレームの中にある任意の制御データの始端を示す制御コードCSと、該制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードCEとを含むものでもよい。 Further, the synchronization control serial signal Dsc shown in FIG. 6 includes a first synchronization code indicating the start of one frame, and a control code CS indicating the start of any control data in the one frame, and the control Arbitrary control data following the code and a second control code CE indicating the end of the arbitrary control data may be included.
また、図6に示す同期制御シリアル信号Dscは、1画素データの始端を示す第5の同期コードと、該1画素データの終端を示す第6の同期コードとを含み、かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードCSと、該第1の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードCEとを含むものでもよい。 Further, the synchronization control serial signal Dsc shown in FIG. 6 includes a fifth synchronization code indicating the start of one pixel data and a sixth synchronization code indicating the end of the one pixel data, and is included in one frame. Including a first control code CS indicating the start of certain arbitrary control data, arbitrary control data following the first control code, and a second control code CE indicating the end of the arbitrary control data But you can.
また、図6に示す同期制御シリアル信号Dscは、1画素データの始端を示す第5の同期コードを含み、かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードCSと、該第4の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第2の制御コードCEとを含むものでもよい。 Further, the synchronization control serial signal Dsc shown in FIG. 6 includes a fifth synchronization code indicating the start of one pixel data, and a first control code CS indicating the start of any control data in one frame. , Arbitrary control data following the fourth control code, and second control code CE indicating the end of the arbitrary control data may be included.
上記第1〜第6の同期コードはNビット(Nは自然数)のデータ列から構成され、該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されるものであり、例えば、第1〜第6の同期コードは、上述した8ビット以外の9ビットあるいは10ビットのデータ列とすることができ、該第1、第2の制御コード、および制御データは、上述した8ビット以外の9ビットあるいは10ビットのビット列とすることができる。 The first to sixth synchronization codes are composed of a data string of N bits (N is a natural number), and the first and second control codes and control data are from a data string of M bits (M is a natural number). For example, the first to sixth synchronization codes can be a 9-bit or 10-bit data string other than the 8 bits described above, and the first, second control codes, and The control data can be a 9-bit or 10-bit bit string other than the 8 bits described above.
なお、上記実施形態では、データ送受信装置は、移動体通信端末(電子情報機器)に搭載され、そのカメラモジュール(画像撮像部)とディスプレイ装置(画像表示部)との間でのデータを伝送するものを示したが、本発明のデータ送受信装置は、移動体通信端末内でカメラモジュールとディスプレイ装置との間でデータ伝送を行うものに限定されるものではない。 In the above embodiment, the data transmitting / receiving device is mounted on a mobile communication terminal (electronic information device) and transmits data between the camera module (image capturing unit) and the display device (image display unit). Although shown, the data transmitter / receiver of the present invention is not limited to the one that performs data transmission between the camera module and the display device in the mobile communication terminal.
また、上記実施形態1のデータ送受信システム10は、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの電子情報機器のデータ送受信部として用いることができ、以下簡単に実施形態1のデータ送受信システム10を用いた電子情報機器について説明する。
The data transmission /
本発明の電子情報機器は、本発明の上記実施形態1のディジタルデータ送受信システムをデータ伝送部に用いたもので、電子情報機器において、シリアル送信データ量を増加させること無く、画像データシリアル信号を、その位置を示す同期コード、該画像データに関連する任意の制御データ及びその位置を示す制御コードを同時に送信することができ、これにより送受信時間の高速化を実現でき、更に制御データに、電子シャッター速度やアナログゲイン設定値などの撮影条件を示す情報を含めてその送受信を1本のLVDSシリアルドライバとLVDSシリアルレシーバとにより実現でき、更に同期コードの振幅幅を大きくすることから受信器側における通信エラーの耐性を向上させ、且つ低消費電力化を達成できる。 An electronic information device according to the present invention uses the digital data transmission / reception system according to the first embodiment of the present invention as a data transmission unit. In the electronic information device, an image data serial signal can be transmitted without increasing the amount of serial transmission data. , A synchronization code indicating the position, arbitrary control data related to the image data, and a control code indicating the position can be transmitted simultaneously, thereby realizing high-speed transmission / reception time. Transmission / reception including information indicating shooting conditions such as shutter speed and analog gain setting value can be realized by one LVDS serial driver and LVDS serial receiver, and the amplitude width of the synchronization code is further increased. It is possible to improve resistance to communication errors and achieve low power consumption.
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。 As mentioned above, although this invention has been illustrated using preferable embodiment of this invention, this invention should not be limited and limited to this embodiment. It is understood that the scope of the present invention should be construed only by the claims. It is understood that those skilled in the art can implement an equivalent range from the description of specific preferred embodiments of the present invention based on the description of the present invention and common general technical knowledge. Patents, patent applications, and documents cited herein should be incorporated by reference in their entirety, as if the contents themselves were specifically described herein. Understood.
本発明は、移動体通信端末に搭載され、そのカメラモジュール(画像撮像部)とディスプレイ装置(画像表示部)との間でのデータを伝送するデータ送信装置、これにより伝送されたデータを受信するデータ受信装置、これらを用いたデータ送受信システムおよびデータ送受信方法、該データ送受信システムを搭載した電子情報機器の分野において、シリアル送信データ量を増加させることなく、容易かつ正確に画像データの位置を認識できて、データ送受信の高速化、送信・受信タイミング制御回路の小回路規模を実現でき、さらに送受信する画像データシリアル信号を差動振幅信号として送信する際に、同期制御シリアル信号の値に応じて該差動振幅信号の振幅幅を変化させることで、シリアル送信データ量を増加させること無く、画像データシリアル信号を、その位置を示す同期コード、該画像データに関連する任意の制御データ及びその位置を示す制御コードを同時に送信することができ、これにより送受信時間の高速化を実現でき、更に制御データに、電子シャッター速度やアナログゲイン設定値などの撮影条件を示す情報を含めてその送受信を1本のLVDSシリアルドライバとLVDSシリアルレシーバとにより実現でき、更に同期コードの振幅幅を大きくすることから受信器側における通信エラーの耐性を向上させ、且つ低消費電力化を達成できる。 The present invention is a data transmission device that is mounted on a mobile communication terminal and transmits data between its camera module (image capturing unit) and display device (image display unit), and receives data transmitted thereby. Recognizing the position of image data easily and accurately without increasing the amount of serial transmission data in the field of data receivers, data transmission / reception systems and data transmission / reception methods using the same, and electronic information equipment equipped with the data transmission / reception systems The speed of data transmission / reception and the small circuit scale of the transmission / reception timing control circuit can be realized. Further, when transmitting the image data serial signal to be transmitted / received as a differential amplitude signal, it depends on the value of the synchronization control serial signal By changing the amplitude width of the differential amplitude signal, without increasing the amount of serial transmission data, The data serial signal can be transmitted simultaneously with a synchronization code indicating its position, arbitrary control data related to the image data, and a control code indicating its position, thereby realizing a faster transmission / reception time and further control data. In addition, transmission and reception including information indicating shooting conditions such as electronic shutter speed and analog gain setting value can be realized by a single LVDS serial driver and LVDS serial receiver, and reception is performed by increasing the amplitude width of the synchronization code. It is possible to improve the tolerance of communication errors on the device side and achieve low power consumption.
10 データ送受信システム
11 受信データ信号処理部
12 シリアルパラレル変換回路
13 LDVSレシーバ群
13a、13b LDVS受信器
14 LDVSドライバ群
14a、14b LDVSドライバ
15 パラレルシリアル変換回路
16 送信データ信号処理部
20a 送信データ信号処理部
20b 受信データ信号処理部
20c 伝送路
100a、100b 電源電位
101 同期コード・制御コード・任意の制御データ変換回路(制御データ変換回路)
102 制御コードおよび制御データ
103 同期コード
110a データ送信装置
111 同期制御シリアル信号
112 Nchトランジスタ
113 第1の定電流電源
114 第2の定電流電源
115 送信側画像データパラレル信号
116 画像データP−S変換回路(パラレル−シリアル変換回路)
117 送信側画像データシリアル信号
118 LVDS送信器
150a データ受信装置
151 抵抗
152 LVDS受信器
153 受信側同期制御データシリアル信号
154 受信側画像データシリアル信号
155 同期コード変換回路
156 画像データS−P(シリアルーパラレル変換回路)
157 受信側同期コードパラレル信号
158 受信側画像データパラレル信号
159 受信側同期制御データパラレル信号
160 制御コード及び任意の制御データ変換回路(制御データ変換回路)
201〜205,206 ライン1〜ライン5、ライン480の画像データ
207 同期コードFSのビット列
208 任意の制御データの始点制御コードCS(ビット列)
209 任意の制御データ(ビット列)
210 任意の制御データの終端を示す制御コードCE(ビット列)
211 ラインデータのビット列
212 最後のフレーム終端を示す同期コードLE
R1,R2 抵抗
DESCRIPTION OF
DESCRIPTION OF
117 Transmission Side Image
157 Reception side synchronization code
201 to 205, 206
209 Arbitrary control data (bit string)
210 Control code CE (bit string) indicating the end of arbitrary control data
211 Bit string of
R1, R2 resistance
Claims (25)
1画素あたりNビット(Nは自然数)の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換回路と、
該画像データの位置を示す同期コード、該画像データに関連するMビット(Mは自然数)の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換回路と、
該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部とを備え、
該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるディジタルデータ送信装置。 A digital data transmission device for transmitting digital image data,
A parallel-serial conversion circuit for converting an image data parallel signal representing image data of N bits (N is a natural number) per pixel into an image data serial signal;
The synchronization code indicating the position of the image data, M-bit (M is a natural number) control data related to the image data, and the control code indicating the position of the control data are input, and the synchronization code, the control data, and A data conversion circuit for outputting a synchronous control serial signal including the control code;
A differential amplitude signal transmission unit that converts the image data serial signal into a differential amplitude signal and transmits the differential amplitude signal;
The differential amplitude signal transmission unit is a digital data transmission device that changes the amplitude of the differential amplitude signal of the image data serial signal according to the value of the synchronization control serial signal.
一対の信号出力線を有し、該一対の信号出力線の間に接続された抵抗に、前記画像データシリアル信号に対応する差動電圧が発生するよう、該一対の信号出力線に電流信号を供給する差動送信器と、
電源と該差動送信器との間に接続され、常に該差動送信器に第1の駆動電流を供給する第1の定電流源と、
電源と該差動送信器との間に接続され、該差動送信器に第2の駆動電流を供給する第2の定電流源と、
該第2の定電流源と該差動増幅器との間に接続されたNchトランジスタとを備え、
前記同期制御シリアル信号を該Nchトランジスタのゲート入力として、該同期制御シリアル信号の値により該Nchトランジスタを、該同期制御シリアル信号が該画像データシリアル信号と同時に送信されるようオンオフ制御するディジタルデータ送信装置。 The differential amplitude signal transmitter is
A pair of signal output lines, and a current signal is applied to the pair of signal output lines so that a differential voltage corresponding to the image data serial signal is generated in a resistor connected between the pair of signal output lines. A differential transmitter to supply,
A first constant current source connected between a power source and the differential transmitter and always supplying a first drive current to the differential transmitter;
A second constant current source connected between a power source and the differential transmitter and supplying a second drive current to the differential transmitter;
An Nch transistor connected between the second constant current source and the differential amplifier;
Using the synchronization control serial signal as a gate input of the Nch transistor, digital data transmission for controlling on / off of the Nch transistor according to the value of the synchronization control serial signal so that the synchronization control serial signal is transmitted simultaneously with the image data serial signal apparatus.
1フレームの始端を示す第1の同期コードと、
該1フレームの終端を示す第2の同期コードと、
該1フレームにおける1ラインの始端を示す第3の同期コードと、
該1フレームにおける1ラインの終端を示す第4の同期コードとを含み、
かつ、該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第1〜第3の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項1記載のディジタルデータ送信装置。 The data string constituting the synchronization control serial signal is:
A first synchronization code indicating the beginning of one frame;
A second synchronization code indicating the end of the one frame;
A third synchronization code indicating the beginning of one line in the one frame;
A fourth synchronization code indicating the end of one line in the one frame,
And the 1st control code which shows the beginning of arbitrary control data in this 1 frame,
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The first to third synchronization codes are composed of a data string of N bits (N is a natural number),
2. The digital data transmitting apparatus according to claim 1, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1フレームの始端を示す第1の同期コードと、
該1フレームの終端を示す第2の同期コードとを含み、
かつ該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、該第1および第2の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項1に記載のディジタルデータ送信装置。 The data string constituting the synchronization control serial signal is:
A first synchronization code indicating the beginning of one frame;
A second synchronization code indicating the end of the one frame,
And a first control code indicating the beginning of any control data in the one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data, and the first and second synchronization codes are composed of a data string of N bits (N is a natural number),
2. The digital data transmitting apparatus according to claim 1, wherein the first and second control codes and the control data are composed of a data string of M bits (M is a natural number).
1フレームの始端を示す第1の同期コードを含み、
かつ該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第1の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項1に記載のディジタルデータ送信装置。 The data string constituting the synchronization control serial signal is:
Including a first synchronization code indicating the beginning of one frame;
And a first control code indicating the beginning of any control data in the one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The first synchronization code is composed of a data string of N bits (N is a natural number),
2. The digital data transmitting apparatus according to claim 1, wherein the first and second control codes and the control data are composed of a data string of M bits (M is a natural number).
1画素データの始端を示す第5の同期コードと、
該1画素データの終端を示す第6の同期コードとを含み、
かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第5および第6の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項1に記載のディジタルデータ送信装置。 The data string constituting the synchronization control serial signal is:
A fifth synchronization code indicating the start of one pixel data;
A sixth synchronization code indicating the end of the one-pixel data,
And a first control code indicating the start of any control data in one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The fifth and sixth synchronization codes are composed of a data string of N bits (N is a natural number),
2. The digital data transmitting apparatus according to claim 1, wherein the first and second control codes and the control data are composed of a data string of M bits (M is a natural number).
1画素データの始端を示す第5の同期コードを含み、
かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第5の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項1に記載のディジタルデータ送信装置。 The data string constituting the synchronization control serial signal is:
Including a fifth synchronization code indicating the start of one pixel data;
And a first control code indicating the start of any control data in one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The fifth synchronization code is composed of a data string of N bits (N is a natural number),
2. The digital data transmitting apparatus according to claim 1, wherein the first and second control codes and the control data are composed of a data string of M bits (M is a natural number).
該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信部と、
該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換回路と、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換回路と、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するMビット(Mは自然数)の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換回路とを備えたディジタルデータ受信装置。 The differential amplitude signal obtained by changing the amplitude of the differential amplitude signal of the image data serial signal representing N-bit (N is a natural number) image data per pixel according to the value of the synchronous control serial signal is used as digital data. A digital data receiving device for receiving,
A differential amplitude signal receiving unit that receives the differential amplitude signal and outputs the image data serial signal and the synchronization control serial signal;
A serial-parallel conversion circuit for converting the image data serial signal into an image data parallel signal representing the image data;
A synchronization code conversion circuit that receives the synchronization control serial signal and compares the data string constituting the synchronization control serial signal with a predetermined data string to convert the data string into a synchronization code indicating the position of the image data;
The position of the control data of M bits (M is a natural number) related to the image data is obtained by receiving the synchronization control serial signal and comparing the data sequence constituting the synchronization control serial signal with various determined data sequences. A digital data receiving apparatus comprising a control data / code conversion circuit for converting the control data into control data based on a control code indicating
一対の信号入力線を有し、該一対の信号入力線の間に接続された抵抗に差動電圧の振幅情報を前記同期制御シリアル信号に変換して出力し、該差動電圧の極性情報を前記画像データシリアル信号に変換して出力する差動受信器を備えている請求項8に記載のディジタルデータ受信装置。 The differential amplitude signal receiver is
Having a pair of signal input lines, converting the amplitude information of the differential voltage into the synchronous control serial signal to a resistor connected between the pair of signal input lines, and outputting the polarity information of the differential voltage. The digital data receiving apparatus according to claim 8, further comprising a differential receiver that converts the image data into a serial signal and outputs the signal.
1フレームの始端を示す第1の同期コードと、
該1フレームの終端を示す第2の同期コードと、
該1フレームにおける1ラインの始端を示す第3の同期コードと
該1フレームにおける1ラインの終端を示す第4の同期コードとを含み、
かつ、該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第1〜第3の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項8に記載のディジタルデータ受信装置。 The data string constituting the synchronization control serial signal is:
A first synchronization code indicating the beginning of one frame;
A second synchronization code indicating the end of the one frame;
A third synchronization code indicating the beginning of one line in the one frame and a fourth synchronization code indicating the end of one line in the one frame;
And the 1st control code which shows the beginning of arbitrary control data in this 1 frame,
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The first to third synchronization codes are composed of a data string of N bits (N is a natural number),
9. The digital data receiving apparatus according to claim 8, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1フレームの始端を示す第1の同期コードと、
該1フレームの終端を示す第2の同期コードとを含み、
かつ該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第1および第2の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項8に記載のディジタルデータ受信装置。 The data string constituting the synchronization control serial signal is:
A first synchronization code indicating the beginning of one frame;
A second synchronization code indicating the end of the one frame,
And a first control code indicating the beginning of any control data in the one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The first and second synchronization codes are composed of a data string of N bits (N is a natural number),
9. The digital data receiving apparatus according to claim 8, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1フレームの始端を示す第1の同期コードを含み、
かつ該1フレームの中にある任意の制御データの始端を示す制御コードと、
該制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第1の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項8に記載のディジタルデータ受信装置。 The data string constituting the synchronization control serial signal is:
Including a first synchronization code indicating the beginning of one frame;
And a control code indicating the start of arbitrary control data in the one frame;
Any control data following the control code;
A second control code indicating the end of the arbitrary control data,
The first synchronization code is composed of a data string of N bits (N is a natural number),
9. The digital data receiving apparatus according to claim 8, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1画素データの始端を示す第5の同期コードと、
該1画素データの終端を示す第6の同期コードとを含み、
かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第5および第6の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項8に記載のディジタルデータ受信装置。 The data string constituting the synchronization control serial signal is:
A fifth synchronization code indicating the start of one pixel data;
A sixth synchronization code indicating the end of the one-pixel data,
And a first control code indicating the start of any control data in one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The fifth and sixth synchronization codes are composed of a data string of N bits (N is a natural number),
9. The digital data receiving apparatus according to claim 8, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1画素データの始端を示す第5の同期コードを含み、
かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第5の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項8に記載のディジタルデータ受信装置。 The data string constituting the synchronization control serial signal is:
Including a fifth synchronization code indicating the start of one pixel data;
And a first control code indicating the start of any control data in one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The fifth synchronization code is composed of a data string of N bits (N is a natural number),
9. The digital data receiving apparatus according to claim 8, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
該ディジタルデータ送信装置は、
1画素あたりNビット(Nは自然数)の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換回路と、
該画像データの位置を示す同期コード、該画像データに関連するMビット(Mは自然数)の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換回路と、
該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部とを備え、
該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、
該ディジタルデータ受信装置は、
該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信部と、
該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するパラレル−シリアル変換回路と、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換回路と、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するMビット(Mは自然数)の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換回路とを備えたものであるディジタルデータ送受信システム。 A digital data transmission / reception system comprising a digital data transmission device for transmitting digital image data and a digital data reception device for receiving the transmitted digital image data,
The digital data transmitting apparatus includes:
A parallel-serial conversion circuit for converting an image data parallel signal representing image data of N bits (N is a natural number) per pixel into an image data serial signal;
The synchronization code indicating the position of the image data, M-bit (M is a natural number) control data related to the image data, and the control code indicating the position of the control data are input, and the synchronization code, the control data, and A data conversion circuit for outputting a synchronous control serial signal including the control code;
A differential amplitude signal transmission unit that converts the image data serial signal into a differential amplitude signal and transmits the differential amplitude signal;
The differential amplitude signal transmission unit changes the amplitude of the differential amplitude signal of the image data serial signal according to the value of the synchronization control serial signal,
The digital data receiving apparatus includes:
A differential amplitude signal receiving unit that receives the differential amplitude signal and outputs the image data serial signal and the synchronization control serial signal;
A parallel-serial conversion circuit for converting the image data serial signal into an image data parallel signal representing the image data;
A synchronization code conversion circuit that receives the synchronization control serial signal and compares the data string constituting the synchronization control serial signal with a predetermined data string to convert the data string into a synchronization code indicating the position of the image data;
The position of the control data of M bits (M is a natural number) related to the image data is obtained by receiving the synchronization control serial signal and comparing the data sequence constituting the synchronization control serial signal with various determined data sequences. A digital data transmission / reception system comprising a control data code conversion circuit for converting the control data into control data based on a control code indicating
一対の信号出力線を有し、該一対の信号出力線の間に接続された抵抗に、前記画像データシリアル信号に対応する差動電圧が発生するよう、該一対の信号出力線に電流信号を供給する差動送信器と、
電源と該差動送信器との間に接続され、常に該差動送信器に第1の駆動電流を供給する第1の定電流源と、
電源と該差動送信器との間に接続され、該差動送信器に第2の駆動電流を供給する第2の定電流源と、
該第2の定電流源と該差動増幅器との間に接続されたNchトランジスタとを備え、
前記同期制御シリアル信号を該Nchトランジスタのゲート入力として、該同期制御シリアル信号の値により該Nchトランジスタを、該同期制御シリアル信号が該画像データシリアル信号と同時に送信されるようオンオフ制御するものであり、
前記差動振幅信号受信部は、
一対の信号入力線を有し、該一対の信号入力線の間に接続された抵抗に差動電圧の振幅情報を該同期制御シリアル信号に変換して出力し、該差動電圧の極性情報を該画像データシリアル信号に変換して出力する差動受信器を備えている請求項15に記載のディジタルデータ送受信システム。 The differential amplitude signal transmitter is
A pair of signal output lines, and a current signal is applied to the pair of signal output lines so that a differential voltage corresponding to the image data serial signal is generated in a resistor connected between the pair of signal output lines. A differential transmitter to supply,
A first constant current source connected between a power source and the differential transmitter and always supplying a first drive current to the differential transmitter;
A second constant current source connected between a power source and the differential transmitter and supplying a second drive current to the differential transmitter;
An Nch transistor connected between the second constant current source and the differential amplifier;
The synchronization control serial signal is used as the gate input of the Nch transistor, and the Nch transistor is controlled to be turned on and off according to the value of the synchronization control serial signal so that the synchronization control serial signal is transmitted simultaneously with the image data serial signal. ,
The differential amplitude signal receiver is
It has a pair of signal input lines, converts the amplitude information of the differential voltage into the synchronous control serial signal to a resistor connected between the pair of signal input lines, and outputs the polarity information of the differential voltage. The digital data transmission / reception system according to claim 15, further comprising a differential receiver that converts the image data into a serial signal and outputs the signal.
1フレームの始端を示す第1の同期コードと、
該1フレームの終端を示す第2の同期コードと、
該1フレームにおける1ラインの始端を示す第3の同期コードと
該1フレームにおける1ラインの終端を示す第4の同期コードとを含み、
かつ、該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードCSに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第1〜第3の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項15に記載のディジタルデータ送受信システム。 The data string constituting the synchronization control serial signal is:
A first synchronization code indicating the beginning of one frame;
A second synchronization code indicating the end of the one frame;
A third synchronization code indicating the beginning of one line in the one frame and a fourth synchronization code indicating the end of one line in the one frame;
And the 1st control code which shows the beginning of arbitrary control data in this 1 frame,
Any control data following the first control code CS;
A second control code indicating the end of the arbitrary control data,
The first to third synchronization codes are composed of a data string of N bits (N is a natural number),
16. The digital data transmission / reception system according to claim 15, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1フレームの始端を示す第1の同期コードと、
該1フレームの終端を示す第2の同期コードとを含み、
かつ前記1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第1および第2の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項15に記載のディジタルデータ送受信システム。 The data string constituting the synchronization control serial signal is:
A first synchronization code indicating the beginning of one frame;
A second synchronization code indicating the end of the one frame,
And a first control code indicating the start of any control data in the one frame;
Any control data following the control code;
A second control code indicating the end of the arbitrary control data,
The first and second synchronization codes are composed of a data string of N bits (N is a natural number),
16. The digital data transmission / reception system according to claim 15, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1フレームの始端を示す第1の同期コードを含み、
かつ該1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第1の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項15に記載のディジタルデータ送受信システム。 The data string constituting the synchronization control serial signal is:
Including a first synchronization code indicating the beginning of one frame;
And a first control code indicating the beginning of any control data in the one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The first synchronization code is composed of a data string of N bits (N is a natural number),
16. The digital data transmission / reception system according to claim 15, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1画素データの始端を示す第5の同期コードと、
該1画素データの終端を示す第6の同期コードとを含み、
かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第5および第6の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項15に記載のディジタルデータ送受信システム。 The data string constituting the synchronization control serial signal is:
A fifth synchronization code indicating the start of one pixel data;
A sixth synchronization code indicating the end of the one-pixel data,
And a first control code indicating the start of any control data in one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The fifth and sixth synchronization codes are composed of a data string of N bits (N is a natural number),
16. The digital data transmission / reception system according to claim 15, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1画素データの始端を示す第5の同期コードを含み、
かつ1フレームの中にある任意の制御データの始端を示す第1の制御コードと、
該第1の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第2の制御コードとを含み、
該第5の同期コードはNビット(Nは自然数)のデータ列から構成され、
該第1、第2の制御コード、および制御データは、Mビット(Mは自然数)のデータ列から構成されている請求項15に記載のディジタルデータ送受信システム。 The data string constituting the synchronization control serial signal is:
Including a fifth synchronization code indicating the start of one pixel data;
And a first control code indicating the start of any control data in one frame;
Optional control data following the first control code;
A second control code indicating the end of the arbitrary control data,
The fifth synchronization code is composed of a data string of N bits (N is a natural number),
16. The digital data transmission / reception system according to claim 15, wherein the first and second control codes and control data are composed of a data string of M bits (M is a natural number).
1画素あたりNビット(Nは自然数)の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換ステップと、
該画像データの位置を示す同期コード、該画像データに関連するMビット(Mは自然数)の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換ステップと、
該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信ステップとを含み、
該差動振幅信号送信ステップは、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるディジタルデータ送信方法。 A digital data transmission method for transmitting digital image data, comprising:
A parallel-serial conversion step of converting an image data parallel signal representing image data of N bits (N is a natural number) per pixel into an image data serial signal;
The synchronization code indicating the position of the image data, M-bit (M is a natural number) control data related to the image data, and the control code indicating the position of the control data are input, and the synchronization code, the control data, and A data conversion step of outputting a synchronous control serial signal including the control code;
A differential amplitude signal transmission step of converting the image data serial signal into a differential amplitude signal and transmitting the differential amplitude signal,
The differential amplitude signal transmission step is a digital data transmission method in which the amplitude of the differential amplitude signal of the image data serial signal is changed according to the value of the synchronization control serial signal.
該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信ステップと、
該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換ステップと、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換ステップと、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するMビット(Mは自然数)の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換ステップとを含むディジタルデータ受信方法。 The differential amplitude signal obtained by changing the amplitude of the differential amplitude signal of the image data serial signal representing N-bit (N is a natural number) image data per pixel according to the value of the synchronous control serial signal is used as digital data. A digital data receiving method for receiving,
A differential amplitude signal receiving step for receiving the differential amplitude signal and outputting the image data serial signal and the synchronization control serial signal;
A serial-parallel conversion step of converting the image data serial signal into an image data parallel signal representing the image data;
A synchronization code conversion step for receiving the synchronization control serial signal and converting a data sequence constituting the synchronization control serial signal to a synchronization code indicating a position of the image data by comparing with a variety of determined data sequences;
The position of the control data of M bits (M is a natural number) related to the image data is obtained by receiving the synchronization control serial signal and comparing the data sequence constituting the synchronization control serial signal with various determined data sequences. And a control data code conversion step for converting the control data into control data based on a control code indicating a digital data.
該データ送信ステップは、
1画素あたりNビット(Nは正の自然数)の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換ステップと、
該画像データの位置を示す同期コード、及び該画像データに関連するMビット(Mは正の自然数)の制御データを入力とし、該同期コード、該制御データ、及び該制御データの位置を示す制御コードを含む同期制御シリアル信号を出力するデータ変換ステップと、
該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信ステップとを含み、
該差動振幅信号送信ステップは、該画造データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、
該データ受信ステップは、
該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信ステップと、
該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換ステップと、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換ステップと、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するMビット(Mは正の自然数)の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換ステップとを含むものであるディジタルデータ送受信システム。 A data transmission / reception method including a data transmission step for transmitting digital image data and a data reception step for receiving the transmitted digital image data,
The data transmission step includes:
A parallel-serial conversion step of converting an image data parallel signal representing image data of N bits (N is a positive natural number) per pixel into an image data serial signal;
The synchronization code indicating the position of the image data and the control data of M bits (M is a positive natural number) related to the image data are input, and the control indicating the position of the synchronization code, the control data, and the control data A data conversion step for outputting a synchronous control serial signal including a code;
A differential amplitude signal transmission step of converting the image data serial signal into a differential amplitude signal and transmitting the differential amplitude signal,
The differential amplitude signal transmission step changes the amplitude of the differential amplitude signal of the image data serial signal according to the value of the synchronous control serial signal,
The data receiving step includes:
A differential amplitude signal receiving step for receiving the differential amplitude signal and outputting the image data serial signal and the synchronization control serial signal;
A serial-parallel conversion step of converting the image data serial signal into an image data parallel signal representing the image data;
A synchronization code conversion step for receiving the synchronization control serial signal and converting a data sequence constituting the synchronization control serial signal to a synchronization code indicating a position of the image data by comparing with a variety of determined data sequences;
M-bit (M is a positive natural number) control data related to the image data by receiving the synchronization control serial signal and comparing the data sequence constituting the synchronization control serial signal with various determined data sequences A digital data transmission / reception system including a control data code conversion step for converting the control data into control data based on a control code indicating the position of the data.
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