JP2000349603A - 半導体回路 - Google Patents
半導体回路Info
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Abstract
(57)【要約】
【課題】 電池の電源よりも論理回路の駆動電圧が大幅
に小さくなった場合であっても、より消費電力の小さな
半導体回路を提供する。 【解決手段】 第１の論理回路１及び第２の論理回路２
と、グランドレベルよりＶDDなる電位を有する電源と、
仮想電源ラインと、前記仮想電源ラインの電位を概ねＶ
DD／２に保つ手段を備え記第１の論理回路１に対する電
源供給をグランド及び前記仮想電源より行ない、第２の
論理回路２に対する電源供給を前記仮想電源ラインと前
記ＶDDなる電位を有する電源８より行なうようにしたも
のである。
に小さくなった場合であっても、より消費電力の小さな
半導体回路を提供する。 【解決手段】 第１の論理回路１及び第２の論理回路２
と、グランドレベルよりＶDDなる電位を有する電源と、
仮想電源ラインと、前記仮想電源ラインの電位を概ねＶ
DD／２に保つ手段を備え記第１の論理回路１に対する電
源供給をグランド及び前記仮想電源より行ない、第２の
論理回路２に対する電源供給を前記仮想電源ラインと前
記ＶDDなる電位を有する電源８より行なうようにしたも
のである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体回路、特に、
低消費電力の論理回路を備えたデジタルＬＳＩ等の半導
体回路に関する。
低消費電力の論理回路を備えたデジタルＬＳＩ等の半導
体回路に関する。
【０００２】
【従来の技術】現在ポータブルＣＤプレーヤやビデオム
ービーなどのポータブル機器の省電力化が進んでいる。
これらは電池を電源として使用するため、省電力化は機
器の性能向上の重要なポイントとなる。この省電力化に
対して最も有効な対策としては使用する電源電圧を下げ
るという手段がある。一般に消費電力は電源電圧のほぼ
２乗に比例して増加するので、この手段は良く用いられ
ているが、従来は使用するデバイス、即ち、ＩＣ、ＬＳ
Ｉの電源電圧が電池の電圧より高かったため、昇圧の必
要があったが、現在では半導体プロセスの進歩により、
電池の電圧よりも充分に低い電圧でも動作する回路が得
られるようになった。
ービーなどのポータブル機器の省電力化が進んでいる。
これらは電池を電源として使用するため、省電力化は機
器の性能向上の重要なポイントとなる。この省電力化に
対して最も有効な対策としては使用する電源電圧を下げ
るという手段がある。一般に消費電力は電源電圧のほぼ
２乗に比例して増加するので、この手段は良く用いられ
ているが、従来は使用するデバイス、即ち、ＩＣ、ＬＳ
Ｉの電源電圧が電池の電圧より高かったため、昇圧の必
要があったが、現在では半導体プロセスの進歩により、
電池の電圧よりも充分に低い電圧でも動作する回路が得
られるようになった。
【０００３】以下、図面を参照しながら、従来の半導体
回路について説明する。図６は従来の半導体回路の一例
を示すブロック図であり、論理回路を含む半導体回路を
示している。図中、１は論理回路、８は電源、１００は
ＤＣ−ＤＣコンバータ、Ｃ１は平滑用のコンデンサであ
る。この構成において、リチウムイオンを用いた電池を
電源８として使用した場合、ＬＳＩ等で構成される論理
回路１の駆動電圧は電源電圧ＶDDより低いので、これに
供給する電圧をこの電源電圧ＶDDよりも下げるために、
ＤＣ−ＤＣコンバータ１００を用いて、例えば、リチウ
ムイオン電池の電圧である３.６Ｖを２.５Ｖに降圧し、
コンデンサＣ１で平滑して使用している。
回路について説明する。図６は従来の半導体回路の一例
を示すブロック図であり、論理回路を含む半導体回路を
示している。図中、１は論理回路、８は電源、１００は
ＤＣ−ＤＣコンバータ、Ｃ１は平滑用のコンデンサであ
る。この構成において、リチウムイオンを用いた電池を
電源８として使用した場合、ＬＳＩ等で構成される論理
回路１の駆動電圧は電源電圧ＶDDより低いので、これに
供給する電圧をこの電源電圧ＶDDよりも下げるために、
ＤＣ−ＤＣコンバータ１００を用いて、例えば、リチウ
ムイオン電池の電圧である３.６Ｖを２.５Ｖに降圧し、
コンデンサＣ１で平滑して使用している。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な構成では、ＤＣ−ＤＣコンバータ１００による降圧で
かなりのロスが発生しており、省電力化に逆行する形と
なる。特に、ＤＣ−ＤＣコンバータ１００では取り扱う
電圧が小さくなるほど効率が悪化するため、今後更に半
導体プロセスが進歩し、アルカリ電池１本を用いて０.
５ＶでＬＳＩを駆動するというようなことになると更に
ロスが増えるという問題点があった。
な構成では、ＤＣ−ＤＣコンバータ１００による降圧で
かなりのロスが発生しており、省電力化に逆行する形と
なる。特に、ＤＣ−ＤＣコンバータ１００では取り扱う
電圧が小さくなるほど効率が悪化するため、今後更に半
導体プロセスが進歩し、アルカリ電池１本を用いて０.
５ＶでＬＳＩを駆動するというようなことになると更に
ロスが増えるという問題点があった。
【０００５】本発明は上記従来の問題点を解決するもの
であり、電池の電源よりも論理回路の駆動電圧が大幅に
小さくなった場合であっても、より消費電力の小さな半
導体回路を提供することを目的とする。
であり、電池の電源よりも論理回路の駆動電圧が大幅に
小さくなった場合であっても、より消費電力の小さな半
導体回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体回路は、
第１及び第２の論理回路と、グランドレベルよりＶDDな
る電位を有する電源と、仮想電源ラインと、前記仮想電
源ラインの電位を概ねＶDD／２に保つ手段を備え、前記
第１の論理回路に対する電源供給をグランド及び前記仮
想電源より行ない、前記第２の論理回路に対する電源供
給を前記仮想電源ラインと前記ＶDDなる電位を有する電
源より行なうようにしたものである。
第１及び第２の論理回路と、グランドレベルよりＶDDな
る電位を有する電源と、仮想電源ラインと、前記仮想電
源ラインの電位を概ねＶDD／２に保つ手段を備え、前記
第１の論理回路に対する電源供給をグランド及び前記仮
想電源より行ない、前記第２の論理回路に対する電源供
給を前記仮想電源ラインと前記ＶDDなる電位を有する電
源より行なうようにしたものである。
【０００７】この発明によれば、電池の電源よりも論理
回路の駆動電圧が大幅に小さくなった場合であっても、
その消費電力を小さくすることが可能となる。
回路の駆動電圧が大幅に小さくなった場合であっても、
その消費電力を小さくすることが可能となる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、前記従来のもの
と同一の部分については同一符号を用いるものとする。
図１は本発明の半導体回路の実施の形態における構成を
示す回路図である。
て図面を参照しながら説明する。なお、前記従来のもの
と同一の部分については同一符号を用いるものとする。
図１は本発明の半導体回路の実施の形態における構成を
示す回路図である。
【０００９】図中、第１の論理回路１及び第２の論理回
路２は例えばディジタル信号処理装置、マイクロコンピ
ュータ等のデジタル回路、あるいは、デジタル制御（サ
ーボ）を行なうような回路を２個のブロックに分け、消
費電力が概ね同じになるようにしたものである。電源８
としてはここではリチウムイオン電池を用い、電池から
直接第１の論理回路１及び第２の論理回路２へ電力の供
給を行なうようにしている。このように、従来のような
ＤＣ−ＤＣコンバータによる電圧変換を行わないで電池
から直接機器に電力を供給することにより、電池の電力
利用率が向上する。抵抗器６，７は同じ値となってお
り、これにより電源電位ＶDDを２等分して電位ＶHを得
ている。コンデンサＣ１，Ｃ２は平滑用のコンデンサで
ある。第１のスイッチング素子４及び第２のスッチング
素子５の具体例としては例えば、ＭＯＳＦＥＴがある
が、低インピーダンスのものがよいことは言うまでもな
い。これらにより電源ＶDD及びグランドラインから仮想
電源ＶMIDに対して電流供給を行なうことで仮想電源ラ
インＶMIDの電位がＶDD／２となるようにしている。制
御回路３は電位ＶHが仮想電源ラインＶMIDの電位より高
いときは第１のスイッチング素子４をオンさせ、電位Ｖ
Hが仮想電源ラインＶMIDの電位より低いときは第２のス
イッチング素子５をオンさせるよう動作する。
路２は例えばディジタル信号処理装置、マイクロコンピ
ュータ等のデジタル回路、あるいは、デジタル制御（サ
ーボ）を行なうような回路を２個のブロックに分け、消
費電力が概ね同じになるようにしたものである。電源８
としてはここではリチウムイオン電池を用い、電池から
直接第１の論理回路１及び第２の論理回路２へ電力の供
給を行なうようにしている。このように、従来のような
ＤＣ−ＤＣコンバータによる電圧変換を行わないで電池
から直接機器に電力を供給することにより、電池の電力
利用率が向上する。抵抗器６，７は同じ値となってお
り、これにより電源電位ＶDDを２等分して電位ＶHを得
ている。コンデンサＣ１，Ｃ２は平滑用のコンデンサで
ある。第１のスイッチング素子４及び第２のスッチング
素子５の具体例としては例えば、ＭＯＳＦＥＴがある
が、低インピーダンスのものがよいことは言うまでもな
い。これらにより電源ＶDD及びグランドラインから仮想
電源ＶMIDに対して電流供給を行なうことで仮想電源ラ
インＶMIDの電位がＶDD／２となるようにしている。制
御回路３は電位ＶHが仮想電源ラインＶMIDの電位より高
いときは第１のスイッチング素子４をオンさせ、電位Ｖ
Hが仮想電源ラインＶMIDの電位より低いときは第２のス
イッチング素子５をオンさせるよう動作する。
【００１０】このように構成することにより、仮想電源
ＶMIDの電位がほぼＶDD／２になり、例えば、リチウム
イオン電池を用いた場合はその起電力が３.６Ｖである
ので、電源８の電位ＶDDは３.６Ｖとなり、第１の論理
回路１及び第２の論理回路２は１.８Ｖで駆動されるこ
とになる。なお、予め第１の論理回路１及び第２の論理
回路２を流れる電流値がほぼ等しくなるようにこれらを
構成しているため、スイッチング素子４，５による仮想
電源ＶMIDの補正は補助的なものとなり、第１のスイッ
チング素子４及び第２のスッチング素子５を流れる電流
はそれほどないので、ここで生じる電力損失は全体での
消費電力に比べて非常に小さなものと言える。つまり、
これら第１及び第２のスイッチング素子として多少オン
抵抗が大きいものでも使用することが可能である。
ＶMIDの電位がほぼＶDD／２になり、例えば、リチウム
イオン電池を用いた場合はその起電力が３.６Ｖである
ので、電源８の電位ＶDDは３.６Ｖとなり、第１の論理
回路１及び第２の論理回路２は１.８Ｖで駆動されるこ
とになる。なお、予め第１の論理回路１及び第２の論理
回路２を流れる電流値がほぼ等しくなるようにこれらを
構成しているため、スイッチング素子４，５による仮想
電源ＶMIDの補正は補助的なものとなり、第１のスイッ
チング素子４及び第２のスッチング素子５を流れる電流
はそれほどないので、ここで生じる電力損失は全体での
消費電力に比べて非常に小さなものと言える。つまり、
これら第１及び第２のスイッチング素子として多少オン
抵抗が大きいものでも使用することが可能である。
【００１１】図２は本発明の半導体回路の実施の形態に
おける制御回路の具体的構成例を示す回路図である。図
において、比較器１０，１１は（＋）端子、（−）端子
に与えられた信号の電圧レベルを比較し、（＋）端子の
電圧が（−）端子の電圧より高ければ“１”を、低けれ
ば“０”を出力する所謂オペアンプがこれに相当する。
抵抗器１２（抵抗値Ｒ１）、抵抗器１３（抵抗値Ｒ２）
は比較器１０に対してヒステリシス特性を与えており、
Ｒ２≫Ｒ１に設定されている。比較器１０，１１の出力
はＯＲゲート１６とＡＮＤゲート１７を介してスイッチ
ング素子Ｐ１（Ｐ型ＭＯＳＦＥＴ）とスイッチング素子
Ｎ１（Ｎ型ＭＯＳＦＥＴ）に加えられる。
おける制御回路の具体的構成例を示す回路図である。図
において、比較器１０，１１は（＋）端子、（−）端子
に与えられた信号の電圧レベルを比較し、（＋）端子の
電圧が（−）端子の電圧より高ければ“１”を、低けれ
ば“０”を出力する所謂オペアンプがこれに相当する。
抵抗器１２（抵抗値Ｒ１）、抵抗器１３（抵抗値Ｒ２）
は比較器１０に対してヒステリシス特性を与えており、
Ｒ２≫Ｒ１に設定されている。比較器１０，１１の出力
はＯＲゲート１６とＡＮＤゲート１７を介してスイッチ
ング素子Ｐ１（Ｐ型ＭＯＳＦＥＴ）とスイッチング素子
Ｎ１（Ｎ型ＭＯＳＦＥＴ）に加えられる。
【００１２】図４は本発明の半導体回路の実施の形態に
おける制御回路の入出力関係を示す波形図であり、制御
回路３に対する入力信号である仮想電源ＶMIDと電位ＶH
に対する比較器１０，１１及びＯＲゲート１６，ＡＮＤ
ゲート１７の出力の関係を示している。
おける制御回路の入出力関係を示す波形図であり、制御
回路３に対する入力信号である仮想電源ＶMIDと電位ＶH
に対する比較器１０，１１及びＯＲゲート１６，ＡＮＤ
ゲート１７の出力の関係を示している。
【００１３】図２に示す制御回路における比較器１０の
出力は図４（Ｂ）に示すとおりのヒステリシス特性を有
し、比較器１１の出力は図４（Ｃ）に示すとおり通常の
比較結果を出力することになる。このようにヒステリシ
ス特性を有する比較器１０とヒステリシス特性を有さな
い比較器１１を組み合わせることにより、図４（Ｄ），
（Ｅ）に示すように、区間（Ｔ２，Ｔ３）でスイッチン
グ素子Ｎ１がオンし、区間（Ｔ４，Ｔ５）でスイッチン
グ素子Ｐ１がオンすることになり、スイッチング素子Ｐ
１、Ｎ１が頻繁にオン／オフを繰り返すことがないよう
に、また、スイッチング素子Ｐ１，Ｎ１が同時にオンす
るようなことがないようになっている。第１の論理回路
１及び第２の論理回路２は通常、供給される電圧の変化
に対してはある程度の許容範囲を持っているため、この
ように構成することによって多少の電源電圧変動があっ
ても誤動作することはなく、しかもスイッチング素子の
制御に要する電力は極力抑えられる。
出力は図４（Ｂ）に示すとおりのヒステリシス特性を有
し、比較器１１の出力は図４（Ｃ）に示すとおり通常の
比較結果を出力することになる。このようにヒステリシ
ス特性を有する比較器１０とヒステリシス特性を有さな
い比較器１１を組み合わせることにより、図４（Ｄ），
（Ｅ）に示すように、区間（Ｔ２，Ｔ３）でスイッチン
グ素子Ｎ１がオンし、区間（Ｔ４，Ｔ５）でスイッチン
グ素子Ｐ１がオンすることになり、スイッチング素子Ｐ
１、Ｎ１が頻繁にオン／オフを繰り返すことがないよう
に、また、スイッチング素子Ｐ１，Ｎ１が同時にオンす
るようなことがないようになっている。第１の論理回路
１及び第２の論理回路２は通常、供給される電圧の変化
に対してはある程度の許容範囲を持っているため、この
ように構成することによって多少の電源電圧変動があっ
ても誤動作することはなく、しかもスイッチング素子の
制御に要する電力は極力抑えられる。
【００１４】また、このようにヒステリシス特性を持た
せることにより、比較器１０，１１が高速動作を必要と
しなくなるため、この比較器１０，１１としては小規模
で且つ電力消費の少ないものを用いることができる。抵
抗器１２，１３も電流を流す必要はないので、抵抗値の
大きなものを用いて良く、その電力の損失を殆どなくす
ることができる。
せることにより、比較器１０，１１が高速動作を必要と
しなくなるため、この比較器１０，１１としては小規模
で且つ電力消費の少ないものを用いることができる。抵
抗器１２，１３も電流を流す必要はないので、抵抗値の
大きなものを用いて良く、その電力の損失を殆どなくす
ることができる。
【００１５】図３は本発明の半導体回路の実施の形態に
おける制御回路の他の具体的構成例を示す回路図であ
る。なお、前記図２に示したものと同一の部分について
は同一の符号を用いるものとし、その詳細な説明は省略
する。図中、抵抗器(抵抗値Ｒ３)２３，抵抗器(抵抗値
Ｒ４)２４，抵抗器(抵抗値Ｒ５)２５，抵抗器(抵抗値Ｒ
６)２６により比較器１０，１１に対してヒステリシス
特性を与えており、Ｒ４≫Ｒ３，Ｒ６≫Ｒ５に設定され
ている。なお、Ｒ４とＲ６、Ｒ３とＲ５はほぼ同じ値の
ものを用いている。抵抗器２０，２１，２２は電源電圧
ＶDDを分割し、この抵抗分割によって電位を得るだけで
あるので、抵抗値は大きなものを用いている。抵抗器２
０〜２２により、電位ＶAはＶDD／２＋δ、ＶBはＶDD／
２−δ（δ＝ＶDD／４０程度）となるよう抵抗値を決定
している。このようにスイッチング素子Ｐ１，Ｎ１を直
接ヒステリシス特性を持った比較器１０，１１で制御す
るように構成することによっても図２に示したものと同
様な効果を得ることができる。
おける制御回路の他の具体的構成例を示す回路図であ
る。なお、前記図２に示したものと同一の部分について
は同一の符号を用いるものとし、その詳細な説明は省略
する。図中、抵抗器(抵抗値Ｒ３)２３，抵抗器(抵抗値
Ｒ４)２４，抵抗器(抵抗値Ｒ５)２５，抵抗器(抵抗値Ｒ
６)２６により比較器１０，１１に対してヒステリシス
特性を与えており、Ｒ４≫Ｒ３，Ｒ６≫Ｒ５に設定され
ている。なお、Ｒ４とＲ６、Ｒ３とＲ５はほぼ同じ値の
ものを用いている。抵抗器２０，２１，２２は電源電圧
ＶDDを分割し、この抵抗分割によって電位を得るだけで
あるので、抵抗値は大きなものを用いている。抵抗器２
０〜２２により、電位ＶAはＶDD／２＋δ、ＶBはＶDD／
２−δ（δ＝ＶDD／４０程度）となるよう抵抗値を決定
している。このようにスイッチング素子Ｐ１，Ｎ１を直
接ヒステリシス特性を持った比較器１０，１１で制御す
るように構成することによっても図２に示したものと同
様な効果を得ることができる。
【００１６】図５は本発明の半導体回路の実施の形態に
おける論理回路の具体的構成例を示すブロック図であ
り、図１に示す第１の論理回路１及び第２の論理回路２
の具体例を示すものである。図５に示すものは、Ｄフリ
ップフロップ３０，３１，３２，３３，３４を用いて５
ビットのカウンタを構成した場合を示しており、Ｄフリ
ップフロップ３０で論理回路２を構成し、Ｄフリップフ
ロップ３１〜３４で論理回路１を構成している。論理回
路１は電源電位としてＶDDとＶMIDが与えられているの
で、レベルシフタ３６，３７を用いて論理回路２を構成
するＤフリップフロップ３０の出力とリセット信号のレ
ベルシフトを行なっている。論理回路が半導体基板とし
てＰ型基板を用いている場合は、基板電位が低電位側、
即ちここではグランドに接続される。故に、Ｐ型基板を
用いた論理回路を使用している場合は、入力信号がグラ
ンド側に接続される論理回路、即ち、論理回路２に与え
られるようにすれば信号の基準となる電位が（入力信号
と論理回路２の入力とで）同じであるので電源に多少の
ノイズ信号が重畳されても誤動作が少なくなる。
おける論理回路の具体的構成例を示すブロック図であ
り、図１に示す第１の論理回路１及び第２の論理回路２
の具体例を示すものである。図５に示すものは、Ｄフリ
ップフロップ３０，３１，３２，３３，３４を用いて５
ビットのカウンタを構成した場合を示しており、Ｄフリ
ップフロップ３０で論理回路２を構成し、Ｄフリップフ
ロップ３１〜３４で論理回路１を構成している。論理回
路１は電源電位としてＶDDとＶMIDが与えられているの
で、レベルシフタ３６，３７を用いて論理回路２を構成
するＤフリップフロップ３０の出力とリセット信号のレ
ベルシフトを行なっている。論理回路が半導体基板とし
てＰ型基板を用いている場合は、基板電位が低電位側、
即ちここではグランドに接続される。故に、Ｐ型基板を
用いた論理回路を使用している場合は、入力信号がグラ
ンド側に接続される論理回路、即ち、論理回路２に与え
られるようにすれば信号の基準となる電位が（入力信号
と論理回路２の入力とで）同じであるので電源に多少の
ノイズ信号が重畳されても誤動作が少なくなる。
【００１７】ここで、第１の論理回路１及び第２の論理
回路２における消費電力を考える。通常ＣＭＯＳ等によ
る論理回路では消費電力はその回路出力が反転する回数
に比例して増加する。Ｄフリップフロップ３４が１回反
転する毎にＤフリップフロップ３３は２回、Ｄフリップ
フロップ３２は４回、Ｄフリップフロップ３１は８回、
Ｄフリップフロップ３０は１６回反転する。故に、論理
回路２で１６回反転が発生する間に論理回路１で１５回
反転が発生するので、このように第１の論理回路１及び
第２の論理回路２を構成すれば各第１の論理回路１及び
第２の論理回路２における消費電力をほぼ等しくするこ
とができ、制御回路３による制御なしでもほぼＶMIDの
電位をＶDD／２にすることができるので制御回路３によ
る制御は非常に軽いもので済むことになる。なお、この
場合のように予め論理回路２の消費電力が論理回路１の
それより大きいことが明らかな場合はスイッチング素子
５及びその制御に要する回路を削除することができるの
は言うまでもない。また、出力信号はＤフリップフロッ
プ３４の出力をそのまま出力しているが、無論レベルシ
フタを用いてＶMID〜ＶDDの信号を必要に応じてグラン
ド〜ＶDDの振幅を有する信号に変換して出力しても良い
ことは言うまでもない。
回路２における消費電力を考える。通常ＣＭＯＳ等によ
る論理回路では消費電力はその回路出力が反転する回数
に比例して増加する。Ｄフリップフロップ３４が１回反
転する毎にＤフリップフロップ３３は２回、Ｄフリップ
フロップ３２は４回、Ｄフリップフロップ３１は８回、
Ｄフリップフロップ３０は１６回反転する。故に、論理
回路２で１６回反転が発生する間に論理回路１で１５回
反転が発生するので、このように第１の論理回路１及び
第２の論理回路２を構成すれば各第１の論理回路１及び
第２の論理回路２における消費電力をほぼ等しくするこ
とができ、制御回路３による制御なしでもほぼＶMIDの
電位をＶDD／２にすることができるので制御回路３によ
る制御は非常に軽いもので済むことになる。なお、この
場合のように予め論理回路２の消費電力が論理回路１の
それより大きいことが明らかな場合はスイッチング素子
５及びその制御に要する回路を削除することができるの
は言うまでもない。また、出力信号はＤフリップフロッ
プ３４の出力をそのまま出力しているが、無論レベルシ
フタを用いてＶMID〜ＶDDの信号を必要に応じてグラン
ド〜ＶDDの振幅を有する信号に変換して出力しても良い
ことは言うまでもない。
【００１８】以上のように、本実施の形態によれば、何
ら電圧変換を行なう手段を用いることなく、各々に印加
される電圧がほぼ半分となり、それぞれの論理回路が消
費する電力が概ね１／４になる外、次のような特徴があ
る。
ら電圧変換を行なう手段を用いることなく、各々に印加
される電圧がほぼ半分となり、それぞれの論理回路が消
費する電力が概ね１／４になる外、次のような特徴があ
る。
【００１９】（１）第１及び第２の論理回路を流れる電
流がほぼ等しくなるように構成することで、仮想電源ラ
インがほぼＶDD／２になるので、仮想電源ラインを概ね
ＶDD／２に保つ手段はより簡単となり、低速動作、小型
化が可能になる。
流がほぼ等しくなるように構成することで、仮想電源ラ
インがほぼＶDD／２になるので、仮想電源ラインを概ね
ＶDD／２に保つ手段はより簡単となり、低速動作、小型
化が可能になる。
【００２０】（２）仮想電源ラインの電位を概ねＶDD／
２に保つ手段を、比較器と、第１及び第２のスイッチン
グ素子と、電源電位を２分割する電源分割手段とで構成
し、電源分割手段の電位が仮想電源ラインの電位より高
いときは第１のスイッチング素子をオンさせ、低いとき
は第２のスイッチング素子をオンさせることにより、微
少な電力消費で仮想電源ラインの電位調節が行なわれ
る。
２に保つ手段を、比較器と、第１及び第２のスイッチン
グ素子と、電源電位を２分割する電源分割手段とで構成
し、電源分割手段の電位が仮想電源ラインの電位より高
いときは第１のスイッチング素子をオンさせ、低いとき
は第２のスイッチング素子をオンさせることにより、微
少な電力消費で仮想電源ラインの電位調節が行なわれ
る。
【００２１】（３）比較器に対して対となるスイッチン
グ素子を制御するにあたり、比較器にヒステリシス特性
を持たせることにより、対となるスイッチング素子が両
方ともオンになることを防ぐと共にスイッチング素子に
対する制御信号が頻繁に変化することを防ぐことができ
る。
グ素子を制御するにあたり、比較器にヒステリシス特性
を持たせることにより、対となるスイッチング素子が両
方ともオンになることを防ぐと共にスイッチング素子に
対する制御信号が頻繁に変化することを防ぐことができ
る。
【００２２】（４）第１及び第２の論理回路のうち、電
源或いはグランドレベルの何れか一方が半導体基板に直
接接続されている論理回路に外部との入出力端子を備え
るよう構成することにより、論理回路に対する信号にノ
イズ成分が乗りにくくなる。
源或いはグランドレベルの何れか一方が半導体基板に直
接接続されている論理回路に外部との入出力端子を備え
るよう構成することにより、論理回路に対する信号にノ
イズ成分が乗りにくくなる。
【００２３】（５）ＶDDなる電位を有する電源とグラン
ドレベルが電池より直接供給される電位とすることで、
電池を用いて論理回路を動作させる場合において電池の
保有する電力が無駄なく利用される。
ドレベルが電池より直接供給される電位とすることで、
電池を用いて論理回路を動作させる場合において電池の
保有する電力が無駄なく利用される。
【００２４】なお、本実施の形態では論理回路を２段直
列接続したものを示したが、３段直列接続させ、それぞ
れの電源として、（ＶDD、２ＶDD／３），（２ＶDD／
３、Ｖ DD／３），（ＶDD／３、グランド）を用いるよう
にしても良く、また、第１の論理回路１及び第２の論理
回路２を同一のＬＳＩチップ上に構成したものであって
も、また、別のＬＳＩチップ上に構成したものであって
も同様の効果が得られる。無論、例えば、同一ＬＳＩチ
ップ上に第１の論理回路１及び第２の論理回路２を構成
し、論理回路１（または２）に別チップによるデジタル
回路を追加しても良いことは言うまでもない。
列接続したものを示したが、３段直列接続させ、それぞ
れの電源として、（ＶDD、２ＶDD／３），（２ＶDD／
３、Ｖ DD／３），（ＶDD／３、グランド）を用いるよう
にしても良く、また、第１の論理回路１及び第２の論理
回路２を同一のＬＳＩチップ上に構成したものであって
も、また、別のＬＳＩチップ上に構成したものであって
も同様の効果が得られる。無論、例えば、同一ＬＳＩチ
ップ上に第１の論理回路１及び第２の論理回路２を構成
し、論理回路１（または２）に別チップによるデジタル
回路を追加しても良いことは言うまでもない。
【００２５】
【発明の効果】以上のように本発明によれば、ポータブ
ル機器のように、電池駆動により論理回路を動作させる
必要があるとき、論理回路に対して効率を落とすことな
く電池の起電力よりも低い電圧をかけることができ、こ
れにより機器の消費電力を大幅に削減することができる
という有利な効果が得られる。
ル機器のように、電池駆動により論理回路を動作させる
必要があるとき、論理回路に対して効率を落とすことな
く電池の起電力よりも低い電圧をかけることができ、こ
れにより機器の消費電力を大幅に削減することができる
という有利な効果が得られる。
【図１】本発明の半導体回路の実施の形態における構成
を示す回路図
を示す回路図
【図２】本発明の半導体回路の実施の形態における制御
回路の具体的構成例を示す回路図
回路の具体的構成例を示す回路図
【図３】本発明の半導体回路の実施の形態における制御
回路の他の具体的構成例を示す回路図
回路の他の具体的構成例を示す回路図
【図４】本発明の半導体回路の実施の形態における制御
回路の入出力関係を示す波形図
回路の入出力関係を示す波形図
【図５】本発明の半導体回路の実施の形態における論理
回路の具体的構成例を示すブロック図
回路の具体的構成例を示すブロック図
【図６】従来の半導体回路の一例を示すブロック図
１ 第１の論理回路 ２ 第２の論理回路 ３ 制御回路 ４ 第１のスイッチング素子 ５ 第２のスイッチング素子 ６，７，１２，１３，２０〜２６ 抵抗器 ８ 電池 １０，１１ 比較器 １６ ＯＲゲート １７ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H430 BB03 BB09 BB11 CC06 EE06 FF01 GG05 HH03 HH07 5H730 AA14 BB81 CC11 DD04 FF05 5J039 DA12 DB10 MM01 5J056 AA00 BB17 CC03 CC09 CC14 CC21 DD13 DD28 DD51 FF08 GG09
Claims (6)
- 【請求項１】 第１及び第２の論理回路と、グランドレ
ベルよりＶDDなる電位を有する電源と、仮想電源ライン
と、前記仮想電源ラインの電位を概ねＶDD／２に保つ手
段を備え、前記第１の論理回路に対する電源供給をグラ
ンド及び前記仮想電源より行ない、前記第２の論理回路
に対する電源供給を前記仮想電源ラインと前記ＶDDなる
電位を有する電源より行なうようにしたことを特徴とす
る半導体回路。 - 【請求項２】 第１及び第２の論理回路は、おのおのを
流れる電流がほぼ等しくなるように構成されていること
を特徴とする請求項１記載の半導体回路。 - 【請求項３】 第１及び第２の論理回路は、電源或いは
グランドレベルの何れか一方が半導体基板に接続されて
いる側の論理回路に外部との入出力端子を備えているこ
とを特徴とする請求項１記載の半導体回路。 - 【請求項４】 ＶDDなる電位を有する電源及びグランド
レベルは、電池より直接供給される電位であることを特
徴とする請求項１記載の半導体回路。 - 【請求項５】 仮想電源ラインの電位を概ねＶDD／２に
保つ手段は、比較器と、電源及び仮想電源ライン間に接
続された第１のスイッチング素子と、グランド及び仮想
電源ライン間に接続された第２のスイッチング素子と、
電源電位を２分割する電源分割手段を備え、前記比較器
は、前記電源分割手段と前記仮想電源ラインの電位を比
較し、比較結果に基づき前記第１及び第２のスイッチン
グ素子を制御するものであることを特徴とする請求項１
記載の半導体回路。 - 【請求項６】 比較器は、第１及び第２のスイッチング
素子を制御するにあたり、ヒステリシス特性を有するこ
とを特徴とする請求項５記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160954A JP2000349603A (ja) | 1999-06-08 | 1999-06-08 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160954A JP2000349603A (ja) | 1999-06-08 | 1999-06-08 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349603A true JP2000349603A (ja) | 2000-12-15 |
Family
ID=15725796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11160954A Pending JP2000349603A (ja) | 1999-06-08 | 1999-06-08 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349603A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006174693A (ja) * | 2004-11-29 | 2006-06-29 | Marvell World Trade Ltd | 高い電圧供給レベルを用いた低電圧論理回路オペレーション |
| JP2018064148A (ja) * | 2016-10-11 | 2018-04-19 | トヨタ自動車株式会社 | スイッチング回路 |
| EP3790195A1 (en) * | 2019-09-03 | 2021-03-10 | MediaTek Inc. | Semiconductor devices having a serial power system |
-
1999
- 1999-06-08 JP JP11160954A patent/JP2000349603A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006174693A (ja) * | 2004-11-29 | 2006-06-29 | Marvell World Trade Ltd | 高い電圧供給レベルを用いた低電圧論理回路オペレーション |
| JP2018064148A (ja) * | 2016-10-11 | 2018-04-19 | トヨタ自動車株式会社 | スイッチング回路 |
| EP3790195A1 (en) * | 2019-09-03 | 2021-03-10 | MediaTek Inc. | Semiconductor devices having a serial power system |
| US11587853B2 (en) | 2019-09-03 | 2023-02-21 | Mediatek Inc. | Semiconductor devices having a serial power system |
| US11942399B2 (en) | 2019-09-03 | 2024-03-26 | Mediatek Inc. | Semiconductor devices having a serial power system |
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