JP2000341295A - Ａｔｍ装置 - Google Patents

Ａｔｍ装置

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JP2000341295A
JP2000341295A JP15132999A JP15132999A JP2000341295A JP 2000341295 A JP2000341295 A JP 2000341295A JP 15132999 A JP15132999 A JP 15132999A JP 15132999 A JP15132999 A JP 15132999A JP 2000341295 A JP2000341295 A JP 2000341295A
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cell
packet
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test
frame
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JP15132999A
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Kazuto Nishimura
和人 西村
Masahito Okuda
將人 奥田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 最低帯域保証サービス（ＧＦＲ）機能を実現
するＡＴＭ装置に関し、厳密な最低帯域保証を行い、ハ
ードウェア量を削減し、制御処理を簡素化する。 【解決手段】 入力インタフェース部１−１とスイッチ
部１−２に、入力セル速度をセルレベルで判定するセル
速度判定（ＧＣＲＡ）テスト部と、同一パケットフレー
ム内のセル損失優先度の同一性を判定するセル損失優先
度（ＣＬＰ）テスト部と、パケットフレーム長を判定す
る最大フレームサイズ（ＭＦＳ）テスト部と、使用量パ
ラメータ制御部と、パケットフレームの最低帯域を判定
するフレームベースセル速度判定（Ｆ‐ＧＣＲＡ）テス
ト部と、前記各テストに適合したセルに対して、少なく
とも保証最低帯域の速度でセルを読み出して出力する最
低帯域（ＭＣＲ）保証制御部の各機能を適切に分担配置
し、また、出力インタフェース部１−３にパケットフレ
ームに基いたシェーピング処理部を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、最低帯域保証サー
ビス（ＧＦＲ：Guaranteed Frame Rate ）機能を実現す
るＡＴＭ装置に関する。
【０００２】
【従来の技術】ＡＴＭ（Asynchronous Transfer Mode）
伝送システムは、様々なマルチメディアアプリケーショ
ンを収容するために、それぞれのトラフィック特性に適
した幾つかのサービスクラスが設けられている。しか
し、ＩＴＵ‐Ｔ、ＡＴＭ‐Ｆｏｒｕｍ等に定義されてい
る幾つかのサービスクラスのいずれにも適さないトラフ
ィック特性のアプリケーションも数多く存在する。
【０００３】例えば、固定速度サービス（ＣＢＲ：Cons
tant Bit Rate ）を用いるには伝送データがバースト的
過ぎたり、可変速度サービス（ＶＢＲ：Variable Bit R
ate）を用いるにはパラメータ設定が複雑過ぎたり、ま
た、ＡＢＲ（Available BitRate）のような明示的なト
ラフィック制御のためのフィードバック機能が具備され
ていなかったりなどの場合である。
【０００４】従来、このようないずれのサービスクラス
にも適さないアプリケーションが利用し得るサービスク
ラスは、帯域保証を行わないＵＢＲ（Unspecified Bit
Rate）のみであったが、近年、最低帯域を保証する新た
なサービスクラス（ＧＦＲ：Guaranteed Frame Rate ）
が規定された。
【０００５】この最低帯域保証サービスは、ユーザが要
求した最低帯域（ＭＣＲ：MinimumCell Rate ）を保証
しつつ、ユーザが申告した最高速度（ＰＣＲ：Peak Cel
l Rate）までの間の速度（帯域）で、ネットワークのト
ラフィック負荷状況に応じて可変的な速度でデータを転
送するベストエフォート型のサービスである。
【０００６】しかし、この最低帯域保証サービスについ
ての概括的な機能や仕様等は規定されているが、このサ
ービスを実現するためのＡＴＭ装置の具体的な細部構成
については規定されていない。
【０００７】また、最低帯域保証サービスでは、ＡＴＭ
レイヤにおいて上位レイヤのパケットフレームを識別
し、パケットフレーム単位での最低帯域の保証を行う。
しかし、これまでに、上位レイヤのパケットフレームに
基いたＡＴＭレイヤのシェーピング処理は行われていな
い。
【０００８】
【発明が解決しようとする課題】本発明は、最低帯域保
証サービスとして規定された各機能を実現するためのＡ
ＴＭ装置内における機能分担配置及び処理メカニズムを
具現化し、厳密な最低帯域保証を行い、又はハードウェ
ア量が削減され、又は制御処理が簡素化されるＡＴＭ装
置を提供することを目的とする。
【０００９】また、最低帯域保証サービス機能を備えた
ＡＴＭ装置において、上位レイヤのパケットフレームに
基いたシェーピング処理制御を簡素化し、また該シェー
ピング用バッファの有効利用を図るＡＴＭ装置を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明のＡＴＭ装置は、
（１）最低帯域保証サービスの機能を有し、入力インタ
フェース部とスイッチ部と出力インタフェース部とを備
えたＡＴＭ装置において、前記入力インタフェース部
は、入力セルのセル速度をセルレベルで判定するセル速
度判定テスト部と、入力セルを含む同一パケットフレー
ム内のセル損失優先度の同一性を判定するセル損失優先
度テスト部と、パケットフレームの長さが所定の最大長
を越えていないかを判定する最大フレームサイズテスト
部と、使用量パラメータ制御部と、入力セルを含むパケ
ットフレームの速度と保証最低帯域とを比較判定するフ
レームベースセル速度判定テスト部とを備え、前記スイ
ッチ部は、前記各テスト部によるテストに適合したセル
に対して、少なくとも保証最低帯域の速度でセルを読み
出して出力する最低帯域保証制御部を備えたものであ
る。
【００１１】また、（２）最低帯域保証サービスの機能
を有し、入力インタフェース部とスイッチ部と出力イン
タフェース部とを備えたＡＴＭ装置において、前記入力
インタフェース部は、入力セルのセル速度をセルレベル
で判定するセル速度判定テスト部を備え、前記スイッチ
部は、入力セルを含む同一パケットフレーム内のセル損
失優先度の同一性を判定するセル損失優先度テスト部
と、パケットフレームの長さが所定の最大長を越えてい
ないかを判定する最大フレームサイズテスト部と、使用
量パラメータ制御部と、入力セルを含むパケットフレー
ムの速度と保証最低帯域とを比較判定するフレームベー
スセル速度判定テスト部と、前記各テスト部によるテス
トに適合したセルに対して、少なくとも保証最低帯域の
速度でセルを読み出して出力する最低帯域保証制御部を
備えたものである。
【００１２】また、（３）上記（１）のＡＴＭ装置にお
いて、前記入力インタフェース部は、セルのヘッダ情報
を抽出するセル情報分岐部と、入力セルを蓄積する入力
セルバッファと、セル速度判定テストを行うためのパラ
メータを記憶するパラメータ記憶部及びセル速度判定テ
スト制御部から成るセル速度判定テスト部と、入力セル
を含む同一パケットフレーム内のセル損失優先度を記憶
するセル損失優先度情報記憶部及びセル損失優先度テス
ト制御部から成るセル損失優先度テスト部と、入力セル
を含む同一パケットフレームの累積フレーム長を記憶す
る累積フレーム長記憶部及び最大フレームサイズテスト
制御部から成る最大フレームサイズテスト部と、前記各
テスト部のテスト結果に基づき、違反セルに対してパケ
ットフレーム単位で廃棄処理を行う使用量パラメータ制
御部と、入力セルを含むパケットフレームの速度と保証
最低帯域とを比較するためのパラメータを記憶するパラ
メータ記憶部及び廃棄タギング機能を有するフレーム単
位セル速度判定テスト制御部から成るフレームベースセ
ル速度判定テスト部とを備え、前記スイッチ部は、セル
のヘッダ情報を抽出するセル情報分岐部と、出力セルを
蓄積する出力セルバッファと、該出力セルバッファのセ
ル蓄積状況に応じて廃棄タギング情報を基にパケット廃
棄処理を行うパケット廃棄制御部と、該出力セルバッフ
ァから少なくとも保証最低帯域の速度でセルを読み出す
読出し制御部とを備えたものである。
【００１３】また、（４）上記（２）のＡＴＭ装置にお
いて、前記入力インタフェース部は、セルのヘッダ情報
を抽出するセル情報分岐部と、入力セルを蓄積する入力
セルバッファと、セル速度判定テストを行うためのパラ
メータを記憶するパラメータ記憶部及びセル速度判定テ
スト制御部から成るセル速度判定テスト部と、前記セル
速度判定テスト部のテスト結果に基づき、違反セルに対
してパケットフレーム単位の廃棄処理を行う使用量パラ
メータ制御部とを備え、前記スイッチ部は、セルのヘッ
ダ情報を抽出するセル情報分岐部と、入力セルを含む同
一パケットフレーム内のセル損失優先度を記憶するセル
損失優先度情報記憶部及びセル損失優先度テスト制御部
から成るセル損失優先度テスト部と、入力セルを含む同
一パケットフレームの累積フレーム長を記憶する累積フ
レーム長記憶部及び最大フレームサイズテスト制御部か
ら成る最大フレームサイズテスト部と、前記各テスト部
によるテストが行われている間、テスト対象のセルを蓄
積しておくテスト対象セルバッファと、前記各テスト部
によるテスト結果に基づき、違反セルに対してパケット
フレーム単位で廃棄処理を行う使用量パラメータ制御部
と、入力セルを含むパケットフレームの速度と保証最低
帯域とを比較するためのパラメータを記憶するパラメー
タ記憶部及び廃棄タギング機能を有するフレーム単位セ
ル速度判定テスト制御部から成るフレームベースセル速
度判定テスト部と、出力セルを蓄積する出力セルバッフ
ァと、該出力セルバッファのセル蓄積状況に応じて廃棄
タギング情報を基にパケット廃棄処理を行うパケット廃
棄制御部と、該出力セルバッファから少なくとも保証最
低帯域の速度でセルを読み出す読出し制御部とを備えた
ものである。
【００１４】また、（５）上記（３）又は（４）のＡＴ
Ｍ装置において、入力インタフェース部又はスイッチ部
に備えられた前記使用量パラメータ制御部は、その前段
の各テスト部による各テスト結果に基づき、違反セルに
対してパケットフレーム単位でセルに廃棄タギングを行
う機能を有し、該使用量パラメータ制御部の後段に備え
られたフレームベースセル速度判定テスト部は、使用量
パラメータ制御部により廃棄タギングされたセルを無視
してセル速度判定を行い、スイッチ部に備えられた前記
パケット廃棄制御部は、該使用量パラメータ制御部によ
り廃棄タギングされたセルを廃棄処理する機能を有する
ものである。
【００１５】また、（６）上記（２）のＡＴＭ装置にお
いて、前記入力インタフェース部は、セルのヘッダ情報
を抽出するセル情報分岐部と、入力セルを蓄積する入力
セルバッファと、セル速度判定テストを行うためのパラ
メータを記憶するパラメータ記憶部及びセル速度判定テ
スト制御部から成るセル速度判定テスト部と、前記セル
速度判定テスト部のテスト結果に基づき、違反セルに対
してパケットフレーム単位で廃棄処理又は廃棄タギング
を行う使用量パラメータ制御部とを備え、前記スイッチ
部は、セルのヘッダ情報を抽出するセル情報分岐部と、
入力セルを含む同一パケットフレーム内のセル損失優先
度を記憶するセル損失優先度情報記憶部及びセル損失優
先度テスト制御部から成るセル損失優先度テスト部と、
入力セルを含む同一パケットフレームの累積フレーム長
を記憶する累積フレーム長記憶部及び最大フレームサイ
ズテスト制御部から成る最大フレームサイズテスト部
と、入力セルを含むパケットフレームの速度と保証最低
帯域とを比較するためのパラメータを記憶するパラメー
タ記憶部及び廃棄タギング機能を有するフレーム単位セ
ル速度判定テスト制御部から成るフレームベースセル速
度判定テスト部と、前記セル情報分岐部からフレームベ
ースセル速度判定テスト部を経由して入力されるセルを
蓄積する出力セルバッファと、前記各テスト部からのテ
スト結果情報が入力され、該テスト結果情報を基に出力
セルバッファのセル蓄積状況に応じてパケット廃棄処理
を行い、かつ廃棄処理した分を前段のフレームベースセ
ル速度判定テスト部にフィードバックするパケット廃棄
制御部と、該出力セルバッファから少なくとも保証最低
帯域の速度でセルを読み出す読出し制御部とを備えたも
のである。
【００１６】また、（７）上記（６）のＡＴＭ装置おい
て、前記出力セルバッファ内に蓄積されたセルに対し
て、早期パケット廃棄（ＥＰＤ：Early Packet Discar
d）又は部分パケット廃棄（ＰＰＤ：Partial Packet Di
scard）を行うパケット廃棄制御部と、仮想チャネル毎
にパケットフレームを識別するフレーム管理部とを備
え、該パケット廃棄制御部は、前記テスト結果情報を基
に違反セルに対して、フレーム管理部により識別される
該違反セルを含むパケットフレームに属するセルを廃棄
し、かつ、出力セルバッファから廃棄した分のセル数を
前段のフレームベースセル速度判定テスト部にフィード
バックする機能を有するものである。
【００１７】また、（８）上記（１）乃至（７）のいず
れかのＡＴＭ装置において、前記セル損失優先度テスト
部は、仮想チャネル毎に、パケットの先頭セルのセル損
失優先度、及び入力セルがパケットの途中のセルか最終
のセルかを識別するフラグを記憶するセル損失優先度情
報記憶部と、入力セルのセル損失優先度、及びパケット
の途中のセルか最終のセルかを表す値と、前記セル損失
優先度情報記憶部内の値とを比較し、同一パケットフレ
ーム内のセル損失優先度の同一性を判定するセル損失優
先度テスト制御部とを備えたものである。
【００１８】また、（９）上記（１）乃至（８の）いず
れかのＡＴＭ装置において、前記最大フレームサイズテ
スト部は、仮想チャネル毎に入力セル数を計数するセル
数カウンタ及び最大フレームサイズを記憶する累積フレ
ーム長記憶部と、該累積フレーム長記憶部に記憶された
セル数カウンタの値と最大フレームサイズの値とを比較
し、パケットフレームの長さが所定の最大長を越えてい
ないかを判定する最大フレームサイズテスト制御部とを
備えたものである。
【００１９】また、（１０）上記（１）乃至（９）のい
ずれかのＡＴＭ装置において、前記出力インタフェース
部は、前記スイッチ部から出力されるセルに対して、パ
ケットフレーム単位でトラフィックシェーピングを行う
ものである。
【００２０】また、（１１）上記（１０）のＡＴＭ装置
において、前記出力インタフェース部は、パケット毎に
個別にシェーピング用バッファを備え、該シェーピング
用バッファが充満したとき、セル損失優先度情報に基
き、優先度の高いパケットの入力セルを、優先度の低い
パケットのセルが蓄積されているシェーピング用バッフ
ァに上書きするものである。
【００２１】また、（１２）上記（１０）のＡＴＭ装置
において、前記出力インタフェース部は、セル損失優先
度の値に関係なく複数のパケットを蓄積する共有のシェ
ーピング用バッファを備え、該シェーピング用バッファ
が充満したとき、セル損失優先度情報に基き、優先度の
高いパケットの入力セルを、優先度の低いパケットのセ
ルが蓄積されている領域に上書きするものである。
【００２２】また、（１３）上記（１２）のＡＴＭ装置
において、前記共有のシェーピング用バッファは、各セ
ル損失優先度毎にパケットをチェーンにより連結して蓄
積し、該シェーピング用バッファが充満したとき、セル
損失優先度情報に基き、優先度の高いパケットの入力セ
ルを、優先度の低いパケットのチェーンの先頭パケット
が蓄積されている領域に上書し、チェーン構成を組替え
るものである。
【００２３】また、（１４）上記（１２）のＡＴＭ装置
において、前記共有のシェーピング用バッファは、各セ
ル損失優先度毎にパケットをチェーンにより連結して蓄
積し、該シェーピング用バッファが充満したとき、セル
損失優先度情報に基き、優先度の高いパケットの入力セ
ルを、優先度の低いパケットのチェーンの最後尾パケッ
トが蓄積されている領域に上書し、チェーン構成を組替
えるものである。
【００２４】また、（１５）上記（１２）のＡＴＭ装置
において、前記共有のシェーピング用バッファは、セル
損失優先度の値に関係なく複数のパケットをチェーンに
より連結して蓄積し、該チェーンの先頭パケットを示す
チェーン先頭ポインタと、優先度の低いパケットの先頭
位置を示す非優先パケット先頭ポインタとを保持し、該
シェーピング用バッファが充満したとき、セル損失優先
度情報に基き、優先度の高いパケットの入力セルを、前
記非優先パケット先頭ポインタで示される領域に上書し
てチェーン構成を組替え、新たに優先度の低いパケット
の先頭位置を探索して前記非優先パケット先頭ポインタ
を更新するものである。
【００２５】また、（１６）上記（１２）のＡＴＭ装置
において、前記共有のシェーピング用バッファは、セル
損失優先度の値に関係なく複数のパケットをチェーンに
より連結して蓄積し、該チェーンの先頭パケットを示す
チェーン先頭ポインタと、優先度の低いパケットの最後
尾位置を示す非優先パケット最後尾ポインタとを保持
し、該シェーピング用バッファが充満したとき、セル損
失優先度情報に基き、優先度の高いパケットの入力セル
を、前記非優先パケット最後尾ポインタで示される領域
に上書してチェーン構成を組替え、新たに優先度の低い
パケットの最後尾位置を探索して前記非優先パケット最
後尾ポインタを更新するものである。
【００２６】
【発明の実施の形態】図１は本発明の第１の機能分担配
置によるＡＴＭ装置の説明図である。最低帯域保証サー
ビスを提供するＡＴＭ装置には、実装しなければならな
い幾つかの機能が規定されている。図１は最低帯域保証
サービスを実現するためのＡＴＭ装置におけるそれらの
諸機能の配置位置を示している。
【００２７】図１に示すように、ＡＴＭ装置は、ユーザ
・網インタフェース（ＵＮＩ）に接続された入力インタ
フェース部１−１と、入力インタフェース部１−１から
入力されるセルを、そのヘッダ情報に従って異なる方路
に振分けるスイッチ部（ＳＷ）１−２と、スイッチ部
（ＳＷ）１−２から出力されるセルを、網へ出力する出
力インタフェース１−３とから構成されている。
【００２８】そして、最低帯域保証サービスの機能実現
のために、まず、そのサービスを受けるユーザが申告し
た最高速度（ＰＣＲ：Peak Cell Rate）値が守られてセ
ルが送出されているかをセルレべルで判定するセル速度
判定（ＧＣＲＡ：Generic Cell Rate Algorithm ）テス
ト、同一パケットフレーム内セルのセル損失優先度（Ｃ
ＬＰ：Cell Loss Priority）の値が全て同じかを判定す
るセル損失優先度（ＣＬＰ）テスト、及びパケットフレ
ームの長さが所定の最大長を越えていないかを判定する
最大フレームサイズ（ＭＦＳ：Maximum Frame Size）テ
ストを行う必要があるが、これらのテストを行う機能を
入力インタフェース部１−１に設け、入力インタフェー
ス部１−１は、それらのテストにより、入力されたセル
が最低帯域（ＭＣＲ）保証の条件に適うセルかどうかを
判定する。
【００２９】更に、入力インタフェース部１−１には、
前述のテストに全て適合したセルに対して、そのセルを
含むフレームが最低帯域値以下であるかを判定するフレ
ームベースセル速度判定（Ｆ‐ＧＣＲＡ）テストを行う
機能を配置する。
【００３０】そして、入力インタフェース部１−１に備
えられたこれら全てのテスト機能部を通ったパケットフ
レームのセルのみがスイッチ部（ＳＷ）１−２に送出さ
れ、スイッチ部（ＳＷ）１−２は、それらのパケットフ
レームのセルに対して、フレームベースセル速度判定
（Ｆ‐ＧＣＲＡ）テストの結果を反映し、最低帯域を保
証しながら帯域を割当てる最低帯域（ＭＣＲ）保証機能
を備える。
【００３１】このように、入力インタフェース部１−１
に最低帯域保証サービスのための全テスト機能を配置す
ることにより、個々のユーザから直接送出されたセルに
対して、セル速度判定（ＧＣＲＡ）及びフレームベース
セル速度判定（Ｆ‐ＧＣＲＡ）のテストを実行するの
で、ＡＴＭ装置へ実際に到着したセルの正確なトラフィ
ック特性（レート、セル間隔等）を判定することがで
き、スイッチ部（ＳＷ）１−２は該判定に基いて厳密な
最低帯域保証を行うことが可能となる。
【００３２】図２は本発明の第２の機能分担配置による
ＡＴＭ装置の説明図である。この実施の形態は、入力イ
ンタフェース部２−１にセル速度判定（ＧＣＲＡ）テス
トの機能を配置する。
【００３３】そして、スイッチ（ＳＷ）部２−２に、セ
ル損失優先度（ＣＬＰ）テスト、最大フレームサイズ
（ＭＦＳ）テスト及びフレームベースセル速度判定（Ｆ
‐ＧＣＲＡ）テストを行う機能を配置し、また、スイッ
チ（ＳＷ）部２−２に、これらのテストを通過したパケ
ットフレームに対する最低帯域（ＭＣＲ）保証機能を配
置する。
【００３４】この第２の機能分担配置では、セルレート
又はセル間隔等のトラフィック特性に関係しないセル損
失優先度（ＣＬＰ）テスト及び最大フレームサイズ（Ｍ
ＦＳ）テストのテスト機能を、共通部であるスイッチ
（ＳＷ）部２−２に一括して設けることにより、それら
を個々のユーザ対応のインタフェース部に設けた第１の
機能分担配置に比べてハードウェア量の削減を図ること
ができる。
【００３５】但し、セル速度判定（ＧＣＲＡ）テストの
ようにトラフィック特性にセンシティブなテストを共通
部であるスイッチ（ＳＷ）部２−２で行おうとすると、
各ユーザからのセルを共通部へ束ねて送出する際にゆら
ぎが生じ、ユーザが送出した実際のセルレート又はセル
間隔と異なるものとなり、正確なテストが行われなくな
るため、このようなテストの機能は入力インタフェース
部２−１に備え、トラフィック特性に関するテストの精
度低下を防いでいる。
【００３６】図３は前述の第１の機能分担配置によるＡ
ＴＭ装置の機能ブロック構成を示し、図４は該機能ブロ
ック構成における到着セル処理動作のフローを示してい
る。まず、入力インタフェース部にセルが到着すると、
ヘッダ内の情報をセル情報分岐部３−１で抽出し（図4
のフロー４−１参照）、セルは入力セルバッファ３−２
に蓄積される。
【００３７】セル速度判定テストを行うＧＣＲＡ制御部
３−３1 には、セル情報分岐部３−１で取出したＶＰＩ
(Virtual Path Identifier) ，ＶＣＩ(Virtual Channel
Identifier)情報が入力され、ＧＣＲＡ制御部３−３1
は、それらの情報とパラメータ記憶部３−３2 に記憶さ
れた情報とを比較して、入力セルに対し、ユーザが申告
した最高速度（ＰＣＲ）値が守られているかどうかをセ
ルレべルで判定し、適合か不適合かを決定する（同４−
２）。
【００３８】また、セル損失優先度テストを行うＣＬＰ
制御部３−４1 には、セル情報分岐部３−１で取出した
ＶＰＩ，ＶＣＩ，ＥＯＰ（End Of Packet ），ＣＬＰ
（CellLoss Priority）情報が入力され、ＣＬＰ制御部
３−４1 は、それらの情報とＣＬＰ記憶部３−４2 に記
憶された情報とを比較して、同一フレーム内セルのセル
損失優先度（ＣＬＰ）の値が全て同じかを判定し、入力
セルが適合か不適合かを決定する（同４−３）。
【００３９】なお、ＥＯＰ情報は、ヘッダのペイロード
タイプ（ＰＴ）に格納され、パケットフレームの最終セ
ルに、該セルが最終セルであることを示す情報として格
納される。
【００４０】また、最大フレームサイズテストを行うＭ
ＦＳ制御部３−５1 には、セル情報分岐部３−１で取出
したＶＰＩ，ＶＣＩ，ＥＯＰ情報が入力され、ＭＦＳ制
御部３−５1 は、それらの情報と累積フレーム長記憶部
３−５2 に記憶された情報とを比較して、パケットフレ
ームの長さが所定の最大長を越えていないかを判定し、
入力セルが適合か不適合かを決定する（同４−４）。
【００４１】これらのテストの結果は、パケット廃棄
（ＥＰＤ／ＰＰＤ）制御部３−６に通知され、それらの
テストのうち１つでも不適合の場合、パケット廃棄（Ｅ
ＰＤ／ＰＰＤ）制御部３−６は、そのセル以降の同一パ
ケットフレーム内のセルを全てＰＰＤ制御により廃棄す
る（同４−５）。
【００４２】ここで、ＥＰＤ（Early Packet Discard）
制御による廃棄は、既に入力された同一パケットフレー
ム内のセルの全てを廃棄し、ＰＰＤ（Partial Packet D
iscard）制御は、同一パケットフレーム内のセルの一部
を残して廃棄する。
【００４３】そして、前述の３つのテストによる判定が
全て適合であったセルは、Ｆ‐ＧＣＲＡ制御部３−７1
へ送られる。Ｆ‐ＧＣＲＡ制御部３−７1 には、ＶＰ
Ｉ，ＶＣＩ，ＥＯＰ情報が入力され、Ｆ‐ＧＣＲＡ制御
部３−７1 は、それらの情報とパラメータ記憶部３−７
2 内の情報と比較して、フレームベースセル速度判定を
行い（同４−６）、到着したセルを含むパケットフレー
ムが最低帯域（ＭＣＲ）以下であれば、そのパケットフ
レーム内のセルのセル損失優先度（ＣＬＰ）値をタギン
グせず、最低帯域（ＭＣＲ）以上であればタギングして
（同４−７）、セルをスイッチ部へ送る。
【００４４】スイッチ部へ到着したセルは、セル情報分
岐部３−８によりヘッダ内の情報が抽出され、該ヘッダ
内のセル損失優先度（ＣＬＰ）値がタギングされていな
ければ、無条件で出力セルバッファ３−１０に蓄積され
る（同４−８）。
【００４５】タギングされている場合、出力セルバッフ
ァ３−１０のキュー長が閾値を越えているか（同４−
９）等のバッファ蓄積状況を調べ、その状況に応じてＥ
ＰＤ／ＰＰＤ制御部３−９によるパケット廃棄処理が実
行される（同４−１０）。
【００４６】そして、出力セルバッファ３−１０に蓄積
されたセルは、読出し制御部３−１１により、最低帯域
を保証する速度で順次読み出されて出力され（同４−１
１）、最低帯域保証サービスが行われる。
【００４７】図５は前述の第２の機能分担配置によるＡ
ＴＭ装置の第１の機能ブロック構成を示し、図６はその
機能ブロック構成による到着セル処理動作のフローを示
している。入力インタフェース部にセルが到着すると、
ヘッダ内の情報をセル情報分岐部５−１で抽出し（図６
のフロー６−１参照）、セルは一旦バッファ５−２に蓄
積される。
【００４８】入力インタフェース部ではＧＣＲＡ制御部
５−３1 によるセル速度判定テストのみ行い（同６−
２）、不適合ならＥＰＤ／ＰＰＤ制御部５−４において
ＰＰＤ制御によりパケット廃棄処理を行い（同６−
３）、適合ならセルをスイッチ部へ送る。
【００４９】スイッチ部へ入力されたセルは、セル情報
分岐部５−５によりヘッダ内の情報が抽出され、セルは
テスト対象セルバッファ５−６に蓄積される。入力され
たセルは、ＣＬＰ制御部５−７1 によるセル損失優先度
テスト（同６−４）、及びＭＦＳ制御部５−８1 による
最大フレームサイズテスト（同６−５）を受け、入力セ
ルがそれらのテストに不適合であれば、ＧＣＲＡテスト
と同様にＥＰＤ／ＰＰＤ制御部５−９においてＰＰＤ制
御によるパケット廃棄処理を行い（同６−６）、全ての
テストに適合した場合、Ｆ‐ＧＣＲＡ制御部５−１０1
へ送られる。
【００５０】Ｆ‐ＧＣＲＡ制御部５−１０1 は、セル情
報分岐部５−５からのＶＰＩ，ＶＣＩ，ＥＯＰの情報と
パラメータ記憶部５−１０2 内の情報と比較して、フレ
ームベースセル速度判定を行い（同６−７）、到着した
セルを含むパケットフレームが最低帯域以下であれば、
そのパケットフレーム内のセルのセル損失優先度（ＣＬ
Ｐ）値をタギングせず、最低帯域（ＭＣＲ）以上であれ
ばタギングして（同６−８）、ＥＰＤ／ＰＰＤ制御部５
−１１へ送る。
【００５１】ＥＰＤ／ＰＰＤ制御部５−１１は、ヘッダ
内のセル損失優先度（ＣＬＰ）値がタギングされていな
ければ、セルを無条件で出力セルバッファ５−１２に蓄
積する（同６−９）が、タギングされている場合、例え
ば出力セルバッファ５−１２のキュー長が閾値を越えて
いるかを判定する（同６−１０）等のバッファ蓄積状況
を調べ、その状況に応じて、パケット廃棄処理を実行す
る（同６−１１）。
【００５２】そして、出力セルバッファ５−１２に蓄積
されたセルは、読出し制御部５−１３により、最低帯域
を保証する速度で順次読み出されて出力され（同６−１
２）、最低帯域保証サービスが行われる。
【００５３】図７は本発明の第２の機能分担配置による
ＡＴＭ装置の第２の機能ブロック構成を示し、図８はそ
の機能ブロック構成による到着セル処理動作のフローを
示している。図７に示す実施の形態は、図５に示した実
施の形態のＥＰＤ／ＰＰＤ制御部５−４，５−９，５−
１１によるパケット廃棄処理の機能を一ヶ所に集中させ
て構成したものである。
【００５４】図７に示すように、図５に示すＥＰＤ／Ｐ
ＰＤ制御部５−４及び５−９の代わりに、その前段の各
テスト機能部のテスト結果に従ってセル廃棄用のタギン
グを行う廃棄タギング部７−４及び７−９を設置する。
【００５５】このときのタギングは、前述のＦ‐ＧＣＲ
Ａ制御部５−１１1 で行われるセル損失優先度（ＣＬ
Ｐ）値によるＣＬＰタギングとは異なり、ＡＴＭ装置内
部においてセルに付加した独自のフィールドに設けたビ
ットを用いることができる。
【００５６】入力インタフェース部にセルが到着する
と、ヘッダ内の情報をセル情報分岐部７−１で抽出し
（図８のフロー８−１参照）、セルは一旦入力セルバッ
ファ７−２に蓄積される。
【００５７】入力インタフェース部ではＧＣＲＡ制御部
７−３1 によるセル速度判定テストのみ行い（同８−
２）、不適合なら廃棄タギング制御部７−４において廃
棄タギングを行い（同８−３）、適合ならセルをスイッ
チ部へ送る。
【００５８】スイッチ部へ入力されたセルは、セル情報
分岐部７−５によりヘッダ内の情報が抽出され、セルは
テスト対象セルバッファ７−６に蓄積される。入力され
たセルは、ＣＬＰ制御部７−７1 によるセル損失優先度
テスト（同８−４）、及びＭＦＳ制御部７−８1 による
最大フレームサイズテスト（同８−５）を受け、入力セ
ルがそれらのテストに不適合であれば、ＧＣＲＡ制御部
７−３1 によるセル速度判定テストの場合と同様に、廃
棄タギング制御部７−９において廃棄タギングを行い
（同８−６）、セルをＦ‐ＧＣＲＡ制御部７−１０1 へ
送る。
【００５９】Ｆ‐ＧＣＲＡ制御部７−１０1 では、まず
セルが廃棄タギングされているかをチェックし（８−
７）、廃棄タギングされていれば、フレームベースセル
速度判定処理は行わず、セルをＥＰＤ／ＰＰＤ制御部７
−１１へ送り、ＥＰＤ／ＰＰＤ制御部７−１１は廃棄タ
ギングされているセルを無条件で廃棄する（８−１
２）。
【００６０】廃棄タギングされていないセルに対する以
降の処理は、前述の図５に示した実施形態の動作と同様
であり、Ｆ‐ＧＣＲＡ制御部７−１０1 は最低帯域（Ｍ
ＣＲ）のチェックを行い（同８−８）、そのチェック結
果によりタギングを行い（同８−９）、タギングされて
いなければ、セルを無条件で出力セルバッファ７−１２
に蓄積する（同８−１０）が、タギングされている場
合、例えば出力セルバッファ７−１２のキュー長が閾値
を越えているかを判定する（同８−１１）等のバッファ
蓄積状況を調べ、その状況に応じて、パケット廃棄処理
を実行する（同８−１２）。
【００６１】そして、出力セルバッファ７−１２に蓄積
されたセルは、読出し制御部７−１３により、最低帯域
を保証する速度で順次読み出されて出力される（同８−
１３）。このように、各テスト段階で行われるＥＰＤ／
ＰＰＤ制御によるパケット廃棄処理を、最後段のパケッ
ト廃棄処理部で一括して行うことにより、それらの処理
機能を各テスト段階毎に設けた場合に比べて、ハードウ
ェア量が削減され、かつ制御の複雑さを軽減することが
可能となる。
【００６２】図９は本発明の第２の機能分担配置による
ＡＴＭ装置の第３の機能ブロック構成を示し、図１０は
その機能ブロック構成による到着セル処理動作のフロー
を示している。図９に示す実施の形態は、図５に示した
実施の形態において、セル損失優先度（ＣＬＰ）テスト
及び最大フレームサイズ（ＭＦＳ）テストを行う間、セ
ルを蓄積しておくテスト対象セルバッファ５−６、及び
それらのテスト結果に基づいてパケット廃棄処理を行う
ＥＰＤ／ＰＰＤ制御部５−９を削除し、更にハードウェ
ア量の削減を図ったものである。
【００６３】なお、図７に示した実施の形態におけるテ
スト対象セルバッファ７−６及び廃棄タギング制御部７
−９を削減する構成も同様に可能であり、それらの構成
の動作フローは同じであるので、ここでは図５に示した
実施の形態を基にした機能ブロック構成について説明す
る。
【００６４】入力インタフェース部にセルが到着する
と、ヘッダ内の情報をセル情報分岐部９−１で抽出し
（図１０のフロー１０−１参照）、セルは一旦入力セル
バッファ９−２に蓄積される。入力インタフェース部で
はＧＣＲＡ制御部９−３1 によるセル速度判定テストの
み行い（同１０−２）、不適合ならＥＰＤ／ＰＰＤ制御
部９−４においてＰＰＤ制御によるパケット廃棄処理を
行い（同１０−３）、適合ならセルをスイッチ部へ送
る。
【００６５】スイッチ部へ入力されたセルは、セル情報
分岐部９−５によりヘッダ内の情報が抽出され、それら
の情報を用いてＣＬＰ制御部９−７1 によるセル損失優
先度テスト（同１０−９）、及びＭＦＳ制御部９−８1
による最大フレームサイズテスト（同１０−１０）を受
け、セル本体はそれらのテストの結果を待たずに、先行
的にＦ‐ＧＣＲＡ制御部９−１０1 へ送られ、Ｆ‐ＧＣ
ＲＡ制御部９−１０1はフレームベースセル速度判定テ
ストを行い（同１０−４）、フレームベースセル速度判
定テストの条件を満たしていれば、最後段の出力セルバ
ッファ９−１２にセルを蓄積する（同１０−５）。
【００６６】また、Ｆ‐ＧＣＲＡ制御部９−１０1 は、
入力セルを含むパケットフレームが最低帯域（ＭＣＲ）
以上であれば、それらのセルにタギングして（同１０−
６）、ＥＰＤ／ＰＰＤ制御部９−１１は、例えば出力セ
ルバッファ７−１２のキュー長が閾値を越えているかを
判定する（同１０−７）等のバッファ蓄積状況を調べ、
その状況に応じて、パケット廃棄処理を実行する（同１
０−８）。
【００６７】セル損失優先度（ＣＬＰ）テスト及び最大
フレームサイズ（ＭＦＳ）テストの結果は、ＥＰＤ／Ｐ
ＰＤ制御部９−１１へ通知され、不適合であった場合、
ＥＰＤ／ＰＰＤ制御部９−１１は、バッファリングされ
たセルと同一パケットフレーム内のセルに対して、ＰＰ
Ｄ制御によるパケット廃棄処理を行う（１０−１１）。
【００６８】さらに、ＥＰＤ／ＰＰＤ制御部９−１１
は、パケット廃棄する度に、前段のＦ‐ＧＣＲＡ制御部
９−１０1 へ、廃棄処理した情報をフィードバックし、
Ｆ‐ＧＣＲＡ制御部９−１０1 は、フレームベースセル
速度判定テストにおける帯域算出のため入力セルのカウ
ント値を、廃棄されたセルの分だけ減算する（１０−１
２）。
【００６９】そして、読出し制御部９−１３は、出力セ
ルバッファ９−１２に蓄積されたセルを、最低帯域を保
証する速度で順次読み出して出力するように制御する
（同１０−１３）。
【００７０】このように、バッファリングとＥＰＤ／Ｐ
ＰＤ制御によるパケット廃棄処理とを後段の機能部で一
括して行うことにより、前述の図５及び図７に示した実
施の形態に比べて更にハードウェア量の削減を図ること
ができる。
【００７１】図１１はフレームベースセル速度判定テス
ト（Ｆ‐ＧＣＲＡ）制御部へのパケット廃棄の情報をフ
ィードバックするための機能ブロック構成を示し、該機
能ブロック構成は、図９機能ブロック構成のスイッチ部
の後半部に位置する。また、図１２はフィードバックさ
れるセルのパターンを示している。
【００７２】前述の図９に示す実施の形態を用いた場
合、セル損失優先度（ＣＬＰ）テスト及び最大フレーム
サイズ（ＭＦＳ）テストを実行している間、セルを蓄積
しておくための専用のバッファを設けず、これらのテス
トと並行してＦ‐ＧＣＲＡ制御部９−１０1 によるフレ
ームベースセル速度判定テストを行い、フレームベース
セル速度判定テストの廃棄条件を満たしていない限り、
ＥＰＤ／ＰＰＤ制御部９−１１は、最後段のバッファ９
−１２にセルを蓄積する。
【００７３】しかし、バッファリングしたセルが、仮に
セル損失優先度（ＣＬＰ）テスト又は最大フレームサイ
ズ（ＭＦＳ）テストにより、違反セルであることが判明
した場合、本来そのセルは、Ｆ‐ＧＣＲＡ制御部９−１
０1 によるフレームベースセル速度判定テストを受ける
前に廃棄されるべきであるため、バッファから当該セル
を抜き取って廃棄した後、Ｆ‐ＧＣＲＡ制御部９−１０
1 へその旨のフィードバックを返し、そのセルが最低帯
域（ＭＣＲ）分としてカウントされていれば、その分を
カウンタから減算する。
【００７４】これまでのＡＴＭ‐Ｆｏｒｕｍ等で規定さ
れているＦ‐ＧＣＲＡ方式の場合、図１２の（ａ）に示
すように、違反セル及びその違反セルの後に到着する同
一パケットフレーム内セルに対して、ＰＰＤ制御を実行
してセル廃棄し、その分だけＦ‐ＧＣＲＡ制御部９−１
０1 へフィードバックする。
【００７５】これに対し本発明の実施の形態は、図１１
に示すように、まずバッファ１１−３に現在到着してい
るセルの属するパケットフレーム全体を識別するフレー
ム管理部１１−４を備える。
【００７６】そして、フレーム管理部１１−４により識
別されるパケットフレームに属するセルに対し、ＥＰＤ
／ＰＰＤ制御部１１−２は、図１２の（ｂ）に示すよう
に、セル損失優先度（ＣＬＰ）テスト又は最大フレーム
サイズ（ＭＦＳ）テストで不適合だったセルを含む同一
パケットフレームに属するセル全てをバッファから廃棄
し、その１フレーム分全体をＦ‐ＧＣＲＡ制御部１１−
１1 にフィードバックする。
【００７７】また、図１２の（ｃ）に示すように、当該
パケットフレームの先頭部が既にバッファ１１−３から
読み出されて出力されている場合は、そのパケットフレ
ームのまだバッファに残っている部分以降のセルでＥＯ
Ｐセルが到着するまでのセルを廃棄し、Ｆ‐ＧＣＲＡ制
御部１１−１1 へフィードバックする。なお、ＥＯＰセ
ルはパケットフレームの区切を示しているので、破棄す
ることなく後続のＡＴＭ装置に送出する。
【００７８】このような構成により、従来、図１２の
（ａ）に示すように違反セル以前の部分のセルがバッフ
ァに残り、それらのセルから成る不完全なパケットに、
最低帯域（ＭＣＲ）分の帯域を割り当て無効に出力して
いたのに対し、図１１に示す実施の形態では、不完全な
パケットのセル全てを廃棄するため、バッファが有効利
用されるとともに、無効な帯域割当てを防いで伝送効率
を向上させることができる。
【００７９】図１３は本発明におけるセル損失優先度情
報記憶部及びセル損失優先度テスト制御部のフローの説
明図を示している。セル損失優先度（ＣＬＰ）情報記憶
部には、パケットフレームの先頭セルのＣＬＰ値
（‘０' か‘１' ）を保持するＣＬＰ‐ＦＣ（１ビッ
ト）と、現在パケットフレームの途中（‘０' ）か終わ
り（‘１' ）かを表わすＥＯＰ‐ｆ（１ビット）が、仮
想チャネルＶＣ毎に保持される。セル損失優先度（ＣＬ
Ｐ）テストは、これらメモリ内容の値と、到着セルのＥ
ＯＰ値及びＣＬＰ値とを比較して行う。
【００８０】まず、セルが到着すると、ＣＬＰ情報記憶
部のＥＯＰ‐ｆにアクセスする（１３−１）。ＥＯＰ‐
ｆに‘１' が記憶されている場合、その１つ前に到着し
た到着したセルがフレームの最終セルであったというこ
とになるので、今到着したセルはパケットフレームの先
頭セルであると認識し、ＣＬＰ情報記憶部のＥＯＰ‐ｆ
を‘０' に書換え、ＣＬＰ情報記憶部のＣＬＰ‐ＦＣに
当該セルのセル損失優先度（ＣＬＰ）値を書き込む（１
３−２）。
【００８１】次に到着したセルに対し、同様にＥＯＰ‐
ｆにアクセスし、ＥＯＰ値が‘０'の場合、ＣＬＰ情報
記憶部のＣＬＰ‐ＦＣに記憶されているＣＬＰ値と到着
セルのＣＬＰ値とを比較し（１３−３）、異なっていれ
ば、“不適合" を出力する。
【００８２】それ以外の場合は適合であり、到着セルの
ＥＯＰ値が‘１' ならば、ＣＬＰ情報記憶部のＥＯＰ‐
ｆに‘１' を書き込む。このような処理により、パケッ
トフレーム内の各セル間におけるセル損失優先度（ＣＬ
Ｐ）値の同一性を検証することがでできる。
【００８３】図１４は本発明における累積フレーム長記
憶部と最大フレームサイズ（ＭＦＳ）テスト制御部のフ
ローの説明図である。累積フレーム長記憶部には、最大
フレームサイズを表わすセル数値ＭＦＳと、フレームの
先頭セルからの累積セル数カウンタ値counter が、仮想
チャネルＶＣ毎に保持されている。最大フレームサイズ
（ＭＦＳ）テストは、これらの値と到着セルのＥＯＰ値
とを比較して行う。
【００８４】まず、セルが到着すると、そのセルのＥＯ
Ｐ値を調べる（１４−１）。ＥＯＰ値が‘１' の場合、
フレームの境界情報として該セルがバッファに保持され
るように、到着セル数が最大フレームサイズ（ＭＦＳ）
を越えている場合でも適合とされ、そして、累積セル数
カウンタ値counter を‘０' にリセットする。
【００８５】ＥＯＰ値が‘０' の場合、到着セルはフレ
ームの途中であるので、今までに到着しているセル数
（累積セル数カウンタ値counter ）に、今到着したセル
の分を加えた値と最大フレームサイズ（ＭＦＳ）とを比
較する（１４−３）。
【００８６】最大フレームサイズ（ＭＦＳ）を下回る場
合は、累積セル数カウンタ値counter に１を加算し、適
合のテスト結果を出力する。最大フレームサイズ（ＭＦ
Ｓ）を越えた場合、不適合のテスト結果を出力する。こ
のような構成により、予め定められた最大フレーム長を
越えるフレームの検出が可能となる。
【００８７】図１５は本発明のフレームベースシェーパ
部の機能ブロック構成図であり、図１６はその処理のフ
ロー図である。ＡＴＭ装置内のバッファリング等によ
り、保証されるべき非タギングフレーム（ＣＬＰ＝０）
がバースト的になり、後段のＡＴＭ装置のスイッチ部で
タギングあるいは廃棄される可能性が生じる。そこで、
出力インタフェース部に図１５に示すようなフレームベ
ースのシェーパ部を設ける。
【００８８】シェーパ部にセルが到着すると（１６−
１）、まずセル情報分岐部１５−１においてセル情報を
抽出する。読出し制御部１５−４は、到着したセルがパ
ケットフレームの先頭セルであるか（１６−２）、セル
損失優先度（ＣＬＰ）が‘０'（即ち優先セル）である
か（１６−３）を調べる。到着セルが先頭セルでない、
又は優先セルでない場合は、読出し制御部１５−４は、
該到着セルをバッファ１５−５から即時読み出す（１６
−４）。
【００８９】到着セルが先頭セルでかつ優先セルである
場合、読出し制御部１５−４は、最低帯域（ＭＣＲ）を
記憶しているＭＣＲ記憶部１５−２の値の逆数（１／Ｍ
ＣＲ、即ち最低帯域の周期）と、このセルの前にセル損
失優先度（ＣＬＰ）‘０' の先頭セルを読み出したとき
の時間情報を記憶している前読み出し時間記憶部１５−
３の値とを読み込み（１６−５）、前読み出し時間から
現時点までの経過時間と、最低帯域の周期（１／ＭＣ
Ｒ）とを比較し（１６−６）、経過時間が最低帯域の周
期を超えていれば、遅延なしに即時に読み出す（１６−
７）。
【００９０】経過時間が最低帯域の周期以下であれば、
読出し制御部１５−４は、当該到着セルをバッファ１５
−５に蓄積して遅延させ、最低帯域の周期（１／ＭＣ
Ｒ）経過後にバッファ１５−５から読み出す（１６−
８）。
【００９１】このように、ＡＴＭ装置内のバッファリン
グ等において、遅延変動によりバースト的になったパケ
ットフレームの先頭セルを、最低帯域（ＭＣＲ）の周期
間隔毎に整列することにより、後段のＡＴＭ装置におけ
るタギングあるいは廃棄処理等による最低帯域（ＭＣ
Ｒ）保証への影響を除去することが可能となる。
【００９２】図１７は本発明による個別フレームバッフ
ァを用いたシェーパ部の説明図である。前述のようなパ
ケットフレームベースのシェーピングを行う場合、最低
帯域（ＭＣＲ）を保証するため、シェーパ部分にバッフ
ァを設ける必要がある。
【００９３】しかし、シェーピング用のバッファとし
て、ＦＩＦＯのような単純なバッファを用いたのでは、
バッファ容量を越えて入力されたパケットフレームは、
セル損失優先度（ＣＬＰ）に関係無く廃棄されてしま
う。
【００９４】そこで、図１７に示すようにパケットフレ
ーム毎に個別バッファ１７−＃１，１７− ＃２，・・
・を設け、全ての個別バッファにパケットフレームが蓄
積されて埋まったときに、セル損失優先度（ＣＬＰ）
‘０' のパケットフレームが到着した場合、セル損失優
先度（ＣＬＰ）‘１' のフレームが蓄積されているバッ
ファ（例えば、１７−＃２）へ、到着したパケットフレ
ームを上書きする。
【００９５】このようにパケットフレーム毎に個別バッ
ファを設け、パケットフレーム毎にセル損失優先度（Ｃ
ＬＰ）を識別して、セル損失優先度（ＣＬＰ）が‘０'
のパケットフレームを優先させてバッファリングするこ
とにより、高優先パケットフレームがバッファ溢れによ
って廃棄されるのを低減することができる。
【００９６】また、パケットフレーム毎に個別バッファ
を設け、個別バッファを論理的、あるいは物理的に分割
して制御することにより、バッファ内のパケット管理が
不要となり、制御が簡素化される。
【００９７】図１８は本発明による共通バッファを用い
たシェーパ部の説明図である。シェーパ部のバッファと
して、ランダムに書込み／読出しができるようなメモリ
を用い、セル損失優先度（ＣＬＰ）が‘０' 及び‘１'
のフレームを蓄積する共有バッファ１８−１を用いる。
【００９８】そして、このバッファに各パケットフレー
ムが蓄積され、全ての領域が埋まったとき、セル損失優
先度（ＣＬＰ）‘１' のパケットフレームがバッファリ
ングされている領域へ、次に到着したセル損失優先度
（ＣＬＰ）‘０' のパケットフレームを上書きする。
【００９９】このように、セル損失優先度（ＣＬＰ）が
‘０' のパケットフレームを優先させて上書することに
より、高優先パケットフレームがバッファ溢れによって
廃棄されるのを低減することができる。また、共有バッ
ファを用いるため、バッファ領域を有効利用することが
できる。
【０１００】図１９は本発明のシェーピング部における
第１のバッファ内パケット管理の説明図である。前述の
図１８に示すような共有バッファを用いる場合、パケッ
ト単位での廃棄を行うためには、パケットフレーム位置
を管理するための手段が必要になる。
【０１０１】そこで、図１９に示すようにセル損失優先
度（ＣＬＰ）毎にパケットフレームをポインタで繋ぎ、
セル損失優先度（ＣＬＰ）毎の個別チェーンを構成す
る。また、それぞれの個別チェーンの先頭パケットを指
し示す先頭ポインタを設ける。
【０１０２】さて、共有バッファの領域が全て埋まり、
新たにセル損失優先度（ＣＬＰ）が‘０' のフレームが
到着すると、セル損失優先度（ＣＬＰ）が‘１' のチェ
ーンの先頭ポインタで指し示されるパケットフレーム領
域（図１９の例の場合、＃３の領域）へ上書きし、該領
域をセル損失優先度（ＣＬＰ）‘０' のチェーンの最後
尾になるようポインタで繋ぐ。このとき、セル損失優先
度（ＣＬＰ）が‘１'のチェーンの先頭ポインタを１つ
後ろのパケットフレームへずらす。
【０１０３】このように、共有バッファによりバッファ
の有効利用を図りつつ、セル損失優先度（ＣＬＰ）に応
じてパケット単位での廃棄が可能となる。また、元々、
パケットフレームの読出し用に用いる先頭ポインタを、
廃棄されるべきパケットフレームを指し示すポインタに
用いるため、新たに廃棄用ポインタを設置する必要はな
い。
【０１０４】図２０は本発明のシェーピング部における
第２のバッファ内パケット管理の説明図である。この実
施の形態も前述の実施の形態と同様に、セル損失優先度
（ＣＬＰ）毎にパケットをポインタで繋ぎ、セル損失優
先度（ＣＬＰ）毎の個別チェーンを構成する。また、そ
れぞれの個別チェーンの先頭パケットを指し示す先頭ポ
インタを設ける。更に、セル損失優先度（ＣＬＰ）
‘１' のチェーンの最後尾パケットフレームを指し示す
最後尾ポインタを設ける。
【０１０５】共有バッファの領域が全て埋まり、新たに
セル損失優先度（ＣＬＰ）が‘０'のフレームが到着す
ると、セル損失優先度（ＣＬＰ）‘１' のチェーンの最
後尾ポインタで指し示されるパケットフレームの領域
（図２０に示す例では＃８の領域）へ上書きし、該領域
をセル損失優先度（ＣＬＰ）‘０' のチェーンの最後尾
になるようポインタで繋ぐ。このとき、セル損失優先度
（ＣＬＰ）‘１' のチェーンの最後尾ポインタを１つ前
のパケットフレームへずらす。
【０１０６】この実施の形態では、共有バッファによる
バッファの有効利用を図りつつ、セル損失優先度（ＣＬ
Ｐ）に応じたパケット単位での廃棄が可能となるととも
に、最後尾のパケットを廃棄することにより、長時間バ
ッファリングされて待たされていたパケットが廃棄され
るのを防ぐことができる。
【０１０７】図２１は本発明のシェーピング部における
第３のバッファ内パケット管理の説明図である。この実
施の形態は、セル損失優先度（ＣＬＰ）に関係無くパケ
ットフレームをポインタで繋ぎ、共通チェーンを構成す
る。
【０１０８】また、共通チェーンの先頭パケットフレー
ムを指し示す第１の先頭ポインタを設けるとともに、こ
の先頭ポインタとは別に、セル損失優先度（ＣＬＰ）が
‘１' の先頭パケットフレームを指し示す第２の先頭ポ
インタを設ける。
【０１０９】共有バッファの領域が全て埋まり、新たに
セル損失優先度（ＣＬＰ）が‘０'のパケットフレーム
が到着すると、前述の第２の先頭ポインタで指し示され
るセル損失優先度（ＣＬＰ）‘１' の先頭パケットフレ
ーム（図２１の例の場合、＃３）の領域へ上書きし、こ
の領域が共通チェーンの最後尾になるようにポインタで
繋ぐ。
【０１１０】このとき、パケットフレーム＃３の直前に
繋がれていたパケットフレーム＃２から、その直後に繋
がれていたパケットフレーム＃４へポインタを繋ぎ替
え、また共通チェーンを順次検索して、新たにセル損失
優先度（ＣＬＰ）‘１' の先頭パケットを探し、そのパ
ケットフレームの領域を第２の先頭ポインタとして更新
する。
【０１１１】この実施の形態では、共有バッファによる
バッファの有効利用を図りつつ、セル損失優先度（ＣＬ
Ｐ）に応じたパケット単位での廃棄が可能とともに、チ
ェーン構造を一つにまとめたことにより、パケットの読
み出し順序制御が簡素化される。
【０１１２】図２２は本発明のシェーピング部における
第３のバッファ内パケット管理の説明図である。この実
施の形態は、前述の図２１に示す実施の形態と同様に、
セル損失優先度（ＣＬＰ）に関係無くパケットをポイン
タで繋ぎ、共通チェーンを構成する。また、共通チェー
ンの先頭パケットを指し示す先頭ポインタとは別に、セ
ル損失優先度（ＣＬＰ）‘１' のパケットの最後尾を指
し示す最後尾ポインタを設ける。
【０１１３】共有バッファの領域が全て埋まり、新たに
セル損失優先度（ＣＬＰ）‘０' のパケットフレームが
到着すると、セル損失優先度（ＣＬＰ）‘１' の最後尾
ポインタで指し示されているパケットフレーム（図２２
の例の場合、＃８）の領域へ上書きし、該領域を共通チ
ェーンの最後尾になるようポインタで繋ぐ。
【０１１４】このとき、パケットフレーム＃８の直前に
繋がれていたパケットフレーム＃７から、その直後に繋
がれていたパケットフレーム＃９へポインタを繋ぎ替
え、また共通チェーンを前方向から順次検索して、新た
にセル損失優先度（ＣＬＰ）‘１' のパケットの最後尾
を探す。
【０１１５】なお、セル損失優先度（ＣＬＰ）‘１' の
最後尾ポインタは、セル損失優先度（ＣＬＰ）‘１' の
パケットフレームが到着する毎に、そのパケットフレー
ムを指し示すように更新する。
【０１１６】この実施の形態では、共有バッファによる
バッファの有効利用を図りつつ、セル損失優先度（ＣＬ
Ｐ）に応じたパケット単位での廃棄が可能となるととも
に、チェーン構造を一つにまとめたことにより、パケッ
トの読み出し順序制御が簡素化され、かつ長時間バッフ
ァリングされて待たされていたパケットが廃棄されるの
を防ぐことができる。
【０１１７】
【発明の効果】以上説明したように、本発明によれば、
最低帯域保証サービス機能を実現するＡＴＭ装置におい
て、ユーザの送出セルのトラフィック特性に直接影響す
るテスト機能部を入力インタフェース部に備えることに
より、精度の高い最低帯域保証を行うことができる。
【０１１８】また、最低帯域保証サービスに規定される
ユーザの送出セルに対する各テスト機能を、共通部であ
るスイッチ部で一括して行うことにより、ハードウェア
量の削減を図ることができる。
【０１１９】また、パケット廃棄処理を、最後段のパケ
ット廃棄処理部で一括して行うことにより、ハードウェ
ア量が削減され、かつ制御の複雑さを軽減することがで
きる。また、途中のテスト段階におけるセル蓄積用のバ
ッファを省くことにより、ハードウェア量を削減するこ
とができ、途中のテスト段階におけるパケット廃棄処理
を廃棄タギング処理することにより、廃棄制御を簡素化
することができる。
【０１２０】また、違反セルを含む不完全なパケットフ
レームのセル全てを廃棄することにより、バッファが有
効利用されるとともに、無効な帯域割当てを防いで伝送
効率を向上させることができる。
【０１２１】また、パケットフレーム毎のシェーピング
において、セル損失優先度を識別した上書き処理によ
り、高優先パケットフレームがバッファ溢れによって廃
棄されるのを低減することができる。
【０１２２】さらに、シェーピング用のバッファをパケ
ットフレーム毎の個別バッファとすることにより制御が
簡素化され、あるいは、シェーピング用のバッファを共
有バッファとすることによりバッファ領域を有効利用す
ることができる。さらに、最後に蓄積された低優先度パ
ケットフレームに上書することにより、長時間バッファ
リングされて待たされていたパケットが廃棄されるのを
防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１の機能分担配置によるＡＴＭ装置
の説明図である。
【図２】本発明の第２の機能分担配置によるＡＴＭ装置
の説明図である。
【図３】本発明の第１の機能分担配置による機能ブロッ
ク構成図である。
【図４】本発明の第１の機能分担配置による機能ブロッ
ク構成の処理動作フロー図である。
【図５】本発明の第２の機能分担配置による第１の機能
ブロック構成図である。
【図６】本発明の第２の機能分担配置による第１の機能
ブロック構成の処理動作フロー図である。
【図７】本発明の第２の機能分担配置による第２の機能
ブロック構成図である。
【図８】本発明の第２の機能分担配置による第２の機能
ブロック構成の処理動作フロー図である。
【図９】本発明の第２の機能分担配置による第３の機能
ブロック構成図である。
【図１０】本発明の第２の機能分担配置による第３の機
能ブロック構成の処理動作フロー図である。
【図１１】本発明のフレームベースセル速度判定テスト
部へのパケット廃棄のフィードバックの説明図である。
【図１２】本発明のフレームベースセル速度判定テスト
部へフィードバックされるパターンの説明図である。
【図１３】本発明におけるセル損失優先度情報記憶部及
びセル損失優先度テスト制御部のフローの説明図であ
る。
【図１４】本発明における累積フレーム長記憶部と最大
フレームサイズ（ＭＦＳ）テスト制御部のフローの説明
図である。
【図１５】本発明のフレームベースシェーパ部の機能ブ
ロック構成図である。
【図１６】本発明のフレームベースシェーパ部における
処理のフロー図である。
【図１７】本発明による個別フレームバッファを用いた
シェーパ部の説明図である。
【図１８】本発明による共通バッファを用いたシェーパ
部の説明図である。
【図１９】本発明のシェーピング部における第１のバッ
ファ内パケット管理の説明図である。
【図２０】本発明のシェーピング部における第２のバッ
ファ内パケット管理の説明図である。
【図２１】本発明のシェーピング部における第３のバッ
ファ内パケット管理の説明図である。
【図２２】本発明のシェーピング部における第３のバッ
ファ内パケット管理の説明図である。
【符号の説明】
１−１ 入力インタフェース部 １−２ スイッチ部（ＳＷ） １−３ 出力インタフェース
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K030 GA11 HA10 HB17 JA06 KA04 LA03 LC02 LC08 LC09 LC15 MA04 MA13 MB09 MB11 MB15 9A001 BB01 BB02 BB03 BB04 CC07 FF03 JJ19 KK37

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 最低帯域保証サービスの機能を有し、入
    力インタフェース部とスイッチ部と出力インタフェース
    部とを備えたＡＴＭ装置において、 前記入力インタフェース部は、入力セルのセル速度をセ
    ルレベルで判定するセル速度判定テスト部と、入力セル
    を含む同一パケットフレーム内のセル損失優先度の同一
    性を判定するセル損失優先度テスト部と、パケットフレ
    ームの長さが所定の最大長を越えていないかを判定する
    最大フレームサイズテスト部と、使用量パラメータ制御
    部と、入力セルを含むパケットフレームの速度と保証最
    低帯域とを比較判定するフレームベースセル速度判定テ
    スト部とを備え、 前記スイッチ部は、前記各テスト部によるテストに適合
    したセルに対して、少なくとも保証最低帯域の速度でセ
    ルを読み出して出力する最低帯域保証制御部を備えたこ
    とを特徴とするＡＴＭ装置。
  2. 【請求項２】 最低帯域保証サービスの機能を有し、入
    力インタフェース部とスイッチ部と出力インタフェース
    部とを備えたＡＴＭ装置において、 前記入力インタフェース部は、入力セルのセル速度をセ
    ルレベルで判定するセル速度判定テスト部を備え、 前記スイッチ部は、入力セルを含む同一パケットフレー
    ム内のセル損失優先度の同一性を判定するセル損失優先
    度テスト部と、パケットフレームの長さが所定の最大長
    を越えていないかを判定する最大フレームサイズテスト
    部と、使用量パラメータ制御部と、入力セルを含むパケ
    ットフレームの速度と保証最低帯域とを比較判定するフ
    レームベースセル速度判定テスト部と、前記各テスト部
    によるテストに適合したセルに対して、少なくとも保証
    最低帯域の速度でセルを読み出して出力する最低帯域保
    証制御部を備えたことを特徴とするＡＴＭ装置。
  3. 【請求項３】 請求項１に記載のＡＴＭ装置において、
    前記入力インタフェース部は、セルのヘッダ情報を抽出
    するセル情報分岐部と、入力セルを蓄積する入力セルバ
    ッファと、 セル速度判定テストを行うためのパラメータを記憶する
    パラメータ記憶部及びセル速度判定テスト制御部から成
    るセル速度判定テスト部と、 入力セルを含む同一パケットフレーム内のセル損失優先
    度を記憶するセル損失優先度情報記憶部及びセル損失優
    先度テスト制御部から成るセル損失優先度テスト部と、 入力セルを含む同一パケットフレームの累積フレーム長
    を記憶する累積フレーム長記憶部及び最大フレームサイ
    ズテスト制御部から成る最大フレームサイズテスト部
    と、 前記各テスト部のテスト結果に基づき、違反セルに対し
    てパケットフレーム単位で廃棄処理を行う使用量パラメ
    ータ制御部と、 入力セルを含むパケットフレームの速度と保証最低帯域
    とを比較するためのパラメータを記憶するパラメータ記
    憶部及び廃棄タギング機能を有するフレーム単位セル速
    度判定テスト制御部から成るフレームベースセル速度判
    定テスト部とを備え、 前記スイッチ部は、セルのヘッダ情報を抽出するセル情
    報分岐部と、出力セルを蓄積する出力セルバッファと、 該出力セルバッファのセル蓄積状況に応じて廃棄タギン
    グ情報を基にパケット廃棄処理を行うパケット廃棄制御
    部と、 該出力セルバッファから少なくとも保証最低帯域の速度
    でセルを読み出す読出し制御部とを備えたことを特徴と
    するＡＴＭ装置。
  4. 【請求項４】 請求項２に記載のＡＴＭ装置において、
    前記入力インタフェース部は、セルのヘッダ情報を抽出
    するセル情報分岐部と、入力セルを蓄積する入力セルバ
    ッファと、 セル速度判定テストを行うためのパラメータを記憶する
    パラメータ記憶部及びセル速度判定テスト制御部から成
    るセル速度判定テスト部と、 前記セル速度判定テスト部のテスト結果に基づき、違反
    セルに対してパケットフレーム単位の廃棄処理を行う使
    用量パラメータ制御部とを備え、 前記スイッチ部は、セルのヘッダ情報を抽出するセル情
    報分岐部と、 入力セルを含む同一パケットフレーム内のセル損失優先
    度を記憶するセル損失優先度情報記憶部及びセル損失優
    先度テスト制御部から成るセル損失優先度テスト部と、 入力セルを含む同一パケットフレームの累積フレーム長
    を記憶する累積フレーム長記憶部及び最大フレームサイ
    ズテスト制御部から成る最大フレームサイズテスト部
    と、 前記各テスト部によるテストが行われている間、テスト
    対象のセルを蓄積しておくテスト対象セルバッファと、 前記各テスト部によるテスト結果に基づき、違反セルに
    対してパケットフレーム単位で廃棄処理を行う使用量パ
    ラメータ制御部と、 入力セルを含むパケットフレームの速度と保証最低帯域
    とを比較するためのパラメータを記憶するパラメータ記
    憶部及び廃棄タギング機能を有するフレーム単位セル速
    度判定テスト制御部から成るフレームベースセル速度判
    定テスト部と、出力セルを蓄積する出力セルバッファ
    と、該出力セルバッファのセル蓄積状況に応じて廃棄タ
    ギング情報を基にパケット廃棄処理を行うパケット廃棄
    制御部と、該出力セルバッファから少なくとも保証最低
    帯域の速度でセルを読み出す読出し制御部とを備えたこ
    とを特徴とするＡＴＭ装置。
  5. 【請求項５】 請求項３又は４に記載のＡＴＭ装置にお
    いて、入力インタフェース部又はスイッチ部に備えられ
    た前記使用量パラメータ制御部は、その前段の各テスト
    部による各テスト結果に基づき、違反セルに対してパケ
    ットフレーム単位でセルに廃棄タギングを行う機能を有
    し、 該使用量パラメータ制御部の後段に備えられたフレーム
    ベースセル速度判定テスト部は、使用量パラメータ制御
    部により廃棄タギングされたセルを無視してセル速度判
    定を行い、 スイッチ部に備えられた前記パケット廃棄制御部は、該
    使用量パラメータ制御部により廃棄タギングされたセル
    を廃棄処理する機能を有することを特徴とするＡＴＭ装
    置。
  6. 【請求項６】 請求項２に記載のＡＴＭ装置において、
    前記入力インタフェース部は、セルのヘッダ情報を抽出
    するセル情報分岐部と、入力セルを蓄積する入力セルバ
    ッファと、 セル速度判定テストを行うためのパラメータを記憶する
    パラメータ記憶部及びセル速度判定テスト制御部から成
    るセル速度判定テスト部と、 前記セル速度判定テスト部のテスト結果に基づき、違反
    セルに対してパケットフレーム単位で廃棄処理又は廃棄
    タギングを行う使用量パラメータ制御部とを備え、 前記スイッチ部は、セルのヘッダ情報を抽出するセル情
    報分岐部と、 入力セルを含む同一パケットフレーム内のセル損失優先
    度を記憶するセル損失優先度情報記憶部及びセル損失優
    先度テスト制御部から成るセル損失優先度テスト部と、
    入力セルを含む同一パケットフレームの累積フレーム長
    を記憶する累積フレー ム長記憶部及び最大フレームサイズテスト制御部から成
    る最大フレームサイズテスト部と、 入力セルを含むパケットフレームの速度と保証最低帯域
    とを比較するためのパラメータを記憶するパラメータ記
    憶部及び廃棄タギング機能を有するフレーム単位セル速
    度判定テスト制御部から成るフレームベースセル速度判
    定テスト部と、前記セル情報分岐部からフレームベース
    セル速度判定テスト部を経由して入力されるセルを蓄積
    する出力セルバッファと、 前記各テスト部からのテスト結果情報が入力され、該テ
    スト結果情報を基に出力セルバッファのセル蓄積状況に
    応じてパケット廃棄処理を行い、かつ廃棄処理した分を
    前段のフレームベースセル速度判定テスト部にフィード
    バックするパケット廃棄制御部と、 該出力セルバッファから少なくとも保証最低帯域の速度
    でセルを読み出す読出し制御部とを備えたことを特徴と
    するＡＴＭ装置。
  7. 【請求項７】 請求項６に記載のＡＴＭ装置おいて、前
    記出力セルバッファ内に蓄積されたセルに対して、早期
    パケット廃棄（ＥＰＤ：Early Packet Discard）又は部
    分パケット廃棄（ＰＰＤ：Partial Packet Discard）を
    行うパケット廃棄制御部と、仮想チャネル毎にパケット
    フレームを識別するフレーム管理部とを備え、 該パケット廃棄制御部は、前記テスト結果情報を基に違
    反セルに対して、フレーム管理部により識別される該違
    反セルを含むパケットフレームに属するセルを廃棄し、
    かつ、出力セルバッファから廃棄した分のセル数を前段
    のフレームベースセル速度判定テスト部にフィードバッ
    クする機能を有することを特徴としたＡＴＭ装置。
  8. 【請求項８】 請求項１乃至７のいずれか１項記載のＡ
    ＴＭ装置において、前記セル損失優先度テスト部は、 仮想チャネル毎に、パケットの先頭セルのセル損失優先
    度、及び入力セルがパケットの途中のセルか最終のセル
    かを識別するフラグを記憶するセル損失優先度情報記憶
    部と、 入力セルのセル損失優先度、及びパケットの途中のセル
    か最終のセルかを表す値と、前記セル損失優先度情報記
    憶部内の値とを比較し、同一パケットフレーム内のセル
    損失優先度の同一性を判定するセル損失優先度テスト制
    御部とを備えたことを特徴とするＡＴＭ装置。
  9. 【請求項９】 請求項１乃至８のいずれか１項記載のＡ
    ＴＭ装置において、前記最大フレームサイズテスト部
    は、 仮想チャネル毎に入力セル数を計数するセル数カウンタ
    及び最大フレームサイズを記憶する累積フレーム長記憶
    部と、 該累積フレーム長記憶部に記憶されたセル数カウンタの
    値と最大フレームサイズの値とを比較し、パケットフレ
    ームの長さが所定の最大長を越えていないかを判定する
    最大フレームサイズテスト制御部とを備えたことを特徴
    とするＡＴＭ装置。
  10. 【請求項１０】 請求項１乃至９のいずれか１項記載の
    ＡＴＭ装置において、前記出力インタフェース部は、前
    記スイッチ部から出力されるセルに対して、パケットフ
    レーム単位でトラフィックシェーピングを行うことを特
    徴とするＡＴＭ装置。
  11. 【請求項１１】 請求項１０に記載のＡＴＭ装置におい
    て、前記出力インタフェース部は、パケット毎に個別に
    シェーピング用バッファを備え、該シェーピング用バッ
    ファが充満したとき、セル損失優先度情報に基き、優先
    度の高いパケットの入力セルを、優先度の低いパケット
    のセルが蓄積されているシェーピング用バッファに上書
    きすることを特徴としたＡＴＭ装置。
  12. 【請求項１２】 請求項１０に記載のＡＴＭ装置におい
    て、前記出力インタフェース部は、セル損失優先度の値
    に関係なく複数のパケットを蓄積する共有のシェーピン
    グ用バッファを備え、該シェーピング用バッファが充満
    したとき、セル損失優先度情報に基き、優先度の高いパ
    ケットの入力セルを、優先度の低いパケットのセルが蓄
    積されている領域に上書きすることを特徴としたＡＴＭ
    装置。
  13. 【請求項１３】 請求項１２に記載のＡＴＭ装置におい
    て、前記共有のシェーピング用バッファは、各セル損失
    優先度毎にパケットをチェーンにより連結して蓄積し、
    該シェーピング用バッファが充満したとき、セル損失優
    先度情報に基き、優先度の高いパケットの入力セルを、
    優先度の低いパケットのチェーンの先頭パケットが蓄積
    されている領域に上書し、チェーン構成を組替えること
    を特徴とするＡＴＭ装置。
  14. 【請求項１４】 請求項１２に記載のＡＴＭ装置におい
    て、前記共有のシェーピング用バッファは、各セル損失
    優先度毎にパケットをチェーンにより連結して蓄積し、
    該シェーピング用バッファが充満したとき、セル損失優
    先度情報に基き、優先度の高いパケットの入力セルを、
    優先度の低いパケットのチェーンの最後尾パケットが蓄
    積されている領域に上書し、チェーン構成を組替えるこ
    とを特徴とするＡＴＭ装置。
  15. 【請求項１５】 請求項１２に記載のＡＴＭ装置におい
    て、前記共有のシェーピング用バッファは、セル損失優
    先度の値に関係なく複数のパケットをチェーンにより連
    結して蓄積し、該チェーンの先頭パケットを示すチェー
    ン先頭ポインタと、優先度の低いパケットの先頭位置を
    示す非優先パケット先頭ポインタとを保持し、 該シェーピング用バッファが充満したとき、セル損失優
    先度情報に基き、優先度の高いパケットの入力セルを、
    前記非優先パケット先頭ポインタで示される領域に上書
    してチェーン構成を組替え、新たに優先度の低いパケッ
    トの先頭位置を探索して前記非優先パケット先頭ポイン
    タを更新することを特徴とするＡＴＭ装置。
  16. 【請求項１６】 請求項１２に記載のＡＴＭ装置におい
    て、前記共有のシェーピング用バッファは、セル損失優
    先度の値に関係なく複数のパケットをチェーンにより連
    結して蓄積し、該チェーンの先頭パケットを示すチェー
    ン先頭ポインタと、優先度の低いパケットの最後尾位置
    を示す非優先パケット最後尾ポインタとを保持し、 該シェーピング用バッファが充満したとき、セル損失優
    先度情報に基き、優先度の高いパケットの入力セルを、
    前記非優先パケット最後尾ポインタで示される領域に上
    書してチェーン構成を組替え、新たに優先度の低いパケ
    ットの最後尾位置を探索して前記非優先パケット最後尾
    ポインタを更新することを特徴とするＡＴＭ装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
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WO2004051942A1 (ja) * 2002-12-03 2004-06-17 Fujitsu Limited 通信装置および帯域管理方法
WO2004066570A1 (ja) * 2003-01-17 2004-08-05 Fujitsu Limited ネットワークスイッチ装置およびネットワークスイッチ方法
CN1323530C (zh) * 2002-10-25 2007-06-27 阿尔卡特公司 在接入节点的atm交换设备中实现gfr业务的系统和方法

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