JP3094995B2 - 通信制御装置及び通信制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信制御装置及び
通信制御方法に関し、特に、ＡＴＭ（Asynchronous Tra
nsfer Mode：非同期転送モード）ネットワークで仮想チ
ャネル（ＶＣ:Virtual Channel）にＡＴＭセルを送信す
る通信制御装置及び通信制御方法に関する。

【０００２】

【従来の技術】従来、ＡＴＭネットワークでは、ソフト
ウェア等を用いずに高速作動するハードウェアだけでＡ
ＴＭセルをＶＣに転送している。これにより、固定長の
ＡＴＭセルによって制御を単純化し、仮想チャネル識別
子（ＶＣＩ）に従った簡単なハードウェアによって通信
経路の選択（ルーティング）を行うことができる。この
ようなＡＴＭ交換方式では、ＡＴＭサーバと複数のＡＴ
Ｍ端末とがＡＴＭスイッチを介して接続されており、Ａ
ＴＭサーバ及び各ＡＴＭ端末には、ＡＴＭセルを送信す
るＡＴＭ装置（通信制御装置）が設けられる。

【０００３】ＡＴＭセルは、全体のサイズが５３バイト
に固定され、ルーティング情報等を含む５バイトのヘッ
ダ部と、データを含む４８バイトのペイロード部とから
構成される。ＡＴＭサーバ及びＡＴＭ端末からは、ＡＴ
Ｍサーバ及び各ＡＴＭ端末に割り当てられたＶＣを経由
してＡＴＭセルが送出される。このＶＣは、ＡＴＭサー
バとＡＴＭ端末との間で時分割に割り当てられる。

【０００４】ＡＴＭセルの送信速度の制御方式の１つに
ＶＢＲ（Variable Bit Rate）がある。このＶＢＲ方式
では、呼の設定時に、ＡＴＭセルの最大レートであるピ
ークレート（ＰＣＲ）と、長時間の送信速度の平均であ
る平均レート（ＳＣＲ）と、最大レートで連続送信可能
なセル数を示す最大バーストサイズ（ＭＢＳ）とで帯域
を予約する。最大バーストサイズとは、ピークレート
（ＰＣＲ）で連続送信可能な最大送信セル数のことであ
る。例えば、ＰＣＲが１秒間に１００セル送ることがで
きるレートであっても、最大バーストサイズが１０セル
ならば、ＰＣＲが連続する期間は結果的に０．１秒にな
る。しかし、連続送信ではあっても、ＰＣＲで２セル送
る間に平均レート（ＳＣＲ）でセルを送っても構わな
い。また、ＶＢＲ方式は、画像のような送信レートが一
定でないアプリケーションに用いられる。

【０００５】ＶＢＲ方式では、上記２つのレートを保つ
と共に、ネットワーク上で、各ＡＴＭ端末及びＡＴＭサ
ーバにおけるデータの送出タイミングを制御するため
に、トラフィックシェーパが、各端末及びＡＴＭサーバ
のＡＴＭ装置に設けられている。

【０００６】このことはＶＢＲ方式の場合、特定のＶＣ
によるＡＴＭセルの伝送中、特定のトラフィックシェー
パが固定的に接続されていることになる。このため、伝
送したいＶＣが多数存在する場合には、対応するトラフ
ィックシェーパがＶＣの数だけ必要になってしまう。ト
ラフィックシェーパをハード的にＶＣの数だけ用意する
のは困難であるため、例えば１６個のトラフィックシェ
ーパを用意し、ＶＢＲ方式のＰＣＲ、ＳＣＲのセットと
しては１６個のいずれかにマッピングさせることによ
り、１６以上のＶＣの送信制御を行う形式の通信制御装
置がある。

【０００７】しかしながら、伝送途中においても送信レ
ートを動的に変更するＡＢＲ(Available Bit Rate)方式
の誕生により、上記のような固定的なトラフィックシェ
ーパを用いた送信制御が困難になり、連想メモリ部であ
るＣＡＭ(Content Addressable Memory)を用いた送信制
御方式が出現してきた。

【０００８】ＡＢＲ方式の通信制御装置が、特開平８−
２４２２３８号公報に記載されている。図９は、この公
報に記載の通信制御装置におけるＣＡＭの具体的な構成
を示すブロック図であり、カウンタ５０をＣＡＭ５１と
共に示している。ＣＡＭ５１は、検索／書込みモード切
換え部５３、セレクタ５５、アドレスデコーダ５６、照
合レジスタ５７、アドレスデコーダ５６と照合レジスタ
５７との間に位置して次の送出時刻をＶＣ毎に管理する
ＣＡＭアレイ部５９、及びプライオリティエンコーダ６
０から構成される。

【０００９】ＣＡＭ５１は更に、ＣＡＭアレイ部５９内
の複数のセルアレイ５９ａに記憶された時刻データと、
検索パターンとして入力されるデータとが一致した場合
に、記憶された送出時刻に送出すべきＡＴＭセルの送信
に用いるＶＣを示すアドレスを出力する。すなわち、Ｃ
ＡＭアレイ部５９の対応するセルアレイ５９ａに、次に
送出すべきＶＣの送出時刻値（Ｔ）を書き込んでおき、
送出時刻値（Ｔ）がカウンタ５０でカウントされた時刻
と一致したとき、送出時刻値（Ｔ）が記憶されたアドレ
スを、次に送出すべきＡＴＭセルのＶＣとして決定す
る。アドレスデコーダ５６には、各セルアレイ５９ａに
対応したＶＣ番号である書込みアドレス又は読出しアド
レスが送信制御部（図示せず）から供給される。

【００１０】検索／書込みモード切換え部５３には、Ｃ
ＡＭアレイ部５９を検索モードにするか書込みモードに
するかを示すモード切換え信号が送信制御部から与えら
れる。検索／書込みモード切換え部５３は、モード切換
え信号を受け取るとセレクタ５５に選択信号を送出す
る。セレクタ５５は、モード切換え信号が検索モードを
示す場合にはカウンタ５０のカウント値を選択し、ま
た、モード切換え信号が書込みモードを示す場合には送
信制御部からの出力、即ち次のＶＣの送出タイミングを
表す時刻値を選択する。

【００１１】書込みモードでは、書込みアドレスで指定
されたＣＡＭアレイ部５９のセルアレイ５９ａに、次の
ＶＣの送出タイミングを表す送出時刻値が書き込まれ
る。検索モードでは、カウンタ５０のカウント値とセル
アレイ５９ａに格納された送出時刻値とが比較され、各
値が一致したセルアレイ５９ａに記憶された送出時刻に
送出すべきＡＴＭセルの送信に用いるＶＣを示すアドレ
スが出力される。

【００１２】照合レジスタ５７は、各セルアレイ５９ａ
に夫々対応する格納部を有し、カウンタ５０のカウント
値に送出時刻値が一致したセルアレイ５９ａに対応する
格納部に論理値“１”を記憶し、送出時刻値が一致しな
いセルアレイ５９ａに対応する格納部に論理値“０”を
記憶することにより、ＣＡＭアレイ部５９の出力をＶＣ
番号に変換する。プライオリティエンコーダ６０は、カ
ウンタ５０のカウント値と送出時刻値との一致が複数の
セルアレイ５９ａで同時に検出された場合に、優先度の
高いＶＣを表す番号から順次に選出する。

【００１３】上記従来の通信制御装置では、ＰＣＲ値か
ら送出時刻を計算し、計算した送出時刻値をＣＡＭアレ
イ部５９の対応するセルアレイ５９ａに記憶する。カウ
ンタ５０によるカウント値である現在時刻とＣＡＭアレ
イ部５９のエントリとが一致すると、選択されたセルア
レイ５９ａに対応する照合レジスタ５７の格納部のビッ
トが立ち、更に、“１”が検出されたセルアレイ５９ａ
のアドレスがプライオリティエンコーダ６０を経由して
送信ＶＣとして決定される。この送信ＶＣは、図示しな
い送信制御部に渡される。これにより、送信制御部は、
選択された送出時刻値及び送出ＶＣに対応するＡＴＭセ
ルの送信処理を行うと共に、選択された送出時刻値を記
憶するセルアレイ５９ａの送出時刻値を更新する。

【００１４】

【発明が解決しようとする課題】ＡＢＲ方式が適用され
た上記公報の通信制御装置では、ＰＣＲのみを用いてス
ケジューリングすればよいため、１つのセルアレイ５９
ａのアドレスを１つのＶＣに対応させ、次の送出時刻を
セル通信の度に書き換えるだけで実現することができ
る。しかし、ＶＢＲ方式の場合には、送信レートとして
ＰＣＲ及びＳＣＲの２つが存在し、どちらのレートで送
信するかは、データの有無、最大バーストサイズなどか
ら複雑に制御されるため、１つのパラメータセットに対
して１つのトラフィックシェーパを用意することが一般
的であった。

【００１５】本発明は、上記に鑑み、連想メモリ部（Ｃ
ＡＭ）を用いながらもトラフィックシェーパ等を別途用
意することなく、特にＶＢＲ方式に対応した円滑な送信
制御を実現できる通信制御装置及び通信制御方法を提供
することを目的とする。

【００１６】

【課題を解決するための手段】本発明者らは、ＣＡＭを
用いる際に、１つのＶＣに対し、２つのＣＡＭセルアレ
イを使用してＰＣＲ及びＳＣＲの双方を登録し、ＰＣＲ
で連続送信が可能な最大送信セル数（最大バーストサイ
ズ）をパラメータとしてＰＣＲ及びＳＣＲに加え、この
最大送信セル数を基準としてＰＣＲ及びＳＣＲを切り替
える制御を行えば、複数のトラフィックシェーパを別途
用意することなくＶＢＲの円滑な送信制御が実行できる
点に想到し、本発明をなすに至った。

【００１７】上記目的を達成するために、本発明の通信
制御装置は、送出時刻が予め設定された複数のＡＴＭセ
ルに送信データを分割し、送出時刻に達したＡＴＭセル
を仮想チャネルに順次に送信する通信制御装置におい
て、送信データを第１及び第２の送信レートのいずれに
よって送信するかを判定する判定手段と、前記判定手段
によって判定された前記第１及び第２の送信レートの種
別と送出時刻とを相互に対応させて記憶する記憶手段
と、前記記憶手段に記憶された送出時刻に対応して前記
第１の送信レートで送信されるＡＴＭセルが、前記第１
の送信レートで連続送信可能な最大送信セル数を超えな
いように制御する制御手段とを備え、前記制御手段は、
前記第２の送信レートによる送出時刻に達した際に送信
データが用意されていないときには第１の送信レートで
送信する回数を管理するクレジット値をインクリメント
し、前記クレジット値が最大送信セル数に達した時点で
更なるインクリメントを停止することを特徴とする。

【００１８】本発明の通信制御装置では、ＣＡＭから構
成できる記憶手段を用いると共に、最大送信セル数を基
準として、第１の送信レート及び第２の送信レートを管
理することによって、仮想チャネルの送信状態を良好に
調整できる。これにより、トラフィックシェーパを別途
用意することなく、ＶＢＲ方式に対応した円滑な送信制
御が実現できる。また、制御手段が、第２の送信レート
による送出時刻に達した際に送信データが用意されてい
ないときにはクレジット値をインクリメントし、クレジ
ット値が最大送信セル数に達した時点で更なるインクリ
メントを停止するので、最大送信セル数のカウントを容
易且つ確実に行うことができる。本通信制御装置は、そ
の構造上、ＶＢＲ方式に対応した送信制御だけではな
く、ＡＢＲ方式に対応した送信制御も円滑に実行でき
る。

【００１９】

【００２０】ここで、前記制御手段は、前記第１の送信
レートによる送出時刻に達した際に送信データが用意さ
れているときには、前記クレジット値が１以上のとき
に、現在の時刻に一致した送出時刻に対応するＡＴＭセ
ルを仮想チャネルに送信して、前記クレジット値をデク
リメントすることが好ましい。これにより、最大送信セ
ル数のカウントを容易且つ確実に行うことができる。

【００２１】更に好ましくは、前記記憶手段が、送信レ
ートの種別と送出時刻とを記憶する複数のセルアレイを
有する連想メモリ部から成り、該連想メモリ部では、少
なくとも１つの仮想チャネルに対して２つの前記セルア
レイを使用して前記第１及び第２の送信レートの双方が
登録され、前記連想メモリ部に記憶され現在時刻に一致
した送出時刻の仮想チャネルを送信する送信手段と、該
送信手段によって前記第１の送信レートで送信された回
数を管理し前記最大送信セル数に達したときには前記第
１の送信レートのタイミングを更新しないで前記最大送
信セル数を超えないように制御する制御手段とを備え、
前記第１の送信レートの送信時刻に送信データが用意さ
れていないときにはクレジット値をインクリメントし前
記最大送信セル数に達したときには更なるインクリメン
トを停止し、ピークレート送信時にはクレジット値をデ
クリメントすることによって前記最大送信セル数を管理
する。この場合、連想メモリ部を用い、最大送信セル数
を基準として送信レートを管理することができる。

【００２２】本発明の通信制御方法は、第１及び第２の
送信レートの種別と送出時刻とを相互に対応させて記憶
するステップと、記憶した送出時刻に対応して送信デー
タを前記第１及び第２の送信レートで送出するステップ
と、前記第１の送信レートで送信されるＡＴＭセルが、
前記第１の送信レートで連続送信可能な最大送信セル数
を超えないように制御するステップとを有し、該制御す
るステップでは、前記第２の送信レートによる送出時刻
に達した際に送信データが用意されていないときには第
１の送信レートで送信する回数を管理するクレジット値
をインクリメントし、前記クレジット値が最大送信セル
数に達した時点で更なるインクリメントを停止すること
を特徴とする。

【００２３】本発明の通信制御方法では、ＣＡＭを記憶
手段として用い、例えば仮想チャネルの送信状態を良好
に調整することができ、トラフィックシェーパを別途用
意することなく、ＶＢＲ方式に対応した円滑な送信制御
が実現可能になる。

【００２４】本発明の通信制御装置は、送信データを複
数のＡＴＭセルに分割して、対応する仮想チャネルに順
次に送信する通信制御装置において、前記仮想チャネル
に対してピークレート及び平均レートの種別と送出時刻
とを相互に対応させて記憶する連想メモリと、時刻を計
数するカウンタと、前記カウンタの計数値と一致する前
記送出時刻に対応する前記仮想チャネルの前記ＡＴＭセ
ルを送信する送信手段と、送信すると前記連想メモリに
記憶した送信時刻を更新し、ピークレートで送信する回
数をクレジット値として管理して、平均レートの送信時
刻に送信データが用意されていないときにはクレジット
値をインクリメントし、ピークレートで連続送信可能な
最大送信セル数にクレジット値が達したときには更なる
インクリメントを停止し、クレジット値が１以上の場合
にピークレートで送信し、ピークレートで送信するとク
レジット値をデクリメントすることによって前記最大送
信セル数を管理する制御手段とを備えることを特徴とす
る。

【００２５】本発明の通信制御装置では、連想メモリを
用いると共に、最大送信セル数を基準として送信レート
を管理し、仮想チャネルの送信状態を良好に調整するこ
とができる。これにより、トラフィックシェーパを別途
用意することなく、ＶＢＲ方式に対応した円滑な送信制
御を実現することができる。

【００２６】

【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例におけるＡ
ＴＭ装置（通信制御装置）の構成を示すブロック図であ
る。通信制御装置は、システムバス１１、送受信データ
を格納するシステムメモリ１２、システム全体を制御す
るホストＣＰＵ１３、ＡＴＭネットワークとの間で送受
信を行う送受信制御部１５、ＡＴＭの物理レイヤの機能
をもつＰＨＹ(Physical LayerProtocol)デバイス１６、
及び、各種制御データや送信ＶＣテーブル４２を含むク
レジットカウンタ４１を有するコントロールメモリ１７
を備える。システムメモリ１２、ホストＣＰＵ１３及び
送受信制御部１５は、システムバス１１を介して相互に
接続されている。

【００２７】送受信制御部１５には、送受信制御部１５
とＡＴＭネットワークとの間に位置するＰＨＹデバイス
１６、及び、コントロールメモリ１７が夫々接続されて
いる。送受信制御部１５は、ＬＳＩチップから構成され
ており、ＰＨＹデバイス１６に夫々接続される受信部１
９及び送信部２０と、ホストインタフェース／ＤＭＡコ
ントローラ２１と、シーケンサ２２と、コントロールメ
モリインタフェース２３とを有する。

【００２８】受信部１９は、ホストインタフェース／Ｄ
ＭＡコントローラ２１とコントロールメモリインタフェ
ース２３とに接続されており、ホストインタフェース／
ＤＭＡコントローラ２１及びコントロールメモリインタ
フェース２３を介してデータを受信する。送信部２０
は、ホストインタフェース／ＤＭＡコントローラ２１と
コントロールメモリインタフェース２３とに接続されて
おり、ホストインタフェース／ＤＭＡコントローラ２１
及びコントロールメモリインタフェース２３を介してデ
ータを送信する。

【００２９】ホストインタフェース／ＤＭＡコントロー
ラ２１は、送受信制御部１５内に設けられたレジスタ
（図示せず）の読出し／書込みを制御すると共に、シス
テムメモリ１２に対する送受信データの読出し／書込み
動作を制御する。特に、ＤＭＡコントローラ（２１）
は、送信元と転送先とが指定された際にデータ転送を実
行するハードウェアモジュールであり、ホストＣＰＵ１
３やシーケンサ２２から指示を受けたときに、この指示
で指定されたブロックとシステムメモリ１２との間でデ
ータ転送を実行する。

【００３０】シーケンサ２２は、ホストＣＰＵ１３から
受け取ったコマンドに従って、ホストインタフェース／
ＤＭＡコントローラ２１とコントロールメモリインタフ
ェース２３とを夫々制御する。

【００３１】図２は、図１に示した送信部の内部構成を
示すブロック図である。送信部２０は、ＡＴＭセルをＰ
ＨＹデバイス１６に送信する機能を有しており、送信Ｆ
ＩＦＯメモリ（First-in First-out Memory）２５、送
信コントローラ２６、送信用テーブル読出し制御部２
７、送信ＰＨＹインタフェース２９、現在の時刻を計数
するカウンタ３０、連想メモリ部であるＣＡＭ（Conten
t Addressable Memoy）３１、及び、送信用テーブル書
込み制御部３２を備える。

【００３２】送信ＦＩＦＯメモリ２５は、ホストインタ
フェース／ＤＭＡコントローラ２１との間で信号を授受
する。送信制御部２６は、送信部２０内の各部を制御す
るもので、ホストインタフェース／ＤＭＡコントローラ
２１との間で信号を授受し、且つ、送信用テーブル読出
し制御部２７及び送信用テーブル書込み制御部３２を介
してコントロールメモリインタフェース２３との間で信
号を授受する。

【００３３】送信用テーブル読出し制御部２７は、送信
制御部２６の制御下で、コントロールメモリ１７内の送
信ＶＣテーブル４２（図１）に対するデータの読出しを
行う。送信用テーブル書込み制御部３２は、送信制御部
２６の制御下で送信ＶＣテーブル４２に対するデータの
書込みを行う。また、送信ＰＨＹインタフェース２９
は、送信ＦＩＦＯメモリ２５に接続されている。カウン
タ３０及びＣＡＭ３１は、送信制御部２６に夫々接続さ
れており、ＶＣの送信タイミングを変化させる。

【００３４】送信部２０は、送信制御部２６の制御下
で、システムメモリ１２から受け取ったデータから成る
ペイロード部と、コントロールメモリ１７から受け取っ
たデータから成るヘッダ部とを有する５３バイトのＡＴ
Ｍセルを形成する。このヘッダ部には、対応するペイロ
ード部をどの時刻にＰＣＲ、ＳＣＲのどちらの送信レー
トで送出するかという情報が書き込まれる。送信部２０
で形成された各ＡＴＭセルは、送信ＦＩＦＯメモリ２５
に順次に格納された後に、ＣＡＭ３１を用いた後述の通
信制御に応答して、送信ＰＨＹインタフェース２９を介
してＰＨＹデバイス１６へ順次に送出される。コントロ
ールメモリ１７及び送信部２０は、送信データをＰＣＲ
及びＳＣＲのいずれによって送信するかを判定する判定
手段を構成する。

【００３５】図３は、ＣＡＭ３１の具体的構成を示すブ
ロック図である。同図では、図２で説明したカウンタ３
０及び送信制御部２６をＣＡＭ３１と共に示している。
ＣＡＭ３１は、検索／書込みモード切換え部３３、セレ
クタ３５、アドレスデコーダ３６、照合レジスタ３７、
アドレスデコーダ３６と照合レジスタ３７との間に位置
して送出時刻をＶＣ毎に管理するＣＡＭアレイ部３９、
及び、プライオリティエンコーダ４０から構成される。

【００３６】ＣＡＭアレイ部３９は、送信データをピー
クレート（ＰＣＲ）で送信する時刻を示す送出時刻値
と、送信データを平均レート（ＳＣＲ）で送信する時刻
を示す送出時刻値とを夫々に格納する複数のセルアレイ
３９ａを有する。各セルアレイ３９ａには夫々、ＰＣＲ
やＳＣＲの送信レート種別等が書き込まれており、コン
トロールメモリ１７及び送信部２０で送信レートの種別
が判定されたＡＴＭセルに対応する送出時刻値が、判定
された送信レートに対応するセルアレイ３９ａに順に書
き込まれる。つまり、ＣＡＭアレイ部３９を有するＣＡ
Ｍ３１は、コントロールメモリ１７及び送信部２０によ
って判定されたＰＣＲ及びＳＣＲの種別と送出時刻とを
相互に対応させて記憶する記憶手段を構成する。

【００３７】ＣＡＭアレイ部３９では、１つのＶＣに対
して、少なくとも２つのセルアレイ３９ａを使用して２
種の送信レート（ＰＣＲ、ＳＣＲ）の双方が登録され
る。また、送信制御部２６は、ＣＡＭアレイ部３９に記
憶された送出時刻に対応してＰＣＲで送信されるＡＴＭ
セルがＭＢＳ以上にならないように制御し、ＭＢＳに対
応するクレジット値をＶＣ毎に管理し、クレジット値が
ＭＢＳに対応する値になったときにＳＣＲに変更する

【００３８】ＣＡＭ３１は、複数のセルアレイ３９ａに
記憶された時刻データと、検索パターンとして入力され
るデータとが一致した際に、記憶された送出時刻に送出
すべきＡＴＭセルの送信に用いるＶＣを示すアドレスを
出力する。すなわち、ＣＡＭアレイ部３９の対応するセ
ルアレイ３９ａに、次に送出すべきＶＣの送出時刻値を
書き込んでおき、送出時刻がカウンタ３０で計数された
現在の時刻と一致したとき、送出時刻値が記憶されたア
ドレスを、次に送出すべきＡＴＭセルのＶＣとして決定
する。

【００３９】アドレスデコーダ３６には、各セルアレイ
３９ａに対応したＶＣ番号である書込みアドレス又は読
出しアドレスが送信制御部２６から供給される。

【００４０】送信制御部２６には、コントロールメモリ
１７に含まれ、ＶＣ毎にクレジット値を管理するクレジ
ットカウンタ４１が接続される。クレジットカウンタ４
１は、各ＶＣに関するクレジット値を、第１のＶＣに関
するクレジット値（Ｃ１）や第２のＶＣに関するクレジ
ット値（Ｃ２）として夫々にカウントする。なお、クレ
ジット値とは、連続してＶＣ上に送信可能なＡＴＭセル
数を規定するための値であり、この値は優先度別に規定
される。

【００４１】送信制御部２６は、ＰＣＲで送信した回数
を管理するクレジット値を目安として送信制御し、ＶＣ
にＰＣＲで連続送信可能な最大送信セル数を示す最大バ
ーストサイズ（ＭＢＳ）を超えないように管理する。つ
まり、送信制御部２６は、ＶＢＲ（可変ビットレート）
の送信制御を行う場合には、現在の時刻に一致した送出
時刻値に対応するＡＴＭセルの送信を、ＭＢＳに達した
ときからＳＣＲで行い、更に、用いられた送出時刻値を
記憶していたセルアレイ３９ａの記憶内容を後から設定
された別の送出時刻値に更新する。以上のように、送信
制御部２６は、ＣＡＭ３１に記憶された送出時刻に対応
してＰＣＲで送信されるＡＴＭセルが、ＰＣＲでＭＢＳ
以上には送信しないように制御する制御手段を構成す
る。

【００４２】検索／書込みモード切換え部３３には、Ｃ
ＡＭアレイ部３９を検索モードにするか書込みモードに
するかを示すモード切換え信号が送信制御部２６から与
えられる。検索／書込みモード切換え部３３は、モード
切換え信号を受け取るとセレクタ３５に選択信号を送出
する。セレクタ３５は、モード切換え信号が検索モード
を示す場合にはカウンタ３０の計数値を選択し、また、
モード切換え信号が書込みモードを示す場合には送信制
御部２６からの出力、即ち次のＶＣの送出タイミングを
表す時刻値を選択する。

【００４３】書込みモードでは、書込みアドレスで指定
されたＣＡＭアレイ部３９のセルアレイ３９ａに、次の
ＶＣの送出タイミングを表す送出時刻値が書き込まれ
る。検索モードでは、カウンタ３０の計数値とセルアレ
イ３９ａの送出時刻値とが比較され、カウンタ３０の計
数値に一致したセルアレイ３９ａのアドレスが照合レジ
スタ３７に出力される。

【００４４】照合レジスタ３７は、ＣＡＭアレイ部３９
の各セルアレイ３９ａに夫々対応する格納部を有してお
り、送出時刻値がカウンタ３０のカウント値と一致した
セルアレイ３９ａに対応する格納部には論理値“１”を
記憶し、カウント値と一致しないセルアレイ３９ａに対
応する格納部には論理値“０”を記憶することによっ
て、ＣＡＭアレイ部３９の出力をＶＣ番号に変換する。

【００４５】プライオリティエンコーダ４０は、ＣＡＭ
アレイ部３９に、例えばＣＢＲやＶＢＲ等の異なるサー
ビスクラスに対応した送出時刻値が記憶されている場合
に、カウンタ３０のカウント値と送出時刻値との一致が
複数のセルアレイ３９ａで同時に検出されたとき、ＶＣ
に先に送出すべきＡＴＭセルの優先度を判定する。

【００４６】図４は、クレジット管理テーブルを含む送
信ＶＣテーブル４２の構成を模式的に示す構成図であ
る。送信ＶＣテーブル４２には、各ＶＣ単位に、送信テ
ーブルが有効か否かを示すフラグとしてのＶ、サービス
クラスの種別を示すフィールドとしてのPriority、送信
アドレスとしてのＶＰＩ／ＶＣＩ、ＶＣで送信されるＡ
ＴＭセルのセルヘッダ、送信データが格納されるアドレ
スへのデータバッファポインタ、ピークセルレートＰＣ
Ｒ、平均セルレートＳＣＲ、最大バーストサイズＭＢ
Ｓ、及び、ＰＣＲで送信できるＡＴＭセル数を管理する
ためのクレジット等のデータが格納されている。

【００４７】送信ＶＣテーブル４２は、初期状態ではフ
ラグＶが０に設定されており、このときカウンタ３０は
０になっている。この状態で、ホストＣＰＵ１３からの
コマンドによってＡＴＭセルの送出動作が起動すると、
送受信制御部１５では、ホストインタフェース／ＤＭＡ
コントローラ２１を介して送信部２０が作動する。送信
部２０では、送信制御部２６の制御下で、送信用テーブ
ル読出し制御部２７が作動して、コントロールメモリイ
ンタフェース２３を介して送信ＶＣテーブル４２にアク
セスする。

【００４８】次に、本実施形態例における通信制御装置
の作動について説明する。図５及び図６は、本通信制御
装置の通信制御を示すフローチャートである。

【００４９】送受信制御部１５では、ホストＣＰＵ１３
から送信コマンドが発行されると（ステップＳ１）、シ
ーケンサ２２が送信コマンドを解釈し、その結果に応じ
て送信部２０に送信処理の開始信号を送る（ステップＳ
２）。これにより、送信部２０では、送信用テーブル読
出し制御部２７の制御下で、コントロールメモリ１７内
の送信ＶＣテーブル４２のＰＣＲ値、ＳＣＲ値をもと
に、ＰＣＲ、ＳＣＲによる各送出時刻をＣＡＭ３１に夫
々セットする（ステップＳ３）。

【００５０】ステップＳ４では、ＣＡＭ３１でＶＣが選
択されることにより、送信制御部２６が起動する（ステ
ップＳ５）。送信部２０は、送信制御部２６の制御下
で、ホストインタフェース／ＤＭＡコントローラ２１を
介してシステムメモリ１２から受け取ったデータから成
るペイロード部と、コントロールメモリ１７から受け取
ったデータから成るヘッダ部とを有する５３バイトのＡ
ＴＭセルを形成する。送信制御部２６は、形成した各Ａ
ＴＭセルを送信ＦＩＦＯメモリ２５に順次に転送する
（ステップＳ６）。

【００５１】ＣＡＭ３１では、次のスケジューリング時
刻の更新、つまり送出したＣＡＭアレイ部３９のセルア
レイ３９ａに別の送出時刻値を書き込み（ステップＳ
７）、更に、送信ＶＣテーブル４２からセルヘッダ部を
読み出し、送信ＦＩＦＯメモリ２５へ書き込む（ステッ
プＳ８）。ステップＳ９では、送信制御部２６が、送信
ＦＩＦＯメモリ２５から送信ＰＨＹインタフェース２９
への送信を指示するので、送信ＰＨＹインタフェース２
９からＰＨＹデバイス１６を経由してＡＴＭセルが１つ
ＶＣに送信される。

【００５２】図７及び図８は、図６のステップＳ７にお
ける更新方法を詳細に説明するためのフローチャートで
ある。

【００５３】送信制御部２６は、送信開始に先立って、
ＰＣＲとＳＣＲとにおける各送出時刻を夫々に設定す
る。このとき、送信ＶＣテーブル（クレジット管理テー
ブル）４２中のクレジット（例えば、図３のＣ１）の初
期値は０である。送出時刻の設定後に、送信データが存
在せず直ちにデータ送信を開始できない場合には、カウ
ント値とＰＣＲの送出時刻、或いは、カウント値とＳＣ
Ｒの送出時刻とが一致しても送信処理は行わないが、送
出時刻は夫々に再登録（更新）する。

【００５４】すなわち、ステップＳ１１で、ＰＣＲの送
出時刻値がカウンタ３０の計数値に一致すると、更に、
ステップＳ１２で、送信すべきデータが用意されたか否
かを判定し、用意されている場合にはステップＳ１３に
進んで、クレジット値が０より大きいか否かを判定す
る。

【００５５】一方、ステップＳ１２で、送信データが用
意されていない場合にはステップＳ１４に進んで、ＣＡ
Ｍアレイ部３９においてＰＣＲの今の送出時刻が書き込
まれているセルアレイ３９ａにおける送出時刻値を、後
から設定された送出時刻に更新する。

【００５６】ステップＳ１２で送信データが用意され、
且つステップＳ１３でクレジット値が１以上であると判
定した場合には、ＰＣＲの送出時刻値とクレジットカウ
ンタ４１のクレジット値とが一致したときにプライオリ
ティエンコーダ４０を経由してＶＣを選択し、更に、ス
テップＳ１５で送信処理を実行する。

【００５７】次いで、ステップＳ１６では、単位時間内
での送信セル数が多いＰＣＲでＡＴＭセル１つを送信し
たとして、クレジット値を１デクリメントする。このよ
うに、ＰＣＲの送出時刻でＶＣが選択された際に、送信
ＶＣテーブル４２中のクレジット値が１以上である場合
には、選択したＶＣの送信処理を行い、クレジット値を
１デクリメントする。次いで、ステップＳ１７では、Ｃ
ＡＭアレイ部３９においての今送信した送出時刻を記憶
していたセルアレイ３９ａにおけるＰＣＲの送出時刻
値、ＳＣＲの送出時刻値を夫々更新する。

【００５８】ステップＳ１３では、ＰＣＲの送出時刻で
ＶＣが選択されたときに、送信ＶＣテーブル４２中のク
レジット値が０である場合にはＭＢＳに達したと判定
し、送信すべきデータがまだ存在していても、ステップ
Ｓ１５以降の送信処理は実行しない。逆に、クレジット
値が１以上であれば、送信データがある限り、ＰＣＲの
送出時刻で繰り返しＡＴＭセルを送信する。上記のよう
に、ＭＢＳに達したときには、ピークレート送信のタイ
ミングを更新しないで、ＭＢＳを超えないように制御す
る。

【００５９】一方、図８に示すように、ステップＳ２０
で、ＳＣＲの送出時刻がカウンタ３０の計数値に一致
し、ＳＣＲでＶＣが選択されたときには、送信ＶＣテー
ブル４２（クレジット管理テーブル）は参照せず、ステ
ップＳ２１で、送信すべきデータが用意されたか否かを
判定し、用意されている場合にはステップＳ２２に進ん
で送信処理を行う。次いで、ステップＳ２３で、ＣＡＭ
アレイ部３９においての今送信した送出時刻を記憶して
いたセルアレイ３９ａにおけるＳＣＲの送出時刻値、Ｐ
ＣＲの送出時刻値を夫々更新する。

【００６０】また、ステップＳ２１で送信すべきデータ
が用意されていない場合には、更に、ステップＳ２４
で、単位時間内での送信セル数が少ないＳＣＲでしかも
セル送信を行わなかったとして、クレジットを１インク
リメントする。次いで、ステップＳ２５では、ＣＡＭア
レイ部３９においてＳＣＲ、ＰＣＲの今の送出時刻が書
き込まれているセルアレイ３９ａにおける送出時刻値
を、後から設定された送出時刻値に更新する。上記イン
クリメント、つまりステップＳ２０〜Ｓ２５の処理は、
ＭＢＳのカウントを開始すべき値にクレジット値が達し
た時点で停止され、次回からは同じＶＣでＰＣＲによる
送信が開始される。

【００６１】以上のように、本通信制御装置でＶＢＲの
送信制御を行う場合、データソースの送信レートが変化
するため、ＳＣＲの送出時刻でＶＣが選択されたときに
送信データが無ければクレジット値を１インクリメント
し、送信データが無い状態が続く間、クレジット値がＭ
ＢＳに対応する値になるまでインクリメントを行い、Ｍ
ＢＳに対応する値に達した時点でそれ以上のインクリメ
ントを停止する。また、クレジット値がＭＢＳのカウン
トを開始すべき値に達してからは、ＳＣＲに代えてＰＣ
Ｒによる送信を再開する。そして、ＰＣＲの送信時に
は、クレジット値がＭＢＳに対応する値になったときに
ＳＣＲに変更する。

【００６２】以下に、ＶＢＲスケジューリングについて
の具体例を示す。この例では、ＰＣＲは１／２、つまり
ＡＴＭセルを２個送信できる時間にＡＴＭセルを１個送
信するレートであり、ＳＣＲは１／１０、つまりＡＴＭ
セルを１０個送信できる時間にＡＴＭセルを１個送信す
るレートである。また、ＭＳＢは、ＡＴＭセルをＰＣＲ
で連続して１０個送信するレートとして定義する。

【００６３】例えば、時刻１０にＶＣをオープンし、時
刻１００に送信を開始する。クレジットカウンタ４１の
初期値は０である。また、大きなファイル転送に用いる
場合、つまり送信すべきデータを全て用意してから送信
する場合には、最初の１０個のＡＴＭセルを１Ｍbpsの
レートで送信し、残りのＡＴＭセルを０．５Ｍbpsのレ
ートで送信する。その後、再度ファイル転送を行う場合
にはＰＣＲで送信を再開する。

【００６４】上記条件下において、時刻１０でＶＣをオ
ープンし、ＰＣＲで送信する時刻を１２、ＳＣＲで送信
する時刻を２０としてスケジューリングする。時刻１２
では、ＰＣＲでヒットするが、送信データが用意されて
いないので、ＰＣＲの現在の送出時刻に対応したセルア
レイ３９ａの記憶内容を送出時刻１４としてスケジュー
リング（更新）する。時刻１４では、ＰＣＲでヒットす
るが、送信データが用意されていないので、ＰＣＲの現
在の送出時刻に対応したセルアレイ３９ａの記憶内容を
送出時刻１６に更新する。時刻１６では、ＰＣＲでヒッ
トするが、送信データが用意されていないので、ＰＣＲ
の現在の送出時刻に対応したセルアレイ３９ａの記憶内
容を送出時刻１８に更新する。時刻１８では、ＰＣＲで
ヒットするが、送信データが用意されていないので、Ｐ
ＣＲの現在の送出時刻に対応したセルアレイ３９ａの記
憶内容を送出時刻２０に更新する。

【００６５】時刻２０では、ＰＣＲでヒットするが、送
信データが用意されていないので、ＰＣＲの現在の送出
時刻に対応したセルアレイ３９ａの記憶内容を送出時刻
３０に更新する。同時に、ＳＣＲでヒットするが、送信
データが用意されていないので、クレジットを１インク
リメントし、ＳＣＲの現在の送出時刻に対応したセルア
レイ３９ａの記憶内容を送出時刻３０に更新する。

【００６６】以下同様の処理を進めた後、時刻１００で
は、ＰＣＲでヒットするが、このとき送信データが用意
されているので、送信処理を実行し、クレジットを９か
ら１デクリメントして８にすると共に、ＰＣＲによる次
の送出時刻を１０２とし、ＳＣＲによる次の送出時刻を
１１０とする。

【００６７】以下同様の処理を進めた後、時刻１１４で
はＰＣＲでヒットするが、このとき送信データが用意さ
れているので、送信処理を実行し、クレジット値を１デ
クリメントして１とし、ＰＣＲの現在の送出時刻に対応
したセルアレイ３９ａの記憶内容を送出時刻１１６に更
新し、ＳＣＲの現在の送出時刻に対応したセルアレイ３
９ａの記憶内容を送出時刻１２４に更新する。時刻１１
６では、ＰＣＲでヒットするが、このとき送信データが
用意されているので、送信処理を実行する。この場合、
クレジット値は、デクリメントされて０になるので、Ｐ
ＣＲの送出時刻は更新せず、ＳＣＲの現在の送出時刻に
対応したセルアレイ３９ａの記憶内容を送出時刻１２６
に更新する。時刻１２６では、ＳＣＲでヒットするが、
このとき送信データが用意されているので、送信処理を
実行する。この場合、クレジット値もＰＣＲの送出時刻
も更新せず、ＳＣＲの現在の送出時刻に対応したセルア
レイ３９ａの記憶内容を送出時刻１３６に更新する。以
下、送信データが続くのであれば、ＭＢＳのカウントを
開始すべき値にクレジット値が達するまで、ＳＣＲの送
信処理を続行する。

【００６８】以上のように、本実施形態例の通信制御装
置によると、専用のトラフィックシェーパ等を用いるこ
となく、ＣＡＭ３１によるＶＢＲの送信制御が実行でき
るので、種々のサービスクラスのスケジューリングを統
一して実行することができる。本通信制御装置による
と、その構造上、ＶＢＲ方式に対応した送信制御だけで
はなくＡＢＲ方式に対応した送信制御も円滑に実行する
ことができる。

【００６９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の通信制御装置及び通信制御
方法は、上記実施形態例の構成にのみ限定されるもので
はなく、上記実施形態例の構成から種々の修正及び変更
を施した通信制御装置及び通信制御方法も、本発明の範
囲に含まれる。

【００７０】

【発明の効果】以上説明したように、本発明の通信制御
装置及び通信制御方法によると、連想メモリ部を用いな
がらもトラフィックシェーパを別途用意することなく、
特にＶＢＲ方式に対応した円滑な送信制御を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施形態例における通信制御装置の
構成を示すブロック図である。

【図２】図１に示した送信部の内部構成を示すブロック
図である。

【図３】本実施形態例の通信制御装置におけるＣＡＭの
具体的構成を示すブロック図である。

【図４】クレジットカウンタにおける送信ＶＣテーブル
の構成を模式的に示す図である。

【図５】本実施形態例における通信制御装置の制御を示
すフローチャートである。

【図６】本実施形態例における通信制御装置の制御を示
すフローチャートである。

【図７】図６のステップＳ７における更新方法を詳細に
説明するフローチャートである。

【図８】図６のステップＳ７における更新方法を詳細に
説明するフローチャートである。

【図９】従来の通信制御装置におけるＣＡＭの具体的な
構成を示すブロック図である。

【符号の説明】

１１：システムバス １２：システムメモリ １３：ホストＣＰＵ １５：送受信制御部 １６：ＰＨＹデバイス １７：コントロールメモリ １９：受信部 ２０：送信部 ２１：ホストインタフェース／ＤＭＡコントローラ ２２：シーケンサ ２３：コントロールメモリインタフェース ２５：送信ＦＩＦＯメモリ ２６：送信制御部 ２７：送信用テーブル読出し制御部 ２９：送信ＰＨＹインタフェース ３０：カウンタ ３１：ＣＡＭ ３２：送信用テーブル書込み制御部 ３３：検索／書込みモード切換え部 ３５：セレクタ ３６：アドレスデコーダ ３７：照合レジスタ ３９：ＣＡＭアレイ部 ３９ａ：セルアレイ ４０：プライオリティエンコーダ ４１：クレジットカウンタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−214499（ＪＰ，Ａ) 特開 平11−252087（ＪＰ，Ａ) 特開 平８−213992（ＪＰ，Ａ) 特開 平８−242238（ＪＰ，Ａ) 特開 平６−338905（ＪＰ，Ａ) 1998年電子情報通信学会総合大会Ｂ− ６−56（1998年３月６日) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 送出時刻が予め設定された複数のＡＴＭ
   セルに送信データを分割し、送出時刻に達したＡＴＭセ
   ルを仮想チャネルに順次に送信する通信制御装置におい
   て、 送信データを第１及び第２の送信レートのいずれによっ
   て送信するかを判定する判定手段と、 前記判定手段によって判定された前記第１及び第２の送
   信レートの種別と送出時刻とを相互に対応させて記憶す
   る記憶手段と、 前記記憶手段に記憶された送出時刻に対応して前記第１
   の送信レートで送信されるＡＴＭセルが、前記第１の送
   信レートで連続送信可能な最大送信セル数を超えないよ
   うに制御する制御手段とを備え、 前記制御手段は、前記第２の送信レートによる送出時刻
   に達した際に送信データが用意されていないときには前
   記第１の送信レートで送信する回数を管理するクレジッ
   ト値をインクリメントし、前記クレジット値が最大送信
   セル数に達した時点で更なるインクリメントを停止する
   ことを特徴とする通信制御装置。
2. 【請求項２】 前記制御手段は、前記第１の送信レート
   による送出時刻に達した際に送信データが用意されてい
   るときには、前記クレジット値が１以上のときに、現在
   の時刻に一致した送出時刻に対応するＡＴＭセルを仮想
   チャネルに送信して、前記クレジット値をデクリメント
   することを特徴とする請求項１に記載の通信制御装置。
3. 【請求項３】 前記記憶手段が、送信レートの種別と送
   出時刻とを記憶する複数のセルアレイを有する連想メモ
   リ部から成り、該連想メモリ部では、少なくとも１つの
   仮想チャネルに対して２つの前記セルアレイを使用して
   前記第１及び第２の送信レートの双方が登録され、 前記連想メモリ部に記憶され現在時刻に一致した送出時
   刻の仮想チャネルを送信する送信手段と、該送信手段に
   よって前記第１の送信レートで送信された回数を管理し
   前記最大送信セル数に達したときには前記第１の送信レ
   ートのタイミングを更新しないで前記最大送信セル数を
   超えないように制御する制御手段とを備え、 前記第１の送信レートの送信時刻に送信データが用意さ
   れていないときにはクレジット値をインクリメントし前
   記最大送信セル数に達したときには更なるインクリメン
   トを停止し、ピークレート送信時にはクレジット値をデ
   クリメントすることによって前記最大送信セル数を管理
   することを特徴とする請求項１に記載の通信制御装置。
4. 【請求項４】 第１及び第２の送信レートの種別と送出
   時刻とを相互に対応させて記憶するステップと、 記憶した送出時刻に対応して送信データを前記第１及び
   第２の送信レートで送出するステップと、 前記第１の送信レートで送信されるＡＴＭセルが、前記
   第１の送信レートで連続送信可能な最大送信セル数を超
   えないように制御するステップとを有し、該制御するス
   テップでは、前記第２の送信レートによる送出時刻に達
   した際に送信データが用意されていないときには第１の
   送信レートで送信する回数を管理するクレジット値をイ
   ンクリメントし、前記クレジット値が最大送信セル数に
   達した時点で更なるインクリメントを停止することを特
   徴とする通信制御方法。
5. 【請求項５】 送信データを複数のＡＴＭセルに分割し
   て、対応する仮想チャネルに順次に送信する通信制御装
   置において、 前記仮想チャネルに対してピークレート及び平均レート
   の種別と送出時刻とを相互に対応させて記憶する連想メ
   モリと、 時刻を計数するカウンタと、 前記カウンタの計数値と一致する前記送出時刻に対応す
   る前記仮想チャネルの前記ＡＴＭセルを送信する送信手
   段と、 送信すると前記連想メモリに記憶した送信時刻を更新
   し、ピークレートで送信する回数をクレジット値として
   管理して、平均レートの送信時刻に送信データが用意さ
   れていないときにはクレジット値をインクリメントし、
   ピークレートで連続送信可能な最大送信セル数にクレジ
   ット値が達したときには更なるインクリメントを停止
   し、クレジット値が１以上の場合にピークレートで送信
   し、ピークレートで送信するとクレジット値をデクリメ
   ントすることによって前記最大送信セル数を管理する制
   御手段とを備えることを特徴とする通信制御装置。