JP2000340080A - ラッチング型リレーの駆動回路 - Google Patents
ラッチング型リレーの駆動回路Info
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- JP2000340080A JP2000340080A JP11151545A JP15154599A JP2000340080A JP 2000340080 A JP2000340080 A JP 2000340080A JP 11151545 A JP11151545 A JP 11151545A JP 15154599 A JP15154599 A JP 15154599A JP 2000340080 A JP2000340080 A JP 2000340080A
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Abstract
(57)【要約】
【課題】ラッチング型リレーを用いてディジタルの接点
出力を得るリレー駆動回路の簡易化及び動作の安定化に
関する。 【解決手段】ディジタル出力端子ＤＯのオフ状態とリレ
ー５のブレーク接点ａのブレーク状態とを比較してリセ
ットパルスＹを出力するオフ状態比較回路１と、ディジ
タル出力端子ＤＯのオン状態とリレー５のメーク接点ｂ
のブレーク状態とを比較してセットパルスＸを出力する
オン状態比較回路２と、オフ状態比較回路１のリセット
パルスＹによりリレー５のコイル６に所要幅の負のリセ
ット信号を付与するリセット駆動回路４と、オン状態比
較回路２のセットパルスによりリレー５のコイル６に所
要幅の正のセット信号を付与するセット駆動回路３とか
ら構成され、リレー５の外部回路接続用接点によりディ
ジタル出力端子ＤＯのオン・オフ状態を出力するように
したものである。
出力を得るリレー駆動回路の簡易化及び動作の安定化に
関する。 【解決手段】ディジタル出力端子ＤＯのオフ状態とリレ
ー５のブレーク接点ａのブレーク状態とを比較してリセ
ットパルスＹを出力するオフ状態比較回路１と、ディジ
タル出力端子ＤＯのオン状態とリレー５のメーク接点ｂ
のブレーク状態とを比較してセットパルスＸを出力する
オン状態比較回路２と、オフ状態比較回路１のリセット
パルスＹによりリレー５のコイル６に所要幅の負のリセ
ット信号を付与するリセット駆動回路４と、オン状態比
較回路２のセットパルスによりリレー５のコイル６に所
要幅の正のセット信号を付与するセット駆動回路３とか
ら構成され、リレー５の外部回路接続用接点によりディ
ジタル出力端子ＤＯのオン・オフ状態を出力するように
したものである。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル出力を接
点出力として取り出すためのラッチング型リレーの駆動
回路に関するものである。
点出力として取り出すためのラッチング型リレーの駆動
回路に関するものである。
【０００２】
【従来の技術】従来からディジタルの接点出力を得るた
めにリレーが広く用いられている。しかし通常のリレー
は駆動している間、電流を消費し省電力化の問題があ
る。これを回避するため、最近はセット又はリセットの
動作をさせると、次のリセット又はセットの信号により
反転されるまでは、その状態を保持する形式のラッチン
グ型リレーが用いられている。
めにリレーが広く用いられている。しかし通常のリレー
は駆動している間、電流を消費し省電力化の問題があ
る。これを回避するため、最近はセット又はリセットの
動作をさせると、次のリセット又はセットの信号により
反転されるまでは、その状態を保持する形式のラッチン
グ型リレーが用いられている。
【０００３】
【発明が解決しようとする課題】この従来のラッチング
型リレーを用いる回路は、接点を切り替えるときのみ駆
動するため、消費電力は少なくなるが、２つのディジタ
ル出力端子からの信号によりリレーを制御するため、制
御が複雑になりソフトウエアで行う場合負担が増えとい
う問題があった。また、リレー接点が機械的振動や衝撃
によりメーク状態にあるものがブレークしたり、或いは
ブレーク状態にあるものがメークしたりして誤動作を生
じる恐れがあった。本発明は１つのディジタル出力端子
からの信号によりリレーを制御するようにすると共に、
メーク状態にあるべきブレーク接点がブレークし、或い
はメーク状態にあるべきメーク接点がブレークした場合
に、直ちに正常状態に復帰し得るようにしたもので、誤
動作を防止し得るようにしたものである。
型リレーを用いる回路は、接点を切り替えるときのみ駆
動するため、消費電力は少なくなるが、２つのディジタ
ル出力端子からの信号によりリレーを制御するため、制
御が複雑になりソフトウエアで行う場合負担が増えとい
う問題があった。また、リレー接点が機械的振動や衝撃
によりメーク状態にあるものがブレークしたり、或いは
ブレーク状態にあるものがメークしたりして誤動作を生
じる恐れがあった。本発明は１つのディジタル出力端子
からの信号によりリレーを制御するようにすると共に、
メーク状態にあるべきブレーク接点がブレークし、或い
はメーク状態にあるべきメーク接点がブレークした場合
に、直ちに正常状態に復帰し得るようにしたもので、誤
動作を防止し得るようにしたものである。
【０００４】
【課題を解決するための手段】本発明のラッチング型リ
レーの駆動回路は、ディジタル出力を接点出力として取
り出すための１つのコイルを有するラッチング型リレー
の駆動回路において、前記ディジタル出力端子のオフ状
態と前記リレーのブレーク接点のブレーク状態とを比較
してリセットパルスを出力するオフ状態比較回路と、前
記ディジタル出力端子のオン状態と前記リレーのメーク
接点のブレーク状態とを比較してセットパルスを出力す
るオン状態比較回路と、前記オフ状態比較回路のリセッ
トパルスにより前記リレーのコイルに所要幅の負のリセ
ット信号を付与するリセット駆動回路と、前記オン状態
比較回路のセットパルスにより前記リレーのコイルに所
要幅の正のセット信号を付与するセット駆動回路とから
構成され、前記リレーの外部回路接続用接点に前記ディ
ジタル出力端子のオン・オフ状態を出力するようにした
ものである。
レーの駆動回路は、ディジタル出力を接点出力として取
り出すための１つのコイルを有するラッチング型リレー
の駆動回路において、前記ディジタル出力端子のオフ状
態と前記リレーのブレーク接点のブレーク状態とを比較
してリセットパルスを出力するオフ状態比較回路と、前
記ディジタル出力端子のオン状態と前記リレーのメーク
接点のブレーク状態とを比較してセットパルスを出力す
るオン状態比較回路と、前記オフ状態比較回路のリセッ
トパルスにより前記リレーのコイルに所要幅の負のリセ
ット信号を付与するリセット駆動回路と、前記オン状態
比較回路のセットパルスにより前記リレーのコイルに所
要幅の正のセット信号を付与するセット駆動回路とから
構成され、前記リレーの外部回路接続用接点に前記ディ
ジタル出力端子のオン・オフ状態を出力するようにした
ものである。
【０００５】
【発明の実施の形態】図１はディジタル出力を接点出力
として取り出すための１つのコイルを有するラッチング
型リレーの駆動回路の一実施例を示すブロック回路図で
あり、ＤＯはマイクロコンピュータ等のディジタル出力
端子、１はオフ（ＯＦＦ）状態比較回路、２はオン（Ｏ
Ｎ）状態比較回路、３はセット駆動回路、４はリセット
駆動回路、５はラッチング型リレー（以下リレーと略称
する。）で、コイル６，切替接点Ｓ1 ，Ｓ2 からなる。
Ｘはディジタル出力端子ＤＯがＨレベルにあるとき、リ
レー５をセット状態にするためのＯＮ状態比較回路２の
セットパルス、Ｙはディジタル出力端子ＤＯがＬレベル
にあるとき、リレー５をリセット状態にするためのＯＦ
Ｆ状態比較回路１のリセットパルスである。
として取り出すための１つのコイルを有するラッチング
型リレーの駆動回路の一実施例を示すブロック回路図で
あり、ＤＯはマイクロコンピュータ等のディジタル出力
端子、１はオフ（ＯＦＦ）状態比較回路、２はオン（Ｏ
Ｎ）状態比較回路、３はセット駆動回路、４はリセット
駆動回路、５はラッチング型リレー（以下リレーと略称
する。）で、コイル６，切替接点Ｓ1 ，Ｓ2 からなる。
Ｘはディジタル出力端子ＤＯがＨレベルにあるとき、リ
レー５をセット状態にするためのＯＮ状態比較回路２の
セットパルス、Ｙはディジタル出力端子ＤＯがＬレベル
にあるとき、リレー５をリセット状態にするためのＯＦ
Ｆ状態比較回路１のリセットパルスである。
【０００６】切替接点Ｓ1 の端子Ａと端子ＣはＯＮ状態
比較回路２に、切替接点Ｓ1 の端子Ｂと端子ＣはＯＦＦ
状態比較回路１にそれぞれ接続され、端子Ａ・Ｃ間はメ
ーク接点ａ，端子Ｂ・Ｃ間はブレーク接点ｂとして構成
されている。また切替接点Ｓ2 は外部回路に接続される
もので、切替接点Ｓ1 の動作と連動して切り替えられる
ものである。なお、前述のＯＦＦ状態比較回路１及びＯ
Ｎ状態比較回路２の具体例としては、図２に示すように
ディジタル出力端子ＤＯがＬレベル（ＯＦＦ状態）の場
合これを検出するＡＮＤ回路２１と、ディジタル出力端
子ＤＯがＨレベル（ＯＮ状態）の場合これを検出するＡ
ＮＤ回路２２とによりそれぞれ構成されているものであ
る。
比較回路２に、切替接点Ｓ1 の端子Ｂと端子ＣはＯＦＦ
状態比較回路１にそれぞれ接続され、端子Ａ・Ｃ間はメ
ーク接点ａ，端子Ｂ・Ｃ間はブレーク接点ｂとして構成
されている。また切替接点Ｓ2 は外部回路に接続される
もので、切替接点Ｓ1 の動作と連動して切り替えられる
ものである。なお、前述のＯＦＦ状態比較回路１及びＯ
Ｎ状態比較回路２の具体例としては、図２に示すように
ディジタル出力端子ＤＯがＬレベル（ＯＦＦ状態）の場
合これを検出するＡＮＤ回路２１と、ディジタル出力端
子ＤＯがＨレベル（ＯＮ状態）の場合これを検出するＡ
ＮＤ回路２２とによりそれぞれ構成されているものであ
る。
【０００７】図１と図２の動作について、図３の動作波
形図を参照しながら説明する。先ずディジタル出力端子
ＤＯがＬレベルの状態では、ＯＦＦ状態比較回路１（Ａ
ＮＤ回路２１）及びＯＮ状態比較回路２（ＡＮＤ回路２
２）はＯＦＦ状態にありリレー５は図１に示すようにリ
セット状態にある。この状態においてディジタル出力端
子ＤＯがＨレベル（図３−イ）になると、ＯＮ状態比較
回路２がこれを検出してＯＮ状態になりセットパルスＸ
（図３−ロ）を送出する。これによりセット駆動回路３
はリレーコイル６に所要幅の正のセット信号（図３−
ハ）を加えリレー５を動作せしめ、ブレーク接点ｂを開
き（図３−ニ）、続いてメーク接点ａを閉じ（図３−
ホ）リレー５はこの状態を維持する。この動作におい
て、ＯＮ状態比較回路２はメーク接点ａが閉じたことに
よりセットパルスＸの送出は停止（図３−ヘ）される
が、セット駆動回路３はリレー５の接点動作が完了する
までの所要時間、セット信号の送出を維持（図３−ト）
する。
形図を参照しながら説明する。先ずディジタル出力端子
ＤＯがＬレベルの状態では、ＯＦＦ状態比較回路１（Ａ
ＮＤ回路２１）及びＯＮ状態比較回路２（ＡＮＤ回路２
２）はＯＦＦ状態にありリレー５は図１に示すようにリ
セット状態にある。この状態においてディジタル出力端
子ＤＯがＨレベル（図３−イ）になると、ＯＮ状態比較
回路２がこれを検出してＯＮ状態になりセットパルスＸ
（図３−ロ）を送出する。これによりセット駆動回路３
はリレーコイル６に所要幅の正のセット信号（図３−
ハ）を加えリレー５を動作せしめ、ブレーク接点ｂを開
き（図３−ニ）、続いてメーク接点ａを閉じ（図３−
ホ）リレー５はこの状態を維持する。この動作におい
て、ＯＮ状態比較回路２はメーク接点ａが閉じたことに
よりセットパルスＸの送出は停止（図３−ヘ）される
が、セット駆動回路３はリレー５の接点動作が完了する
までの所要時間、セット信号の送出を維持（図３−ト）
する。
【０００８】次にこの状態でディジタル出力端子ＤＯが
Ｌレベル（図３−チ）になると、ＯＦＦ状態比較回路１
がこれを検出してＯＮ状態になりリセットパルスＹ（図
３−リ）を送出する。これによりリセット駆動回路４は
リレーコイル６に所要幅の負のリセット信号（図３−
ヌ）を加えリレー５を動作せしめ、メーク接点ａを開き
（図３−ル）、続いてブレーク接点ｂを閉じ（図３−
ヲ）、リレー５はこの状態を維持する。この動作におい
て、ＯＦＦ状態比較回路１はブレーク接点ｂが閉じたこ
とによりリセットパルスＹの送出は停止（図３−ワ）さ
れるが、リセット駆動回路４はリレー５の接点動作が完
了するまでの所要時間、リセット信号の送出を維持（図
３−カ）する。
Ｌレベル（図３−チ）になると、ＯＦＦ状態比較回路１
がこれを検出してＯＮ状態になりリセットパルスＹ（図
３−リ）を送出する。これによりリセット駆動回路４は
リレーコイル６に所要幅の負のリセット信号（図３−
ヌ）を加えリレー５を動作せしめ、メーク接点ａを開き
（図３−ル）、続いてブレーク接点ｂを閉じ（図３−
ヲ）、リレー５はこの状態を維持する。この動作におい
て、ＯＦＦ状態比較回路１はブレーク接点ｂが閉じたこ
とによりリセットパルスＹの送出は停止（図３−ワ）さ
れるが、リセット駆動回路４はリレー５の接点動作が完
了するまでの所要時間、リセット信号の送出を維持（図
３−カ）する。
【０００９】次にリレー５がリセット状態又はセット状
態にあるとき、マイクロコンピュータ等の装置に対する
何等かの振動や衝撃が加わったことなどにより、リレー
５のブレーク接点ｂ又はメーク接点ａが開いた場合、直
ちにこれを修復するもので、その動作を図４及び図５の
動作波形図を参照しながら説明する。先ずディジタル出
力端子ＤＯがＬレベルでリレー５がリセット状態におい
てブレーク接点ｂが開いた（図４−イ）場合は、ＯＦＦ
状態比較回路１がこれを検出してＯＮ状態になりリセッ
トパルスＹ（図４−ロ）を送出し、リセット駆動回路４
を動作せしめてリレーコイル６に負のリセット信号（図
４−ハ）を加える。このリセット信号によりリレー５を
リセット動作せしめ、ブレーク接点ｂを閉じさせてリセ
ット状態に復旧（図４−ニ）させると共に、リセットパ
ルスＹの送出は停止（図４−ホ）される。またリセット
信号は、所要時間維持した後に送出を停止（図４−ヘ）
する。
態にあるとき、マイクロコンピュータ等の装置に対する
何等かの振動や衝撃が加わったことなどにより、リレー
５のブレーク接点ｂ又はメーク接点ａが開いた場合、直
ちにこれを修復するもので、その動作を図４及び図５の
動作波形図を参照しながら説明する。先ずディジタル出
力端子ＤＯがＬレベルでリレー５がリセット状態におい
てブレーク接点ｂが開いた（図４−イ）場合は、ＯＦＦ
状態比較回路１がこれを検出してＯＮ状態になりリセッ
トパルスＹ（図４−ロ）を送出し、リセット駆動回路４
を動作せしめてリレーコイル６に負のリセット信号（図
４−ハ）を加える。このリセット信号によりリレー５を
リセット動作せしめ、ブレーク接点ｂを閉じさせてリセ
ット状態に復旧（図４−ニ）させると共に、リセットパ
ルスＹの送出は停止（図４−ホ）される。またリセット
信号は、所要時間維持した後に送出を停止（図４−ヘ）
する。
【００１０】また、ディジタル出力端子ＤＯがＨレベル
でリレー５がセット状態においてメーク接点ａが開いた
（図５−イ）場合は、ＯＮ状態比較回路２がこれを検出
してＯＮ状態になりセットパルスＸ（図５−ロ）を送出
し、セット駆動回路３を動作せしめてリレーコイル６に
正のセット信号（図５−ハ）を加える。このセット信号
によりリレー５をセット動作せしめ、メーク接点ａを閉
じさせセット状態に復旧（図５−ニ）させ、かつセット
パルスＸの送出は停止（図４−ホ）される。またリセッ
ト信号は、所要時間維持した後に送出を停止（図４−
ヘ）する。
でリレー５がセット状態においてメーク接点ａが開いた
（図５−イ）場合は、ＯＮ状態比較回路２がこれを検出
してＯＮ状態になりセットパルスＸ（図５−ロ）を送出
し、セット駆動回路３を動作せしめてリレーコイル６に
正のセット信号（図５−ハ）を加える。このセット信号
によりリレー５をセット動作せしめ、メーク接点ａを閉
じさせセット状態に復旧（図５−ニ）させ、かつセット
パルスＸの送出は停止（図４−ホ）される。またリセッ
ト信号は、所要時間維持した後に送出を停止（図４−
ヘ）する。
【００１１】
【実施例】次にマイクロコンピュータ等のリレー制御ソ
フトウエアを簡略化するために、２巻線のラッチング型
リレー（以下リレーと略称する。）を用いた場合につい
て、図６のブロック回路図と図７の動作波形図を参照し
ながら、前述の図１及び図３との相違点を中心に説明す
る。図６において、ＯＦＦ状態比較回路１，ＯＮ状態比
較回路２は図１と同じである。セット駆動回路７及びリ
セット駆動回路８は、セットパルスＸ又はリセットパル
スＹによりそれぞれ動作するものであるが、リレー９の
セットコイル１０とリセットコイル１１には、ディジタ
ル出力端子ＤＯがＨレベル又はＬレベルに変化した際、
セット信号又はリセット信号として所要幅の矩形波信号
をそれぞれ送出するものである。
フトウエアを簡略化するために、２巻線のラッチング型
リレー（以下リレーと略称する。）を用いた場合につい
て、図６のブロック回路図と図７の動作波形図を参照し
ながら、前述の図１及び図３との相違点を中心に説明す
る。図６において、ＯＦＦ状態比較回路１，ＯＮ状態比
較回路２は図１と同じである。セット駆動回路７及びリ
セット駆動回路８は、セットパルスＸ又はリセットパル
スＹによりそれぞれ動作するものであるが、リレー９の
セットコイル１０とリセットコイル１１には、ディジタ
ル出力端子ＤＯがＨレベル又はＬレベルに変化した際、
セット信号又はリセット信号として所要幅の矩形波信号
をそれぞれ送出するものである。
【００１２】この場合のセット駆動回路７又はリセット
駆動回路８からリレーコイル１０又は１１に加えられる
セット信号又はリセット信号としての矩形波幅は、前述
したと同様に切替接点Ｓ1 の切替動作時間をカバーする
時間幅を必要とする。この図６のブロック回路図の動作
は、セット駆動回路７又はリセット駆動回路８のセット
信号（図６−ハ）又はリセット信号（図６−ヌ）が、セ
ットコイル１０又はリセットコイル１１にそれぞれ加え
られる動作において、前述の図１及び図３の実施例と相
違するだけである。そのため、リレー９の構造はリレー
５に比較して若干複雑になるが、リレーの駆動制御に係
るハードウエアは簡略化できる。
駆動回路８からリレーコイル１０又は１１に加えられる
セット信号又はリセット信号としての矩形波幅は、前述
したと同様に切替接点Ｓ1 の切替動作時間をカバーする
時間幅を必要とする。この図６のブロック回路図の動作
は、セット駆動回路７又はリセット駆動回路８のセット
信号（図６−ハ）又はリセット信号（図６−ヌ）が、セ
ットコイル１０又はリセットコイル１１にそれぞれ加え
られる動作において、前述の図１及び図３の実施例と相
違するだけである。そのため、リレー９の構造はリレー
５に比較して若干複雑になるが、リレーの駆動制御に係
るハードウエアは簡略化できる。
【００１３】図８及び図９は、図６に示すリレー９がリ
セット状態又はセット状態にあるとき、当該装置に衝撃
が加わったことなどにより、ブレーク接点ｂ又はメーク
接点ａが開いた場合、直ちにこれを修復する動作を示す
動作波形図であり、前述した図４及び図５の動作波形図
と基本的には同様である。相違する点は、セット信号と
リセット信号が前者の場合（図１のリレー５に対して行
われる場合）は正・負の矩形波であるのに対し、後者の
場合（図６のリレー９に対して行われる場合）は両方と
も同一極性の矩形波により行われる点である。
セット状態又はセット状態にあるとき、当該装置に衝撃
が加わったことなどにより、ブレーク接点ｂ又はメーク
接点ａが開いた場合、直ちにこれを修復する動作を示す
動作波形図であり、前述した図４及び図５の動作波形図
と基本的には同様である。相違する点は、セット信号と
リセット信号が前者の場合（図１のリレー５に対して行
われる場合）は正・負の矩形波であるのに対し、後者の
場合（図６のリレー９に対して行われる場合）は両方と
も同一極性の矩形波により行われる点である。
【００１４】
【発明の効果】以上詳細に説明したように、本発明によ
るリレー駆動回路は、ラッチング型リレーを駆動する
際、駆動しようとする状態、例えばマイクロコンピュー
タのディジタル出力端子とリレー接点動作状態とを常に
比較し、両者の状態が不一致になったとき直ちに駆動信
号を発生させ、リレー接点の状態と駆動しようとする状
態とを一致させるものであるため、ソフトウエアは通常
のリレー駆動と同様に単純に１／０を書き込むだけでよ
い。また振動や衝撃等によりリレー接点が開放又は閉成
して誤動作が生じても直ちに修復され、恒久的な動作不
良を生じない。更に回路の動作状況を確認することによ
りラツチング型リレーの機械的故障を検出できるなど優
れた効果を奏するものである。
るリレー駆動回路は、ラッチング型リレーを駆動する
際、駆動しようとする状態、例えばマイクロコンピュー
タのディジタル出力端子とリレー接点動作状態とを常に
比較し、両者の状態が不一致になったとき直ちに駆動信
号を発生させ、リレー接点の状態と駆動しようとする状
態とを一致させるものであるため、ソフトウエアは通常
のリレー駆動と同様に単純に１／０を書き込むだけでよ
い。また振動や衝撃等によりリレー接点が開放又は閉成
して誤動作が生じても直ちに修復され、恒久的な動作不
良を生じない。更に回路の動作状況を確認することによ
りラツチング型リレーの機械的故障を検出できるなど優
れた効果を奏するものである。
【図１】本発明のリレー駆動回路の一実施例を示すブロ
ック回路図である。
ック回路図である。
【図２】本発明のリレー駆動回路のＯＦＦ状態比較回路
とＯＮ状態比較回路の一例を示す回路図である。
とＯＮ状態比較回路の一例を示す回路図である。
【図３】本発明のリレー駆動回路の一実施例の動作を説
明するための動作波形図である。
明するための動作波形図である。
【図４】本発明のリレー駆動回路の一実施例の他の動作
を説明するための動作波形図である。
を説明するための動作波形図である。
【図５】本発明のリレー駆動回路の一実施例のその他の
動作を説明するための動作波形図である。
動作を説明するための動作波形図である。
【図６】本発明のリレー駆動回路の他の実施例を示すブ
ロック回路図である。
ロック回路図である。
【図７】本発明のリレー駆動回路の他の実施例の動作を
説明するための動作波形図である。
説明するための動作波形図である。
【図８】本発明のリレー駆動回路の他の実施例の他の動
作を説明するための動作波形図である。
作を説明するための動作波形図である。
【図９】本発明のリレー駆動回路の他の実施例のその他
の動作を説明するための動作波形図である。
の動作を説明するための動作波形図である。
１ ＯＦＦ状態比較回路 ２ ＯＮ状態比較回路 ３，７ セット駆動回路 ４，８ リセット駆動回路 ５，９ ラッチング型リレー ６ リレーのコイル １０ リレーのセットコイル １１ リレーのリセットコイル ２１，２２ ＡＮＤ回路 ＤＯ ディジタル出力端子 Ｓ1 ，Ｓ2 切替接点 Ｘ ＯＮ状態比較回路のセットパルス Ｙ ＯＦＦ状態比較回路のリセットパルス
Claims (3)
- 【請求項１】 ディジタル出力を接点出力として取り出
すための１つのコイルを有するラッチング型リレーの駆
動回路において、 前記ディジタル出力端子のオフ状態と前記リレーのブレ
ーク接点のブレーク状態とを比較してリセットパルスを
出力するオフ状態比較回路と、 前記ディジタル出力端子のオン状態と前記リレーのメー
ク接点のブレーク状態とを比較してセットパルスを出力
するオン状態比較回路と、 前記オフ状態比較回路のリセットパルスにより前記リレ
ーのコイルに所要幅の負のリセット信号を付与するリセ
ット駆動回路と、 前記オン状態比較回路のセットパルスにより前記リレー
のコイルに所要幅の正のセット信号を付与するセット駆
動回路とから構成され、 前記リレーの外部回路接続用接点に前記ディジタル出力
端子のオン・オフ状態を出力するようにしたことを特徴
とするラッチング型リレーの駆動回路。 - 【請求項２】 ディジタル出力を接点出力として取り出
すための２つのコイルを有するラッチング型リレーの駆
動回路において、 前記ディジタル出力端子のオフ状態と前記リレーのブレ
ーク接点のブレーク状態とを比較してリセットパルスを
出力するオフ状態比較回路と、 前記ディジタル出力端子のオン状態と前記リレーのメー
ク接点のブレーク状態とを比較してセットパルスを出力
するオン状態比較回路と、 前記オフ状態比較回路のリセットパルスにより前記リレ
ーの一方のコイルに所要幅のリセット信号を付与するリ
セット駆動回路と、 前記オン状態比較回路のセットパルスにより前記リレー
の他方のコイルに所要幅のセット信号を付与するセット
駆動回路とから構成され、 前記リレーの外部回路接続用接点に前記ディジタル出力
端子のオン・オフ状態を出力するようにしたことを特徴
とするラッチング型リレーの駆動回路。 - 【請求項３】 前記リセット駆動回路のリセット信号の
信号幅又は前記セット駆動回路のセット信号の信号幅
を、前記リレーのブレーク接点又はメーク接点の動作時
間を超える時間に設定するようにした請求項１又は２に
記載のラッチング型リレーの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151545A JP2000340080A (ja) | 1999-05-31 | 1999-05-31 | ラッチング型リレーの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151545A JP2000340080A (ja) | 1999-05-31 | 1999-05-31 | ラッチング型リレーの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340080A true JP2000340080A (ja) | 2000-12-08 |
Family
ID=15520865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11151545A Pending JP2000340080A (ja) | 1999-05-31 | 1999-05-31 | ラッチング型リレーの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049081A (ja) * | 2009-08-28 | 2011-03-10 | Nippon Antenna Co Ltd | ラッチングリレー回路 |
-
1999
- 1999-05-31 JP JP11151545A patent/JP2000340080A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049081A (ja) * | 2009-08-28 | 2011-03-10 | Nippon Antenna Co Ltd | ラッチングリレー回路 |
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