JP2000338521A - 駆動回路一体型の液晶表示装置用の基板 - Google Patents

Abstract

(57)【要約】 【課題】 特にＤ／Ａ変換機能を有する駆動回路一体型
液晶表示装置において、表示部の駆動回路部を同一基板
上片側に装備する。 【解決手段】 Ｄ／Ａ回路のＮＡＮＤの出力信号を、透
明導電膜と同一材料とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置に関し、
特にアクティブマトリックス方式の駆動回路を画素部と
一体的に形成した液晶表示装置用の基板に関する。

【０００２】

【従来の技術】従来、アモルファスシリコン（以下「ａ
−Ｓｉ」とも記す）を半導体（材料）として使用したト
ランジスタ（素子）を使用しているアクティブマトリク
ス型の液晶表示装置は、画素を駆動するための性能はこ
のトランジスタで十分に満たされているが、同一基板上
に同じプロセスで画素部の表示用の信号線の駆動回路を
構成するためにはトランジスタの性能が不充分である。

【０００３】このため、半導体として単結晶シリコン
（以下「Ｓｉ」とも記す）を使用したトランジスタを使
用する外付けの駆動回路（ドライバー）を用いて画素部
を駆動している。

【０００４】更に、近年では液晶パネルの表示部周辺の
駆動回路部分の面積（額縁）を小さくするため、この駆
動回路をＣＯＧ（チップオンガラス）実装することによ
って面積を減らしている。

【０００５】一方、アモルファスシリコンを使用するト
ランジスタ（ＴＦＴ、ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓ
ｉｓｔｏｒ）に換えてレーザーアニール等で形成した大
きな結晶からなるポリシリコンを半導体として使用する
薄膜トランジスタ（以下「ｐ−Ｓｉ−ＴＦＴ」とも記
す）をアクティブマトリックスのスイッチング素子とし
て用いた場合には、半導体層の移動度がａ−Ｓｉの移動
度に対して１ケタ〜２ケタ以上高いため（ＳＩＤ’９７
ｐ１７１）図１に示すように、表示画面内のアクティ
ブマトリックスのスイッチング素子と信号駆動回路の一
部あるいは全部を同一のガラス基板上に同時に形成し、
内蔵することが可能となる。

【０００６】本図において、１１１はガラス基板上の画
素部であり、１１２は同じくその上、左側にのみ形成さ
れた駆動回路部である。

【０００７】このようにして両部を同一基板に形成する
ため、液晶表示装置の一層のコストダウンが図れるとと
もに、ＣＯＧと同様の狭額縁化が可能となる。

【０００８】更に、画素用のＴＦＴにポリシリコンを採
用することにより画素への充電能力が高くなり（注：液
晶表示装置の画素は一種の電池）、このため液晶パネル
の高精細化（高画素密度と高速応答化）が進むことによ
る画素用ＴＦＴのＯＮ時間の短縮に対しても有利であ
る。

【０００９】さて、このような回路を内蔵したｐ−Ｓｉ
−ＴＦＴのアクティブマトリクス型液晶表示装置の駆動
は、一般には特公平４−３５５２号公報にあるように、
時間的に連続して送られてくる映像信号をアナログスイ
ッチを使用して順次各画素列の信号線に取り込む点順次
駆動で行われる。

【００１０】ところで、一般にＡＶ機器、ＯＡ機器の別
を問わず、ビデオ信号はディジタルデータが通信規格等
に従って１ビットずつ直線状に並んだシリアルデータと
して液晶パネルに送られる。

【００１１】この場合、上述の点順次駆動では、そのシ
リアルデータを改ページ（ＥＯＰ）信号、改行（ＥＯ
Ｌ）信号、ドットタイミング信号と共に駆動回路に送
り、１ドットずつリアルタイムでソースラインに書き込
んでいく。

【００１２】この方式では、１本のビデオ信号ラインに
各画素トランジスタのソースラインがアナログスイッチ
を介して接続しており、アナログスイッチオン信号をド
ットタイミング信号によって各ソースラインのスイッチ
の順にシフトしていくことで各ソースラインにデータを
書き込んで行く。

【００１３】このような動作を行わせるには各ソースラ
インに接続するアナログスイッチと、このアナログスイ
ッチをオンにするパルスをドットタイミング信号で順番
に送るシフトレジスタがあれば良いため、回路の構成は
簡単である。

【００１４】この方法の駆動回路の構成を図２に示す。

【００１５】本図に示すように、画素部の左側には、シ
フトレジスタ３１、バッファ３２等からなるゲート線駆
動部２４があり、上下両側にはデータ線駆動部２５、２
６がある。なお、ゲート線駆動部も必要に応じて、左右
両側に設けられたりするのは勿論である。

【００１６】そして、このデータ線駆動部の回路に最低
限必要な部品としては、映像信号のサンプリングを順次
行うためのシフトレジスタ３４、３５、３６、３７、こ
のシフトレジスタのみでは容量が小さいため、これより
送られてくるサンプリング信号のバッファ回路３８及び
このバッファリングされたサンプリング信号によって映
像信号をアクティブマトリックスアレイのデータ信号線
４０、４１に書き込むためのアナログスイッチ３９であ
る。

【００１７】バッファを通してシフトレジスタから送ら
れてくる信号により、アナログスイッチがＯＮ状態とな
り、このタイミングで映像信号のデータが書き込まれ
る。

【００１８】この駆動方式は、簡単な回路構成ですむ反
面、画面の解像度が上がり表示面のサイズが大きくなる
に伴い、１フレーム周期は一定であるため、ドットタイ
ミング信号の周波数も上がるのに対して、各信号線の充
電に要する時間たる時定数は長くなる。

【００１９】従って、アナログスイッチをオンにする時
間がデータ信号線の時定数に対して短くなり、結果とし
て液晶への書き込みが不十分になる。

【００２０】このため、高い駆動周波数を必要とするパ
ネルに対しては一般に映像信号を液晶パネルに入力する
前にあらかじめ例えば偶数番目の画素列用と奇数番目の
画素列用等に分割し、しかる後処理することにより、各
信号線に対する書き込み時間を長くする方法がとられて
いる。

【００２１】一方、画質の向上、低コスト化に向けて上
記点順次駆動に代わる線順次駆動を行う方法が提案され
ている（ＳＩＤ９６ＤＩＧＥＳＴ２１ /セイコーエプソ
ンの発表、信学技報 ＴＥＣＨＮＩＣＡＬ ＲＥＰＯＲ
Ｔ ＯＦ ＩＥＩＣＥ ＥＩＤ９７−１１０／ＮＥＣの
発表参照）。

【００２２】線順次駆動を行う場合に、コンピュータの
ビデオグラフィックチップあるいはテレビジョン装置よ
り送られる信号の種類としては、アナログ信号とデジタ
ル信号の２種類がある。

【００２３】コンピュータを例に取れば、アナログ信号
がＣＲＴ（ブラウン管）用として規格化されている。

【００２４】しかしながら、今後液晶パネルの解像度が
増加するにしたがって、コンピュータがデジタルＩＦ
（インターフェイス）を内蔵し、映像信号がデジタル化
して送られる可能性が高くなると考えられる。そして、
既にコンピュータとディスプレイが一体化した型のも
の、いわゆるノート型のコンピュータにおいては、６ビ
ットないし８ビットのデジタル信号が映像信号として液
晶パネルを駆動するドライバに直接供給されている。

【００２５】テレビジョン装置においても、衛星放送は
もとより地上波放送においても、今後は映像信号がデジ
タルデータとして送られてくるものと予想される。ま
た、将来的には、コンピュータ等は場所の節約、形態の
便利さ等から平板状の表示面を有し、これもデジタル型
の操作機能（ＩＦ）を持つものと予想される。

【００２６】このため、デジタルデータがシリアルに送
られてくる場合においても、これを線順次駆動に対応す
るための回路の構成を有する液晶表示装置が必要となっ
てくる。以下、これについて説明する。

【００２７】このための、すなわちシリアルに送られて
くるデジタルデータを液晶を駆動するために必要なアナ
ログデータに変換する、いわゆるシリアル／パラレル変
換を行う際の比較的単純な回路の１例を図３に示す。

【００２８】本図に示すように、ゲート線駆動部２４
は、図２に示すものと同じである。また、データ線駆動
部２５においても、基本的には同じである。ただし、シ
フトレジスタ３４〜３７によりそれぞれのビットに対応
するデジタルデータをラッチ回路Ｂ６３に１水平期間分
（液晶パネルでは１行分に相当）ラッチ（保持、アナロ
グ信号におけるホールド）した後、水平ブランキング期
間中にラッチパルスを送りラッチ回路Ｃ６４にデータを
転送する点が大きく相違する。

【００２９】このラッチ回路の作用であるが、次の水平
期間において再びラッチ回路Ｂには次の１行分のデータ
が書き込まれるとともに、ラッチ回路Ｃに転送されたデ
ータは、この期間にデジタル／アナログコンバータ回路
６５でアナログデータに変換された後、アクティブマト
リックスアレイの赤（Ｒ）、緑（Ｇ）、青（Ｂ）３本の
線からなる（但し、図ではスペースの都合で１本で示
す）カラー用データ線４０ｃ、４１ｃにアナログデータ
が書き込まれるものである。

【００３０】さて、現在要求されている階調数の標準は
６４であるが、将来的にはハイビジョンになるため２５
６である。ところで、今例えば６４階調に対応しようと
すれば、ＲＧＢそれぞれに必要なビットに対応して６
（２⁶ ＝６４）本の配線が必要であり、２５６階調であ
るとＲＧＢそれぞれに８（２⁸ ＝２５６）本の配線数が
必要になる。なお、本図ではＲ０〜Ｒ５、Ｇ０〜Ｇ５、
Ｂ０〜Ｂ５は、各赤、緑、青の６本の配線を示してい
る。

【００３１】一方、液晶パネルに送られるシリアルな映
像信号がデジタルデータではなくアナログ信号の場合に
は、前述のラッチ回路の代わりにデータホールド用のコ
ンデンサが用いられ、同様にアナログデータとして１水
平走査期間分の信号が一度にアクティブマトリックスア
レイのデータラインに書き込まれる。

【００３２】さて今後、多チャンネル化、低コスト化の
ために映像信号のデジタル化が進むことが予想され、更
にコンピュータからインターフェースのため送られてく
る信号も現在のアナログからデジタルへ移行するものと
予想される。

【００３３】

【発明が解決しようとする課題】しかしながら、上述の
ように、そして図２と図３を比較すれば容易に分かるよ
うに、アナログ方式に比較してデジタル入力方式の場合
には、内蔵する駆動回路はずっと複雑になる。

【００３４】次に、同じアナログ方式でも、今後採用が
増大すると思われる線順次駆動は、ホールドした映像信
号を液晶パネルの信号線に書き込むためにオペアンプ
（ボルテージフォロー）に代表されるバッファが必要と
なるため、この面からもこれを必要としない点順次駆動
よりも駆動回路は複雑になる。

【００３５】図４に、デジタル／アナログコンバータ回
路を内蔵したデジタル線順次駆動回路の１信号線あたり
のブロックダイヤグラムを示す。

【００３６】本図は、上位３ビットより任意の電圧を３
入力ＮＡＮＤ（Ａ、Ｂ、Ｃとも１の場合のみ０。否定的
論理積）回路を用いて選択した後、Ｒ（抵抗）を用いて
選択された電圧範囲をサンプリングする構成となってい
る。

【００３７】本図の（ａ）は、サンプリングパルスによ
りサンプリングされたデータを１ライン分保持するため
のラッチ部の構成である。

【００３８】（ｂ）は、ラッチされたデジタルデータを
アナログデータに変換するＤ／Ａコンバータ部分に分か
れる部分の構成である。なおＤ／Ａコンバータの後にイ
ンピーダンス変換のためのアンプが設けられる場合もあ
るが、アンプはＤ／Ａコンバータの構成により必ずしも
必要ではない。

【００３９】次に、Ｄ／Ａコンバータを構成する場合の
一般的な回路構成を図４〜６に示す。

【００４０】図５は、アナログデータへの変換の為の回
路要素として抵抗（Ｒ）を使うＲ−ＤＡＣ方式であり、
図６は容量を使うＣ−ＤＡＣ方式であり、図７はランプ
波形を利用する方式（Ｃ）である。ただし、これらの方
式そのものは、いわゆる周知技術であるため、その説明
は省略する。

【００４１】しかしながら、いずれのＤ／Ａ変換回路に
おいても最低限デジタルデータをデコードするための２
入力ＮＡＮＤゲートは回路要素として必須である。

【００４２】さて、配線ルール（Ｌ／Ｓ、ｌｉｎｅ ａ
ｎｄ ｓｐａｃｅ）が６μｍの場合、画素部を構成する
映像信号配線（ソース線）、走査信号配線（ゲート線）
を構成する材料で上記ＮＡＮＤゲートを形成するために
必要な幅は９０μｍとなる。

【００４３】これに他のＮＡＮＤゲートからの出力並び
に自らの出力の配線を含めると、このドライバーを形成
するのに必要な幅は１２０μｍとなる。

【００４４】これを図８に示す。本図において、（ａ）
はＮＡＮＤ回路を、（ｂ）はＮＡＮＤ回路の素子と線の
内容を、（ｃ）はその実際の構成を具体的に示したもの
である。

【００４５】本図の８１は、−の電線であり、８２は＋
の電線であり、８３は出力部であり、８４、８５、８６
は他のＮＡＮＤからの出力配線及び自らの出力部につな
がる出力配線であり、Ｒ、Ｇ、Ｂ用に合計３本必要とな
る。

【００４６】また、７１、７２はＮ型トランジスタ、７
３、７４はＰ型トランジスタである。

【００４７】同様に配線ルール（Ｌ／Ｓ）が４μｍの場
合必要、ＮＡＮＤを形成するのに必要な幅は６０（＝９
０×４／６）μｍとなり、前述の信号配線を含めると８
０（＝１２０×４／６）μｍとなる。

【００４８】さて、配線ルールが６μｍの場合、パネル
のピッチが１２０μｍ以下の場合には、このようなデジ
タル信号を扱う駆動回路をパネルの片側のみで形成する
のは不可能である。

【００４９】従って、デジタル駆動方式により基板の表
示面の上側と左側のみに駆動回路を設けた片側実装を行
うためにはかなり荒い解像度でなければならず、実用性
に乏しい。

【００５０】たとえ、配線ルールが４μｍの場合でも、
１２型の表示装置ではＳＶＧＡ（解像度８００×６０
０）が限界となる。これらの各アプリケーションとピッ
チサイズの関係を図９に示す。

【００５１】いずれの場合においても、回路部の配線材
料として２種類の異なる層での配線材料を用いて形成す
る場合は回路幅が大きくなりすぎ、片側のみに駆動回路
を配置するのは制約が大きい。

【００５２】その解決策として、駆動回路を液晶パネル
の上下に配置する方法もあるが、この場合はパネルの上
下両側にドライバ制御のための端子を設ける必要があ
り、加えてガラス基板における有効表示領域あるいは画
素部の面積が小さくなるため、基板の利用効率が低下す
る。

【００５３】以上より、今後のノート型ＰＣサイズ以下
の液晶パネルとしては、片側での実装が必須であると考
えられる。

【００５４】このため、Ｄ／Ａ変換機能を有し、更に片
側実装が可能かつ高精細な表示用の周辺駆動回路を備え
た液晶表示装置用基板の開発、実用化が望まれていた。

【００５５】

【課題を解決するための手段】本発明は、以上の課題を
解決することを目的としてなされたものであり、Ｄ／Ａ
変換部のＮＡＮＤ回路の出力信号線は電流容量が小で済
むため、画素電極を構成するＩＴＯ膜等と同じ材料でも
よいことに着目したものである。具体的には、以下の構
成としている。

【００５６】請求項１記載の発明においては、アクティ
ブマトリックス表示のために表示部に画素用の薄膜トラ
ンジスタが縦、横に配列され、その周辺部に駆動回路部
があり、該駆動回路の配線がビアホールやコンタクトホ
ールを介して電気的に必要な接続がなされてなる少なく
とも３種類の異なった層にある液晶表示装置用の基板で
あって、基板上に形成される駆動回路部の少なくとも３
種類の異なった層の配線とは、画素マトリックス部分の
画像信号配線を形成する材料による配線、走査信号配線
を形成する材料による配線及び画素電極を形成する材料
による配線を含むものとあることを特徴としている。

【００５７】上記構成により、アクティブマトリックス
表示のために表示部に画素用の薄膜トランジスタが縦、
横に配列され、その周辺部に駆動回路部があり、該駆動
回路の配線が少なくとも３種類の異なった層にある液晶
表示装置用の基板において、以下の作用がなされる。

【００５８】基板上に形成される駆動回路部の少なくと
も３種類の異なった層の配線とは、画素マトリックス部
分の画像信号配線を形成する材料による配線、走査信号
配線を形成する材料による配線及び画素電極を形成する
材料による配線を含み、これら３種の配線が基板上３つ
の層に形成されている。そして、勿論他の層があっても
よいのは勿論である。

【００５９】請求項２記載の発明においては、駆動回路
部は、今後のＣＰＵにおけるＩＦの発達への対応等のた
め、液晶表示装置の外部より送られてくるデジタル信号
をアナログ信号に変換するＤ／Ａ変換部を有しているこ
とを特徴としている。

【００６０】上記構成により、以下の作用がなされる。

【００６１】駆動回路部のＤ／Ａ変換部は、ＣＰＵ等外
部より送られてくるデジタル信号をアナログ信号に変換
する。

【００６２】このため、液晶表示装置には、変換後の映
像、画像が表示される。

【００６３】請求項３記載の発明においては、駆動回路
部の配線の材料は、表示部の画素部分の電極が電気抵抗
が金属に比較して大きい透明導電膜、例えばＩＴＯや有
機導電膜で形成され、駆動回路部の電源線、外部より送
られるデータの信号線、クロック信号の線以外の線が透
明導電膜で形成されていることを特徴としている。

【００６４】上記構成により、以下の作用がなされる。

【００６５】駆動回路部の配線の材料は、表示部の画素
部分の電極が透明導電膜で形成され、駆動回路部の電源
線、外部より送られるデータの信号線、クロック信号の
線以外の線、具体的にはＤ／Ａ変換部のＮＡＮＤ回路の
出力が、出力が小さいため透明導電膜で形成されてい
る。

【００６６】請求項４記載の発明においては、駆動回路
部は、縦列、横列とも液晶表示装置の片側のみに形成さ
れている片側実装駆動回路部であることを特徴としてい
る。

【００６７】上記構成により、以下の作用がなされる。

【００６８】駆動回路部は、片側実装駆動回路部であ
り、縦列、横列とも液晶表示装置の片側のみに形成され
ている。

【００６９】

【発明の実施の形態】以下、本発明をその実施の形態に
基づいて説明する。

【００７０】図１０の（ａ）に、本発明の実施の形態の
Ｄ／Ａ変換回路を備えた液晶表示装置の駆動回路部のＤ
／Ａ変換に使用するＮＡＮＤゲート部分の比例平面図を
示す。

【００７１】図１０の（ｂ）に、図１０の（ａ）に示す
駆動回路部のＮＡＮＤゲート部分のＡ−Ａ線に沿った比
例（ただし、厚さ方向は比例でない）断面を示す。

【００７２】本駆動回路部の作成プロセスは以下の通り
である。 （１）ガラス基板上１１に、後に多結晶シリコンとなる
前駆体であるａ−Ｓｉ１２を５００Åの膜厚でプラズマ
ＣＶＤを用いて形成する。なお、ａ−Ｓｉ膜の形成は、
その他プラズマＣＶＤ以外でも減圧ＣＶＤやスパッタ等
を用いてもよい。

【００７３】更にまた、プラズマＣＶＤその他の方法を
用いてポリシリコン膜を直接形成することもできるが、
この場合には後に述べるレーザーによるアニール工程が
不必要となる。 （２）４００℃で脱水素をした後、波長３０８ｎｍのエ
キシマレーザー光をａ−Ｓｉに照射し、アモルファスシ
リコンの溶融、そして再結晶化を行い、ポリシリコン層
１２を形成する。 （３）基板上に形成された半導体薄膜を、基板上の本来
あるべきＴＦＴの配列に沿って、そのチャンネル層、ソ
ース電極、ドレイン電極の形状となるように不必要な部
分を除去し、個々の素子用に孤立化する。すなわちいわ
ゆるパターンニングをする。 （４）パターンニングされたポリシリコン上にゲート絶
縁膜となる酸化シリコン膜１３を減圧ＣＶＤ法で１００
０Å積層する。 （５）アルミニウムを１０００Åの膜厚でスパッタ法に
より形成した後、Ｎ型トランジスタの第１のゲート電極
並びにＰ型トランジスタとなるべき部分はすべて遮蔽す
る形状となるようにパターンニングする。１４は、ゲー
ト電極として孤立化されたアルミ膜である。 （６）この孤立化されたアルミニウムを遮蔽膜としてイ
オンドーピング法を用いてリンイオンを半導体中にドー
ピングする。 （７）Ｐ型トランジスタとなるべき部分に形成されてい
るアルミニウムをＰ型トランジスタのチャンネル部、す
なわちゲート電極の下の部分のみにパターンニング後、
先に形成されたＮ型の不純物領域に上レジスト膜を形成
し（図示せず）、これらの遮蔽膜上よりボロンイオンが
半導体中にドーピングされた後、遮蔽膜となるレジスト
を除去する。 （８）第１層間絶縁膜であるＳｉＯｘ２０００Å１５が
堆積された後、コンタクトホールを設け、ソース／ドレ
イン電極８１、８２、８３となるＭｏ／Ａｌを１０００
Å／７０００Åの膜厚で形成する。しかる後、必要なパ
ターニングを行う。 （９）第２層間絶縁膜１６をＳｉＯ₂ で２０００Åの厚
さに形成する。 （１０）一方、図示していない画素部には、透明絶縁性
物質で絶縁層やカラーフィルターが形成される。そし
て、このもとで画素電極となるＩＴＯが１０００Åの厚
さで形成される。 （１１）ＩＴＯ膜のパターニングがなされる。そしてこ
の際、駆動用半導体部のＮＡＮＤ回路からの３本の出力
線部８４、８５、８６も形成される。 （１２）以上の他、第１層間絶縁膜と第２層間絶縁膜の
必要な場所に、ビアホールあるいはコンタクトホールが
形成され、当該ビアホール内へ金属微粒子と有機導電性
物質の微粒子が真空注入等で満たされ、半導体部１２等
との電気的接続がなされる。

【００７４】以上の説明でわかるように、本実施の形態
ではＮＡＮＤからのデータ出力線が透明電極で形成され
るため、配線間のスペーを狭くすることが可能となり、
極めて挟ピッチの駆動回路が形成可能となった。

【００７５】なお、透明電極を用いての配線は上記に示
す出力線以外でも、電源線あるいはシフトレジスタ部の
クロック線等でも原理的には一見可能なように思われ
る。しかしながら、以下の理由によりパネル全面にわた
り供給するラインにＩＴＯに代表される透明導電膜を用
いるのは困難である。

【００７６】図１１に、シフトレジスタの電源ラインを
流れる電流値の測定データを示す。これによれば、対角
２０ｃｍ（約８インチ）の液晶パネルにおいて、ポリシ
リコンを用いた駆動回路のシフトレジスタの電源ライン
に瞬時的に流れる電流値を測定すると８００ｍＡ程度流
れているのがわかる。従って、電源線を一般的に液晶パ
ネルの作成プロセスにおける前述の材料のＭｏ／Ａｌと
した場合、電源ラインの電圧降下を１．５Ｖ以内に押さ
えるには、配線抵抗を１．８Ω以下に押さえることが必
要となり、Ａｌのシート抵抗を０．１Ω／□とすると、
この配線幅をプラス側とマイナス側とトータルで１３ｍ
ｍ程度とすることが可能である。

【００７７】しかし、電源ラインをＩＴＯ電極で形成し
ようとすれば、ＩＴＯのシート抵抗はＭｏ／Ａｌの２桁
或いは３桁以上であるから、電圧降下を抑えるための低
い抵抗の電源ラインを形成することは実質的に不可能で
ある。

【００７８】同様に、クロックラインも高抵抗、高容量
による時定数が大きくなる。

【００７９】これに対して、各ドライバーでの出力線は
その長さも短くかつ電流はほとんど流れない。このた
め、抵抗の高いＩＴＯを使うことは十分可能である。

【００８０】以上、本実施をその実施の形態に基づいて
説明してきたが、本発明は何もこれらに限定されないの
は勿論である。すなわち、例えば以下のようにしてもよ
い。

【００８１】１）画素密度の都合で片側実装でなく両側
実装としている。また画素の配列は自由であり、例えば
ストライプやモザイク等としている。図１２の（ａ）と
（ｂ）に両側実装におけるストライプの場合とモザイク
の場合の画素信号線の配設の様子を概念的に示す。

【００８２】２）画素電極は、ＩＴＯ膜でなく、有機導
電膜としている。

【００８３】３）他の目的等のため、画素部の信号線は
４層等３層以上である。

【００８４】４）液晶表示装置も、反射型、ＧＨセル方
式等としている

【００８５】

【発明の効果】以上の説明でわかる様に、本発明によれ
ば、駆動回路一体型液晶パネルにおいて、内蔵する駆動
回路部を大幅に小型化できる。このため、小さな基板上
に高密度カラー表示用画素部の駆動回路を片側実装する
ことも可能となり、狭額縁な駆動回路一体型液晶表示装
置を低コストで製造することが可能となる。

【００８６】またその結果、単にディジタル入力方式、
アナログ・ディジタル変換方式の高精細かつ高階調映像
信号を処理可能なだけでなく、更にインターフェイスを
採用したコンピュータ用の液晶表示装置を低コストで製
造可能となる。

【図面の簡単な説明】

【図１】 同一ガラス基板上で、画素部の上部と左側の
片側のみにゲート線とデータ線の駆動回路部を形成した
様子を示す図である。

【図２】 駆動回路一体型液晶モジュール（点順次駆動
方式）の回路構成図である。

【図３】 Ｄ／Ａ変換機能をパネル内部に内蔵した駆動
回路一体型液晶モジュールの構成図（ブロックダイヤグ
ラム）である。

【図４】 Ｄ／Ａ変換機能をパネル内部に内蔵した駆動
回路一体型液晶モジュールの１信号線あたりのブロック
ダイヤグラムである。

【図５】 Ｄ／Ａコンバータを構成する場合の代表的な
回路構成図（Ｒ−ＤＡＣ方式）である。

【図６】 Ｄ／Ａコンバータを構成する場合の代表的な
回路構成図（Ｃ−ＤＡＣ方式）である。

【図７】 Ｄ／Ａコンバータを構成する場合の代表的な
回路構成図（ランプ波形を利用する方式）である。

【図８】 配線ルール（Ｌ／Ｓ）が６μｍの場合におけ
る従来の層構成でのＮＡＮＤゲートを示す図である。

【図９】 各アプリケーションとピッチサイズの関係を
示す図である。

【図１０】 本発明の実施の形態としての液晶パネル用
の駆動回路部（ＮＡＮＤゲート部）の平面図（ａ）とそ
のＡ−Ａ断面図（ｂ）である。

【図１１】 対角２０ｃｍでの駆動回路一体型液晶パネ
ルにおける駆動回路部（シフトレジスタ部）の電源を流
れる電流の測定結果を示す図である。

【図１２】 ストライプ、モザイクにおけるデータ信号
線の配列の様子を概念的に示した図である。

【符号の説明】

１１ ガラス基板 １１１ ガラス基板の画素部 １１２ ガラス基板の周辺駆動回路部 １２ アモルファス（ポリ）シリコン部 １３ 酸化シリコン膜 １４ ゲート電極としてのアルミ膜 １５ 第１層間絶縁膜 １６ 第２層間絶縁膜 ２４ ゲート線駆動部 ２５ データ線駆動部 ３１ シフトレジスタ ３２ バッファ ３３ ゲート線 ３４ シフトレジスタ ３５ シフトレジスタ ３６ シフトレジスタ ３７ シフトレジスタ ３８ バッファ ３９ アナログスイッチ ４０ データ信号線 ４０ｃ カラーデータ信号線 ４１ データ信号線 ４１ｃ カラーデータ信号線 ６３ ラッチ回路Ｂ ６４ ラッチ回路Ｃ ６５ Ｄ／Ａコンバータ ７１ Ｐ型トランジスタ ７２ Ｐ型トランジスタ ７３ Ｎ型トランジスタ ７４ Ｎ型トランジスタ ８１ ＮＡＮＤからの出力信号線（従来技術） ８２ ＮＡＮＤからの出力信号線（従来技術） ８３ ＮＡＮＤからの出力信号線（部）（従来技
術） ８４ ＮＡＮＤからの出力信号線（本発明） ８５ ＮＡＮＤからの出力信号線（本発明） ８６ ＮＡＮＤからの出力信号線（本発明）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山野 敦浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西谷 幹彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 GA59 JA25 JA29 JA33 JA35 JA38 JA39 JA42 JA43 JA44 JA46 JB13 JB23 JB27 JB32 JB33 JB36 JB38 JB51 JB63 JB69 KA04 KA07 KA12 KA16 KA18 MA07 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA22 MA27 MA30 NA22 NA25 NA27 PA06 QA07 QA08 5C094 AA05 AA13 AA15 AA44 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA10 FB12 GB10 5F110 BB02 CC02 DD02 EE03 EE28 EE44 FF02 FF32 GG02 GG13 GG43 GG45 GG47 HJ01 HJ12 HL03 HL04 HL11 HM18 NN03 NN04 NN23 PP03 PP04 PP35 QQ11 5G435 AA16 AA17 AA18 BB12 CC09 EE31 HH12 KK05

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アクティブマトリックス表示のために表
   示部に画素用の薄膜トランジスタが縦、横に配列され、
   その周辺部に駆動回路部があり、該駆動回路の配線が少
   なくとも３種類の異なった層にある液晶表示装置用の基
   板であって、 上記基板上に形成される駆動回路部の少なくとも３種類
   の異なった層の配線とは、 画素マトリックス部分の画像信号配線を形成する材料に
   よる配線、走査信号配線を形成する材料による配線及び
   画素電極を形成する材料による配線を含むものであるこ
   とを特徴とする駆動回路一体型の液晶表示装置用の基
   板。
2. 【請求項２】 上記駆動回路部は、 外部より送られてくるデジタル信号をアナログ信号に変
   換するＤ／Ａ変換部を有していることを特徴とする請求
   項１記載の駆動回路一体型の液晶表示装置用の基板。
3. 【請求項３】 上記駆動回路部の配線の材料は、 上記表示部の画素部分の電極が透明導電膜で形成され、 上記駆動回路部の電源線、外部より送られるデータの信
   号線、クロック信号の線以外の線が透明導電膜で形成さ
   れていることを特徴とする請求項１若しくは請求項２記
   載の駆動回路一体型の液晶表示装置用の基板。
4. 【請求項４】 上記駆動回路部は、 縦列、横列とも液晶表示装置の片側のみに形成されてい
   る片側実装駆動回路部であることを特徴とする請求項
   １、請求項２若しくは請求項３記載の駆動回路一体型の
   液晶表示装置用の基板。