JP2000332792A - パケット廃棄回避システム - Google Patents
パケット廃棄回避システムInfo
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- JP2000332792A JP2000332792A JP14294799A JP14294799A JP2000332792A JP 2000332792 A JP2000332792 A JP 2000332792A JP 14294799 A JP14294799 A JP 14294799A JP 14294799 A JP14294799 A JP 14294799A JP 2000332792 A JP2000332792 A JP 2000332792A
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Abstract
(57)【要約】
【課題】 ＡＰＳバイトを使用して入力バッファ内セル
オーバーフローによって生じるセル廃棄を回避する。 【解決手段】 現用伝送路８−２と予備伝送路９−２に
セルを同報出力し、現用伝送路８−２にトラヒックが集
中してＡＴＭ交換装置１−２内のバッファにしきい値を
超えてセルが蓄積されたときに、ＳＤＨフレームのＳＯ
Ｈ内のＫ１／Ｋ２バイトを使用して予備伝送路９−２に
のみセルを出力するように制御する。
オーバーフローによって生じるセル廃棄を回避する。 【解決手段】 現用伝送路８−２と予備伝送路９−２に
セルを同報出力し、現用伝送路８−２にトラヒックが集
中してＡＴＭ交換装置１−２内のバッファにしきい値を
超えてセルが蓄積されたときに、ＳＤＨフレームのＳＯ
Ｈ内のＫ１／Ｋ２バイトを使用して予備伝送路９−２に
のみセルを出力するように制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、伝送路を１＋１
冗長構成とし、ＡＰＳ制御により伝送路を切り替えるＡ
ＴＭ交換装置のパケット廃棄回避システムに関する。
冗長構成とし、ＡＰＳ制御により伝送路を切り替えるＡ
ＴＭ交換装置のパケット廃棄回避システムに関する。
【０００２】
【従来の技術】従来、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送装置で構
成されるネットワークでは、信頼性、運用保守性の向上
を目的として、伝送路を１＋１冗長構成とし、その伝送
路の切替え方式としてＡＰＳ（Ａｕｔｏｍａｔｉｃ Ｐ
ｒｏｔｅｃｔｉｏｎ Ｓｗｉｔｃｈ）切替え方式を適用
してきた。
Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送装置で構
成されるネットワークでは、信頼性、運用保守性の向上
を目的として、伝送路を１＋１冗長構成とし、その伝送
路の切替え方式としてＡＰＳ（Ａｕｔｏｍａｔｉｃ Ｐ
ｒｏｔｅｃｔｉｏｎ Ｓｗｉｔｃｈ）切替え方式を適用
してきた。
【０００３】
【発明が解決しようとする課題】ＡＰＳ切替え方式は、
１＋１冗長構成の回線を実現している対向装置間で系の
切替えにＳＤＨフレームのＳＯＨ（Ｓｅｃｔｉｏｎ Ｏ
ｖｅｒｈｅａｄ）に位置しているＫ１／Ｋ２バイト（Ａ
ＰＳバイト）を使用して、対向装置に伝送路上で検出さ
れた障害を通知し、伝送路の切替えを行う方式である。
ＡＰＳバイトを使用した系切替えの要因として以下があ
る。 １．伝送路故障／品質劣化による切替え ２．オペレータによる手動切替え要求 ３．強制切替え この発明の目的は、このＡＰＳバイトを、上記要因によ
る切替えに用いるだけではなく、対向装置のバッファ内
で生じた輻輳によって生じるセル廃棄を防ぐために用い
て、それによって起こるサービスの低下を未然に防ぐパ
ケット廃棄回避システムを提供することにある。
１＋１冗長構成の回線を実現している対向装置間で系の
切替えにＳＤＨフレームのＳＯＨ（Ｓｅｃｔｉｏｎ Ｏ
ｖｅｒｈｅａｄ）に位置しているＫ１／Ｋ２バイト（Ａ
ＰＳバイト）を使用して、対向装置に伝送路上で検出さ
れた障害を通知し、伝送路の切替えを行う方式である。
ＡＰＳバイトを使用した系切替えの要因として以下があ
る。 １．伝送路故障／品質劣化による切替え ２．オペレータによる手動切替え要求 ３．強制切替え この発明の目的は、このＡＰＳバイトを、上記要因によ
る切替えに用いるだけではなく、対向装置のバッファ内
で生じた輻輳によって生じるセル廃棄を防ぐために用い
て、それによって起こるサービスの低下を未然に防ぐパ
ケット廃棄回避システムを提供することにある。
【０００４】
【課題を解決するための手段】この発明は、現用伝送路
と予備伝送路からなる冗長構成を実現しＡＰＳ制御によ
り伝送路を切り替えるＡＴＭ交換装置のパケット廃棄回
避システムにおいて、前記現用伝送路と予備伝送路にセ
ルを同報出力し、現用伝送路にトラヒックが集中して前
記ＡＴＭ交換装置内のバッファにしきい値を超えてセル
が蓄積されたときに、ＳＤＨフレームのＳＯＨ内のＫ１
／Ｋ２バイトを使用して前記予備伝送路にのみセルを出
力するように制御してセル廃棄を防ぐことを特徴とす
る。
と予備伝送路からなる冗長構成を実現しＡＰＳ制御によ
り伝送路を切り替えるＡＴＭ交換装置のパケット廃棄回
避システムにおいて、前記現用伝送路と予備伝送路にセ
ルを同報出力し、現用伝送路にトラヒックが集中して前
記ＡＴＭ交換装置内のバッファにしきい値を超えてセル
が蓄積されたときに、ＳＤＨフレームのＳＯＨ内のＫ１
／Ｋ２バイトを使用して前記予備伝送路にのみセルを出
力するように制御してセル廃棄を防ぐことを特徴とす
る。
【０００５】この発明は、このＡＰＳバイトを用いた制
御を、装置内で生じた輻輳の通知を行う手段にも応用し
ようというものである。この方式を適応することによっ
て、ＡＰＳ制御を行っている交換装置間において、輻輳
から生じるセル廃棄を未然に防ぎ、サービス品質を保持
することが可能となる。
御を、装置内で生じた輻輳の通知を行う手段にも応用し
ようというものである。この方式を適応することによっ
て、ＡＰＳ制御を行っている交換装置間において、輻輳
から生じるセル廃棄を未然に防ぎ、サービス品質を保持
することが可能となる。
【０００６】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【０００７】図１は、この発明のパケット廃棄回避シス
テムの実施の形態を示すブロック図である。図１におい
て、ＡＴＭ交換装置１−１は、回線部４−１−１〜４−
１−Ｎと、Ｎ本×Ｎ本のスイッチコア部７−１と、制御
部２−１とにより構成されており、ＡＴＭ交換装置１−
２は、回線部４−２−１〜４−２−Ｎと、Ｎ本×Ｎ本の
スイッチコア部７−２と、制御部２−２とにより構成さ
れている。
テムの実施の形態を示すブロック図である。図１におい
て、ＡＴＭ交換装置１−１は、回線部４−１−１〜４−
１−Ｎと、Ｎ本×Ｎ本のスイッチコア部７−１と、制御
部２−１とにより構成されており、ＡＴＭ交換装置１−
２は、回線部４−２−１〜４−２−Ｎと、Ｎ本×Ｎ本の
スイッチコア部７−２と、制御部２−２とにより構成さ
れている。
【０００８】回線部４−１−１〜４−１−Ｎ，４−２−
１〜４−２−Ｎは、それぞれ、対応する出力ポート部５
−１−１〜５−１−Ｎ，５−２−１〜５−２−Ｎと、入
力ポート部６−１−１〜６−１−Ｎ，６−２−１〜６−
２−Ｎを備えている。
１〜４−２−Ｎは、それぞれ、対応する出力ポート部５
−１−１〜５−１−Ｎ，５−２−１〜５−２−Ｎと、入
力ポート部６−１−１〜６−１−Ｎ，６−２−１〜６−
２−Ｎを備えている。
【０００９】入力ポート部６−１−１と出力ポート部５
−２−１は、現用伝送路８−１により接続されており、
出力ポート部５−１−１と入力ポート部６−２−１は、
現用伝送路８−２により接続されており、入力ポート部
６−１−２と出力ポート部５−２−２は、予備伝送路９
−１により接続されており、出力ポート部５−１−２と
入力ポート部６−２−２は、予備伝送路９−２により接
続されている。
−２−１は、現用伝送路８−１により接続されており、
出力ポート部５−１−１と入力ポート部６−２−１は、
現用伝送路８−２により接続されており、入力ポート部
６−１−２と出力ポート部５−２−２は、予備伝送路９
−１により接続されており、出力ポート部５−１−２と
入力ポート部６−２−２は、予備伝送路９−２により接
続されている。
【００１０】制御部２−１は、制御線３−１を介して、
回線部４−１−１〜４−１−Ｎに接続されており、制御
部２−２は、制御線３−２を介して、回線部４−２−１
〜４−２−Ｎに接続されている。
回線部４−１−１〜４−１−Ｎに接続されており、制御
部２−２は、制御線３−２を介して、回線部４−２−１
〜４−２−Ｎに接続されている。
【００１１】図１において、ＡＴＭ交換装置１−１とＡ
ＴＭ交換装置１−２は、ＡＰＳ制御により、現用伝送路
８−１，８−２と予備伝送路９−１，９−２の切替えを
行っている（伝送路の１＋１重化）。この実施の形態で
は、任意の２つの出力ポートに同じ出力を同報すること
によって１＋１重化を実現している。
ＴＭ交換装置１−２は、ＡＰＳ制御により、現用伝送路
８−１，８−２と予備伝送路９−１，９−２の切替えを
行っている（伝送路の１＋１重化）。この実施の形態で
は、任意の２つの出力ポートに同じ出力を同報すること
によって１＋１重化を実現している。
【００１２】図１では、ＡＴＭ交換装置１−１は、回線
部４−１−１と回線部４−１−２を１＋１重化構成とし
て使用し、ＡＴＭ交換装置１−２は、回線部４−２−１
と回線部４−２−２を１＋１重化構成として使用してい
る。
部４−１−１と回線部４−１−２を１＋１重化構成とし
て使用し、ＡＴＭ交換装置１−２は、回線部４−２−１
と回線部４−２−２を１＋１重化構成として使用してい
る。
【００１３】この時、トラヒックが集中し、ＡＴＭ交換
装置１−２の入力ポート部６−２−１内のバッファにし
きい値を超えてセルが蓄積されたとする。ＡＴＭ交換装
置１−２の制御部２−２は、これを検出すると、現用伝
送路８−１を使用してＡＴＭ交換装置１−１内の制御部
２−１にその情報を伝える。
装置１−２の入力ポート部６−２−１内のバッファにし
きい値を超えてセルが蓄積されたとする。ＡＴＭ交換装
置１−２の制御部２−２は、これを検出すると、現用伝
送路８−１を使用してＡＴＭ交換装置１−１内の制御部
２−１にその情報を伝える。
【００１４】この情報の通知に、ＳＤＨフレームのＳＯ
Ｈ内のＫ１／Ｋ２バイトを使用する。
Ｈ内のＫ１／Ｋ２バイトを使用する。
【００１５】対抗装置で、輻輳が生じるおそれのあるこ
とを示すＫ１／Ｋ２バイトを持つＳＤＨフレームを受信
したＡＴＭ交換装置１−１内の制御部２−１とスイッチ
コア部７−１は、出力ポート部５−１−１，５−１−２
の両方に同報していた出力をＡＴＭ交換装置１−２内の
入力ポート部６−２−１での輻輳状態が回避される時点
まで、出力ポート５−１−２のみに出力する制御に切り
替える。
とを示すＫ１／Ｋ２バイトを持つＳＤＨフレームを受信
したＡＴＭ交換装置１−１内の制御部２−１とスイッチ
コア部７−１は、出力ポート部５−１−１，５−１−２
の両方に同報していた出力をＡＴＭ交換装置１−２内の
入力ポート部６−２−１での輻輳状態が回避される時点
まで、出力ポート５−１−２のみに出力する制御に切り
替える。
【００１６】これにより、対抗装置の入力バッファ部で
生じたバッファオーバーフローによるセル廃棄によって
生じるサービス品質の低下を未然に防止することができ
る。
生じたバッファオーバーフローによるセル廃棄によって
生じるサービス品質の低下を未然に防止することができ
る。
【００１７】次に、入力ポート部のブロック図を図２に
示す。ＡＰＳ制御が行われているスイッチポート間で
は、ＡＣＴ／ＳＢＹの設定は、各回線部単位に持つ現用
／予備伝送路情報保持レジスタ１５に保持される。
示す。ＡＰＳ制御が行われているスイッチポート間で
は、ＡＣＴ／ＳＢＹの設定は、各回線部単位に持つ現用
／予備伝送路情報保持レジスタ１５に保持される。
【００１８】図２におけるＫ１／Ｋ２バイト参照部１０
は、現用／予備伝送路を介して入力してくるＳＤＨフレ
ームのＳＯＨ内のＫ１／Ｋ２バイト部を参照するブロッ
クである。
は、現用／予備伝送路を介して入力してくるＳＤＨフレ
ームのＳＯＨ内のＫ１／Ｋ２バイト部を参照するブロッ
クである。
【００１９】また、入力セルフィルタリング＆ドロップ
部１１は、現用／予備伝送路情報保持レジスタ１５を参
照して予備伝送路からの入力セルを廃棄するブロックで
ある。現用伝送路からの入力セルは廃棄せず、ヘッダ変
換部１２にフォワードする。
部１１は、現用／予備伝送路情報保持レジスタ１５を参
照して予備伝送路からの入力セルを廃棄するブロックで
ある。現用伝送路からの入力セルは廃棄せず、ヘッダ変
換部１２にフォワードする。
【００２０】ヘッダ変換部１２では、入力セルがどの回
線部の出力ポートに出力されるかを示すルーティング情
報を生成する。このルーティング情報をもとに、スイッ
チ内でのセルのスイッチングが行われる。この実施の形
態では、ルーティング情報として、出力ポート番号（５
−１−１〜５−１−Ｎ，５−２−１〜５−２−Ｎ）を使
用する。ヘッダ変換部１２では、入力セルがヘッダ部分
に持つ、ＶＰＩ／ＶＣＩ値をもとに、ヘッダ変換部１２
が持つテーブルを参照して、セルのヘッダ部にルーティ
ング情報（出力ポート番号）を付加して入力バッファ部
１４に出力する。
線部の出力ポートに出力されるかを示すルーティング情
報を生成する。このルーティング情報をもとに、スイッ
チ内でのセルのスイッチングが行われる。この実施の形
態では、ルーティング情報として、出力ポート番号（５
−１−１〜５−１−Ｎ，５−２−１〜５−２−Ｎ）を使
用する。ヘッダ変換部１２では、入力セルがヘッダ部分
に持つ、ＶＰＩ／ＶＣＩ値をもとに、ヘッダ変換部１２
が持つテーブルを参照して、セルのヘッダ部にルーティ
ング情報（出力ポート番号）を付加して入力バッファ部
１４に出力する。
【００２１】さらに、入力バッファ１４に格納されたセ
ルは、ＤＥＭＵＸ部１３に出力される。ＤＥＭＵＸ部１
３では、パケットヘッダに付加されているルーティング
情報を参照して、出力ポートに対してセルを分配する。
この時、冗長構成の設定がなされているポートに対して
は同じ出力を分配する。
ルは、ＤＥＭＵＸ部１３に出力される。ＤＥＭＵＸ部１
３では、パケットヘッダに付加されているルーティング
情報を参照して、出力ポートに対してセルを分配する。
この時、冗長構成の設定がなされているポートに対して
は同じ出力を分配する。
【００２２】次に、出力ポート部のブロック図を図３に
示す。出力ポート部は、各入力ポート部から入力される
ルーティング情報として自出力ポート番号を持つセルを
多重するＭＵＸ回路部１６と、多重したセルを蓄積して
おく出力バッファ部１８を備える。また、出力ポート部
は、ＡＰＳ制御を行うためのＫ１／Ｋ２バイト付替え処
理部１７と、制御セル生成部２１を備える。
示す。出力ポート部は、各入力ポート部から入力される
ルーティング情報として自出力ポート番号を持つセルを
多重するＭＵＸ回路部１６と、多重したセルを蓄積して
おく出力バッファ部１８を備える。また、出力ポート部
は、ＡＰＳ制御を行うためのＫ１／Ｋ２バイト付替え処
理部１７と、制御セル生成部２１を備える。
【００２３】図４に、入力バッファ部１４／出力バッフ
ァ部１８の構成を示す。この実施の形態の入力／出力バ
ッファは、それぞれｒｅａｄポインタ１９とｗｒｉｔｅ
ポインタ２０を持つ。各バッファに蓄積されているセル
の量は、（ｗｒｉｔｅポインタ２０−ｒｅａｄポインタ
１９）の値となる。
ァ部１８の構成を示す。この実施の形態の入力／出力バ
ッファは、それぞれｒｅａｄポインタ１９とｗｒｉｔｅ
ポインタ２０を持つ。各バッファに蓄積されているセル
の量は、（ｗｒｉｔｅポインタ２０−ｒｅａｄポインタ
１９）の値となる。
【００２４】次に、この実施の形態の動作について図１
〜図４を参照して詳細に説明する。
〜図４を参照して詳細に説明する。
【００２５】現在、ＳＯＨ内のＡＰＳバイトを構成する
Ｋ２バイトの下位３ビットはＣＣＩＴＴによって（００
０）（１１１）（１１０）が定義済みである。この３ビ
ットは、伝送路の状態を示すために使用される。この実
施の形態では、図５に示すように、これらのビット列以
外の組み合わせ（１０１）（１００）（０１０）（００
１）を定義する。
Ｋ２バイトの下位３ビットはＣＣＩＴＴによって（００
０）（１１１）（１１０）が定義済みである。この３ビ
ットは、伝送路の状態を示すために使用される。この実
施の形態では、図５に示すように、これらのビット列以
外の組み合わせ（１０１）（１００）（０１０）（００
１）を定義する。
【００２６】図１において、ＡＴＭ交換装置１−１の回
線部４−１−１と回線部４−１−２およびＡＴＭ交換装
置１−２の回線部４−２−１と回線部４−２−２で冗長
構成が設定されている構成で、ＡＴＭ交換装置１−１か
らＡＴＭ交換装置１−２にセルが伝送されているとす
る。現用伝送路８−２および予備伝送路９−２には制御
部２−１のスイッチコア部７−１への制御によって同じ
セル出力が同報されている。
線部４−１−１と回線部４−１−２およびＡＴＭ交換装
置１−２の回線部４−２−１と回線部４−２−２で冗長
構成が設定されている構成で、ＡＴＭ交換装置１−１か
らＡＴＭ交換装置１−２にセルが伝送されているとす
る。現用伝送路８−２および予備伝送路９−２には制御
部２−１のスイッチコア部７−１への制御によって同じ
セル出力が同報されている。
【００２７】出力ポート部５−１−１から現用伝送路８
−２を通って入力ポート部６−２−１に入力したセル
は、図２に示すＫ１／Ｋ２バイト参照部１０を通り、入
力セルフィルタリング＆ドロップ部１１に入る。ここ
で、現用／予備伝送路情報保持レジスタ１５を参照し、
現用系であることを確認すると、ヘッダ変換部１２にセ
ルをフォワードする。ヘッダ変換部１２では、セルヘッ
ダに付加されているルーティング情報（出力ポート番
号：１〜Ｎ）を参照して、ＤＥＭＵＸ部１３において各
出力ポート５−２−１〜５−２−Ｎにスイッチコア７−
２内の現用伝送路を使用して各セルを転送する。
−２を通って入力ポート部６−２−１に入力したセル
は、図２に示すＫ１／Ｋ２バイト参照部１０を通り、入
力セルフィルタリング＆ドロップ部１１に入る。ここ
で、現用／予備伝送路情報保持レジスタ１５を参照し、
現用系であることを確認すると、ヘッダ変換部１２にセ
ルをフォワードする。ヘッダ変換部１２では、セルヘッ
ダに付加されているルーティング情報（出力ポート番
号：１〜Ｎ）を参照して、ＤＥＭＵＸ部１３において各
出力ポート５−２−１〜５−２−Ｎにスイッチコア７−
２内の現用伝送路を使用して各セルを転送する。
【００２８】一方、出力ポート部５−１−２から予備伝
送路９−２を通って、入力ポート部６−２−２に入力し
たセルは、Ｋ１／Ｋ２バイト参照部ブロック１０を通っ
て入力セルフィルタリング＆ドロップ部１１に入力す
る。ここで現用／予備伝送路情報保持レジスタ１５を参
照して予備系であることから廃棄される。この実施の形
態では、このような制御によって１＋１重化を実現して
いる。
送路９−２を通って、入力ポート部６−２−２に入力し
たセルは、Ｋ１／Ｋ２バイト参照部ブロック１０を通っ
て入力セルフィルタリング＆ドロップ部１１に入力す
る。ここで現用／予備伝送路情報保持レジスタ１５を参
照して予備系であることから廃棄される。この実施の形
態では、このような制御によって１＋１重化を実現して
いる。
【００２９】この構成において、現用伝送路８−２から
入力するセルが、入力ポート部６−２−１内の入力バッ
ファ１４において、あらかじめ設定されていたしきい値
を超えて蓄積されたことが、ＡＴＭ交換装置１−２内の
制御部２−２によって検出された場合、出力ポート部５
−２−１内の制御セル生成部２１において制御セルを生
成し、Ｋ１／Ｋ２バイト付替え処理部１７において、図
５に示すように、Ｋ２ビット下位３ビットの値を１０１
に付替えて現用伝走路８−１に出力する。
入力するセルが、入力ポート部６−２−１内の入力バッ
ファ１４において、あらかじめ設定されていたしきい値
を超えて蓄積されたことが、ＡＴＭ交換装置１−２内の
制御部２−２によって検出された場合、出力ポート部５
−２−１内の制御セル生成部２１において制御セルを生
成し、Ｋ１／Ｋ２バイト付替え処理部１７において、図
５に示すように、Ｋ２ビット下位３ビットの値を１０１
に付替えて現用伝走路８−１に出力する。
【００３０】この制御セルを受信した入力ポート６−１
−１内のＫ１／Ｋ２バイト参照部１０は、受信したＳＤ
ＨフレームのＫ２バイトの下位３ビットより、対向装置
の入力バッファ部１４において、セルがしきい値を超え
て蓄積されていることを検出し、その情報を制御部２−
１に制御線３−１を使用して伝える。
−１内のＫ１／Ｋ２バイト参照部１０は、受信したＳＤ
ＨフレームのＫ２バイトの下位３ビットより、対向装置
の入力バッファ部１４において、セルがしきい値を超え
て蓄積されていることを検出し、その情報を制御部２−
１に制御線３−１を使用して伝える。
【００３１】制御部２−１は、その情報をトリガとし
て、以下のことを行う。 出力ポート５−１−１内の出力バッファ部１８のｒｅ
ａｄポインタ１９／ｗｒｉｔｅポインタ２０を０にす
る。 出力ポート５−１−２内の出力バッファ部１８のｒｅ
ａｄポインタ１９の動作を停止する（バッファからセル
の読み出しを停止する）。 出力ポート部５−１−１と出力ポート部５−１−２に
同報していたセル出力を出力ポート５−１−２のみに向
ける。 入力ポート部６−１−２が持つ現用／予備伝送路情報
保持レジスタ１５が格納している値を現用伝送路を示す
値に、６−１−１が持つ現用／予備伝送路情報保持レジ
スタ１５が格納している値を予備伝送路を示す値に変更
する。
て、以下のことを行う。 出力ポート５−１−１内の出力バッファ部１８のｒｅ
ａｄポインタ１９／ｗｒｉｔｅポインタ２０を０にす
る。 出力ポート５−１−２内の出力バッファ部１８のｒｅ
ａｄポインタ１９の動作を停止する（バッファからセル
の読み出しを停止する）。 出力ポート部５−１−１と出力ポート部５−１−２に
同報していたセル出力を出力ポート５−１−２のみに向
ける。 入力ポート部６−１−２が持つ現用／予備伝送路情報
保持レジスタ１５が格納している値を現用伝送路を示す
値に、６−１−１が持つ現用／予備伝送路情報保持レジ
スタ１５が格納している値を予備伝送路を示す値に変更
する。
【００３２】さらに、入力ポート部６−２−１内の入力
バッファ部１４のセルの量を監視している制御部２−２
は、入力バッファ部１４内の（ｗｒｉｔｅポインタ２０
が指す値−ｒｅａｄポインタ１９が指す値）が０になっ
た時点で、以下のことを行う。 入力ポート部６−２−２内の現用／予備伝送路情報保
持レジスタ１５の値を予備を示す値から現用系を示す値
に書き換える。同時に入力ポート部６−２−１内の現用
／予備伝送路情報保持レジスタ１５の値を現用を表す値
から予備系を示す値に書き換える。 出力ポート部５−２−２内の制御セル生成部２１にお
いて制御セルを生成し、Ｋ１／Ｋ２バイト付替え処理部
１７において対向装置の出力バッファからのセル読み出
しの開始を許可するＫ２バイトの下位３ビット（１０
０）を付加する。
バッファ部１４のセルの量を監視している制御部２−２
は、入力バッファ部１４内の（ｗｒｉｔｅポインタ２０
が指す値−ｒｅａｄポインタ１９が指す値）が０になっ
た時点で、以下のことを行う。 入力ポート部６−２−２内の現用／予備伝送路情報保
持レジスタ１５の値を予備を示す値から現用系を示す値
に書き換える。同時に入力ポート部６−２−１内の現用
／予備伝送路情報保持レジスタ１５の値を現用を表す値
から予備系を示す値に書き換える。 出力ポート部５−２−２内の制御セル生成部２１にお
いて制御セルを生成し、Ｋ１／Ｋ２バイト付替え処理部
１７において対向装置の出力バッファからのセル読み出
しの開始を許可するＫ２バイトの下位３ビット（１０
０）を付加する。
【００３３】伝送路９−１を通って、ＡＴＭ交換装置１
−１の入力ポート部６−１−２のＫ１／Ｋ２バイト参照
部１０において、このＫ２の値（下位３ビットが１０
０）が検出され、それが制御線３−１を介して制御部２
−１にて検出されると、制御部２−１は、以下のことを
行う。 出力ポート部５−１−２内の出力バッファ部１８のｒ
ｅａｄポインタ１９の動作を開始する（バッファからの
セルの読み出しを再開する）。
−１の入力ポート部６−１−２のＫ１／Ｋ２バイト参照
部１０において、このＫ２の値（下位３ビットが１０
０）が検出され、それが制御線３−１を介して制御部２
−１にて検出されると、制御部２−１は、以下のことを
行う。 出力ポート部５−１−２内の出力バッファ部１８のｒ
ｅａｄポインタ１９の動作を開始する（バッファからの
セルの読み出しを再開する）。
【００３４】制御部２−１は、出力ポート部５−１−２
内の出力バッファ部１８の（ｗｒｉｔｅポインタ２０が
指す値−ｒｅａｄポインタ１９が指す値）が０になるこ
とを検出すると、以下のことを行う。 出力ポート部５−１−１内の制御セル生成部２１で制
御セルを生成し、Ｋ１／Ｋ２バイト付替え処理部１７に
おいてＫ２バイトの下位３ビットの値を０１０にして転
送する。
内の出力バッファ部１８の（ｗｒｉｔｅポインタ２０が
指す値−ｒｅａｄポインタ１９が指す値）が０になるこ
とを検出すると、以下のことを行う。 出力ポート部５−１−１内の制御セル生成部２１で制
御セルを生成し、Ｋ１／Ｋ２バイト付替え処理部１７に
おいてＫ２バイトの下位３ビットの値を０１０にして転
送する。
【００３５】出力ポート部５−１−１から伝送路８−２
を通って入力ポート部６−２−１に転送されたＫ２バイ
トの下位３ビットが０１０であることが制御部２−２に
よって検出されると、制御部２−２は、以下のことを行
う。 入力ポート部６−２−１が持つ入力バッファ部１４の
ｗｒｉｔｅポインタ２０が指す値とｒｅａｄポインタ１
９が指す値を、入力ポート部６−２−２が持つ入力バッ
ファ部１４のそれぞれの値にあわせる。 出力ポート部５−２−１内の制御セル生成部２１で制
御セルを生成し、Ｋ１／Ｋ２バイト付替え処理部１７に
おいて、Ｋ２バイトの下位３ビットの値を００１にして
転送する。
を通って入力ポート部６−２−１に転送されたＫ２バイ
トの下位３ビットが０１０であることが制御部２−２に
よって検出されると、制御部２−２は、以下のことを行
う。 入力ポート部６−２−１が持つ入力バッファ部１４の
ｗｒｉｔｅポインタ２０が指す値とｒｅａｄポインタ１
９が指す値を、入力ポート部６−２−２が持つ入力バッ
ファ部１４のそれぞれの値にあわせる。 出力ポート部５−２−１内の制御セル生成部２１で制
御セルを生成し、Ｋ１／Ｋ２バイト付替え処理部１７に
おいて、Ｋ２バイトの下位３ビットの値を００１にして
転送する。
【００３６】出力ポート部５−２−１から伝送路８−１
を通って入力ポート部６−１−１に転送されたＫ２バイ
トの下位３ビットが００１であることが制御部２−１に
よって検出されると、制御部２−１は、以下のことを行
う。 出力ポート部５−１−１内の出力バッファ１８内のｒ
ｅａｄポインタ１９が指す値／ｗｒｉｔｅポインタ２０
が指す値を出力ポート部５−１−２内の出力バッファ１
８内のｒｅａｄポインタ１９が指す値とｒｅａｄポイン
タ２０が指す値にそれぞれあわせる。 一時的に停止していた出力ポート部５−１−２と出力
ポート部５−１−１へのセル出力の同報を再開する。
を通って入力ポート部６−１−１に転送されたＫ２バイ
トの下位３ビットが００１であることが制御部２−１に
よって検出されると、制御部２−１は、以下のことを行
う。 出力ポート部５−１−１内の出力バッファ１８内のｒ
ｅａｄポインタ１９が指す値／ｗｒｉｔｅポインタ２０
が指す値を出力ポート部５−１−２内の出力バッファ１
８内のｒｅａｄポインタ１９が指す値とｒｅａｄポイン
タ２０が指す値にそれぞれあわせる。 一時的に停止していた出力ポート部５−１−２と出力
ポート部５−１−１へのセル出力の同報を再開する。
【００３７】次に、この発明の他の実施の形態について
図６を用いて説明する。
図６を用いて説明する。
【００３８】図６のＡＴＭ交換装置１−１，１−２は、
Ｎ番目のポートを冗長構成専用のポートとして使用する
構成であり、ポート番号（１〜（Ｎ−１））の中の任意
の回線部と、Ｎ番目の冗長構成用回線部を任意に組み合
わせ、ＡＰＳ制御を行う場合にも、上記の実施例の動作
のところで述べた制御を行うことによって、対向装置の
入力ポート部のバッファで生じた輻輳を防ぐことが可能
となる。
Ｎ番目のポートを冗長構成専用のポートとして使用する
構成であり、ポート番号（１〜（Ｎ−１））の中の任意
の回線部と、Ｎ番目の冗長構成用回線部を任意に組み合
わせ、ＡＰＳ制御を行う場合にも、上記の実施例の動作
のところで述べた制御を行うことによって、対向装置の
入力ポート部のバッファで生じた輻輳を防ぐことが可能
となる。
【００３９】
【発明の効果】以上説明したように、この発明は、対抗
装置の入力バッファ内セルオーバーフローによって生じ
るセル廃棄を回避し、それによって生じるサービス品質
の低下を未然に防ぐことができる。
装置の入力バッファ内セルオーバーフローによって生じ
るセル廃棄を回避し、それによって生じるサービス品質
の低下を未然に防ぐことができる。
【００４０】また、この発明は、ＡＰＳ切替え方式を適
応しているＳＤＨ伝送装置において、新たなサービスブ
ロックを付加することなく、輻輳制御機能を実現するこ
とができる。
応しているＳＤＨ伝送装置において、新たなサービスブ
ロックを付加することなく、輻輳制御機能を実現するこ
とができる。
【００４１】さらに、この発明は、ＡＰＳ制御を回線障
害の検出による切替えのみでなくトラヒック集中によっ
て起こる輻輳の通知にも応用できる。
害の検出による切替えのみでなくトラヒック集中によっ
て起こる輻輳の通知にも応用できる。
【図１】この発明のパケット廃棄回避システムの実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図２】図１の入力ポート部の詳細を示す構成図であ
る。
る。
【図３】図１の出力ポート部の詳細を示す構成図であ
る。
る。
【図４】入力／出力バッファの構成図である。
【図５】この実施の形態で新たに定義するＫ２バイトの
下位３ビットのコードパターンである。
下位３ビットのコードパターンである。
【図６】この発明のパケット廃棄回避システムの他の実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
１−１，１−２ ＡＴＭ交換装置 ２−１，２−２ 制御部 ３−１，３−２ 制御線 ４−１−１〜４−１−Ｎ，４−２−１〜４−２−Ｎ 回
線部 ５−１−１〜５−１−Ｎ，５−２−１〜５−２−Ｎ 出
力ポート部 ６−１−１〜６−１−Ｎ，６−２−１〜６−２−Ｎ 入
力ポート部 ７−１，７−２ スイッチコア部 ８−１，８−２ 現用伝送路 ９−１，９−２ 予備伝送路 １０ Ｋ１／Ｋ２バイト参照部 １１ 入力セルフィルタリング＆ドロップ部 １２ ヘッダ変換部 １３ ＤＥＭＵＸ部 １４ 入力バッファ部 １５ 現用／予備伝送路情報保持レジスタ １６ ＭＵＸ部 １７ Ｋ１／Ｋ２バイト付替え処理部 １８ 出力バッファ部 １９ ＲＥＡＤポインタ ２０ ＷＲＩＴＥポインタ ２１ 制御セル生成部
線部 ５−１−１〜５−１−Ｎ，５−２−１〜５−２−Ｎ 出
力ポート部 ６−１−１〜６−１−Ｎ，６−２−１〜６−２−Ｎ 入
力ポート部 ７−１，７−２ スイッチコア部 ８−１，８−２ 現用伝送路 ９−１，９−２ 予備伝送路 １０ Ｋ１／Ｋ２バイト参照部 １１ 入力セルフィルタリング＆ドロップ部 １２ ヘッダ変換部 １３ ＤＥＭＵＸ部 １４ 入力バッファ部 １５ 現用／予備伝送路情報保持レジスタ １６ ＭＵＸ部 １７ Ｋ１／Ｋ２バイト付替え処理部 １８ 出力バッファ部 １９ ＲＥＡＤポインタ ２０ ＷＲＩＴＥポインタ ２１ 制御セル生成部
Claims (6)
- 【請求項１】現用伝送路と予備伝送路からなる冗長構成
を実現しＡＰＳ制御により伝送路を切り替えるＡＴＭ交
換装置のパケット廃棄回避システムにおいて、 前記現用伝送路と予備伝送路にセルを同報出力し、現用
伝送路にトラヒックが集中して前記ＡＴＭ交換装置内の
バッファにしきい値を超えてセルが蓄積されたときに、
ＳＤＨフレームのＳＯＨ内のＫ１／Ｋ２バイトを使用し
て前記予備伝送路にのみセルを出力するように制御して
セル廃棄を防ぐことを特徴とするパケット廃棄回避シス
テム。 - 【請求項２】前記Ｋ２バイトの下位３ビットを用いるこ
とを特徴とする請求項１に記載のパケット廃棄回避シス
テム。 - 【請求項３】前記ＡＴＭ交換機は、複数の回線部を備
え、回線部の任意の１つを現用伝送路に用い、回線部の
任意の１つを予備伝送路に用いることを特徴とする請求
項１または２に記載のパケット廃棄回避システム。 - 【請求項４】前記ＡＴＭ交換機は、複数の回線部を備
え、回線部の１つを冗長構成専用回線部として予備伝送
路に用い、他の回線部の任意の１つを現用伝送路に用い
ることを特徴とする請求項１または２に記載のパケット
廃棄回避システム。 - 【請求項５】現用伝送路と予備伝送路からなる冗長構成
を実現しＡＰＳ制御により伝送路を切り替えるＡＴＭ交
換装置のパケット廃棄回避方法において、 前記現用伝送路と予備伝送路にセルを同報出力し、現用
伝送路にトラヒックが集中して前記ＡＴＭ交換装置内の
バッファにしきい値を超えてセルが蓄積されたときに、
ＳＤＨフレームのＳＯＨ内のＫ１／Ｋ２バイトを使用し
て前記予備伝送路にのみセルを出力するように制御して
セル廃棄を防ぐことを特徴とするパケット廃棄回避方
法。 - 【請求項６】前記Ｋ２バイトの下位３ビットを用いるこ
とを特徴とする請求項５に記載のパケット廃棄回避方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294799A JP2000332792A (ja) | 1999-05-24 | 1999-05-24 | パケット廃棄回避システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294799A JP2000332792A (ja) | 1999-05-24 | 1999-05-24 | パケット廃棄回避システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332792A true JP2000332792A (ja) | 2000-11-30 |
Family
ID=15327359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14294799A Pending JP2000332792A (ja) | 1999-05-24 | 1999-05-24 | パケット廃棄回避システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332792A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354183A (ja) * | 2004-06-08 | 2005-12-22 | Fujitsu Ltd | ネットワーク装置 |
| US7366801B2 (en) | 2004-01-30 | 2008-04-29 | International Business Machines Corporation | Method for buffering work requests |
| US7650606B2 (en) | 2004-01-30 | 2010-01-19 | International Business Machines Corporation | System recovery |
| US8140348B2 (en) | 2004-01-30 | 2012-03-20 | International Business Machines Corporation | Method, system, and program for facilitating flow control |
-
1999
- 1999-05-24 JP JP14294799A patent/JP2000332792A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7366801B2 (en) | 2004-01-30 | 2008-04-29 | International Business Machines Corporation | Method for buffering work requests |
| US7650606B2 (en) | 2004-01-30 | 2010-01-19 | International Business Machines Corporation | System recovery |
| US8140348B2 (en) | 2004-01-30 | 2012-03-20 | International Business Machines Corporation | Method, system, and program for facilitating flow control |
| JP2005354183A (ja) * | 2004-06-08 | 2005-12-22 | Fujitsu Ltd | ネットワーク装置 |
| JP4500589B2 (ja) * | 2004-06-08 | 2010-07-14 | 富士通株式会社 | ネットワーク装置 |
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