JP2000330958A - マルチｃｐｕシステム及びそのデータ通信制御方法 - Google Patents

Abstract

(57)【要約】 【課題】マルチＣＰＵ構成のシステムにおいて、各々の
ＣＰＵの性能を低下させることなく、効率的な負荷分散
を実現する構成を提供する。 【解決手段】主制御部２と周辺機能部４との通信に、専
用のＩ／Ｏバス１３を設ける。ＣＰＩＤ生成部２０は、
主制御部２のＣＰＵモジュール８−１〜８−ｎの負荷率
を定期的に収集し、負荷率の小さいＣＰＵモジュール８
−１〜８−ｎにより多く、周辺機能部４からのデータを
処理させるようにする。このために、負荷率の大きさか
ら決定した、ＣＰＵモジュール８−１〜８−ｎのＩＤを
周辺機能部４に送り、このＩＤを使って、周辺機能部４
からデータを送信させる。ＣＰＵモジュール８−１〜８
−ｎでは、自分宛のデータのみを受信ＦＩＦＯ２３−１
〜２３−ｎに書き込み、周辺機能部４からデータを受け
取ったＣＰＵモジュール８−１〜８−ｎにおいてのみ、
ＣＰＵ１１−１〜１１−ｎに割り込み処理を行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチＣＰＵシス
テムにおける処理割り当て装置及びその方法に関する。

【０００２】

【従来の技術】今日、ＣＤＭＡ（Code Division Mult
iple Access）通信システムの開発が急速に進み、一部
では、狭帯域ＣＤＭＡ通信の商業的サービスが開始され
ている。このＣＤＭＡ通信においては、音声のみなら
ず、データなども収容できるように、より広帯域のＣＤ
ＭＡ通信システムの実現が急がれている。

【０００３】図１４は、広帯域ＣＤＭＡ通信システムの
概略構成を示す図である。移動機１４００は、基地局１
４０２に対し送信データを送信する。基地局１４０２
は、これをダイバーシチ受信し、復元されたデータをＡ
ＴＭ（AsynchronousTransfer Mode）セルに乗せ変え
て、有線で無線ネットワーク制御装置１４０４に送信す
る。無線ネットワーク制御装置１４０４は、マルチメデ
ィアプロセッシング装置１４０６と共同で、移動機１４
００から送られてくるマルチメディアデータの処理を行
う。そして、無線ネットワーク制御装置１４０４は、再
びデータをＡＴＭセルに乗せなおして、交換機１４０８
に信号を有線で送信する。ここで、無線ネットワーク制
御装置１４０４とマルチメディアプロセッシング装置１
４０６には、プロトコル終端装置とこれを制御する制御
装置とが内蔵されている。

【０００４】上記したように、広帯域のＣＤＭＡ通信シ
ステムを実現しようとすると、これら、プロトコル終端
装置とその制御装置にも大容量の処理能力が必要とさ
れ、処理の高速化及び効率化が必要となる。特に、ハー
ドウェア的な制限やソフトウェア的な制限などからプロ
トコル終端装置とその制御装置はマルチＣＰＵ構成を採
用する必要が生じると共に、プロトコル終端装置とその
制御装置間のデータの授受を最適化する必要が生じる。

【０００５】図１５は、従来のプロトコル終端装置とそ
の制御装置を示した図である。なお、同図において、プ
ロトコル終端装置は、周辺機能部１５０２と、その制御
装置は、主制御部１５００として一般化して記載してい
る。

【０００６】周辺機能部１５０２から主制御部１５００
へデータ転送する際には、主制御部１５００のＣＰＵ１
５０４−１〜１５０４−ｎの負荷分散の実現方法とし
て、周辺機能部１５０２から主制御部１５００のすべて
のＣＰＵモジュール１５０６−１〜１５０６−ｎに受信
要求（割り込み）を入力し、全てのＣＰＵ１５０４−１
〜１５０４−ｎ間でバス調停を行い、その結果で送信先
を決定していた。

【０００７】すなわち、周辺機能部１５０２のＣＰＵ１
６０６−１〜１６０６−ｎは、主制御部１５００のＣＰ
Ｕ１５０４−１〜１５０４−ｎにデータを送信する場合
には、一旦、デュアルポートＲＡＭ１６０８−１〜１６
０８−ｎにデータを書き込む。次に、レジスタ１７００
−１〜１７００−ｎを使って、ＢＵＳ ＣＯＮＴ部１５
０８の割り込み制御部１６００に指示をおくって、主制
御部１５００のＣＰＵ１５０４−１〜１５０４−ｎに割
り込みをかけさせる。このとき、ＣＰＵ１５０４−１〜
１５０４−ｎの内、実際のデータを受け取るのは、１つ
のＣＰＵであるが、全てのＣＰＵ１５０４−１〜１５０
４−ｎに割り込みがかけられる。ＣＰＵ１５０４−１〜
１５０４−ｎは、ＧＢＵＳインタフェース１５０５−１
〜１５０５−ｎを介して、調停部１６０２にグローバル
バス１５０１の使用権を要請する。グローバルバス１５
０１の使用権を得たＣＰＵモジュール１５０６−１〜１
５０６−ｎのＣＰＵ１５０４−１〜１５０４−ｎは、Ｂ
ＵＳ変換部１６０４を介して周辺機能部１５０２のデュ
アルポートＲＡＭ１６０８−１〜１６０８−ｎに必要な
データを取得しにいく。周辺機能部１５０２からデータ
を取得し終わると、主制御部１５００のＣＰＵモジュー
ル１５０６−１〜１５０６−ｎは、グローバルメモリ
（ＧＭ）１５０３を使って、ＣＰＵ１５０４−１〜１５
０４−ｎの処理を行う。

【０００８】また、主制御部１５００から周辺機能部１
５０２へデータを送信する場合には、ＣＰＵ１５０４−
１〜１５０４−ｎは、調停部１６０２にグローバルバス
１５０１の使用権を取得し、データを送出する。このデ
ータは、ＢＵＳ変換部１６０４を介して周辺機能部１５
０２のデュアルポートＲＡＭ１６０８−１〜１６０８−
ｎのいずれかにデータを書き込むことによってＣＰＵ１
６０６−１〜１６０６−ｎが主制御部１５００から送信
されてきたデータを使用可能とする。

【０００９】図１６は、従来の主制御部のＣＰＵモジュ
ールの処理の流れを示すフローチャートを示す図であ
る。図１６においては、割り込みが発生すると、主制御
部の全てのＣＰＵに割り込みが入り、その中で一番早く
割り込み要因をクリアしたＣＰＵのみが処理する仕組み
となっている。

【００１０】すなわち、周辺機能部からの指示により、
ステップＳ１６００で、割り込み要因が発生する。する
と、主制御部の割り込み制御部は、ステップＳ１６０２
で、割り込みを発生させる。これにより、ステップＳ１
６０４で、全てのＣＰＵモジュールに割り込みがかけら
れる。ステップＳ１６０６で、割り込みがかけられた全
てのＣＰＵモジュールの内、一番早く割り込み要因をク
リアした（割り込み処理をする態勢に入った）ＣＰＵが
ステップＳ１６０８に進み、割り込み処理を行う。その
他のＣＰＵモジュールは、不要な割り込み（スプリアス
割り込み）の処理を行う（ステップＳ１７００）。

【００１１】このように、最初に割り込み要因をクリア
したＣＰＵ以外のその他のＣＰＵには、スプリアス割り
込みと呼ばれる不要な割り込みの処理が発生する。

【００１２】

【発明が解決しようとする課題】上記従来技術では、ス
プリアス割り込み処理のために各ＣＰＵの処理が中断さ
れ、主制御部の処理能力低下の原因となっていた。

【００１３】ＣＰＵの高速化手段として用いられる多段
パイプラインを持つＣＰＵにおいては、この不要な割り
込みにより生じるスループットの大幅な低下を防ぐこと
が重要である。

【００１４】また、他にも、ＣＰＵ処理が輻輳している
場合でも、調停部がＣＰＵの輻輳を監視していないた
め、割り込み処理を受け付ける可能性がある。このた
め、従来のマルチＣＰＵ構成のシステムにおいては、Ｃ
ＰＵ毎に効率的な負荷分散を行うことができない。

【００１５】本発明の課題は、マルチＣＰＵ構成のシス
テムにおいて、各々のＣＰＵの性能を低下させることな
く、効率的な負荷分散を実現する構成を提供することで
ある。

【００１６】

【課題を解決するための手段】本発明のシステムは、複
数のＣＰＵモジュールを含み、各ＣＰＵモジュールの負
荷率を収集し、該負荷率に基づいてデータ受信を行うべ
きＣＰＵモジュールを指示する主制御手段と、該主制御
手段によって指示されたＣＰＵモジュールにデータを転
送する周辺機能手段と、該主制御手段と該周辺機能手段
との間のデータ転送を行うためのＩ／Ｏバス手段とを備
えることを特徴とする。

【００１７】本発明の方法は、複数のＣＰＵモジュール
が設けられたマルチＣＰＵシステムにおけるデータ通信
制御方法であって、（ａ）各ＣＰＵモジュールの負荷率
を収集し、該負荷率に基づいてデータ受信を行うべきＣ
ＰＵモジュールを指示するステップと、（ｂ）該ステッ
プ（ａ）において指示されたＣＰＵモジュールにデータ
を送信するステップとを備えることを特徴とする。

【００１８】本発明によれば、複数のＣＰＵモジュール
の負荷率を取得し、これに基づいて、データを受信すべ
きＣＰＵモジュールを決定するようにしている。また、
データの送信側では、このＣＰＵモジュールを特定して
データを送信するようにするので、データを受け取らな
いＣＰＵモジュールに割り込みをかける必要が生じな
い。従って、スプリアス割り込みが生じないので、ＣＰ
Ｕの処理を頻繁に途中で中断することなしに、データを
受信し、処理することができるので、装置の処理速度を
格段に速くすることができる。また、負荷率の小さいＣ
ＰＵモジュールにデータを入力して処理させることによ
り、負荷率の大きいＣＰＵモジュールは、、現在のタス
クの処理に専念することができる。従って、輻輳状態に
なっているＣＰＵモジュールに更にデータを入力して処
理を実行させようとすることが無くなり、複数のＣＰＵ
モジュール間に最適にデータの処理を分配することがで
きる。

【００１９】

【発明の実施の形態】図１は、本発明の原理を示すフロ
ーチャートを示す図である。本発明においては、各ＣＰ
Ｕの負荷率に応じて割り込みをコントロールし、必要な
ＣＰＵのみに割り込みを発生するように割り込み信号を
割り当てる。

【００２０】すなわち、ステップＳ１で、割り込み要因
が発生すると、割り込み制御部がステップＳ２で、割り
込みを発生させる。そこで、各ＣＰＵが現在どの程度の
処理を行っているかを示す負荷率を取得し、負荷率に応
じて、負荷率の小さいＣＰＵモジュールに割り込みをか
ける（ステップＳ３）。そして、割り込みをかけられた
ＣＰＵモジュールは割り込み要因をクリアし（割り込み
処理を受け付けることができるように、現在行っていた
処理を退避し；ステップＳ４）、ステップＳ５で、割り
込み処理を行う。

【００２１】図２は、本発明の一実施形態を示す図であ
る。本実施形態においては、グローバルバス１０とＩ／
Ｏバス１３を分離した。また、ＢＵＳ ＣＯＮＴ部６で
主制御部２の各ＣＰＵ１１−１〜１１−ｎの負荷率を収
集する。主制御部２と周辺機能部４の通信に使用するＩ
／Ｏバス１３上は、ＦＩＦＯを用いて通信する。周辺機
能部４から主制御部２への通信はＢＵＳ ＣＯＮＴ部６
で収集されたＣＰＵ負荷率を元に、負荷分散が行われる
ように割り込みを行う（ＣＰＩＤ（ＣＰＵ１１−１〜１
１−ｎに固有に割り付けられたＩＤ）を使った割り込み
をハードにより行う）。ここで、ＢＵＳ ＣＯＮＴ部６
は、グローバルバス１０とＩ／Ｏバスの調停を行うモジ
ュールであり、主制御部２の各ＣＰＵ１１−１〜１１−
ｎの負荷率を収集し、負荷率テーブル（後述）を作成す
る。そして、負荷率に応じた割り込みをコントロールす
る。

【００２２】ＢＵＳ ＣＯＮＴ部６は、主制御部２のＣ
ＰＵモジュール８−１〜８−ｎの負荷率を収集し、負荷
率テーブルを作成する。負荷率の収集は、ＣＰＩＤ生成
部２０によって行われ、負荷率収集専用のバス（不図
示）が設けられている。主制御部２、周辺機能部４とも
にＩ／Ｏバス１３を経由してお互いにデータ送受信を行
う際には自モジュール内のＦＩＦＯへデータを書き込
む。ＢＵＳ ＣＯＮＴ部６はＩ／Ｏバス１３上の調停制
御を行い、送信要求のあるＣＰＵモジュール８−１〜８
−ｎに対して送信権を与える。送信権を得たＣＰＵモジ
ュール８−１〜８−ｎは、あるタイミングの後、Ｉ／Ｏ
バス１３上にデータを出力し、すべてのＣＰＵモジュー
ルがデータを読み、データフォーマット上の送信先ＩＤ
を参照して、自モジュールのＩＤと送信先ＩＤが一致し
たらデータを取り込む。

【００２３】また、周辺機能部４から主制御部２へデー
タ送信する場合には主制御部２のＣＰＵ１１−１〜１１
−ｎの負荷分散を行うために、データ送信時にＢＵＳ
ＣＯＮＴ部６がＣＰＵ負荷率に基づいて決定したＣＰＵ
モジュール８−１〜８−ｎのＩＤを送信元のモジュール
に送信し、ＦＩＦＯデータ上で、決定されたＣＰＵモジ
ュール８−１〜８−ｎのＩＤ（ＣＰＩＤ）に付け替えら
れ送信される。このＣＰＩＤは、割り込み制御部２１か
らＩ／Ｏバス１３を介して送信される。

【００２４】すなわち、ＣＰＵ１１−１〜１１−ｎが主
制御部２内で、処理を行うときには、Ｇバス調停部１８
の調停の下、Ｇバスインタフェース１２−１〜１２−ｎ
及びグローバルバス（Ｇバス）１０を介して、グローバ
ルメモリ（ＧＭ）９にアクセスし、処理を行う。一方、
主制御部２のＣＰＵ１１−１〜１１−ｎが周辺機能部４
にデータを送信する場合には、送信ＦＩＦＯ２２−１〜
２２−ｎにデータを書き込み、Ｉ／Ｏバス１３を介して
周辺機能部４へデータを送信する。周辺機能部４では、
受信ＦＩＦＯ１５−１〜１５−ｎでこのデータを受け取
り、処理に使用する。このとき、Ｉ／Ｏバス調停部１９
がポーリングによって決められたＰＩＤに対応する周辺
機能部４に送信すべきデータが存在するＣＰＵモジュー
ルが複数ある場合に、どのＣＰＵモジュールがＩ／Ｏバ
ス１３を専有するかのＩ／Ｏバス１３の調停を行う。他
方周辺機能部４から主制御部２のＣＰＵ１１−１〜１１
−ｎにデータを送信する場合には、周辺機能部４のＣＰ
Ｕ１４−１〜１４−ｎは、送信ＦＩＦＯ１６−ｎにデー
タを書き込む。Ｉ／Ｏバス調停部１９は、ＣＰＩＤ生成
部２０から、ポーリングによって得られたＣＰＵ１１−
１〜１１−ｎの負荷率を取得し、周辺機能部４からのデ
ータを割り振るＣＰＵモジュール８−１〜８−ｎのＣＰ
ＩＤ（ＣＰＵモジュールのＩＤ）を決定し、Ｉ／Ｏバス
調停部１９を介して、決定されたＣＰＩＤを周辺機能部
４に送信する。周辺機能部４では、データ送信要求のあ
るＣＰＵ１４−１〜１４−ｎがデータを書き込んだ送信
ＦＩＦＯ１６−１〜１６−ｎにおいて、送信されてきた
ＣＰＩＤを送信データの先頭に設定して送信データを送
信する。主制御部２では、Ｉ／Ｏバス１３上に送出され
た周辺機能部４からの送信データに付加されたＣＰＩＤ
を、受信ＦＩＦＯ２３−１〜２３−ｎのフィルタリング
機能を使って、自分のＣＰＵモジュール８−１〜８−ｎ
のＩＤと比較する。比較の結果、送信データに付加され
たＣＰＩＤが自分のＣＰＵモジュール８−１〜８−ｎの
ＩＤと一致した場合のみ受信ＦＩＦＯ２３−１〜２３−
ｎにデータを書き込む。割り込み制御部２１は、周辺機
能部４の送信データを送出したＣＰＵ１４−１〜１４−
ｎから得た、ＣＰＩＤに基づいて対応するＣＰＵ１１−
１〜１１−ｎに割り込みをかける。割り込みをかけられ
たＣＰＵ１１−１〜１１−ｎは、受信ＦＩＦＯ２３−１
〜２３−ｎからデータを読み込む。

【００２５】このように、割り込み制御は、データが読
み込まれるＣＰＵ１１−１〜１１−ｎに対してのみ行わ
れるので、他のＣＰＵ１１−１〜１１−ｎは、割り込み
を受けることなく処理を続けることができるので、処理
が遅延されることがない。

【００２６】本実施形態によれば、周辺機能部４と主制
御部２とのデータ送受信用のＩ／Ｏバス１３と、主制御
部２がＧＭ９にアクセスするためのグローバルバス１０
を分離することにより、グローバルバス１０の高速転送
が可能になり、主制御部２の性能が向上する。

【００２７】Ｉ／Ｏバス１３を経由したアクセスは、Ｃ
ＰＵモジュール８−１〜８−ｎ上のＦＩＦＯを用いて行
い、グローバルバスの使用権に依存しない。そのためＣ
ＰＵの処理の待ち時間が発生せず、効率的に処理が実行
できる。また、グローバルバス１０は、ＧＭアクセスの
みに使用されるので、高速のデータ転送が可能となり、
主制御部２の性能が向上する。

【００２８】周辺機能部４から主制御部２へデータ転送
する際の送信先ＣＰＵモジュール８−１〜８−ｎの決定
方法は、ＢＵＳ ＣＯＮＴ部６から送信先ＣＰＵモジュ
ール８−１〜８−ｎのＩＤが付与されることで決定され
る。ＢＵＳ ＣＯＮＴ部６はＣＰＵモジュール８−１〜
８−ｎから定期的に収集するＣＰＵ負荷率により、周辺
機能部４からのデータを受信する送信先モジュール８−
１〜８−ｎを決定するので、全体に対する割り込みを行
うなどの方法で決定する方法と異なり、データ受信を行
わない主制御部２のＣＰＵ１１−１〜１１−ｎは処理中
断などが発生せず、処理能力の向上が可能となる。

【００２９】前述のように、ＢＵＳ ＣＯＮＴ部６から
送信先ＩＤが直接付与される構成のため、データ転送は
ＢＵＳ ＣＯＮＴ部６でデータを一旦バッファリングし
てから送信するのではなく、送信元モジュールから直接
送信先モジュールへデータ転送を行うことができ、Ｉ／
Ｏバス１３においても高速・効率的なデータ転送が可能
となる。

【００３０】図３は、図２のＩ／Ｏバス上のデータフォ
ーマットを示す図である。データは、９ビットで１フィ
ールドを形成しており、９ビット毎に、同図に示すよう
な情報が格納される。送信先ＩＤは、主制御部及び周辺
機能部のモジュールＩＤを示す。ただし、周辺機能部の
モジュールより送信される場合には、ＦＩＦＯ上で全て
“１”としハード的に各ＣＰＵの負荷状況に合わせて、
送信先ＩＤを切り替える（ＢＵＳ ＣＯＮＴ部から付与
されたものを付け替える）。すなわち、主制御部から送
信されてくる送信先ＩＤとＦＩＦＯの先頭にある全て
“１”のデータとの排他的論理和を取ることにより、デ
ータの先頭に送信先ＩＤを設定するようにする。

【００３１】Ｃ ＤＡＴＡ８は、送信先ＩＤフラグを示
す。このビットが“１”の場合に送信先ＩＤが有効であ
る。従って、送信先ＩＤ以外のこのビットは、必ず
“０”となる。このフラグを参照してデータがＩ／Ｏバ
ス上に送信されてきたことを認識する。

【００３２】ＬＩ（Length Indicator ）は、有効デー
タ長を示す。設定値は、００Ａｈ〜ＦＦＦｈ（４Ｋｂｙ
ｔｅ）までである。これ以外の設定は、異常受信として
データを破棄する。また、範囲は０〜Ｎ＋１までとする
（ＬＩ＝Ｎ＋１）。送信ＩＤは、送信元各自のモジュー
ルＩＤを示す。ＳＮ（Sequence Number）は、送信パケ
ット順序番号を示す。ＤＡＴＡ ０〜ｎは、有効データ
を示す。ｎの最大値は、例えば、４０８６である。ＣＨ
Ｋ（Check ）ビットは、受信パケット有効・無効判断用
データを示す。このデータは、５５ｈ固定で、１受信パ
ケットの最後尾が５５ｈでなければ受信異常として、デ
ータを破棄する（処理は、ファームウェア的に行う）。

【００３３】図４は、主制御部の各ＣＰＵモジュールの
Ｉ／Ｏバスからのデータの受信のための構成を示す図で
ある。Ｉ／Ｏバスを送信されてきたデータは、Ｉ／Ｏバ
ス受信部のバッファ３１に一旦記憶され、書き込みリタ
イミング部３２において、モジュール内のタイミング
（ＣＬＫ）に乗せ変えられる。自ＩＤデータ長検出部３
３には、送信データＣ−ＤＡＴＡが入力される。自ＩＤ
データ長検出部３３では、Ｃ−ＤＡＴＡＥＮがＯＮ時
に、Ｃ−ＤＡＴＡ８ビットが“１”（送信先ＩＤ）であ
ることの検出と、送信データのＣＰＩＤが自ＩＤと一致
することの検出、図３のフォーマット内のＬＩ部よりデ
ータ長の検出を行う。Ｃ−ＤＡＴＡ８ビットが“１”で
あり、かつ、自ＩＤと送信データのＣＰＩＤとが一致す
る場合には、受信ＦＩＦＯ３４に受信した送信データを
書き込むためのＷＥＮ信号の生成を行う（ＷＥＮ信号が
“ＯＮ”時ＦＩＦＯに書き込み可能）。

【００３４】発振器３８からのクロック信号は、１／ｎ
分周器３５によって分周され、自ＩＤデータ長検出部３
３、書き込みリタイミング部３２及び受信ＦＩＦＯ３４
に入力される。デコーダ３６でＣＰＵ３７からの受信Ｆ
ＩＦＯアドレスをデコードして割り込みクリア（割り込
みを行うために、現在の処理を一時退避させるための信
号）やＦＩＦＯのデータを読み込むためのＲＥＮを生成
する（ＲＥＮ信号がＯＮ時にＦＩＦＯより読み込み可
能）。

【００３５】このようにして、Ｉ／Ｏバスから受け取っ
たデータに含まれる送信先ＩＤを自モジュールのＩＤと
比較することにより、自モジュール宛てのデータのみを
読み込むようにするフィルタリング処理を行う。従っ
て、ＣＰＵ３７が受け取ったデータを処理するための割
り込み処理は、周辺機能部から送信されてきたデータの
宛先のモジュールのみに生じるので、他のＣＰＵモジュ
ールは、いままでの処理を中断されることなく続けるこ
とができるので、無駄な処理遅延を生じることがない。

【００３６】図５は、図４の自ＩＤデータ長検出部の処
理の流れを示すフローチャートである。自ＩＤデータ長
検出部は、最初アイドル状態にある。ステップＳ１０
で、Ｃ−ＤＡＴＡＥＮ信号が入力されたか、すなわち、
周辺機能部からのデータ信号が入力されたことを示すイ
ネーブル信号が入力されたか否かを検出する。検出して
いない場合には、イネーブル信号の入力を待つ。イネー
ブル信号が入力されると、ステップＳ１１で、Ｃ ＤＡ
ＴＡ８のＩＤフラグが“１”か否かを判断する。ＩＤフ
ラグが“１”でない場合には、ステップＳ１０に戻る。
ＩＤフラグが“１”である場合には、ステップＳ１２に
進んで、Ｃ ＤＡＴＡ７〜Ｃ ＤＡＴＡ０の送信先ＩＤ
が自モジュールのＩＤと一致するか否かを判断する。一
致しない場合には、ステップＳ１０に戻る。一致した場
合には、ステップＳ１３で、データ長を検出し、ステッ
プＳ１４で、パケットデータを受信ＦＩＦＯに書き込
む。すなわち、書き込みイネーブル信号ＷＥＮを出力す
る。そして、ＩＲＱ−Ｕパルスアサートを行う。すなわ
ち、ステップＳ１５において、ＣＰＵが受信ＦＩＦＯ内
のデータを読み込むために、ＣＰＵに与える割り込み信
号を生成するためのトリガ信号を出力し、アイドル状態
に戻る。

【００３７】図６は、主制御部のＣＰＵモジュールがデ
ータを送信するタイミングを設定するためにＢＵＳ Ｃ
ＯＮＴ部が出力する信号のタイミングチャートである。
図７は、周辺機能部のモジュールがデータを送信するタ
イミングを設定するためにＢＵＳ ＣＯＮＴ部が出力す
る信号のタイミングチャートである。

【００３８】図６は、ＣＰＵモジュールから周辺機能部
へ信号を送信する場合の説明図である。同図（ａ）は、
ＢＵＳ ＣＯＮＴ部からＣＰＵモジュールに対して出力
される信号のタイミングチャートである。同図（ｂ）
は、ＣＰＵモジュールからＩ／Ｏバスに出力される信号
のタイミングチャートである。同図において、ＳＴＢ
は、アクティブＬの期間中はＩ／Ｏバス上でＰＩＤが有
効であることを示す信号である。ＰＩＤは、ＢＵＳ Ｃ
ＯＮＴ部からポーリング形式で出力される６ビットの周
辺機能部の各モジュールＩＤである。ＢＣＯＮＴＥＮ
は、アクティブＬの期間中はＩ／Ｏバス上のＳＴＢ、Ｐ
ＩＤ、ＣＰＩＤＥＮ、ＣＰＩＤが有効であることを示す
信号である。図６のＰＩＤＡＣＫは、ＣＰＵモジュール
への周辺機能部からの応答信号であり、図７のＰＩＤＡ
ＣＫは、周辺機能部の送信ＦＩＦＯのたまっているモジ
ュールから出力される送信リクエスト信号であり、アク
ティブＬの期間中は通信が行われていることを示し、Ｐ
ＩＤは、更新されない。また、１パケット転送後は必ず
ネゲートされる。Ｃ−ＤＡＴＡＥＮは、アクティブＬの
期間中はＩ／Ｏバス上のＣ−ＤＡＴＡが有効であること
を示す信号である。Ｃ−ＤＡＴＡは、主制御部−周辺機
能部間で、データの送受信を行う９ビットのバス上で授
受されるデータである。Ｃ−ＤＡＴＡ［８］はフラグビ
ットであり、Ｃ−ＤＡＴＡ［７：０］が実際のコミュニ
ケーションデータである。Ｃ−ＤＡＴＡ［８］が“１”
に設定されている場合には、後続のＣ−ＤＡＴＡ［７：
０］は、送信先ＩＤとなる。主制御部のＣＰＵモジュー
ルから周辺機能部のＣＰＵにデータを送信する場合には
（同図の場合）、Ｃ−ＤＡＴＡ［７：０］には、周辺機
能部の送信先ＣＰＵのＩＤが設定される。また、周辺機
能部のＣＰＵから主制御部のＣＰＵモジュールにデータ
を送信する場合には（図７の場合）、ＢＵＳ ＣＯＮＴ
部から通知される、主制御部のＣＰＵモジュールのＩＤ
が設定されて送信される。詳細は、図３参照。ＳＥＮＤ
ＥＮは、アクティブＬの期間中はＩ／Ｏバス上のＰＩＤ
ＡＣＫ、Ｃ−ＤＡＴＡＥＮ、Ｃ−ＤＡＴＡが有効である
ことを示す信号である。本信号は、Ｉ／Ｏバス上にデー
タを送信しているモジュールのみバスを占有している間
アクティブＬにドライブする。

【００３９】図６（ａ）に示されるように、ＢＵＳ Ｃ
ＯＮＴ部は、ＢＣＯＮＴＥＮを出力し、ＢＵＳ ＣＯＮ
Ｔ部から送信される各信号を有効にする。そして、ＳＴ
Ｂを出力し、ＣＰＵモジュールから送られくるＰＩＤを
取得する。

【００４０】次に、図６（ｂ）に示されるように、ある
ＣＰＵモジュール（同図の場合ＩＤ＋１のＣＰＵモジュ
ール）から送信リクエストが出されると、ＰＩＤＡＣＫ
がアクティブＬになり、Ｃ−ＤＡＴＡＥＮが出力され
る。これに同期して、送信リクエストを出力したＣＰＵ
モジュールからＣ−ＤＡＴＡ[8] とＣ−ＤＡＴＡ[7:0]
が出力される。これにより、主制御部のＣＰＵモジュー
ルから周辺機能部の送信先ＣＰＵにデータが送信され
る。

【００４１】図７は、周辺機能部から主制御部にデータ
を送信する場合の説明図である。なお、図７において、
各信号の意味は、図６に説明したとおりである。ＣＰＩ
ＤＥＮは、アクティブＬの期間中はＩ／Ｏバス上でＣＰ
ＩＤが有効であることを示す信号である。ＣＰＩＤは、
周辺機能部のＣＰＵモジュールから主制御部ＣＰＵモジ
ュールへの通信時、周辺ＣＰＵモジュールでのみ使用さ
れる。ＣＰＩＤは、周辺機能部のＣＰＵモジュールから
主制御部のＣＰＵモジュールへの通信時、周辺機能部の
ＣＰＵモジュールでのみ使用される低負荷の主制御部の
ＣＰＵモジュールＩＤを示す。ＣＰＩＤは、周辺機能部
のＣＰＵモジュールのＰＩＤＡＣＫがアクティブＬにな
ったときに更新され、ＣＰＩＤＥＮがアクティブＬの期
間有効とし、送信ＣＰＩＤの基になる。

【００４２】図７（ａ）は、ＢＵＳ ＣＯＮＴ部からＩ
／Ｏバスに出力される信号であり、図７（ｂ）は、周辺
機能部からＩ／Ｏバスを介してＣＰＵに出力される信号
を示している。

【００４３】図７（ａ）に示されるように、ＢＵＳ Ｃ
ＯＮＴ部は、ＢＣＯＮＴＥＮを出力し、ＢＵＳ ＣＯＮ
Ｔ部から出力される信号を有効とする。そして、ＳＴＢ
を出力して、Ｉ／Ｏバス上にＰＩＤを出力すると共に、
ＣＰＩＤＥＮを出力して、周辺機能部から送られるＣＰ
ＵモジュールのＩＤ（ＣＰＩＤ）を出力させる。

【００４４】図７（ｂ）に示されるように、周辺機能部
からは、ＰＩＤＡＣＫが出力され、これと同時にＳＥＮ
ＤＥＮがアクティブＬとなる。また、Ｃ−ＤＡＴＡＥＮ
がアクティブＬにされ、周辺機能部からのデータの送信
待ち状態になる。ここで、図７（ａ）のＣＰＩＤＥＮが
アクティブＬになった時点から一定時間内（今の場合、
最大１０２４クロック）にＣＰＩＤを受け取り、これを
Ｃ−ＤＡＴＡ[7:0] の先頭に付加して、Ｉ／Ｏバス上に
送出する。

【００４５】以下に、ＣＰＵ負荷率の収集方法を説明す
る。主制御部のＣＰＵモジュールは、ＢＵＳ ＣＯＮＴ
部からの状変監視ポーリングにより、自モジュールが選
択された時にＣＰＵ負荷率（ＳＶＣＰ[2:0])を出力す
る。本情報は、ＣＰＵモジュールが一定周期で自ＣＰＵ
の負荷率の状態をレジスタに書き込んだ値が出力される
ものであり、ＢＵＳ ＣＯＮＴ部は本情報を元に、ＣＰ
Ｕモジュール−周辺機能部間通信、割り込み処理の情報
として使用するＣＰＵモジュールＩＤ（ＣＰＩＤ）を生
成する。

【００４６】負荷率検出は、負荷率収集専用バスのポー
リングで収集された各ＣＰＵモジュールのＣＰＵ負荷率
から各レジスタへのイネーブル信号を生成する。負荷率
が受付拒否のときは何れのイネーブル信号も出力しな
い。負荷率は、ＣＰＵモジュール内でタスク走行時間の
計測などによって行う。

【００４７】図８は、負荷率の設定値の例を示す図であ
る。例えば、ＣＰＵの負荷率が“Ｘ０００”の場合に
は、受付拒否であり、周辺機能部からのデータを受け付
けない場合である。ＣＰＵ負荷率が“Ｘ１１１”の時
は、負荷大であり、このとき、「大ＥＮ」信号（大イネ
ーブル信号）を生成するようにする。ＣＰＵ負荷率が
“Ｘ０１１”の時は、負荷中であり、「中ＥＮ」信号
（中イネーブル信号）と「大ＥＮ」信号を生成する。ま
た、負荷率が“Ｘ００１”の時は、負荷小であり、「小
ＥＮ」信号（小イネーブル信号）、「中ＥＮ」信号及び
「大ＥＮ」信号を生成する。

【００４８】ここで、負荷率は、上記したように、例え
ば、タスク走行時間の計測で決定されるが、どの程度の
計測値の範囲で、大、中、小、拒否のいずれの負荷率を
割り当てるかは当業者によって適宜設定されるべきもの
である。また、「小ＥＮ」信号、「中ＥＮ」信号、及び
「大ＥＮ」信号は、後述するＣＰＩＤ生成部の説明に使
用する。

【００４９】図９は、負荷率テーブルの例を示す図であ
る。ＣＰＵモジュールは、「Ａ」〜「Ｈ」までがあると
する。負荷率が、テーブルの１行目のようになっている
場合には、全てのＣＰＵモジュールの負荷が小なので、
「Ａ」〜「Ｈ」のＣＰＵモジュールに対して、同図
（ｂ）のように、「小ＥＮ」、「中ＥＮ」、「大ＥＮ」
信号が生成され、いずれのＣＰＵモジュールも均等に周
辺機能部からのデータを受け取るようになる。一方、負
荷率が、同図（ａ）のテーブルの２行目のようになって
いるとすると、ＣＰＵモジュール「Ａ」と「Ｅ」が負荷
大で、「Ｃ」、「Ｄ」、「Ｇ」が負荷中であるので、図
８に従ってイネーブル信号を生成すると、同図（ｃ）に
示すように、負荷の小さいＣＰＵモジュールに対してよ
り多くのイネーブル信号が生成される。このイネーブル
信号に基づいて、周辺機能部からのデータの受け付けが
行われるので、頻繁にイネーブル信号が生成されること
になり、周辺機能部からのデータをより受け付けやすく
なる。

【００５０】負荷率が同図（ａ）のテーブルの３行目の
ようになる場合には、負荷率が小のＣＰＵモジュール
は、「Ａ」のみであり、全てのイネーブル信号が生成さ
れるのは、「Ａ」のみとなる。一方、負荷大となってい
るモジュールが「Ｅ」、「Ｆ」、「Ｈ」となっているの
で、これらについては、イネーブル信号は「大ＥＮ」の
みしか生成されない。従って、同図（ｄ）には、
「Ｅ」、「Ｆ」、「Ｈ」は、「大ＥＮ」の部分にのみ現
れるようになっている。同図のテーブルの４行目では、
モジュール「Ａ」が受け付け拒否となっている。この場
合には、モジュール「Ａ」が現在の負荷が大きすぎて、
周辺機能部からのデータを受け付けられないこを意味し
ている。従って、「Ａ」については、イネーブル信号は
生成されず、同図（ｅ）においては、「Ａ」は記載され
ていない。

【００５１】図１０は、ＣＰＩＤ生成部の要部構成を示
す図である。負荷率（ＳＶＣＰ）は、負荷率検出部５０
に入力される。負荷率が「小」である場合には、小レジ
スタ５１、小中レジスタ５２、及び小中大レジスタ５３
全てにＳＶＳＥＬ番号（ＣＰＩＤの整理番号）を書き込
むため、「小ＥＮ」がイネーブルとなる。そして、ＳＶ
ＳＥＬ番号取り込み信号（ＳＶＳＥＬ番号取り込み用の
クロック信号）が入力されて、小レジスタ５１、小中レ
ジスタ５２、及び小中大レジスタ５３にＳＶＳＥＬ番号
が入力される。また、ＳＶＣＰが「中」である場合に
は、小中レジスタ５２及び小中大レジスタ５３に「中Ｅ
Ｎ」信号が入力され、ＳＶＳＥＬが小中レジスタ５２及
び小中大レジスタ５３に、ＳＶＳＥＬ番号取り込み信号
（ＳＶＳＥＬ番号の取り込みタイミングを与えるクロッ
ク信号）の入力と同時に書き込まれる。ＳＶＣＰが
「大」の場合は、負荷率検出部５０で、「大ＥＮ」が生
成され、小中大レジスタ５３に入力されると共に、ＳＶ
ＳＥＬがＳＶＳＥＬ番号取り込み信号の入力と同時に小
中大レジスタ５３に書き込まれる。ＳＶＣＰが「拒否」
である場合には、いずれのレジスタにもＳＶＳＥＬ番号
は書き込まれない。すなわち、イネーブル信号は生成さ
れない。

【００５２】小レジスタ５１、小中レジスタ５２、及び
小中大レジスタ５３に書き込まれたＳＶＳＥＬ番号は、
有効データ数と共に、それぞれ小ＩＤ出力制御部５４、
小中ＩＤ出力制御部５５、及び小中大ＩＤ出力制御部５
６に書き込まれる。小ＩＤ出力制御部５４、小中ＩＤ出
力制御部５５、及び小中大ＩＤ出力制御部５６からは、
入力されたＳＶＳＥＬ番号を基に、順次、ＣＰＩＤが出
力されると共に、イネーブル信号が出力され、ＣＰＩＤ
セレクタ５７に入力される。ＣＰＩＤセレクタ５７で
は、Ａ〜Ｃ端子に順次入力されるＣＰＩＤを１つずつ出
力し、周辺機能部からのデータを受け取るべきＣＰＵの
ＩＤとして出力する。一回のポーリングによって得られ
た負荷率に基づく、ＣＰＩＤの出力が一通り終了する
と、テーブル更新信号が小ＩＤ出力制御部５４、小中Ｉ
Ｄ出力制御部５５、及び小中大ＩＤ出力制御部５６に入
力され、リセットされる。また、後述するように、小Ｉ
Ｄ出力制御部５４、小中ＩＤ出力制御部５５、及び小中
大ＩＤ出力制御部５６は、ＰＩＤＡＣＫ信号あるいはＩ
ＲＱ出力信号を受け取り、これを他の信号と共に利用し
て、ＣＰＩＤ及びイネーブル信号を出力する。

【００５３】図１１は、ＳＶＳＥＬ番号、負荷率、及び
各レジスタの内容の関係を示す図である。同図（ａ）の
ＳＶＳＥＬ番号は、各ＣＰＵモジュールを表す番号とし
て、順次入力される。これに対し、取得された負荷率が
同図（ｂ）に示すように、ＳＶＳＥＬ番号と同期して入
力される。上記で説明したように、負荷率が「小」の場
合には、全てのレジスタにＳＶＳＥＬ番号が書き込ま
れ、「中」の場合には、小中レジスタ、及び小中大レジ
スタにＳＶＳＥＬ番号が書き込まれる。また、負荷率が
「大」のときは、小中大レジスタのみにＳＶＳＥＬ番号
が書き込まれ、「拒否」の時は、いずれのレジスタにも
ＳＶＳＥＬ番号は書き込まれない。同図（ｂ）のような
負荷率が得られた場合には、小レジスタ、小中レジス
タ、小中大レジスタには、同図（ｃ）に示されるような
テーブルが生成される。

【００５４】図１２は、図１０の各レジスタのＳＶＳＥ
Ｌ番号取り込みタイミングとレジスタの構成を示す図で
ある。同図（ａ）の矢印に示されるように、各ＳＶＳＥ
Ｌ番号が出力されると、各取り込みタイミングに従っ
て、ＳＶＳＥＬ番号が取り込まれる。そして、ＣＰＵモ
ジュールの数だけＳＶＳＥＬ番号のカウントが終わった
時点でテーブル更新信号が入力される。

【００５５】同図（ｂ）に示すように、ＳＶＳＥＬ番号
が各レジスタ５９−１〜５９−８に印加されるとき、Ｓ
ＶＳＥＬ番号の取り込みタイミングを示すクロックとし
て、ＳＶＳＥＬ番号取り込み信号が入力される。レジス
タ５９−１〜５９−８に入力される取り込みイネーブル
信号は、有効ＳＶＳＥＬ番号カウンタ６０に入力され、
何個のデータがレジスタに記憶されているかをカウント
する。有効ＳＶＳＥＬ番号カウンタ６０の出力は、比較
器５８−１〜５８−８に入力され、“０”〜“７”の数
と比較される。比較の結果一致を見た比較器５８−１〜
５８−８のいずれかがレジスタ５９−１〜５９−８の対
応するレジスタにイネーブル信号を入力し、ＳＶＳＥＬ
番号を取り込ませる。

【００５６】主制御部のＣＰＵモジュール数分処理が終
わると、有効ＳＶＳＥＬ番号カウンタ６０から有効ＳＶ
ＳＥＬ番号が出力され、いくつのデータが有効データと
してレジスタに記憶されているかを出力すると共に、各
レジスタ５９−１〜５９−８からＳＶＳＥＬ番号が出力
される。

【００５７】すなわち、各レジスタ５９−１〜５９−８
は負荷率検出部からのＥＮ信号により、ＳＶＳＥＬ番号
取り込みタイミングでＳＶＳＥＬ番号をレジスタに取り
込むと同時にレジスタに書き込んだ有効なＳＶＳＥＬ番
号の個数をカウントする。カウンタの値により比較器を
介してレジスタのＥＮを制御するため、有効なＳＶＳＥ
Ｌ番号のみがレジスタ１から順番に書き込まれ、全ＣＰ
Ｕモジュールのポーリングが完了した時点でＣＰＵ負荷
率のテーブルが完成する。

【００５８】同図（ｂ）中、有効ＳＶＳＥＬ番号カウン
タ６０は同図（ｂ）のレジスタ回路にいくつのＳＶＳＥ
Ｌ番号がラッチされたかカウントするためのものであ
る。カウンタのＣＫは、ＳＶＳＥＬ番号毎に１つ存在す
るＳＶＳＥＬ番号取り込みタイミングである。

【００５９】図１１の負荷率によるテーブル構成例の場
合を用いて、小レジスタの動作を説明する。まず、ＳＶ
ＳＥＬ番号＝０の時、負荷率は「大」なので小ＥＮ信号
はディスエーブルのままである。有効ＳＶＳＥＬ番号カ
ウンタはカウントアップされず“０”のままである。有
効ＳＶＳＥＬ番号カウンタのタウント値が「＝０」であ
ることを検出する比較器５８−１の比較結果が「真」で
あり、ＥＮ信号がイネーブルでカウント値が“０”の時
にレジスタ５９−１にＥＮ信号を出力する。今、ＥＮ信
号はディスエーブルであるためレジスタ５９−１にはＳ
ＶＳＥＬ番号がラッチされない。

【００６０】次に、ＳＶＳＥＬ番号＝１の時、負荷率は
「小」なので小ＥＮ信号はアクティブになる。このとき
レジスタ５９−１のＥＮ入力はアクティブになるためＳ
ＶＳＥＬ番号＝１がレジスタ５９−１にラッチされる。
同時に有効ＳＶＳＥＬ番号カウンタは“１”にカウント
アップされる。

【００６１】次に、ＳＶＳＥＬ番号＝２の時、ＣＰＵ負
荷率が「小」なのでレジスタ５９−２にＳＶＳＥＬ番号
＝２が格納され、有効ＳＶＳＥＬ番号カウンタは“２”
にカウントアップされる。

【００６２】次にＳＶＳＥＬ番号＝３〜５はＣＰＵ負荷
率が「小」でないためスキップされる。次にＳＶＳＥＬ
番号＝６のときＣＰＵ負荷率が「小」なのでレジスタ５
９−３にＳＶＳＥＬ番号＝６が格納され、有効ＳＶＳＥ
Ｌ番号カウンタは“３”にカウントアップされる（図１
１の負荷率によるテーブル構成例のレジスタ内のカウン
タ部分）。ＳＶＳＥＬ番号＝７はＣＰＵ負荷率が「中」
のためスキップされる。

【００６３】この動作は小レジスタ、中レジスタ、大レ
ジスタの３種類が平行して同時に行う。図１３は、ＣＰ
ＩＤ出力制御部の構成を示す図である。

【００６４】テーブル更新タイミングで図１２のレジス
タ部から送信されてきたＳＶＳＥＬがＣＰＩＤ出力制御
部に書き込まれる。ＣＰＩＤ出力制御部では有効な各レ
ジスタ内のカウンタの値が反映されたｎ進カウンタが設
けられ、カウンタの動作によってＣＰＩＤが出力され
る。

【００６５】ＣＰＩＤ出力制御部では小レジスタのレジ
スタ１の値から順にＳＶＳＥＬ番号をＣＰＩＤとして出
力していく。割り込みが上がる（ＣＰＩＤを出力）毎に
次のレジスタ内容に変化していく。

【００６６】ＣＰＩＤは、どのＣＰＵに割り込みをあげ
るべきか（Ｉ／ＯバスにてどのＣＰＵに送信すべきか）
を示す。テーブル更新タイミングで各レジスタの内容と
有効ＳＶＳＥＬ番号カウンタ７０の値がロードされる。

【００６７】図１２の小レジスタに３つのＳＶＳＥＬが
ラッチされていた場合、有効ＳＶＳＥＬ番号ｎ進カウン
タ７０は“３”をロードし、３進カウンタとなる。この
とき有効ＳＶＳＥＬ番号ｎ進カウンタ値が比較器７１に
おいて、ｎ（このときｎ＝３）より小さいとき、ＣＰＩ
Ｄが有効となるＥＮ信号が出力される。

【００６８】有効ＳＶＳＥＬ番号ｎ進カウンタ７０のク
ロックは、Ｉ／ＯバスのＰＩＤＡＣＫ毎にカウントアッ
プされる。１度目の割り込み（Ｉ／Ｏバス送信先ＣＰＩ
Ｄ）は小ＩＤ出力制御部７３のレジスタ１に格納された
ＣＰＩＤに対して上がる。２度目の割り込み（Ｉ／Ｏバ
ス送信先ＣＰＩＤ）は、有効ＳＶＳＥＬ番号ｎ進カウン
タ７０が“１”にカウントアップされているため小ＩＤ
出力制御部７３のレジスタ２に格納されたＣＰＩＤに対
して上がる。３度目の割り込み（Ｉ／Ｏバス送信先ＣＰ
ＩＤ）は有効ＳＶＳＥＬ番号ｎ進カウンタ７０が“２”
にカウントアップされているため小ＩＤ出力制御部７３
のレジスタ３に格納されたＣＰＩＤに対して上がる。４
度目の割り込み（Ｉ／Ｏバス送信先ＣＰＩＤ）から小中
ＩＤ出力制御部７４がＣＰＩＤを出力する（図中比較器
７２においてカウント値がｎ（このときｎ＝３）に等し
い時）。小中ＩＤ出力制御部７４のＣＰＩＤが全て出力
されたら、小中大ＩＤ出力制御部７５がＣＰＩＤを出力
する。テーブル更新後、最初ＰＩＤＡＣＫがアクティブ
Ｌになったら、ｎ進カウンタ（３進カウンタ）から０が
出力され、小レジスタの最初のレジスタからＣＰＩＤ
“１”が出力され、このＣＰＩＤが図７のＣ−ＤＡＴＡ
［８］の上りの他のデータＣ−ＤＡＴＡ［７：０］に反
映される。ＣＰＩＤ“１”のボートに対して、図７のＤ
ＡＴＡＥＮに同期して１パケット分Ｃ−ＤＡＴＡが送ら
れる。この送られたことにより、ＰＩＤＡＣＫは立ち上
がり、次のＰＩＤＡＣＫによって、２番目のレジスタに
入っているＣＰＩＤ“２”が出力される。“６”の出力
が終わったら、次に小中ＩＤ出力制御部７４が起動され
る。

【００６９】従って、本発明の実施形態によれば、負荷
率小のＣＰＵモジュールに対応するＳＶＳＥＬ番号１、
２、６が小レジスタ、小中レジスタ、小中大レジスタか
ら繰り返し出力されるので、負荷率小のＣＰＵモジュー
ルの使用頻度が多くなり、負荷率に応じてＣＰＵモジュ
ールを使用することが可能となる。

【００７０】

【発明の効果】負荷率の収集バスと負荷率小、小中、小
中大レジスタを設けることにより、バス制御部で各ＣＰ
Ｕモジュールの負荷率を収集後、負荷の軽いＣＰＵモジ
ュールへ信号送信、割り込み入力の制御を行うことがで
き、各ＣＰＵモジュールの効率的な負荷分散と、スプリ
アス割り込みによる性能低下を防止し、主制御部の性能
向上が可能となる。

【図面の簡単な説明】

【図１】本発明の原理を示すフローチャートを示す図で
ある。

【図２】本発明の一実施形態を示す図である。

【図３】図２のＩ／Ｏバス上のデータフォーマットを示
す図である。

【図４】主制御部の各ＣＰＵモジュールのＩ／Ｏバスか
らのデータの受信のための構成を示す図である。

【図５】図４の自ＩＤデータ長検出部の処理の流れを示
すフローチャートである。

【図６】主制御部のＣＰＵモジュールがデータを送信す
るタイミングを設定するためにＢＵＳ ＣＯＮＴ部が出
力する信号のタイミングチャートである。

【図７】周辺機能部のモジュールがデータを送信するタ
イミングを設定するためにＢＵＳ ＣＯＮＴ部が出力す
る信号のタイミングチャートである。

【図８】負荷率の設定値の例を示す図である。

【図９】負荷率テーブルの例を示す図である。

【図１０】ＣＰＩＤ生成部の要部構成を示す図である。

【図１１】ＳＶＳＥＬ番号、負荷率、及び各レジスタの
内容の関係を示す図である。

【図１２】図１０の各レジスタのＳＶＳＥＬ番号取り込
みタイミングとレジスタの構成を示す図である。

【図１３】ＣＰＩＤ出力制御部の構成を示す図である。

【図１４】広帯域ＣＤＭＡ通信システムの概略構成を示
す図である。

【図１５】従来のプロトコル終端装置とその制御装置を
示した図である。

【図１６】従来の主制御部のＣＰＵモジュールの処理の
流れを示すフローチャートを示す図である。

【符号の説明】

２ 主制御部 ４ 周辺機能部 ６ ＢＵＳ ＣＯＮＴ部 ８−１〜８−ｎ ＣＰＵモジュール １０ グローバルバス １１−１〜１１−ｎ、１４−１〜１４−ｎ ＣＰＵ １２−１〜１２−ｎ グローバルバスインタフェー
ス １３ Ｉ／Ｏバス １５−１〜１５−ｎ 受信ＦＩＦＯ １６−１〜１６−ｎ 送信ＦＩＦＯ １８ グローバルバス調停部 １９ Ｉ／Ｏバス調停部 ２０ ＣＰＩＤ生成部 ２１ 割り込み制御部 ２２−１〜２２−ｎ 送信ＦＩＦＯ ２３−１〜２３−ｎ 受信ＦＩＦＯ ３０ Ｉ／Ｏバス受信部 ３１ バッファ ３２ 書き込みリタイミング部 ３３ 自ＩＤデータ長検出部 ３４ 受信ＦＩＦＯ ３５ １／ｎ分周器 ３６ デコーダ ３７ ＣＰＵ ３８ 発振器 ５０ 負荷率検出部 ５１ 小レジスタ ５２ 小中レジスタ ５３ 小中大レジスタ ５４、７３ 小ＩＤ出力制御部 ５５、７４ 小中ＩＤ出力制御部 ５６、７５ 小中大ＩＤ出力制御部 ５７ ＣＰＩＤセレクタ ５８−１〜５８−８ 比較器 ５９−１〜５９−８ レジスタ ６０ 有効ＳＶＳＥＬ番号カウンタ ７０ 有効ＳＶＳＥＬ番号ｎ進カウンタ ７１、７２ 比較器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 誠也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山田 高裕 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内 (72)発明者 山口 雅史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B045 FF11 GG04

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数のＣＰＵモジュールを含み、各ＣＰＵ
   モジュールの負荷率を収集し、該負荷率に基づきデータ
   受信を行うべきＣＰＵモジュールを指示する主制御手段
   と、 該主制御手段によって指示されたＣＰＵモジュールにデ
   ータを転送する周辺機能手段と、 該主制御手段と該周辺機能手段との間のデータ転送を行
   うためのＩ／Ｏバス手段と、を備えることを特徴とする
   システム。
2. 【請求項２】前記主制御手段は、 負荷率の大きさに応じて各ＣＰＵモジュールの識別子を
   記憶するレジスタ手段を備えるＣＰＩＤ生成手段を備
   え、 該レジスタ手段からＣＰＵモジュールの識別子を順次読
   み出すことにより、前記周辺機能手段からデータを送信
   する送信先のＣＰＵモジュールを決定することを特徴と
   する請求項１に記載のシステム。
3. 【請求項３】前記ＣＰＵモジュールの負荷率が特定の値
   である場合は、該特定の負荷率を有する該ＣＰＵモジュ
   ールの識別子を前記レジスタ手段に書き込まないことを
   特徴とする請求項２に記載のシステム。
4. 【請求項４】前記負荷率を、負荷率小、負荷率中、負荷
   率大、受け付け拒否に分類し、 前記主制御手段に、負荷率小のＣＰＵモジュールの識別
   子を記憶する小レジスタと、負荷率小と負荷率中のＣＰ
   Ｕモジュールの識別子を記憶する小中レジスタと、負荷
   率小、負荷率中及び負荷率大のＣＰＵモジュールの識別
   子を記憶する小中大レジスタとを備えるＣＰＩＤ生成手
   段を設け、 該小レジスタ、該小中レジスタ、及び該小中大レジスタ
   から順次ＣＰＵモジュールの識別子を読み出すことによ
   り、前記周辺機能手段からのデータを受け取るべきＣＰ
   Ｕモジュールを指定することを特徴とする請求項１に記
   載のシステム。
5. 【請求項５】前記主制御手段に含まれる複数のＣＰＵモ
   ジュールのデータ受信部では、前記周辺機能手段から受
   け取ったデータに設定されているＣＰＵモジュールの識
   別子と自ＣＰＵモジュールの識別子とを比較し、一致す
   る場合にのみデータを受信することを特徴とする請求項
   ２または４に記載のシステム。
6. 【請求項６】複数のＣＰＵモジュールを設けられたマル
   チＣＰＵシステムにおけるデータ通信制御方法であっ
   て、 （ａ）各ＣＰＵモジュールの負荷率を収集し、該負荷率
   に基づきデータ受信を行うべきＣＰＵモジュールを指示
   するステップと、 （ｂ）該ステップ（ａ）において指示されたＣＰＵモジ
   ュールにデータを送信するステップと、を備えることを
   特徴とする方法。
7. 【請求項７】前記ステップ（ａ）は、 負荷率の大きさに応じて各ＣＰＵモジュールの識別子を
   記憶し、 該記憶されたＣＰＵモジュールの識別子を順次読み出す
   ことにより、前記ステップ（ｂ）でデータを送信する送
   信先のＣＰＵモジュールを決定することを特徴とする請
   求項６に記載の方法。
8. 【請求項８】前記ＣＰＵモジュールの負荷率が特定の値
   である場合は、該特定の負荷率を有する該ＣＰＵモジュ
   ールの識別子を記憶しないことを特徴とする請求項７に
   記載の方法。
9. 【請求項９】前記負荷率を、負荷率小、負荷率中、負荷
   率大、受け付け拒否に分類し、 前記ステップ（ａ）は、 （ｃ）負荷率小のＣＰＵモジュールの識別子を記憶する
   ステップと、 （ｄ）負荷率小と負荷率中のＣＰＵモジュールの識別子
   を記憶するステップと、 （ｅ）負荷率小、負荷率中及び負荷率大のＣＰＵモジュ
   ールの識別子を記憶するステップとを備え、 該ステップ（ｃ）〜（ｅ）で記憶された各ＣＰＵモジュ
   ールの識別子を順次読み出すことにより、前記周辺機能
   部からのデータを受け取るべきＣＰＵモジュールを指定
   することを特徴とする請求項６に記載の方法。
10. 【請求項１０】前記複数のＣＰＵモジュールでは、前記
    ステップ（ｂ）で送信されたデータに設定されているＣ
    ＰＵモジュールの識別子と自ＣＰＵモジュールの識別子
    とを比較し、一致する場合にのみデータを受信すること
    を特徴とする請求項７または９に記載の方法。