JP2000330811A - ビザンチン式アルゴリズムに従う論理ユニット、この種の論理ユニットを有する計算機ユニット、これらの論理ユニットまたはこれらの計算機ユニットから成る複合系、及びこの種の複合系を動作させるための方法 - Google Patents

Abstract

(57)【要約】 【課題】 個々の論理ユニット（ＢＳＬ）ないしは個々
の計算機ユニット（ＲＥ）から形成される、数量Ｆの故
障を許容する複合系、これらのユニット自体、並びに前
記複合系を動作させるための方法を、それらがより速く
作動し且つより高い信頼性を有するように創作する。 【解決手段】 各レジスタが位置不変の相対識別情報を
用いて複合系内にて論理ユニット（ＢＳＬ）の位置に左
右されずに読み込み可能及び読み出し可能となるよう
に、前記レジスタが、入力部及び出力部と接続されてい
ること。論理ユニット（ＢＳＬ）を有する計算機ユニッ
ト（ＲＥ）を設けること、並びに同一構成の少なくとも
３Ｆ＋１個の前記論理ユニットまたは前記計算機ユニッ
トから形成される故障許容の複合系を設けること。前記
複合系を動作させるための、Ｆ＋１回のデータ分配サイ
クルを有する方法を提供すること。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の論理ユニッ
トを有し同時に数量Ｆの故障（障害）を許容し且つビザ
ンチン式アルゴリズムに従って動作可能である複合系を
構成するための論理ユニットに関し、該論理ユニット
は、レジスタセットのレジスタへデータを読み込む（書
き込む）ための複数の入力部と、それらのレジスタから
データを読み出すための複数の出力部とを有し、この
際、各出力部は他の論理ユニットの入力部と接続可能で
ある。更に本発明は、前記のような論理ユニットを有す
る計算機ユニット、並びに少なくとも３Ｆ＋１個の前記
論理ユニットまたは前記計算機ユニットから成る故障許
容の複合系に関する。最後に本発明は、少なくとも３Ｆ
＋１個の前記のような論理ユニットまたは計算機ユニッ
トを有する故障許容の複合系をＦ＋１回のデータ分配サ
イクルで動作させるための方法に関する。

【０００２】

【従来の技術】この種の故障許容の計算機は、例えばド
イツ特許発明第４４０１１６８号明細書(DE4401168C2)
より知られている。これらの計算機は、ビザンチン式ア
ルゴリズムに従って作動し、このビザンチン式アルゴリ
ズムは、ドイツ特許発明第４４０１１６８号明細書(DE4
401168C2)、並びにレスリー・ランポート、ロバート・
Ｅ・ショスタック、マーシャル・Ｃ・ピースの「ビザン
チン将軍問題」（プログラミング言語及びシステムにお
けるＡＣＭトランザクション（ＴＯＰＬＡＳ）、第４
巻、第３号、１９８２年７月、３８２−４０１頁）から
明らかである。このビザンチン式アルゴリズムは、主と
して、複数の並行に作動する計算機ユニットを用いた重
複したデータ処理から成り、これらの計算機ユニット
は、該アルゴリズムに従って、引き続き詳細に説明する
方法でデータを分配及び比較する。この種の故障許容の
計算機は、ＲＥ１からＲＥ（３Ｆ＋１）で示される３Ｆ
＋１個の計算機ユニットから成る複合系を有する。この
種の計算機ユニットは、例えばＦ＝１として図５によれ
ば、各計算機ユニットが他の各計算機ユニットと直接的
にデータを交換し得るように互いに接続されている。ビ
ザンチン式アルゴリズムに従って、これらのデータをＦ
＋１回の分配サイクルで分配することにより及びこれら
のデータをチェックすることにより、故障のある計算機
ユニットがこの際に認識及び非活動化され得て、その場
合、該当せずに有効なデータを有する計算機ユニットは
更に作動し続ける。

【０００３】この目的のために各計算機ユニットには、
それぞれ１つのデータメモリＤＳ１からＤＳ（３Ｆ＋
１）が含まれている。本発明が解決しようとする問題点
を明確化するために、例としてＦ＝１とし、先ずは前記
のような故障許容の計算機における配線とフローを、図
５、図６、図７及び図８に基づいて端的に説明する。

【０００４】図５は、プロセス信号ライン１から５を介
してプロセス信号が各計算機ユニットＲＥ１、ＲＥ２、
ＲＥ３、ＲＥ４に供給される様子を示している。他のデ
ータライン６から１１は、各計算機ユニットを、それぞ
れ１つの他の計算機ユニットと接続している。これらの
データライン６から１１の各ラインは、それぞれ、デー
タ、非活動化信号、及びタイミング信号のための双方向
接続部から構成されている。図５に図示されているライ
ン１から１１は、図６、図７及び図８においても対応し
て示されるが、符号の提示は省略されている。

【０００５】ＲＥ１からＲＥ４で示される４つの計算機
ユニットの各計算機ユニットは、プロセス−インターフ
ェースＰＳＳ、監視論理装置ＵＥＬ（この場合のＵＥは
ドイツ語でＵにウムラウトの付いたものを表す）、並び
にアプリケーションに固有のプロセッサＡＰを有する。
データメモリＤＳ１からＤＳ４は、監視論理装置ＵＥＬ
に属し、読み込まれているプロセスデータを記憶するた
めに用いられる。

【０００６】計算機ユニットにおいて生成される、ない
しはプロセス−インターフェースＰＳＳから読み込まれ
る元データｄ１からｄ４は、図６に示すように、先ずそ
れぞれに固有のデータメモリＤＳ１からＤＳ４に引き継
がれる。

【０００７】引き続き各計算機ユニットは、図７に示す
ように、それらの元データｄ１からｄ４を第１のデータ
分配サイクルで他の各計算機ユニットへ向けて付属のデ
ータメモリに伝達する。この分配サイクルが終了すると
各データメモリは、図６に応じて読み込まれた固有のデ
ータｄ１；ｄ２；ｄ３；ｄ４、並びにｄ１／ＲＥ１；ｄ
２／ＲＥ２；ｄ３／ＲＥ３；ｄ４／ＲＥ４でそれぞれ示
されている他の計算機ユニットのデータを含むことにな
る。

【０００８】次いで図８に示すように、第２のデータ分
配サイクルでは、各計算機ユニットは、図７に応じて得
られた全てのデータに関して、これらのデータを図６に
応じて元として含まない２つの計算機ユニットのデータ
メモリに伝達する。これによりこの分配サイクルが終了
すると、各データメモリＤＳ１、ＤＳ２、ＤＳ３及びＤ
Ｓ４は、図６に示した固有のデータ、並びに３つのデー
タブロックＤＢ１、ＤＢ２及びＤＢ３をそれぞれ含むこ
とになり、この場合、他の３つの計算機ユニットの元デ
ータｄｉをデータブロック内に含み、これらの元データ
ｄｉは、３つの計算機ユニットのうちの他の１つの計算
機ユニットＲＥｉから伝達されたものである。

【０００９】次いで各計算機ユニットにて、各ブロック
内の３つのデータにおける第１比較によってビット毎の
同一性が、そしてデータブロックＤＢ１からＤＢ３にお
ける第２比較にて、これらのデータブロック間における
相互間の同一性、並びに図６に示した元データとの同一
性がそれぞれに評価され、この場合、一致という同一性
（つまりビット毎で一致する同一性）と準一致という同
一性（つまり許容範囲内での同一性）が区別され得る。
周知のビザンチン式アルゴリズムを用いて比較結果を引
き続き評価することによって故障のある計算機ユニット
が識別されると、計算機ユニットは非活動化信号を生成
し、故障があると識別されている計算機ユニットに前記
非活動化信号を伝達する。この計算機ユニットが他の３
つの全ての計算機ユニットから同様にそれぞれ１つの非
活動化信号を受け取ると、この計算機ユニットは非活動
化される。

【００１０】ドイツ特許発明第４４０１１６８号明細書
(DE4401168C2)から周知の計算機ユニットないしはそれ
により形成されている複合系には、データメモリの異な
る内容（図８参照）のために、並びに個々のデータより
も上位の論理レベル（データストリーム）でデータが分
配及び比較されるために、各計算機ユニットのために個
々のデータ評価が必要とされ、これは、前記のような周
知の計算機ユニットないしはそれにより形成されている
複合系が比較的ゆっくりと作動するという結果を導き、
それは、データセットの伝達及び評価において計算に大
きな手間が必要とされるためである。

【００１１】

【発明が解決しようとする課題】この点より本発明の課
題は、それぞれ冒頭に掲げた形式の、個々の論理ユニッ
トないしは個々の計算機ユニットの故障許容の複合系、
これらのユニット自体、並びに前記複合系を動作させる
ための方法を、それらがより速く作動し且つより高い信
頼性を有するように創作することにある。

【００１２】

【課題を解決するための手段】本課題は、各レジスタが
位置不変の相対識別情報（相対ＩＤ）を用いて複合系内
にて論理ユニットの位置に左右されずに読み込み可能及
び読み出し可能となるように、前記レジスタが、それぞ
れ１つの出力部と接続されている入力部、及び出力部と
接続されていることを特徴とする、冒頭に掲げた形式の
論理ユニットを設けることにより解決する。

【００１３】更に本課題は、前記のような論理ユニット
を有する計算機ユニットを設けることにより、並びに同
一に構成されている少なくとも３Ｆ＋１個の前記のよう
な論理ユニットまたは計算機ユニットから形成される故
障許容の複合系を設けることにより解決し、この場合、
論理ユニットないしは計算機ユニットの入力部及び出力
部は、異なる論理ユニットないしは計算機ユニットの対
応的なレジスタが起源及び伝達する計算機ユニットにつ
いて同じ相対識別情報のデータを有するように互いに接
続されている。

【００１４】最後に本課題は、本発明による少なくとも
３Ｆ＋１個の論理ユニットまたは計算機ユニットを有す
る本発明による複合系を動作させるための、Ｆ＋１回の
データ分配サイクルを有する方法を提供することにより
解決し、この場合、Ｆは同時に許容すべき故障の数量を
表す。また、読み込み時及び分配時に読み込まれるデー
タは、相対識別情報で記号付けられ、この際、異なる論
理ユニットないしは計算機ユニットの対応的なレジスタ
内のデータの相対識別情報は同一である。

【００１５】有利にも相対識別情報は、同一の計算機ユ
ニットまたは論理ユニットを１つの複合系に構成させる
ということを可能にする。その結果、複合系の計算機ユ
ニットまたは論理ユニットを、いずれかの適応策を講じ
ることなく、該複合系内の任意の位置にて動作させるこ
とが可能である。更に本発明では、データ分配及び必要
とされるデータ比較がソフトウェアによらずハードウェ
アによってのみ実施され、その結果、故障許容の複合系
は、周知の複合系に比べて遥かに速く且つより高い信頼
性を有して作動する。

【００１６】有利には各計算機ユニットは、該各計算機
ユニットに割り当てられている同一の論理ユニットを有
する。Ｆ＝１という特別な場合には、各論理ユニット
は、それぞれ、１０個のハードウェア−シフトレジス
タ、データセットを読み込むために第１切替装置を介し
て、これらのレジスタのうちの９個のレジスタと接続可
能である３つの入力部、並びに元プロセスデータを読み
込むために用いられる他の入力部を含む。更に各論理ユ
ニットは、データを読み出すためにそれぞれ第２切替装
置を介して全レジスタと接続可能である３つの出力部を
有する。この場合、各論理ユニットの各出力部は、各論
理ユニットの第１レジスタに読み込まれているデータが
第１のデータ分配サイクルで他の各論理ユニットへ伝達
されるように、他のこの種の論理ユニットの入力部とそ
れぞれ接続されている。引き続く第２のデータ分配サイ
クルでは、第１サイクルで他の全ての計算機ユニットか
ら得られたデータが、各レジスタセットから、前回のサ
イクルにてそれぞれのデータの送り主とならなかったそ
れぞれ２つの他のレジスタセットへ伝達される。この場
合、データと論理ユニットの記号付けは、相対識別情報
及び周期的なモジュロ４計数器により行われる。データ
は、全てのレジスタセットの同じレジスタにて同じ相対
起源をそれぞれ有し且つ同じ相対識別情報を有するレジ
スタセットからそれぞれ伝達されるように分配される。

【００１７】有利には各論理ユニットは複数の非活動化
ラインを有し、故障が認識された場合には前記非活動化
ラインを用いて、非活動化信号が他の論理ユニットへ送
られ、ないしは非活動化信号が他の論理ユニットから受
け取られ得る。非活動化の達成後には、特に有利には論
理ユニットの再活動化が開始され得る。各論理ユニット
の再活動化に際しても初期活動化に際しても、これらの
論理ユニットは周期的なデータ連絡を用いて同期されて
いる。

【００１８】他のユニットのデータがデータ分配及びデ
ータ評価から除外されるべきかどうか、または取り入れ
られるべきかどうかは、有利には非活動化状況に基づい
て決定される。

【００１９】他の従属項では、本発明の他の有利な構成
が記載されている。

【００２０】

【発明の実施の形態】本発明の他の詳細、特徴、及び長
所は、図面に基づく有利な実施形態に関する以下の説明
より明らかである。

【００２１】図１は、本発明による計算機ユニットＲＥ
の基本図である。本発明による故障許容の複合系は、３
Ｆ＋１個のこれらの計算機ユニットから構成される。

【００２２】該計算機ユニットは、主として論理ユニッ
トＢＳＬを含み、この論理ユニットＢＳＬは、適当なバ
スＢ１を介してマイクロプロセッサＭＰと、並びにプロ
セスデータ−インターフェースを形成する他のバスＢ２
を介してプロセスデータ、特にプロセス−入力部信号及
びプロセス−出力部信号と接続されている。バスＢ１と
バスＢ２との間の接続論理部を介してマイクロプロセッ
サＭＰは同様にプロセスデータをアクセスすることが可
能で、この場合、プロセスデータへのアクセスは、論理
ユニットＢＳＬにより、特に使用可能信号（許可信号）
を用いてコントロールされ、論理ユニットの必要とされ
る同期的なフローが保証される。マイクロプロセッサＭ
Ｐは、プロセスデータ−インターフェースを（直接的に
及び（または）論理ユニットＢＳＬを介して）制御する
ためのプログラム、並びにアプリケーションに固有のプ
ログラムを実行するために用いられる。更に該マイクロ
プロセッサは、バスＢ１及びデュアルポートのＲＡＭを
介してアプリケーションに固有の追加的なプロセッサと
接続可能である。

【００２３】複数の入力部データを同期して処理するた
めに、各論理ユニットＢＳＬは多重化機能（マルチプレ
ックス機能）ＭＸを含み、この多重化機能ＭＸは、入力
部データをシーケンシャルにプロセスデータ−インター
フェース（バスＢ２）へ連結させる。更に該多重化機能
は、一時的にプロセス−入力部データが作用しない場合
に周期的なフローを維持するために、空きチャネルＬを
選択するためにも用いられ、その目的は、論理ユニット
ＢＳＬを事象に左右されずに且つ絶対的な決定性で作動
させるためである。該当する空きチャネルは、異なる計
算機アプリケーションを、この異なる計算機アプリケー
ションが要求される限りにおいて、互いに同期させるた
めにも用いられる。本発明の特に有利な構成では、対応
する入力ユニットの選択が次の方法により実現される。
つまり、並んで待機する入力部チャネルの要求−信号が
各データサイクル（ｎ）にて同時に分配され、及び多数
決定により、データサイクル（ｎ＋１）で処理すべきチ
ャネルが選択される。

【００２４】有利には、前記論理ユニットの同期は、こ
れらの論理ユニット間のデータ転送を介して行われる。

【００２５】更に、組合せ式入力／出力−ユニットを用
いて、該入力／出力−ユニットへ出力のために渡された
が出力部−スイッチＡＳが閉じている場合の該組合せ式
入力／出力−ユニットによってのみプロセス−出力部信
号として外へ送り出されたデータを、ループバック−ラ
インを介して同様の全入力部−ユニット（ｎ＋１、ｎ＋
２、等々）に導き戻すこと、及びコンパレータを用い
て、出力のために渡されているデータと比較することも
可能である。それぞれの比較結果は、入力部データ（読
み戻されている出力部データ）の構成要素としてビザン
チン式アルゴリズムに従って分配及びチェックされる。
このようにして、ビザンチン式アルゴリズムに従って、
計算機ユニットＲＥの出力経路を組合せ式入力／出力−
ユニットを含めて、故障のない機能性についてチェック
することが可能となる。この目的のために組合せ式入力
／出力−ユニットの出力−ユニットは対応する信号を介
して論理ユニットＢＳＬにより同期される。更に同じ方
法で出力−ユニット０からｎが同期され得る。

【００２６】この図面から、他の特に有利な本発明の構
成が見て取れる。それは、論理ユニットＢＳＬがプロセ
スデータ−インターフェース（バスＢ２）とアプリケー
ション−プロセッサとの間に接続されているので、論理
ユニットＢＳＬがフレキシブルに組込み可能で且つアプ
リケーションに依存しないということである。それによ
りアプリケーションは、アプリケーションのデータを、
プロセスデータ−インターフェースから直接的に、もし
くはビザンチン式アルゴリズムを用いたチェックの後
に、状態情報と共に論理ユニットＢＳＬを介して獲得す
る。

【００２７】図２は、データ分配をつかさどる論理ユニ
ットＢＳＬの構成要素、並びにシフトレジスタＳＲ１−
ＳＲ１０から成る付属のシフトレジスタセットを詳細に
示している。更に、追加レジスタＳＲ１ａ、ＳＲ２ａ、
ＳＲ６ａ、及びＳＲ１０ａが設けられていて、これらの
追加レジスタは、第１レジスタＳＲ１、第２レジスタＳ
Ｒ２、第６レジスタＳＲ６、及び第１０レジスタＳＲ１
０と、並びにマルチプレクサ−制御装置と接続されてい
る。これらの追加レジスタは、それぞれに選択されてい
るマルチプレクサチャネル−識別情報ＭＫＩ＋ｉを内容
として含み、マルチプレクサ−制御装置と共に，それぞ
れ次の入力部チャネルを選択するために用いられ、この
選択は論理ユニットＢＳＬ間にて調和がとれている。次
いで前記次の入力部チャネルは、次のデータサイクルに
おいて各マルチプレクサを介して、付属の論理ユニット
ＢＳＬへ連結される。

【００２８】シフトレジスタＳＲ１＋ＳＲ１ａ、ＳＲ
２、ＳＲ６、及びＳＲ１０は、読み出しプロセス中に
（図示されていないが）フィードバックされ、その結
果、読み出しプロセス終了後には、再びそれぞれのレジ
スタには元のデータが存在する。

【００２９】更に追加スイッチＺ１からＺ３が設けられ
ていて、これらの追加スイッチは、レジスタセットの入
力部−データライン＋１、＋２、＋３にそれぞれ接続さ
れている。これらの追加スイッチは、論理ユニットの１
つが非活動化された場合に、完全なデータセットを生成
するためにも用いられる。この場合、非活動化されてい
る論理ユニットへ通ずる入力部−データライン内の追加
スイッチは、図示されている位置１に対して位置２に切
替られ、その結果、レジスタから読み出され、非活動化
されている論理ユニットに割り当てられているスイッチ
Ｓ１、Ｓ２またはＳ３を介して導かれるデータが、再び
読み込まれて、該当するシフトレジスタＳＲｉに再び有
効なデータが記憶される。

【００３０】スイッチＳ１からＳ３の位置、並びに数字
１及び２で示されているシフトレジスタの入力部に関す
る条件を、図３と関連して説明する。

【００３１】図３では、４つの計算機ユニットＲＥ１、
ＲＥ２、ＲＥ３、ＲＥ４における、データ分配をつかさ
どる論理ユニットＢＳＬの構成要素（図２参照）が、本
発明による方法で、１つの複合系に相互接続されてい
る。図２に図示した追加レジスタＳＲｉａは、計算機ユ
ニット（ＲＥ１からＲＥ４）間のデータ分配の説明には
必須でないので、図３では省略する。

【００３２】本発明によれば、データ分配サイクルは、
図３に図示されている個々のレジスタの配線により、フ
ロー制御と関連して、並びに４つの計算機ユニットＲＥ
１からＲＥ４の図示されている論理ユニットにおける相
対識別情報（モジュロ４計数器）と関連して実現され
る。

【００３３】計算機ユニット（ＲＥ１からＲＥ４）の論
理ユニット間のデータ交換は、２回のデータ分配サイク
ルにて行われる。シフトレジスタＳＲ１からＳＲ１０の
入力部における数字１及び２は、データが２回の分配サ
イクルのうちのどちらの分配サイクルで、それぞれの入
力部を介して読み込まれるかを示している。各論理ユニ
ット内のＳ１、Ｓ２、並びにＳ３で示される第１スイッ
チから第３スイッチは、それぞれ３つの切替位置を有す
る。図示されている切替位置１は第１分配サイクル中
に、切替位置２はそれぞれの第１データセットのための
第２分配サイクル中に、そして切替位置３はそれぞれの
第２データセットのための第２分配サイクル中に使用さ
れる。個々のフローは、以下に記載する通りである。

【００３４】計算機ユニットＲＥ１からＲＥ４、並びに
図示されているそれらの論理ユニットは、周期的に増加
するカウント方法（モジュロ４計数器）にて互いに割り
当てられていて、この場合、１つの計算機ユニットにし
て、該計算機ユニットは、他の１つの計算機ユニットと
並んで直接的に右側に位置して、該他の計算機ユニット
に対して相対アドレス＋１を有し、また、その右側に接
続する計算機ユニットは相対アドレス＋２、等々を有す
る。

【００３５】複合系で処理すべき且つ無故障性に関して
チェックすべきデータは、先ず各論理ユニットへ、該各
論理ユニットに付属のプロセスデータインターフェー
ス、つまりバスＢ２を介して供給され、対応するレジス
タセットの第１シフトレジスタＳＲ１へそれぞれ読み込
まれる。

【００３６】第１のデータ分配サイクルにより、全ての
データｄ＋０は、第１レジスタＳＲ１から、切替位置１
にあるそれぞれのスイッチＳ１を介して、相対アドレス
＋１を有する隣のレジスタセットの第１０レジスタＳＲ
１０へ伝達される。

【００３７】同時に、４つのユニットのそれぞれの第１
レジスタＳＲ１に読み込まれたデータは、切替位置１に
ある各第２スイッチＳ２を介して、相対アドレス＋２を
有する次の次のレジスタセットの第６レジスタＳＲ６
へ、及び切替位置１にある各第３スイッチＳ３を介し
て、相対アドレス＋３を有する左隣のレジスタセットの
第２レジスタＳＲ２へ伝達される。この第１のデータ分
配サイクルが終了すると、それにより各レジスタセット
は、それぞれの第１レジスタＳＲ１に、該第１レジスタ
ＳＲ１に最初に供給されたデータを、並びに、更にレジ
スタＳＲ２、ＳＲ６、及びＳＲ１０に、他の３つのレジ
スタセットからの最初のデータを内容として含むことに
なり、これらのデータは、その論理的なユニットを介し
てそれぞれ供給されたものである。

【００３８】対応するデータは、ラベルｄ＋ｉ／ＲＥ＋
ｊを有する。この場合、数字ｉはデータｄの起源、つま
り相対識別情報において、データを最初に読み込んだ計
算機ユニットを表し、それに対して数字ｊは、これらの
データを伝達した計算機ユニットＲＥを表す。これによ
り全ての第２レジスタＳＲ２のデータは、増加するカウ
ント方法で、それぞれに隣のレジスタセット、つまり右
側に並んで位置して相対識別情報＋１を有するレジスタ
セットからのものであり、更にこのレジスタセットを介
して供給されたものである。

【００３９】（図３では図示されていないが）追加レジ
スタＳＲ２ａ＋ｉは、第１分配サイクルではレジスタＳ
Ｒ２＋ｉの延長と見なされていて、それらの内容は、レ
ジスタＳＲ２＋ｉの内容と共に前述のように分配され
る。第２分配サイクルではこれらの追加レジスタは非活
動である。

【００４０】第１分配サイクルの終了後、第１スイッチ
Ｓ１から第３スイッチＳ３が位置２へ切り替えられた後
に、第２のデータ分配サイクルの第１部が開始する。

【００４１】第１スイッチＳ１を介して第６レジスタＳ
Ｒ６からのデータが、相対アドレス＋１を有するレジス
タセットへ伝達され、そこで先ず第７レジスタＳＲ７へ
伝達され、それから該データは、第２分配サイクルの第
２部の間に、第７レジスタＳＲ７から第４レジスタＳＲ
４へそれぞれシフトされる。更に第２スイッチＳ２を介
して第１０レジスタＳＲ１０の内容が、相対アドレス＋
２を有するレジスタセットへロードされ、そこで先ずそ
れぞれの第３レジスタＳＲ３へ格納され、それから該内
容は、第２分配サイクルの第２部の間に、第３レジスタ
ＳＲ３から第９レジスタＳＲ９へそれぞれシフトされ
る。最後に第３スイッチＳ３を介して第２レジスタＳＲ
２の内容が、相対アドレス＋３を有するレジスタセット
へロードされ、そこで先ずそれぞれの第８レジスタＳＲ
８へ格納され、それから該内容は、第２分配サイクルの
第２部の間に、第８レジスタＳＲ８から第５レジスタＳ
Ｒ５へそれぞれシフトされる。

【００４２】これにより第２のデータ分配サイクルの第
１部が終了し、これでスイッチＳ１からＳ３は、位置３
へ切り替えられ、第２のデータ分配サイクルの第２部が
開始され得る。

【００４３】この場合、第１スイッチＳ１を介して第１
０レジスタＳＲ１０の内容が、相対アドレス＋１を有す
るレジスタセットにおいて各レジスタセットへ伝達さ
れ、そこで第７レジスタＳＲ７にて記憶される。第２ス
イッチＳ２を介して第２レジスタＳＲ２の内容が、相対
アドレス＋２を有するレジスタセットにおいて各レジス
タセットへ伝達され、そこで第３レジスタＳＲ３にて記
憶される。最後に、第３スイッチＳ３を介して第６レジ
スタＳＲ６の内容が、相対アドレス＋３を有するレジス
タセットにおいて各レジスタセットへ伝達され、そこで
第８レジスタＳＲ８へ伝達される。

【００４４】データの各伝達の際には、データの起源ｄ
に関するデータのラベル、並びにデータを伝達した計算
機ユニットＲＥに関するデータのラベルが、計算機ユニ
ットの相対識別情報に基づいて対応するように変化され
る。その結果、第２のデータ分配サイクルの終了後に
は、図２及び図３に図示されているようにレジスタが敷
き詰められ、これはＲＥ１からＲＥ４で示される全計算
機ユニットにて同様である。

【００４５】図９は、それぞれ１つの論理ユニットＢＳ
Ｌを有する４つの計算機ユニットＲＥ１、ＲＥ２、ＲＥ
３、ＲＥ４から成る複合系を示す。これらの計算機ユニ
ットは、図５に示したように、プロセスデータを入力及
び出力するためにプロセス信号ライン１から５と接続さ
れている。データライン６から１１は、図５に示したよ
うに、データ及び非活動化信号の伝達のための、ＲＥ１
からＲＥ４で示された計算機ユニット間の双方向接続部
を形成する。図９に図示されているライン１から１１
は、対応して図１０、図１１、及び図１２に示されてい
るが、そこでは符号の提示は省略されている。

【００４６】各計算機ユニットＲＥ１からＲＥ４は、論
理ユニットＢＳＬを有し、これらの論理ユニットは、相
対識別情報＋１、＋２、＋３で示されている入／出力部
によりデータライン６から１１を介して接続されてい
る。図９に図示されている計算機ユニットでは、図１に
関連して説明したように、論理ユニットＢＳＬがマイク
ロプロセッサＭＰとそれぞれ接続されている。更に、論
理ユニットＢＳＬにて実現される多重化機能はブロック
ＭＸにより図示されている。各論理ユニットＢＳＬは、
レジスタセットＲＳ１、ＲＳ２、ＲＳ３またはＲＳ４を
有し、これらのレジスタセットは、図２に示したレジス
タＳＲ１からＳＲ１０より構成されている。

【００４７】本発明による前述のデータ分配における個
々のステップが、図１０から図１２に図示されている。
図１２における図を、図８に示した周知の計算機の図と
比較してみると、それぞれに無故障性を前提として、４
つの全てのレジスタセットＲＳ１からＲＳ４の内容がデ
ータ分配サイクル終了後には同じであること（図１
２）、それに対してデータメモリＤＳ１からＤＳ４（図
８）は異なる内容を有することが明らかである。これに
より本発明による計算機ユニットないしは論理ユニット
では、周知の計算機ユニットで必須とされている個々の
データ評価が省略される。その結果、周知の故障許容の
複合系の構成に比べて、同一の計算機ユニットないしは
論理ユニットを有する本発明による複合系は、計算機複
合系内における計算機ユニットないしは論理ユニットの
物理的な投入場所に左右されずに実現され得る。

【００４８】図３に図示した計算機ユニットの配線は、
前述のデータラインと並んで、（図示されていないが）
非活動化ラインのためにも設けられ得る。これらのライ
ンは図１では、論理ユニットＢＳＬの入力部ライン及び
出力部ラインとして図示されている。

【００４９】図４は、読み込まれているデータ並びにデ
ータブロックＤＢ１からＤＢ３の比較及び評価を主とし
て示している。同一性を検出するために、複数のコンパ
レータが設けられている。これらのコンパレータは、次
のように配置されている。つまり、データブロックＤＢ
ｉ毎にそれぞれ１つの内部コンパレータリンクが設けら
れ、この内部コンパレータリングは、３つのコンパレー
タＫ３、Ｋ４、Ｋ５、ないしはＫ７、Ｋ８、Ｋ９、ない
しはＫ１１、Ｋ１２、Ｋ１３から構成されている。そし
て、外部コンパレータリングが設けられ、この外部コン
パレータリングは、４つのコンパレータＫ１、Ｋ２、Ｋ
６、及びＫ１０から構成されていて、３つの内部コンパ
レータリングリングとレジスタＳＲ１を互いに接続して
いる。

【００５０】第１コンパレータＫ１を用いて第１レジス
タＳＲ１の内容と第１０レジスタＳＲ１０の内容が比較
され、第２コンパレータＫ２を用いて第１レジスタＳＲ
１の内容と第２レジスタＳＲ２の内容が比較され、第３
コンパレータＫ３を用いて第２レジスタＳＲ２の内容と
第３レジスタＳＲ３の内容が比較され、第４コンパレー
タＫ４を用いて第３レジスタＳＲ３の内容と第４レジス
タＳＲ４の内容が比較され、並びに第５コンパレータＫ
５を用いて第２レジスタＳＲ２の内容と第４レジスタＳ
Ｒ４の内容が比較される。

【００５１】対応する方法で、第６コンパレータＫ６は
第４レジスタＳＲ４の内容を第５レジスタＳＲ５の内容
と比較するために用いられ、第７コンパレータＫ７は第
５レジスタＳＲ５の内容を第６レジスタＳＲ６の内容と
比較するために用いられ、第８コンパレータＫ８は第６
レジスタＳＲ６の内容を第７レジスタＳＲ７の内容と比
較するために用いられ、並びに第９コンパレータＫ９は
第５レジスタＳＲ５の内容を第７レジスタＳＲ７の内容
と比較するために用いられる。

【００５２】更に、第１０コンパレータＫ１０は第７レ
ジスタＳＲ７の内容を第８レジスタＳＲ８の内容と比較
するために用いられ、第１１コンパレータＫ１１は第８
レジスタＳＲ８の内容を第９レジスタＳＲ９の内容と比
較するために用いられ、第１２コンパレータＫ１２は第
９レジスタＳＲ９の内容を第１０レジスタＳＲ１０の内
容と比較するために用いられ、並びに第１３コンパレー
タＫ１３は第８レジスタＳＲ８の内容を第１０レジスタ
ＳＲ１０の内容と比較するために用いられる。

【００５３】コンパレータＫ１からＫ１３の出力部は、
評価論理装置ＢＬと接続されていて、この評価論理装置
ＢＬは、故障のある場合に、一方では非活動化信号を準
備することが可能で、他方では無故障のデータを有する
レジスタの識別情報をマイクロ−プロセッサに送信す
る。レジスタ内容を読み出すために、全てのレジスタが
マイクロ−プロセッサのデータバスと（図示されていな
いが）接続されている。

【００５４】データの比較は、２つの論理的なステップ
で行われ、この場合、内部コンパレータリングＫ３、Ｋ
４、Ｋ５、ないしはＫ７、Ｋ８、Ｋ９、ないしはＫ１
１、Ｋ１２、Ｋ１３を用いた第１比較では、起源として
は同じ論理ユニットないしは計算機ユニットＲＥ＋ｉか
らそれぞれ発生しているが異なる経路で伝達された、デ
ータブロックＤＢｉ内のデータｄ＋ｉが、ビット毎に同
一かどうかチェックされる。もしもこの比較にてビット
毎の同一性が認められない場合には、故障が存在し、ビ
ザンチン式アルゴリズムに対応して、故障のある論理ユ
ニットないしは計算機ユニットに対する非活動化信号の
生成が準備される。論理ユニットないしは計算機ユニッ
トが３つの非活動化信号を受け取ると、該論理ユニット
ないしは該計算機ユニットは計算機複合系から隔離され
る。それぞれのデータブロックＤＢｉ内の全データｄ＋
ｉがビット毎に同一である場合には、外部コンパレータ
リングＫ１、Ｋ２、Ｋ６、Ｋ１０を用いた第２比較にて
データブロックの内容とレジスタＳＲ１の内容が互いに
比較され、この場合、一致データ（全てのレジスタ内容
がビット毎で同一）と準一致データ（第１比較にてビッ
ト毎で同一だが、相互間では相違する）とが区別され得
る。一致データの場合は、故障が存在せず、非活動化信
号は生成されない。準一致データの場合は、これらのデ
ータの評価はアプリケーションに委ねられ、このアプリ
ケーションは場合によっては同様に非活動化信号の生成
を準備し得る。

【００５５】図４の左部分には再び追加レジスタＳＲ１
ａ、ＳＲ２ａ、ＳＲ６ａ、及びＳＲ１０ａが図示されて
いて、それらの内容は同様にコンパレータＺＫ１からＺ
Ｋ４を介して互いに比較される。それらのコンパレータ
の出力部は、選択論理装置ＡＬと接続されていて、この
選択論理装置ＡＬにより次に連結すべきマルチプレクサ
チャネルの選択が行われる。

【００５６】周知の計算機複合系に比べて本発明による
故障許容の複合系ではデータ分配及びビット毎の同一性
に関するデータ比較が、ハードウェアによってのみ実現
可能であり、並びに最下位の論理レベルにて、つまり個
々のプロセスデータユニットにて実施されるので、本発
明による複合系は、基本的に、より速く且つより高い信
頼性を有する。処理能力（スループット）は改善され、
反応時間はより短く、論理ユニットないしは計算機ユニ
ットは完全に同期して且つ決定性を有して動作する。

【図面の簡単な説明】

【図１】本発明による計算機ユニットの模範的な配線図
を示す図である。

【図２】データ分配のための構成要素を有する、本発明
による論理ユニット（ＢＳＬ）を示す図である。

【図３】Ｆ＝１として、本発明による３Ｆ＋１個の論理
ユニットから成る本発明による複合系を示す図である。

【図４】データ比較のための構成要素及びマイクロプロ
セッサを有する、本発明による論理ユニットを示す図で
ある。

【図５】計算機ユニットから成る周知の故障許容の複合
系における配線図を示す図である。

【図６】計算機ユニットから成る周知の故障許容の複合
系における、配線、並びにデータの読み込み及び分配の
フローを示す図である。

【図７】計算機ユニットから成る周知の故障許容の複合
系における、配線、並びにデータの読み込み及び分配の
フローを示す図である。

【図８】計算機ユニットから成る周知の故障許容の複合
系における、配線、並びにデータの読み込み及び分配の
フローを示す図である。

【図９】本発明による故障許容の複合系における配線図
を示す図である。

【図１０】本発明による故障許容の複合系における、配
線、並びにデータの読み込み及び分配のフローを示す図
である。

【図１１】本発明による故障許容の複合系における、配
線、並びにデータの読み込み及び分配のフローを示す図
である。

【図１２】本発明による故障許容の複合系における、配
線、並びにデータの読み込み及び分配のフローを示す図
である。

【符号の説明】

ＲＥ 計算機ユニット ＢＳＬ 論理ユニット ＭＰ マイクロプロセッサ Ｂ１ バス Ｂ２ バス（プロセスデータ−インターフェー
ス） ＡＳ 出力部−スイッチ Ｌ 空きチャネル ＳＲ１ 第１シフトレジスタ ＳＲ２ 第２シフトレジスタ ＳＲ３ 第３シフトレジスタ ＳＲ４ 第４シフトレジスタ ＳＲ５ 第５シフトレジスタ ＳＲ６ 第６シフトレジスタ ＳＲ７ 第７シフトレジスタ ＳＲ８ 第８シフトレジスタ ＳＲ９ 第９シフトレジスタ ＳＲ１０ 第１０シフトレジスタ ＳＲ１ａ 第１追加レジスタ ＳＲ２ａ 第２追加レジスタ ＳＲ６ａ 第６追加レジスタ ＳＲ１０ａ 第１０追加レジスタ シフトレジスタの入力部に示した数字１ 第１のデー
タ分配サイクル シフトレジスタの入力部に示した数字２ 第２のデー
タ分配サイクル 追加レジスタの入力部に示した数字１ 第１のデー
タ分配サイクル Ｓ１ 第１スイッチ Ｓ２ 第２スイッチ Ｓ３ 第３スイッチ Ｓ１−Ｓ３の入力部に示した数字１ スイッチの第１
切替位置 Ｓ１−Ｓ３の入力部に示した数字２ スイッチの第２
切替位置 Ｓ１−Ｓ３の入力部に示した数字３ スイッチの第３
切替位置 Ｚ１ 第１追加スイッチ Ｚ２ 第２追加スイッチ Ｚ３ 第３追加スイッチ Ｚ１−Ｚ３の入力部に示した数字１ 追加スイッチの
第１切替位置 Ｚ１−Ｚ３の入力部に示した数字２ 追加スイッチの
第２切替位置 ＋０ レジスタセットの入力部−データライン ＋１ レジスタセットの入力部−データラインないしは
出力部−データライン ＋２ レジスタセットの入力部−データラインないしは
出力部−データライン ＋３ レジスタセットの入力部−データラインないしは
出力部−データライン ｄ＋０ プロセスデータ−インターフェースを介し
て供給されたデータ ｄ＋ｉ／ＲＥ＋ｊ シフトレジスタのデータのラベル ＭＫＩ＋ｉ マルチプレクサチャネル−識別情報 ＲＥ１ 第１計算機ユニット ＲＥ２ 第２計算機ユニット ＲＥ３ 第３計算機ユニット ＲＥ４ 第４計算機ユニット ＤＢ１ 第１データブロック ＤＢ２ 第２データブロック ＤＢ３ 第３データブロック ＢＬ 評価論理装置 ＡＬ 選択論理装置 Ｋ１ 第１コンパレータ Ｋ２ 第２コンパレータ Ｋ３ 第３コンパレータ Ｋ４ 第４コンパレータ Ｋ５ 第５コンパレータ Ｋ６ 第６コンパレータ Ｋ７ 第７コンパレータ Ｋ８ 第８コンパレータ Ｋ９ 第９コンパレータ Ｋ１０ 第１０コンパレータ Ｋ１１ 第１１コンパレータ Ｋ１２ 第１２コンパレータ Ｋ１３ 第１３コンパレータ ＺＫ１ 追加レジスタの内容を比較する第１コンパ
レータ ＺＫ２ 追加レジスタの内容を比較する第２コンパ
レータ ＺＫ３ 追加レジスタの内容を比較する第３コンパ
レータ ＺＫ４ 追加レジスタの内容を比較する第４コンパ
レータ ＤＳ１ 第１データメモリ ＤＳ２ 第２データメモリ ＤＳ３ 第３データメモリ ＤＳ４ 第４データメモリ ＰＳＳ プロセス−インターフェース ＵＥＬ 監視論理装置 ＡＰ アプリケーションに固有のプロセッサ ｄ１ ＰＳＳから読み込まれる元データ ｄ２ ＰＳＳから読み込まれる元データ ｄ３ ＰＳＳから読み込まれる元データ ｄ４ ＰＳＳから読み込まれる元データ ｄｉ／ＲＥｉ 元データｄｉ／伝達元の計算機ユニッ
トＲＥｉ 図５及び図９に示した符号１ プロセス信号ライン 図５及び図９に示した符号２ プロセス信号ライン 図５及び図９に示した符号３ プロセス信号ライン 図５及び図９に示した符号４ プロセス信号ライン 図５及び図９に示した符号５ プロセス信号ライン 図５及び図９に示した符号６ データライン 図５及び図９に示した符号７ データライン 図５及び図９に示した符号８ データライン 図５及び図９に示した符号９ データライン 図５及び図９に示した符号１０ データライン 図５及び図９に示した符号１１ データライン 図９に示したＢＳＬの＋１ ＢＳＬの入／出力部（相
対識別情報 ＋１） 図９に示したＢＳＬの＋２ ＢＳＬの入／出力部（相
対識別情報 ＋２） 図９に示したＢＳＬの＋３ ＢＳＬの入／出力部（相
対識別情報 ＋３） ＭＸ 多重化機能のブロック ＲＳ１ 第１レジスタセット ＲＳ２ 第２レジスタセット ＲＳ３ 第３レジスタセット ＲＳ４ 第４レジスタセット

───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 ビザンチン式アルゴリズムに従う論理ユニット、この種の論理ユニットを有する計算機ユニッ ト、これらの論理ユニットまたはこれらの計算機ユニットから成る複合系、及びこの種の複合系 を動作させるための方法

Claims (20)

【特許請求の範囲】
1. 【請求項１】複数の論理ユニットを有し同時に数量Ｆの
   故障を許容し且つビザンチン式アルゴリズムに従って動
   作可能である複合系を構成するための論理ユニットであ
   って、 ａ）レジスタセットのレジスタ（ＳＲ１からＳＲ１０）
   へデータを読み込むための複数の入力部（＋０、＋１、
   ＋２、＋３）と、 ｂ）レジスタ（ＳＲ１からＳＲ１０）からデータを読み
   出すための複数の出力部（＋１、＋２、＋３）とを有
   し、 ｃ）各出力部（＋１、＋２、＋３）が他の論理ユニット
   （ＢＳＬ）の入力部（＋１、＋２、＋３）と接続可能で
   ある前記論理ユニットにおいて、 ｄ）各レジスタ（ＳＲ１からＳＲ１０）が位置不変の相
   対識別情報を用いて複合系内にて論理ユニット（ＢＳ
   Ｌ）の位置に左右されずに読み込み可能及び読み出し可
   能となるように、レジスタ（ＳＲ１からＳＲ１０）が前
   記入力部（＋１、＋２、＋３）及び前記出力部（＋１、
   ＋２、＋３）と接続されていることを特徴とする論理ユ
   ニット。
2. 【請求項２】前記論理ユニットが、故障が認識された場
   合に他の論理ユニット（ＢＳＬ）へ非活動化信号を送る
   ために、ないしは他の論理ユニット（ＢＳＬ）から非活
   動化信号を受け取るために複数の非活動化ラインを有す
   ることを特徴とする、請求項１に記載の論理ユニット。
3. 【請求項３】前記論理ユニットが、活動化、特に初期活
   動化または再活動化の後に、１つの、または複数の他の
   論理ユニット（ＢＳＬ）に対して周期的なデータ連絡を
   用いて同期することができるように形成されていること
   を特徴とする、請求項２に記載の論理ユニット。
4. 【請求項４】前記論理ユニットが、非活動化状況に基づ
   いて他の論理ユニット（ＢＳＬ）のデータを、データ分
   配及びデータ評価から除外、またはデータ分配及びデー
   タ評価に取り入れることができるように形成されている
   ことを特徴とする、請求項１から請求項３のいずれか一
   項に記載の論理ユニット。
5. 【請求項５】前記論理ユニットが、レジスタ内容（ＳＲ
   １からＳＲ１０）を比較するための複数のコンパレータ
   （Ｋ１からＫ１３）及びこれらのコンパレータと接続さ
   れている評価論理装置（ＢＬ）を有し、この評価論理装
   置（ＢＬ）を用いて、許される許容量の偏倚を有する場
   合ないしは許される許容量を超過した場合に、故障があ
   ると認識されている論理ユニット（ＢＳＬ）のための非
   活動化信号が生成され得ることを特徴とする、請求項１
   から請求項４のいずれか一項に記載の論理ユニット。
6. 【請求項６】前記論理ユニットが、複数のチャネルを介
   して供給可能なプロセスデータ、特にプロセス入力部信
   号及び（または）ループ−バック−入力部信号として供
   給されているプロセス−出力部信号を選択するために、
   特に論理ユニット（ＢＳＬ）間のデータ転送を介して他
   の論理ユニット（ＢＳＬ）と同期可能なマルチプレック
   ス機能（ＭＸ）を有することを特徴とする、請求項１か
   ら請求項５のいずれか一項に記載の論理ユニット。
7. 【請求項７】各論理ユニット（ＢＳＬ）が、複数の、特
   に３Ｆ＋１個の追加レジスタ（ＳＲ１ａ、ＳＲ２ａ、Ｓ
   Ｒ６ａ、ＳＲ１０ａ）を有することを特徴とする、請求
   項６に記載の論理ユニット。
8. 【請求項８】前記論理ユニットが、複数のスイッチ（Ｚ
   １からＺ３）を有し、これらのスイッチ（Ｚ１からＺ
   ３）が、入力部（＋１、＋２、＋３）と前記レジスタの
   間に配置されていて、他の論理ユニット（ＢＳＬ）が非
   活動化されている際には、レジスタ（ＳＲ１からＳＲ１
   ０）から読み出されているデータを、非活動化されてい
   る論理ユニット（ＢＳＬ）のデータの代わりに再び読み
   込み、該当するレジスタ（ＳＲ１からＳＲ１０）に再び
   有効なデータが記憶されることを特徴とする、請求項１
   から請求項７のいずれか一項に記載の論理ユニット。
9. 【請求項９】前記論理ユニットが、他のスイッチ（Ｓ
   １、Ｓ２、Ｓ３）を有し、これらのスイッチ（Ｓ１、Ｓ
   ２、Ｓ３）が、出力部（＋１、＋２、＋３）とレジスタ
   （ＳＲ１からＳＲ１０；ＳＲ１ａ、ＳＲ２ａ、ＳＲ６
   ａ、ＳＲ１０ａ）の間に配置されていて、これらの各ス
   イッチ（Ｓ１、Ｓ２、Ｓ３）が、出力部（＋１、＋２、
   ＋３）を複数のレジスタ（ＳＲ１からＳＲ１０；ＳＲ１
   ａ）の１つと接続することが可能であることを特徴とす
   る、請求項１から請求項８のいずれか一項に記載の論理
   ユニット。
10. 【請求項１０】許容可能な故障の数量Ｆが１に等しく、
    レジスタセットが１０個のレジスタ（ＳＲ１からＳＲ１
    ０）、特にハードウェア−シフトレジスタを有し、４つ
    の追加レジスタ（ＳＲ１ａ、ＳＲ２ａ、ＳＲ６ａ、ＳＲ
    １０ａ）、データ比較のための１３個のコンパレータ
    （Ｋ１からＫ１３）、データを読み込むための４つの入
    力部（＋０、＋１、＋２、＋３）及びデータを読み出す
    ための３つの出力部、並びに３つの非活動化ラインが設
    けられていることを特徴とする、請求項１から請求項９
    のいずれか一項に記載の論理ユニット。
11. 【請求項１１】計算機ユニットにおいて、請求項１から
    請求項１０のいずれか一項に記載の論理ユニット（ＢＳ
    Ｌ）を設けたことを特徴とする計算機ユニット。
12. 【請求項１２】論理ユニット（ＢＳＬ）と接続されてい
    るマイクロプロセッサ（ＭＰ）が設けられていて、この
    マイクロプロセッサ（ＭＰ）が、読み込まれているデー
    タセットを処理するために形成されていて、データ、特
    に準一致のデータが万一の故障についてチェックされ、
    及び非活動化信号の生成が準備されることを特徴とす
    る、請求項１１に記載の計算機ユニット。
13. 【請求項１３】前記計算機ユニットが、プロセス出力部
    信号のための出力部をプロセス入力部信号のための入力
    部と接続し且つ該入力部へ出力データを導き戻すための
    データライン（ループ−バック）を有することを特徴と
    する、請求項１１または請求項１２に記載の計算機ユニ
    ット。
14. 【請求項１４】コンパレータと出力部−スイッチ（Ａ
    Ｓ）を有する少なくとも１つの入力／出力−ユニットが
    設けられていて、前記出力部−スイッチ（ＡＳ）は閉じ
    られている状態においてのみ、出力のために渡されてい
    るデータをプロセス−出力部信号として出力し、前記コ
    ンパレータはプロセス−出力部信号として出力されてい
    るデータを、出力のために渡されているデータと比較す
    るために用いられ、この比較結果は入力部データの構成
    要素としてビザンチン式アルゴリズムに従って分配可能
    及びチェック可能であることを特徴とする、請求項１３
    に記載の計算機ユニット。
15. 【請求項１５】前記計算機ユニットが、接続論理部を有
    し、この接続論理部を介して、マイクロプロセッサ（Ｍ
    Ｐ）が、論理ユニット（ＢＳＬ）を用いて調和のとられ
    ているプロセスデータへのアクセスを行うことを特徴と
    する、請求項１１から請求項１４のいずれか一項に記載
    の計算機ユニット。
16. 【請求項１６】同一に構成されている少なくとも３Ｆ＋
    １個の、請求項１から請求項１０のいずれか一項に記載
    した論理ユニット（ＢＳＬ）または請求項１１から請求
    項１５のいずれか一項に記載した計算機ユニット（Ｒ
    Ｅ）から形成される故障許容の複合系において、論理ユ
    ニット（ＢＳＬ）ないしは計算機ユニット（ＲＥ）の入
    力部及び出力部が、異なる論理ユニット（ＢＳＬ）ない
    しは計算機ユニット（ＲＥ）の対応的なレジスタ（ＳＲ
    １からＳＲ１０）が起源（ｄ＋ｉ）及び伝達する計算機
    ユニット（ＲＥ＋ｊ）について同じ相対識別情報のデー
    タ（ｄ＋ｉ／ＲＥ＋ｊ）を有するように互いに接続され
    ていることを特徴とする故障許容の複合系。
17. 【請求項１７】相対識別情報が、周期的な、特に周期的
    に増加するモジュロ（３Ｆ＋１）カウント方法により実
    現されることを特徴とする、請求項１６に記載の故障許
    容の複合系。
18. 【請求項１８】論理ユニット（ＢＳＬ）ないしは計算機
    ユニット（ＲＥ）が、論理ユニット（ＢＳＬ）間ないし
    は計算機ユニット（ＲＥ）間にて行われるデータ交換を
    介して同期可能であることを特徴とする、請求項１６ま
    たは請求項１７に記載の故障許容の複合系。
19. 【請求項１９】少なくとも３Ｆ＋１個の、請求項１から
    請求項１０のいずれか一項に記載した論理ユニット（Ｂ
    ＳＬ）または請求項１１から請求項１５のいずれか一項
    に記載した計算機ユニット（ＲＥ）を有する、請求項１
    ６から請求項１８のいずれか一項に記載した故障許容の
    複合系を動作させるための、Ｆ＋１回のデータ分配サイ
    クルを有する方法であって、Ｆは同時に許容すべき故障
    の数量を表す前記方法において、読み込み時及び分配時
    に読み込まれるデータが、相対識別情報で記号付けら
    れ、異なる論理ユニット（ＢＳＬ）ないしは計算機ユニ
    ット（ＲＥ）の対応的なレジスタ（ＳＲ１からＳＲ１
    ０）内のデータの相対識別情報が同一であることを特徴
    とする方法。
20. 【請求項２０】相対識別情報が、周期的な、特に周期的
    に増加するモジュロ（３Ｆ＋１）カウントにより実現さ
    れることを特徴とする、請求項１９に記載の方法。