JP2000330521A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】走査パルスと信号線パルスの変化点との重なり
による実効電圧差を完全に解消し、良好な表示品位が得
られるようにすること。 【解決手段】４はＣＰ１信号に非同期のＣＰ２信号を生
成し、ＣＰ２信号に伴ってラインバッファＡ，Ｂに保持
されたＤＡＴＡ１を上側及び下側信号ドライバ３ａ，３
ｂに供給するタイミング制御回路、７は走査パルスの入
力開始タイミングを与えるＬＯＡＤ１信号より所定期間
遅延されかつ表示データの入力開始タイミングを与える
ＬＯＡＤ２信号を発生させるロード信号遅延回路であ
る。９はＦＲＡＭ１信号を一走査期間後にずらすフレー
ム信号遅延回路、１０はＬレベルで走査パルスを非選択
電位とするＤＩＳＰＯＦＦ信号を発生するＤＩＳＰＯＦ
Ｆ回路であり、ＬＯＡＤ２信号の遅延期間分Ｌレベルと
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、走査パルスと次段
の走査線における信号線パルス（表示データ）の切り換
わり波形とのクロストークを解消し、実効電圧差による
表示品位劣化を防止した、単純マトリックス型の液晶表
示装置に関する。

【０００２】

【従来の技術】従来の単純マトリックス型の液晶表示装
置(Liquid Crystal Display ：ＬＣＤ）のブロック回路
図を図３に示す。同図において、４０は液晶パネルであ
り、複数の走査線４５をガラス等から成る第一の透明基
板に形成し、複数の信号線４６をガラス等から成る第二
の透明基板に形成して、走査線４５と信号線４６とが対
向しかつ直交する状態でネマチック液晶等の液晶層を介
して、第一の透明基板と第二の透明基板とを接合させた
構成であり、液晶パネル４０を上下に２分割して同時に
走査線４５を順次駆動させるものである。４１ａは上画
面用の走査線駆動回路（以下、上側走査ドライバとい
う）、４１ｂは下画面用の走査線駆動回路（以下、下側
走査ドライバという）、４２ａは上画面用の信号線駆動
回路（以下、上側信号ドライバという）、４２ｂは下画
面用の信号線駆動回路（以下、下側信号ドライバとい
う）である。

【０００３】また、４３は制御回路（ＬＣＤコントロー
ラー）であり、一画面分の描画開始タイミングを規定す
るフレーム信号であるＦＲＡＭ１信号、走査パルスの入
力タイミング及び表示データの取り込み及び信号線パル
スの入力タイミングを規定するＬＯＡＤ１信号、上側信
号ドライバ４２ａ及び下側信号ドライバ４２ｂ内のシフ
トレジスタに表示データ（ＤＡＴＡ１）を格納するタイ
ミングを規定するドットクロック信号であるＣＰ１信号
等を発生する。

【０００４】前記ＬＯＡＤ１信号は走査クロック信号で
あり、ＦＲＡＭ１信号を走査線数又はそれ以上で分割し
た制御信号で、走査ドライバ及び信号ドライバの両方に
供給される。上側走査ドライバ４１ａ及び下側走査ドラ
イバ４１ｂに伝送されたＬＯＡＤ１信号は、その立ち下
がりで走査開始タイミングを与え、走査パルスを次の走
査線４５に順次シフトしていくシフトクロックとして機
能する。一方、上側信号ドライバ４２ａと下側信号ドラ
イバ４２ｂに伝送されたＬＯＡＤ１信号は、上側信号ド
ライバ４２ａと下側信号ドライバ４２ｂ内のシフトレジ
スタに格納されている表示データを信号線に出力するク
ロック信号として機能する。ＣＰ１信号は各画素用の個
々の表示データをシフトレジスタに格納するタイミング
を規定するドットクロック信号であり、各表示データＤ
ＡＴＡ１をその立ち下がりで捉え、上側信号ドライバ４
２ａと下側信号ドライバ４２ｂ内のシフトレジスタに格
納していく働きを有する。

【０００５】そして、図６は走査パルス及び信号線パル
スと、それらに関連する制御信号のタイミングチャート
である。同図において、６０はＤＩＳＰＯＦＦ信号、６
１はフレーム信号、６２はＬＯＡＤ信号、６３は液晶に
直流電圧を印加させないように走査パルス及び信号線パ
ルスの極性を１フレーム毎に反転させるＤＦ信号（交流
化信号）、６４，６５は表示データの変化がなく全白表
示の場合の信号線パルス、６６は表示データの変化が有
る場合の信号線パルス、６７，６８は走査パルス、６９
は一走査期間である。そして、各画素には、走査パルス
と信号線パルスの差分電圧（実効電圧）が印加されるこ
とになり、走査パルス６７，６８の面積はそれぞれの場
合に印加される実効電圧を示す。

【０００６】前記ＤＦ信号６３がＨ（Ｈｉｇｈ）レベル
のときを正極性、Ｌ（Ｌｏｗ）レベルのときを負極性と
すると、正の走査パルス電位（走査線選択電位）はＶ
Ｈ、負の走査パルス電位はＶＬであり、これらは非選択
電位ＶＭを基準に±３０Ｖ程度の振幅を有する。また、
負の信号線選択電位でありかつ正の信号線非選択電位で
あるＶ０、正の信号線選択電位でありかつ負の信号線非
選択電位であるＶ１は、ＶＭを基準に±１．５Ｖ〜±
２．５Ｖ程度の振幅を有する。また、Ｖ１は一般に接地
電位（０電位）である。

【０００７】そして、上側走査ドライバ４１ａ及び下側
走査ドライバ４１ｂは、正極性のとき、走査する走査線
４５に対しては走査線選択電位ＶＨを印加し、残りの走
査線４５には非選択電位ＶＭを印加する。またこのと
き、上側信号ドライバ４２ａ及び下側信号ドライバ４２
ｂは、走査する走査線４５上の表示画素のうち、オン画
素の信号線４６に対してはＶ１を、オフ画素の信号線４
６に対してはＶ０を入力する。

【０００８】一方、負極性のとき、走査する走査線４５
に対しては走査線選択電位ＶＬを印加し、残りの走査線
４５には非選択電位ＶＭを印加する。またこのとき、上
側信号ドライバ４２ａ及び下側信号ドライバ４２ｂは、
走査する走査線４５上の表示画素のうち、オン画素の信
号線４６に対してはＶ０を、オフ画素の信号線４６に対
してはＶ１を入力する。

【０００９】このようなＬＣＤにおいて、画面を分割し
て各分割画面を同時並列的に描画することにより、その
走査デューティーを小さくする分割駆動が行われてお
り、構造的及び信号制御の容易さから２分割駆動が主流
である。

【００１０】

【発明が解決しようとする課題】しかしながら、上記２
分割駆動には以下のような問題があった。画面を２分割
して表示する場合、上側画面の最終走査線４５及び下側
画面の先頭走査線４５は、丁度画面の中央に位置する。
これら画面中央部の表示に関し、上側画面において、最
終走査線４５の表示タイミングと先頭走査線４５の表示
タイミングが隣接し、下側画面において、先頭走査線４
５の表示タイミングと最終走査線４５の表示タイミング
が隣接しており、実際の表示パネル上で物理的に隣接す
る走査線４５間の問題と異なり、特有の問題が生じてい
た。即ち、表示タイミング的に隣接する表示データの影
響を受け、画面中央部の画質が低下していた。

【００１１】このような画質劣化の主原因は、走査パル
スが画素容量及び配線抵抗により、その後端部分が走査
期間後も尾を引くように鈍ることにある。この走査パル
スの後端部分が、信号線パルス（表示データ）の切り換
わりによる変化点と重なることで、液晶に印加される実
効電圧が所定のものと差が生じ、その結果、例えば画面
中央部で白表示となるべき部分が灰色表示になるという
問題が発生していた。つまり、表示タイミング的に隣接
する表示データ間の影響は、次の走査線４５の表示デー
タが、前の走査線４５の表示データに影響を与えること
が多い。即ち、液晶パネル４０の中央部において、上側
画面の先頭走査線４５の表示データが上側画面の最終走
査線４５に与える影響の方が、下側画面の最終走査線４
５の表示データが下側画面の先頭走査線４５に与える影
響よりも遙かに大きい。そして、上側画面の最終走査線
４５の表示データが白表示で、上側画面の先頭走査線４
５の表示データが黒表示に切り換わる場合に、最終走査
線４５の走査パルス後端部分が先頭走査線４５の表示デ
ータの影響で灰色表示になってしまう、という問題があ
った。

【００１２】更に、図６により上記表示劣化について詳
細に説明する。同図において、走査パルス６７の面積と
走査パルス６８の面積、即ちこれらの実効電圧が異なっ
ていることが判る。これは、走査パルス６７，６８が走
査期間終了とともに瞬時に非選択電位ＶＭに落ちるよう
な理想波形ではないことに起因する。即ち、実際の走査
パルス６７，６８は画素容量や配線抵抗によって鈍って
しまい、その後端部分は走査期間後にも尾を引くように
変形する。その結果、走査パルスと、次段の走査線にお
ける信号線パルスの変化点とが重なり、実効電圧に差が
生じる。図６の走査パルス６８に示すように、表示デー
タ（信号線パルス６６）が白から黒に変化する場合、走
査パルス６７のように白のままに比べて、表示データの
変化点の直前の走査線の実効電圧値が小さくなる。これ
が、上記のような表示劣化を引き起こす。

【００１３】そこで、上記問題を解消する為に、信号線
パルスの変化点を走査パルス後端部分の鈍りの影響を受
けないように遅延させ、その遅延期間だけ走査パルスの
出力を非選択電位にするという方法が提案されている
（従来例１：特開昭６２−２１５９３０号公報参照）。

【００１４】しかしながら、上記従来例１では信号線パ
ルスの変化点の遅延時間に限界が生じる。例えば、走査
パルスのシフトクロックであるＬＯＡＤ１信号とＣＰ１
信号とのタイミングが図４のような関係にあれば、信号
線パルスの変化点は期間２１以上遅延させることはでき
ない。そのため、信号線パルスの変化点を期間２１以上
遅延させないと、走査パルスの鈍りの影響を除去できな
い場合上記問題が生じる。

【００１５】従って、本発明は上記事情に鑑みて完成さ
れたものであり、その目的は、走査パルスに対する次段
の走査線における信号線パルスの変化点の遅延限界を解
消し、表示データ切り換わり時における走査パルスと信
号線パルスの変化点との重なりによる実効電圧差を無く
すことで、良好な表示品位を得ることにある。

【００１６】

【課題を解決するための手段】本発明の単純マトリック
ス型の液晶表示装置は、一描画期間の開始タイミングを
規定するフレーム信号と、一走査期間内で信号線駆動回
路に表示データを供給するタイミングを規定するドット
クロック信号と、走査パルス及び表示データの入力開始
タイミングを与えるロード信号とを発生させる制御回路
と、該制御回路から伝送される表示データを一旦保持す
る記憶手段と、走査パルスの入力開始タイミングを与え
るロード信号より所定期間遅延されかつ表示データの入
力開始タイミングを与える第二のロード信号を発生させ
るロード信号遅延回路と、ドットクロック信号に非同期
の第二のドットクロック信号を生成し、第二のドットク
ロック信号に伴って記憶手段に保持された表示データを
信号線駆動回路に供給するタイミング制御回路と、フレ
ーム信号を所定走査期間分遅延させるフレーム信号遅延
回路と、ロード信号遅延回路による遅延期間分走査パル
スを非選択電位とする非表示回路とを具備することを特
徴とする。

【００１７】本発明は、上記構成により、走査パルスの
後端部分が次段の走査線における信号線パルスの変化点
と重なることがなく、表示データ切り換わり時における
走査パルスと信号線パルスの変化点との重なりによる実
効電圧差が解消され、良好な表示品位を得ることができ
る。即ち、走査パルスの後端部分と表示データの変化点
との間に前記遅延期間分の走査パルスの非選択電位期間
が設定され、走査パルスの後端部分が確実に表示データ
の変化点と重複しなくなるように制御できる。例えば２
分割駆動において、上側画面の最終走査線の表示データ
が白表示で、上側画面の先頭走査線の表示データが黒表
示に切り換わる場合に、最終走査線の走査パルス後端部
分が先頭走査線の表示データの影響で灰色表示になる、
というような表示劣化が解消される。また本発明におい
て、好ましくは、前記タイミング制御回路は、ドットク
ロック信号に非同期でありかつドットクロック信号より
も高周波数の第二のドットクロック信号を生成し、第二
のドットクロック信号に伴って記憶手段に保持された表
示データを信号線駆動回路に供給することを特徴とす
る。

【００１８】本発明は、上記構成により、走査パルスに
対する表示データ入力の遅延に対応して、表示データを
信号線駆動回路に格納するドットクロック信号の周波数
を高めその幅を圧縮することで、結果的に前記遅延時間
を自在に設定可能になる。

【００１９】

【発明の実施の形態】本発明のＬＣＤについて以下に説
明する。図１は本発明の単純マトリックス型であり、画
面を上下に２分割して同時並列的に駆動する２分割駆動
（デュアルスキャン）用のＬＣＤのブロック回路図であ
る。同図において、１は液晶パネル、２ａは上側走査ド
ライバ、２ｂは下側走査ドライバ、３ａは上側信号ドラ
イバ、３ｂは下側信号ドライバである。

【００２０】４は、ドットクロック信号（ＣＰ１信号）
に非同期の第二のドットクロック信号（ＣＰ２信号）を
生成し、ＣＰ２信号に伴って記憶手段に保持された表示
データ（ＤＡＴＡ１）を上側信号ドライバ３ａ，下側信
号ドライバ３ｂに供給するタイミング制御回路である。
５，６は、表示データ（ＤＡＴＡ１）を一旦保持する記
憶手段としてのラインバッファＡ，Ｂである。７は、走
査パルスの入力開始タイミングを与えるロード信号（Ｌ
ＯＡＤ１信号）より所定期間遅延されかつ表示データ
（信号線パルス）の入力開始タイミングを与える第二の
ロード信号（ＬＯＡＤ２信号）を発生させるロード信号
遅延回路である。

【００２１】８は、ラインバッファＡからのＤＡＴＡ２
ａとラインバッファＢからのＤＡＴＡ２ｂとを交互に出
力させ、一連の表示データ（ＤＡＴＡ２）として出力す
る出力セレクト回路である。９は、フレーム信号（ＦＲ
ＡＭ１信号）を一走査期間後にずらすフレーム信号遅延
回路である。１０は、Ｌ（Ｌｏｗ）レベルで走査パルス
を非選択電位とするＤＩＳＰＯＦＦ信号（非表示信号）
を発生する非表示回路としてのＤＩＳＰＯＦＦ回路であ
り、本発明ではＬＯＡＤ１信号から遅延したＬＯＡＤ２
信号の遅延期間分Ｌレベルとなる。１１はタイミング制
御回路４にＣＰ２信号生成用の初期的な１次クロック信
号を供給する発振回路、１２は制御回路（ＬＣＤコント
ローラー）である。

【００２２】次に、図１のＬＣＤの動作について説明す
る。図２は本発明のＬＣＤの各種駆動信号及び制御信号
のタイミングチャートである。図２において、ＦＲＡＭ
１信号はフレーム信号であり、一画面描画開始及び１ラ
イン目の走査線の走査開始タイミングを規定する信号で
ある。ＬＯＡＤ１信号は、走査線駆動用のシフトクロッ
クであり各走査線の走査開始タイミングを与え、一般に
ＬＯＡＤ信号の立ち下がりから次のＬＯＡＤ信号の立ち
下がりまでが一走査期間になる。

【００２３】ＣＰ１信号は各画素用の表示データをシフ
トレジスタに格納するタイミングを規定するドットクロ
ック信号であり、本来、シリアルに送られてくる表示デ
ータをその立ち下がりで捉え、上側信号ドライバ３ａ及
び下側信号ドライバ３ｂ内のシフトレジスタに順次格納
させるように機能する。しかしながら、本発明において
は、ＣＰ１信号は、ラインバッファＡ，Ｂに表示データ
（ＤＡＴＡ１信号）を書き込むためのクロックとして用
いている。ＷＥ￣（￣；反転状態のパルスを意味する）
信号はラインバッファＡ，Ｂへの表示データの書き込み
サイクルを規定する信号であり、Ｈ（Ｈｉｇｈ）レベル
又はＬ（Ｌｏｗ）レベルのときにラインバッファＡ又は
ラインバッファＢへの書き込みを許可する。即ち、期間
２１７でラインバッファＡへの書き込みを行い、期間２
１８でラインバッファＢへの書き込みを行う。また、Ｗ
Ｅ￣信号はＬＯＡＤ１信号を基にタイミング制御回路４
で生成される。

【００２４】ＲＳＴＷａ￣信号及びＲＳＴＷｂ￣信号は
それぞれラインバッファＡ，Ｂのライトリセット（WRIT
E RESET ）信号であり、ラインバッファＡ，Ｂのライト
アドレスレジスタをイニシャライズ（初期化）する。こ
れらの信号も、ＷＥ￣信号と同様にＬＯＡＤ１信号を基
にタイミング制御回路４で生成される。またＬＯＡＤ２
信号はＬＯＡＤ１信号を所定期間遅延させた信号であ
り、上側信号ドライバ３ａ及び下側信号ドライバ３ｂに
伝送されて、シフトレジスタに対する表示データのラッ
チ開始タイミングを与え、またタイミング制御回路４に
入力されて各種制御信号を生成するためにも用いられ
る。ＬＯＡＤ２信号の遅延は、ロード信号遅延回路７の
マルチバイブレータによりパルス幅を変化させる、即ち
周波数を低周波化することによって行うことができ、そ
の低周波化の程度を制御することで自在に遅延期間を調
整できる。更に、ＬＯＡＤ２信号の遅延期間は、一走査
期間の１０％以下とするのが良く、１０％を超えると液
晶に印加される実効電圧が低下し十分なコントラストが
得られなくなる。

【００２５】第二のドットクロック信号であるＣＰ２信
号は、ＣＰ１信号に非同期なドットクロック信号であ
り、発振回路１０からの１次クロック信号を基にタイミ
ング制御回路４で生成され、表示データ（ＤＡＴＡ２）
を上側信号ドライバ３ａ及び下側信号ドライバ３ｂに取
り込む働きをする。また、ＣＰ２信号は、ラインバッフ
ァＡ，Ｂから表示データ（ＤＡＴＡ２ａ，ＤＡＴＡ２
ｂ）を読み出すためのリードクロックとしても用いる。
更に、走査パルスに対する表示データ入力の遅延に対応
して、ＣＰ２信号を高周波化してパルス幅を圧縮するこ
とで、結果的に前記遅延時間を自在に設定可能になる。

【００２６】そして、前記ＣＰ２信号の周波数につい
て、例えばＳＶＧＡ｛Super Video Graphycs Array：画
素数＝水平方向８００×３（ＲＧＢ）×垂直方向６００
ドット｝、デュアルスキャン（２分割駆動）、フレーム
周波数＝１２０Ｈｚの場合、ＣＰ２信号の周波数は１
１．２ＭＨｚ〜２０ＭＨｚである。１１．２ＭＨｚ未満
ではＣＰ２信号とＬＯＡＤ信号がタイミング的に重なり
易くなり、２０ＭＨｚを超えると信号ドライバの適切な
駆動周波数の最大値を超えて信号ドライバの駆動が困難
になる。尚、上記下限値の１１．２ＭＨｚは、｛（水平
方向のドット数）×３／８｝／（ＬＯＡＤ信号のＬレベ
ル幅）＝８００×３／８／２６．８（μｓ）＝１１．２
（ＭＨｚ）から導出されたものである。また、ＣＰ１信
号の周波数はＣＰ２信号と同程度又はＣＰ２信号よりも
低周波数であり、最低でも１０．８ＭＨｚ程度である。

【００２７】ＲＥ￣信号は、ラインバッファＡ，Ｂの表
示データ（ＤＡＴＡ２ａ，ＤＡＴＡ２ｂ）の読み出しサ
イクルを規定する信号であり、Ｈレベル又はＬレベルの
ときにラインバッファＡ又はラインバッファＢからの読
み出しを許可する。即ち、期間２１９でラインバッファ
Ａの表示データ（ＤＡＴＡ２ａ）を読み出し、期間２２
０でラインバッファＢの表示データ（ＤＡＴＡ２ｂ）を
読み出す。また、出力セレクト回路８の出力スイッチと
しての機能も有している。即ち、期間２１９でＤＡＴＡ
２ａを出力し、期間２２０でＤＡＴＡ２ｂを出力するこ
とで、一連のＤＡＴＡ２信号を生成する。また、ＲＥ￣
信号はＬＯＡＤ２信号を基にタイミング制御回路４で生
成される。

【００２８】ＲＳＴＲａ￣信号及びＲＳＴＲｂ￣信号
は、それぞれラインバッファＡ，Ｂのリードリセット
（READ RESET）信号であり、ラインバッファＡ，Ｂのリ
ードアドレスレジスタをイニシャライズする。これらの
信号も、ＲＥ￣信号と同様にＬＯＡＤ２信号を基にタイ
ミング制御回路４で生成される。ＦＲＡＭ２信号は、Ｆ
ＲＡＭ遅延回路９によってＦＲＡＭ１信号を一走査期間
分後にずらしたものである。ＤＩＳＰＯＦＦ信号は、Ｌ
レベルで上側走査ドライバ２ａ，下側走査ドライバ２ｂ
の出力、即ち走査パルスの後端部分を非選択電位とする
信号であり、ＬＯＡＤ１信号に対するＬＯＡＤ２信号の
遅延期間分だけＬレベルになるように、ＤＩＳＰＯＦＦ
回路１０によって生成される。

【００２９】そして、図５は上記実施形態における走査
パルス及び信号線パルスと、それらに関連する制御信号
のタイミングチャートである。同図において、５０はＤ
ＩＳＰＯＦＦ信号、５１はフレーム信号、５２ａはＬＯ
ＡＤ１信号、５２ｂはＬＯＡＤ２信号、５３は液晶に直
流電圧を印加させないように走査パルス及び信号線パル
スの極性を１フレーム毎に反転させるＤＦ信号（交流化
信号）、５４，５５は表示データの変化がなく全白表示
の場合の信号線パルス、５６は表示データの変化が有る
場合の信号線パルス、５７，５８は走査パルス、５９は
一走査期間、５９ａはＬＯＡＤ２信号の遅延期間であ
る。そして、各画素には、走査パルスと信号線パルスの
差分電圧（実効電圧）が印加されることになり、領域５
７，５８はそれぞれの場合に印加される実効電圧を示
す。

【００３０】尚、走査パルス電位（走査線選択電位）の
ＶＨ，ＶＬ、非選択電位ＶＭ、負の信号線選択電位であ
りかつ正の信号線非選択電位であるＶ０、正の信号線選
択電位でありかつ負の信号線非選択電位であるＶ１につ
いては、図６と同様でありその説明は省略する。

【００３１】本実施形態では、図５に示すように、表示
データ（信号線パルス）の変化点Ｓを走査パルス５８後
端部分の鈍りの影響を受けない所まで遅延させ、その遅
延期間だけ走査パルスを非選択電位ＶＭに落とすよう
に、ＤＩＳＰＯＦＦ信号５０をＬレベルとする。また、
表示データ（ＤＡＴＡ１）をラインバッファＡ，Ｂに一
旦保持することで、図４のように、従来信号線パルスを
期間２１（１．０μｓｅｃ）程度しか遅延できなかった
のを、期間２２（２．５μｓｅｃ）程度まで遅延させ得
る。尚、前記期間２２について、ＳＶＧＡ（Super Vide
o Graphycs Array；画素数＝水平方向８００×３（ＲＧ
Ｂ）×垂直方向６００ドット）、デュアルスキャン（２
分割駆動）、フレーム周波数＝１２０ＨｚのＬＣＤを用
いた場合のものである。

【００３２】上記の如く制御することで、信号線パルス
が変化する場合としない場合との実効電圧差が完全に解
消されることになる。尚、図４に示すように、本実施形
態ではラインバッファＡ，Ｂを用いている為ＦＲＡＭ２
信号はＦＲＡＭ１信号より一走査期間分遅延している
が、本発明では表示に差し支えない範囲内で二走査期間
以上遅延させても構わない。

【００３３】本発明は単純マトリックス型のＬＣＤに適
用され、ＳＴＮ（Super Twisted Nematic ）型ＬＣＤ，
ＴＮ（Twisted Nematic ）型ＬＣＤ，強誘電性液晶型Ｌ
ＣＤ，反強誘電性液晶型ＬＣＤ，双安定性液晶型ＬＣＤ
等に適用できる。また、図１及び図６では２分割駆動す
るタイプについて示したが、本発明はこれに限らず、分
割駆動しないタイプ、３分割以上に分割駆動するタイプ
にも適用できることはいうまでもない。

【００３４】かくして、本発明は、走査パルスに対する
次段の走査線における信号線パルスの変化点の遅延限界
を解消し、表示データ切り換わり時における走査パルス
と信号線パルスの変化点との重なりによる実効電圧差を
完全に無くすことで、良好な表示品位が得られる。

【００３５】尚、本発明は上記の実施形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲内で種々
の変更は何等差し支えない。

【００３６】

【発明の効果】本発明は、制御回路から伝送される表示
データを一旦保持する記憶手段と、走査パルスの入力開
始タイミングを与えるロード信号より所定期間遅延され
かつ表示データの入力開始タイミングを与える第二のロ
ード信号を発生させるロード信号遅延回路と、ドットク
ロック信号に非同期の第二のドットクロック信号を生成
し、第二のドットクロック信号に伴って記憶手段に保持
された表示データを信号線駆動回路に供給するタイミン
グ制御回路と、フレーム信号を所定走査期間分遅延させ
るフレーム信号遅延回路と、ロード信号遅延回路による
遅延期間分走査パルスを非選択電位とする非表示回路と
を具備することにより、走査パルスに対する次段の走査
線における信号線パルスの変化点の遅延限界を解消し、
表示データ切り換わり時における走査パルスと信号線パ
ルスの変化点との重なりによる実効電圧差を完全に無く
すことができ、良好な表示品位が得られるとう作用効果
を有する。即ち、走査パルスの後端部分と表示データの
変化点との間に前記遅延期間分の走査パルスの非選択電
位期間が設定され、走査パルスの後端部分が確実に表示
データの変化点と重複しなくなるように制御できる。

【００３７】また本発明は、好ましくは、前記タイミン
グ制御回路は、ドットクロック信号に非同期でありかつ
ドットクロック信号よりも高周波数の第二のドットクロ
ック信号を生成し、第二のドットクロック信号に伴って
記憶手段に保持された表示データを信号線駆動回路に供
給することにより、走査パルスに対する表示データ入力
の遅延に対応して、表示データを信号線駆動回路に格納
するドットクロック信号の周波数を高めその幅を圧縮す
ることで、結果的に前記遅延時間を自在に設定可能にな
る。

【図面の簡単な説明】

【図１】本発明のＬＣＤの基本構成のブロック回路図で
ある。

【図２】図１のＬＣＤに入力する各種制御信号及び駆動
信号のタイミングチャートである。

【図３】従来のＬＣＤの基本構成のブロック回路図であ
る。

【図４】従来のＦＲＡＭ１信号，ＬＯＡＤ１信号，ＣＰ
１信号、及び本発明のＦＲＡＭ２信号，ＬＯＡＤ２信
号，ＣＰ２信号等のタイミングを示すタイミングチャー
トである。

【図５】本発明において走査パルス５８と信号線パルス
５６の変化点Ｓが重ならないことを説明するタイミング
チャートである。

【図６】従来走査パルス６８と信号線パルス６６の変化
点が重なることを説明するタイミングチャートである。

【符号の説明】

１：液晶パネル ２ａ：上側走査ドライバ ２ｂ：下側走査ドライバ ３ａ：上側信号ドライバ ３ｂ：下側信号ドライバ ４：タイミング制御回路 ５：ラインバッファＡ ６：ラインバッファＢ ７：ロード信号遅延回路 ８：出力セレクト回路 ９：フレーム信号遅延回路 １０：ＤＩＳＰＯＦＦ回路 １１：発振回路 １２：制御回路

フロントページの続き Ｆターム(参考） 2H093 NA06 NA22 NA33 NA43 NB23 NC15 NC16 NC22 NC26 ND15 ND34 ND36 NF05 NF13 NF17 NF20 5C006 AF72 BB12 BB14 BF05 BF07 FA16 5C080 AA10 BB05 BB06 DD01 DD10 FF12 JJ02 JJ04

Claims (2)

【特許請求の範囲】
1. 【請求項１】一描画期間の開始タイミングを規定するフ
   レーム信号と、一走査期間内で信号線駆動回路に表示デ
   ータを供給するタイミングを規定するドットクロック信
   号と、走査パルス及び表示データの入力開始タイミング
   を与えるロード信号とを発生させる制御回路と、該制御
   回路から伝送される表示データを一旦保持する記憶手段
   と、走査パルスの入力開始タイミングを与えるロード信
   号より所定期間遅延されかつ表示データの入力開始タイ
   ミングを与える第二のロード信号を発生させるロード信
   号遅延回路と、ドットクロック信号に非同期の第二のド
   ットクロック信号を生成し、第二のドットクロック信号
   に伴って記憶手段に保持された表示データを信号線駆動
   回路に供給するタイミング制御回路と、フレーム信号を
   所定走査期間分遅延させるフレーム信号遅延回路と、ロ
   ード信号遅延回路による遅延期間分走査パルスを非選択
   電位とする非表示回路とを具備することを特徴とする単
   純マトリックス型の液晶表示装置。
2. 【請求項２】前記タイミング制御回路は、ドットクロッ
   ク信号に非同期でありかつドットクロック信号よりも高
   周波数の第二のドットクロック信号を生成し、第二のド
   ットクロック信号に伴って記憶手段に保持された表示デ
   ータを信号線駆動回路に供給することを特徴とする請求
   項１記載の液晶表示装置。