JP2000315937A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】回路規模が小さく、消費電力の少ない高次のデ
ィジタルフィルタを提供する。 【解決手段】６次のＩＩＲ型ディジタルフィルタは、帰
還ループ部に設けられる２つの可変乗数乗算回路１１，
１２と、循環ループ部に設けられる３つの可変乗数乗算
回路１３〜１５と、帰還ループ部及び循環ループ部で各
々加算演算を行う４つの加算回路１６〜１９と、帰還ル
ープ部及び循環ループ部で共有される２つの遅延回路２
１，２２とを備える。また、遅延回路２３は、各乗数を
用いて乗算及び加算された演算結果を加算回路１８から
出力する際にその出力をラッチする。マルチプレクサ回
路２５は、入力されるディジタル信号と遅延回路２３の
出力との何れか一つを選択して出力する。これにより、
本ディジタルフィルタでは、乗算及び加算演算が繰り返
された後に所望とする次数のディジタルフィルタ出力が
得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主に自動車電話や
携帯電話等の移動体通信における電話機等に適用され、
入力されたディジタル信号から所望の周波数成分を抽出
するためのディジタルフィルタ回路に関するものであ
る。

【０００２】

【従来の技術】この種の従来技術として、バイカッド回
路の縦続構成によるディジタルフィルタの構成例を図４
に示す。図４のディジタルフィルタは、２次のフィルタ
からなるバイカッド回路７１，７２，７３を縦続接続し
て構成されており、これら各回路７１〜７３としては例
えば１Ｄタイプ・バイカッド回路や２Ｄタイプ・バイカ
ッド回路が用いられる。図５には１Ｄタイプ・バイカッ
ド回路の構成を示し、図６には２Ｄタイプ・バイカッド
回路の構成を示す。

【０００３】図４において、一段目のバイカッド回路７
１は、入力信号を用いてバイカッド回路７１の出力を決
定し二段目のバイカッド回路７２に値を渡す。バイカッ
ド回路７２は、バイカッド回路７１が出力した値を用い
てバイカッド回路７２の出力を決定する。三段目のバイ
カッド回路７３についても同様に、バイカッド回路７２
の出力を用いてバイカッド回路７３の出力を決定する。
そして、バイカッド回路７３の出力を６次のディジタル
フィルタの出力とする。以上の処理を１サンプリング周
期の間に行っていた。以下にその詳細を説明する。

【０００４】図５に示す１Ｄタイプ・バイカッド回路
は、定数乗算回路８１，８２，８３，８４，８５と、加
算回路８６，８７，８８，８９と、遅延レジスタＤ１，
Ｄ２とを備えてなる。なお、遅延レジスタＤ１，Ｄ２に
よれば、図中ｂの値はａにおける値の１サンプリング周
期前の値となり、図中ｃの値はａにおける値の２サンプ
リング周期前の値となる。

【０００５】１Ｄタイプ・バイカッド回路の縦続構成に
よりディジタルフィルタを実現した場合において、図４
における一段目〜三段目のバイカッド回路７１〜７３の
動作を図５を参照しながら説明する。

【０００６】ここで一段目のバイカッド回路７１におい
ては、定数乗算回路８１〜８５の定数値をそれぞれ、Ａ
[1][1]、Ａ[1][2]、Ｂ[1][0]、Ｂ[1][1]、Ｂ[1][2]とす
る。この場合、加算回路８７は、図５のｂにおける値に
定数Ａ[1][1]を乗じた値と、図５のｃにおける値に定数
Ａ[1][2]を乗じた値とを加算する。加算回路８６は、入
力されるディジタル信号と、加算回路８７の出力とを加
算し、この出力が図５のａでの値となる。加算回路８９
は、図５のｂにおける値に定数Ｂ[1][1]を乗じた値と、
図５のｃにおける値に定数Ｂ[1][2]を乗じた値とを加算
する。加算回路８８は、図５のａにおける値に定数Ｂ
[1][0]を乗じた値と、加算回路８９の出力とを加算す
る。加算回路８８の出力がバイカッド回路７１の出力と
なる。これにより、当該バイカッド回路７１の伝達関数
は、

【０００７】

【数１】 となる。また、図５と同様の構成で定数乗算回路８１〜
８５の定数値をそれぞれ、Ａ[2][1]、Ａ[2][2]、Ｂ[2]
[0]、Ｂ[2][1]、Ｂ[2][2]とすることにより、

【０００８】

【数２】 を伝達関数とする二段目のバイカッド回路７２が得られ
る。同じく、図５と同様の構成で定数乗算回路８１〜８
５の定数値をそれぞれ、Ａ[3][1]、Ａ[3][2]、Ｂ[3]
[0]、Ｂ[3][1]、Ｂ[3][2]とすることにより、

【０００９】

【数３】 を伝達関数とする三段目のバイカッド回路７３が得られ
る。

【００１０】上記バイカッド回路７１〜７３を図４のよ
うに縦続接続することにより、伝達関数が、

【００１１】

【数４】 である６次のＩＩＲ型ディジタルフィルタを実現するこ
とができる。

【００１２】一方、図６に示す２Ｄタイプ・バイカッド
回路は、定数乗算回路９１，９２，９３，９４，９５
と、加算回路９６，９７，９８と、遅延レジスタＤ３，
Ｄ４とを備えてなる。なお、遅延レジスタＤ３，Ｄ４に
よれば、図中ｄの値はｅにおける値の１サンプリング周
期前の値となり、図中ｆの値はｇにおける値の１サンプ
リング周期前の値となる。

【００１３】２Ｄタイプ・バイカッド回路の縦続構成に
よりディジタルフィルタを実現した場合において、図４
における一段目〜三段目のバイカッド回路７１〜７３の
動作を図６を参照しながら説明する。

【００１４】ここで一段目のバイカッド回路７１におい
ては、定数乗算回路９１〜９５の定数値をそれぞれ、Ａ
[1][1]、Ａ[1][2]、Ｂ[1][0]、Ｂ[1][1]、Ｂ[1][2]とす
る。この場合、加算回路９８は、入力信号に定数Ｂ[1]
[2]を乗じた値と、出力信号に定数Ａ[1][2]を乗じた値
とを加算する。加算回路９７は、入力信号に定数Ｂ[1]
[1]を乗じた値と、出力信号に定数Ａ[1][1]を乗じた値
と、遅延レジスタＤ４の出力とを加算する。加算回路９
６は、入力信号に定数Ｂ[1][0]を乗じた値と、遅延レジ
スタＤ３の出力とを加算する。加算回路９６の出力がバ
イカッド回路７１の出力となる。これにより、当該バイ
カッド回路７１の伝達関数は、

【００１５】

【数５】 となる。また、図６と同様の構成で定数乗算回路９１〜
９５の定数値をそれぞれ、Ａ[2][1]、Ａ[2][2]、Ｂ[2]
[0]、Ｂ[2][1]、Ｂ[2][2]とすることにより、

【００１６】

【数６】 を伝達関数とする二段目のバイカッド回路７２が得られ
る。同じく、図６と同様の構成で定数乗算回路９１〜９
５の定数値をそれぞれ、Ａ[3][1]、Ａ[3][2]、Ｂ[3]
[0]、Ｂ[3][1]、Ｂ[3][2]とすることにより、

【００１７】

【数７】 を伝達関数とする三段目のバイカッド回路７３が得られ
る。

【００１８】上記バイカッド回路７１〜７３を図４のよ
うに縦続接続することにより、伝達関数が、

【００１９】

【数８】 である６次のＩＩＲ型ディジタルフィルタを実現するこ
とができる。なお、（５）〜（８）式は、既述の（１）
〜（４）式に一致する。

【００２０】

【発明が解決しようとする課題】信号処理におけるディ
ジタルフィルタでは、急峻な減衰特性を得るために、次
数の高いフィルタが必要になることがあり、図４では、
例えば６次のフィルタを実現するために３段のバイカッ
ド回路を縦続接続している。この場合、１段のバイカッ
ド回路では２次までのＩＩＲ型ディジタルフィルタしか
実現できないため、次数が高くなればそれだけバイカッ
ド回路数が増加する。

【００２１】また、既述した通りバイカッド回路の縦続
接続により構成されるディジタルフィルタにおいては、
前段のバイカッド回路の出力が確定するまでは、一つの
バイカッド回路は有効な演算ができない。

【００２２】例えば、図４に示した６次のディジタルフ
ィルタにおいて、二段目のバイカッド回路７２で行われ
る演算は、バイカッド回路７２自身が備える遅延レジス
タが保持していた値と、前段のバイカッド回路７１が出
力する値によって行われる。従って、一段目のバイカッ
ド回路７１の出力が確定するまでの間は、二段目のバイ
カッド回路７２は当該バイカッド回路７２が備える遅延
レジスタが保持した値のみで演算することになるため、
有効な演算をしない。また、三段目のバイカッド回路７
３も同様の理由により、一段目のバイカッド回路７１の
出力が確定するまでは有効な演算をしない。同様に、二
段目のバイカッド回路７２が演算している間はバイカッ
ド回路７１，７３が、三段目のバイカッド回路７３が演
算している間はバイカッド回路７１，７２が、それぞれ
有効な演算をしない。

【００２３】すなわち、一つのバイカッド回路が演算を
決定している間は、他のバイカッド回路の乗算回路と加
算回路（例えば、図５の乗算回路８１〜８５、加算回路
８６〜８９）は有効な演算をしない構成になっている。
従って、不要な値の変化をすることによる、消費電力の
無駄が生じることになる。また、例えば６次のフィルタ
を実現するために３段のバイカッド回路を必要とし、各
バイカッド回路が乗算回路や加算回路を備えていること
から、ディジタルフィルタの回路規模が大きくなり、小
型化が困難となる。また、回路規模が大きいことに起因
して、消費電力が大きくなるという解決すべき課題があ
った。

【００２４】本発明は、上記問題に着目してなされたも
のであって、その目的とするところは、回路規模が小さ
く、消費電力の少ない高次のディジタルフィルタを提供
することである。

【００２５】

【課題を解決するための手段】請求項１に記載のディジ
タルフィルタでは、乗算回路は、複数の値から乗数を順
次選択して乗算演算を行う可変乗数乗算回路であり、各
乗数を用いたその時々の当該ディジタルフィルタの出力
をラッチするための遅延回路を設けると共に、同フィル
タの信号入力部に信号選択回路を設け、該信号選択回路
は、前記遅延回路の出力とディジタル信号入力との何れ
か一つを選択して出力する。

【００２６】請求項１に記載の発明によれば、乗算回路
では、複数の値から乗数が順次選択されて乗算演算が行
われる。また、信号選択回路において、例えば初めにデ
ィジタル信号入力が選択される時、同ディジタルフィル
タ内での乗算回路及び加算回路による演算結果が遅延回
路でラッチされる。次に、該ラッチされた信号が信号選
択回路で選択され、その時の乗算回路及び加算回路によ
る演算結果が遅延回路で再びラッチされる。そして、必
要回数だけディジタルフィルタの出力のラッチ処理、並
びに該ラッチ信号の選択処理がなされ、乗算及び加算演
算が繰り返された後、所望とする次数のディジタルフィ
ルタ出力が得られる。

【００２７】かかる場合、上記の通り乗算回路及び加算
回路を時分割して用いることにより、複数段のバイカッ
ド回路を縦続接続した従来のディジタルフィルタと比べ
て、乗算回路及び加算回路の数が大幅に低減できる。そ
の結果、回路規模が小さく、消費電力の少ない高次のデ
ィジタルフィルタを構築することができる。

【００２８】この種のディジタルフィルタのより具体的
な構成としては、請求項２，３，４の構成があり、各発
明の前提として、 ・請求項２に記載のディジタルフィルタは、Ｌ個の乗算
回路とこれらの乗算結果を加算する加算回路とを帰還ル
ープ部に設けると共に、Ｍ個の乗算回路とこれらの乗算
結果を加算する加算回路とを循環ループ部に設け、前記
各ループ部で遅延レジスタを共有する。 ・請求項３に記載のディジタルフィルタは、帰還ループ
部に設けられるＬ個の乗算回路と、循環ループ部に設け
られるＭ個の乗算回路と、前記各ループ部での乗算結果
を、各ループ部で共有される遅延レジスタを通じて加算
する加算回路とを備える。 ・請求項４に記載のディジタルフィルタは、Ｌ個の乗算
回路と該乗算回路への入力を遅延させる遅延レジスタと
を帰還ループ部に設けると共に、Ｍ個の乗算回路と該乗
算回路への入力を遅延させる遅延レジスタとを循環ルー
プ部に設け、前記各ループ部での乗算結果を加算回路で
一度に加算する。

【００２９】因みに、Ｌ＝２，Ｍ＝３として、帰還ルー
プ部には２個の乗算回路を設け、循環ループ部には３個
の乗算回路を設ける場合、 ・請求項２は、１Ｄタイプ・バイカッド回路相当の構成
となり、 ・請求項３は、２Ｄタイプ・バイカッド回路相当の構成
となり、 ・請求項４は、３Ｄタイプ・バイカッド回路相当の構成
となる。

【００３０】そして、請求項２に記載のディジタルフィ
ルタはその特徴として、乗算回路は、複数の値から乗数
を順次選択して乗算演算を行う可変乗数乗算回路であ
り、各乗数を用いて乗算及び加算された演算結果を循環
ループ部側の加算回路から出力端子へ出力する際にその
出力をラッチするための遅延回路を設けると共に、当該
ディジタルフィルタの信号入力部に信号選択回路を設
け、該信号選択回路は、前記遅延回路の出力とディジタ
ル信号入力との何れか一つを選択して出力する。

【００３１】請求項２のディジタルフィルタによれば、
乗算回路では、複数の値から乗数が順次選択されて乗算
演算が行われる。また、信号選択回路において、例えば
初めにディジタル信号入力が選択される時、その時の演
算結果を循環ループ部側の加算回路から出力端子へ出力
する際にその出力が遅延回路でラッチされる。次に、該
ラッチされた信号が信号選択回路で選択され、その時の
演算結果が遅延回路で再びラッチされる。そして、必要
回数だけ演算結果のラッチ処理、並びに該ラッチ信号の
選択処理がなされ、乗算及び加算演算が繰り返された
後、所望とする次数のディジタルフィルタ出力が得られ
る。

【００３２】また、請求項３，４のディジタルフィルタ
はその特徴部分が同一であり、乗算回路は、複数の値か
ら乗数を順次選択して乗算演算を行う可変乗数乗算回路
であり、各乗数を用いて乗算及び加算された演算結果を
前記加算回路から出力端子へ出力する際にその出力をラ
ッチするための遅延回路を設けると共に、当該ディジタ
ルフィルタの信号入力部に信号選択回路を設け、該信号
選択回路は、前記遅延回路の出力とディジタル信号入力
との何れか一つを選択して出力する。

【００３３】請求項３，４に記載のディジタルフィルタ
についても、請求項２に記載のディジタルフィルタと同
様の作用を呈し、乗算及び加算演算が繰り返された後に
所望とする次数のディジタルフィルタ出力が得られる。

【００３４】その結果、請求項２〜４の各発明において
も請求項１の発明と同様に、複数段のバイカッド回路を
縦続接続した従来のディジタルフィルタと比べて、乗算
回路及び加算回路の数が大幅に低減できる。その結果、
回路規模が小さく、消費電力の少ない高次のディジタル
フィルタを構築することができる。

【００３５】請求項５に記載の発明では、可変乗数乗算
型の乗算回路において、メモリ内に予め格納された乗数
の一つがマルチプレクサにより選択され、該選択された
乗数を用いて演算部により乗算演算が行われる。

【００３６】請求項６に記載の発明では、ディジタル信
号のサンプリング周期の１／ｎ周期（ｎは整数）となる
クロックパルスに同期して信号選択回路による信号選
択、乗算回路による乗数値の切り替え、並びに遅延回路
でのラッチ処理が行われる。この場合、例えば２次形に
よる構成を想定すれば、２ｎ次若しくはそれ以下の次数
のディジタルフィルタが好適に実現できる。

【００３７】かかる場合、請求項７に記載したように、
遅延データを生成するための遅延レジスタは、クロック
周波数ｎｆ［Ｈｚ］で駆動するｎ段のシフトレジスタに
より構成されるとよい。

【００３８】請求項８に記載の発明では、前記した各乗
算回路にて選択される乗数の値は、その何れかに０を含
むものであり、こうして０を含む乗数とすることによ
り、如何なる次数のディジタルフィルタをも任意に構築
できる。

【００３９】請求項９に記載の発明では、前記した各乗
算回路のうち、帰還ループ部に設けられる乗算回路の乗
数を０とする。本構成によれば、帰還ループ部における
演算を無効化することにより、ＩＩＲ型（再帰型）のデ
ィジタルフィルタのみならず、ＦＩＲ型（非再帰型）の
ディジタルフィルタが構築できる。かかるＦＩＲ型構成
の場合にもやはり、回路規模が小さく、消費電力の少な
い高次のディジタルフィルタを構築することができる。

【００４０】請求項１０に記載の発明では、出力データ
が出力端子の直前で一時的に保持される。これにより、
ディジタル信号入力のサンプリング周波数に合わせた所
望の信号出力が可能となる。

【００４１】因みに本明細書においては、周知のＩＩＲ
型ディジタルフィルタにおけるＩＩＲフィルタ部に相当
する回路構成を「帰還ループ部」と称し、ＦＩＲフィル
タ部に相当する回路構成を「循環ループ部」と称するこ
ととする。

【００４２】

【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。

【００４３】図１は、６次のＩＩＲ型ディジタルフィル
タの回路構成を示すブロック図であり、同フィルタは、
複数の１Ｄタイプ・バイカッド回路を縦続接続した場合
と同等のディジタルフィルタを実現するものとして構成
される。同ディジタルフィルタはその概要として、複数
の値から乗数を選択して乗算演算を行う第１〜第５の可
変乗数乗算回路１１〜１５と、第１〜第４の加算回路１
６〜１９と、第１〜第４の遅延回路２１〜２４と、複数
の入力から一つを選択し出力するマルチプレクサ回路２
５とを具備する。

【００４４】より詳しくは、第１〜第５の可変乗数乗算
回路１１〜１５はそれぞれ、複数の乗数を格納するメモ
リ１１１，１２１，１３１，１４１，１５１と、複数の
乗数の中から一つを選択し出力するマルチプレクサ１１
２，１２２，１３２，１４２，１５２と、乗算演算を行
う演算部１１３，１２３，１３３，１４３，１５３とに
よって構成される。メモリ１１１には係数値Ａ[1][1]、
Ａ[2][1]、Ａ[3][1]が格納され、メモリ１２１には係数
値Ａ[1][2]、Ａ[2][2]、Ａ[3][2]が格納され、メモリ１
３１には係数値Ｂ[1][0]、Ｂ[2][0]、Ｂ[3][0]が格納さ
れ、メモリ１４１には係数値Ｂ[1][1]、Ｂ[2][1]、Ｂ
[3][1]が格納され、メモリ１５１には係数値Ｂ[1][2]、
Ｂ[2][2]、Ｂ[3][2]が格納されている。

【００４５】帰還ループ部（ＩＩＲフィルタ部）におい
て、第１の可変乗数乗算回路１１は、第１の遅延回路２
１の出力を入力とし、第２の可変乗数乗算回路１２は、
第２の遅延回路２２の出力を入力とする。また、循環ル
ープ部（ＦＩＲフィルタ部）において、第３の可変乗数
乗算回路１３は、第１の加算回路１６の出力を入力と
し、第４の可変乗数乗算回路１４は、第１の遅延回路２
１の出力を入力とし、第５の可変乗数乗算回路１５は、
第２の遅延回路２２の出力を入力とする。

【００４６】第２の加算回路１７は、第１及び第２の可
変乗数乗算回路１１，１２の各出力を加算し、第１の加
算回路１６は、マルチプレクサ回路２５の出力と第２の
加算回路１７の出力とを加算する。要するに、加算回路
１６，１７によれば、帰還ループ部において、第１，第
２の可変乗数乗算回路１１，１２及びマルチプレクサ回
路２５の各出力が加算演算される。

【００４７】また、第４の加算回路１９は、第４及び第
５の可変乗数乗算回路１４，１５の各出力を加算し、第
３の加算回路１８は、第３の可変乗数乗算回路１３の出
力と第４の加算回路１９の出力とを加算する。要する
に、加算回路１８，１９によれば、循環ループ部におい
て、第３〜第５の可変乗数乗算回路１３〜１５の各出力
が加算演算される。

【００４８】第１の遅延回路２１は、第１の加算回路１
６の出力を入力とし、第２の遅延回路２２は、第１の遅
延回路２１の出力を入力とする。ここで、動作クロック
の周波数は、入力されるディジタル信号のサンプリング
周波数ｆ［Ｈｚ］に対して３倍の３ｆ［Ｈｚ］となって
おり、第１，第２の遅延回路２１，２２は何れも３段の
シフトレジスタにて構成される。このとき、第１の遅延
回路２１の出力は、３動作クロック前の同遅延回路２１
の入力であり、第２の遅延回路２２の出力は、６動作ク
ロック前の遅延回路２１の入力である。

【００４９】なお本実施の形態では、第１，第２の可変
乗数乗算回路１１，１２が帰還ループ部に設けられるＬ
個の乗算回路に相当し、第３〜第５の可変乗数乗算回路
１３〜１５が循環ループ部に設けられるＭ個の乗算回路
に相当する。また、第１，第２の遅延回路２１，２２が
帰還ループ部及び循環ループ部で共有される遅延レジス
タに相当する。

【００５０】従来構成と同様の上記帰還ループ部以外
に、本ディジタルフィルタでは、第３の加算回路１８の
出力を信号入力部に帰還させるための別の帰還ループが
設けられ、その途中には、第３の加算回路１８の出力を
入力とする第３の遅延回路２３が設けられている。第３
の遅延回路２３の出力は、「信号選択回路」としてのマ
ルチプレクサ回路２５に入力される。マルチプレクサ回
路２５は、入力端子２６から入力されるディジタル信号
と第３の遅延回路２３の出力とを入力とし、これら各信
号から一つを選択して出力する。

【００５１】また、第３の加算回路１８の出力は、第４
の遅延回路２４を介して出力端子２７より出力される。
なお、第４の遅延回路２４は、本ディジタルフィルタの
出力データを一時的に保持するための「データ保持回
路」に相当する。

【００５２】ここで、上記構成のディジタルフィルタに
て実現する伝達関数を、

【００５３】

【数９】 とする。

【００５４】図１の構成のディジタルフィルタは、１サ
ンプリング周期（動作クロック３周期分）の間に下記の
３つのステップにより出力を決定するものであり、以
下、上記ディジタルフィルタの動作を、ステップ１→ス
テップ２→ステップ３の順に説明する。

【００５５】（ステップ１）先ず、ディジタル信号のサ
ンプリング周波数ｆに同期した最初のクロックパルス
で、マルチプレクサ回路２５は入力端子２６より入力さ
れるディジタル信号を選択し、第１の加算回路１６に出
力する。同時に第１〜第５の可変乗数乗算回路１１〜１
５内のマルチプレクサ１１２，１２２，１３２，１４
２，１５２はそれぞれ、メモリ１１１，１２１，１３
１，１４１，１５１から係数値Ａ[1][1]、Ａ[1][2]、Ｂ
[1][0]、Ｂ[1][1]、Ｂ[1][2]を選択し、演算部１１３，
１２３，１３３，１４３，１５３にそれぞれ出力する。
この状態において、従来図４のディジタルフィルタにお
ける一段目のバイカッド回路での演算が行われる。すな
わち、各乗算回路１１〜１５からの出力を基に第１〜第
４の加算回路１６〜１９で加算演算が行われ、その演算
結果が第３の加算回路１８から出力される。このとき、
第３の加算回路１８の出力は第３の遅延回路２３でラッ
チされる。なお、ステップ１での加算回路１８の値は出
力端子２７には出力されない。

【００５６】（ステップ２）次のクロックパルスでは、
マルチプレクサ回路２５は第３の遅延回路２３でラッチ
されている信号（すなわち、ステップ１による出力）を
選択し、第１の加算回路１６に出力する。同時に各乗算
回路内のマルチプレクサ１１２，１２２，１３２，１４
２，１５２はそれぞれ、メモリ１１１，１２１，１３
１，１４１，１５１から係数値Ａ[2][1]、Ａ[2][2]、Ｂ
[2][0]、Ｂ[2][1]、Ｂ[2][2]を選択し、演算部１１３，
１２３，１３３，１４３，１５３にそれぞれ出力する。
この状態において、従来図４のディジタルフィルタにお
ける二段目のバイカッド回路での演算が行われる。この
とき、第３の加算回路１８の出力は第３の遅延回路２３
で再びラッチされる。なお、ステップ２でも加算回路１
８の値は出力端子２７には出力されない。

【００５７】（ステップ３）更に次のクロックパルスで
は、マルチプレクサ回路２５は第３の遅延回路２３でラ
ッチされている信号（すなわち、ステップ２による出
力）を選択し、第１の加算回路１６に出力する。同時に
各乗算回路内のマルチプレクサ１１２，１２２，１３
２，１４２，１５２はそれぞれ、メモリ１１１，１２
１，１３１，１４１，１５１から係数値Ａ[3][1]、Ａ
[3][2]、Ｂ[3][0]、Ｂ[3][1]、Ｂ[3][2]を選択し、演算
部１１３，１２３，１３３，１４３，１５３にそれぞれ
出力する。この状態において、従来図４のディジタルフ
ィルタにおける三段目のバイカッド回路での演算が行わ
れる。このとき、本ステップ３での第３の加算回路１８
の出力をディジタルフィルタの出力とすべく、第４の遅
延回路２４を通じて第３の加算回路１８の演算結果を出
力する。その後、第４の遅延回路２４は、この出力値
を、次の信号サンプリング時におけるステップ３によっ
て次の出力値が確定するまでラッチする。

【００５８】上記ステップ１〜３によれば、ディジタル
信号のサンプリング周期の１／３周期となるクロックパ
ルスに同期してマルチプレクサ回路２５による信号選
択、各乗算回路１１〜１５による乗数値の切り替え、並
びに第３の遅延回路２３でのラッチ処理が行われる。以
降、上記ステップ１，２，３の順に各動作が繰り返され
る。これにより、１Ｄタイプ・バイカッド回路を３段縦
続接続していた従来のディジタルフィルタと同様に、デ
ィジタル信号のサンプリング毎に上記式（９）の伝達関
数に基づく信号抽出が可能となり、所望とする６次のＩ
ＩＲ型ディジタルフィルタが構築できる。

【００５９】以上詳述した本実施の形態のディジタルフ
ィルタによれば、以下に示す効果が得られる。 （イ）乗算回路及び加算回路を時分割して用いることに
より、複数段のバイカッド回路を縦続接続した従来のデ
ィジタルフィルタと比べて、乗算回路及び加算回路の数
が大幅に低減できる。その結果、回路規模が小さく、消
費電力の少ない高次のディジタルフィルタを構築するこ
とができる。

【００６０】特に上記の通り１Ｄタイプ・バイカッド回
路構成を用いて６次のディジタルフィルタを構成した場
合において、従来構成（図４及び図５の構成）と比較し
て乗算回路及び加算回路の数が１／３となり（乗算回路
が１５個→５個、加算回路＝１２個→４個となる）、デ
ィジタルフィルタ回路の占有面積を小さくすると共に、
消費電カを大幅に低減することができる。

【００６１】（ロ）サンプリング周波数ｆに対して３倍
のクロック周波数にて、マルチプレクサ回路２５、乗算
回路１１〜１５及び遅延回路２１〜２４等が駆動される
ことで、６次のディジタルフィルタが好適に実現でき
る。

【００６２】（ハ）出力端子直前の第４の遅延回路２４
で出力データが一時的に保持されるので、ディジタル信
号入力のサンプリング周波数ｆに合わせた所望の信号出
力が可能となる。

【００６３】（第２の実施の形態）次に、第２の実施の
形態におけるディジタルフィルタを図２を用いて説明す
る。

【００６４】図２は、６次のＩＩＲ型ディジタルフィル
タの回路構成を示すブロック図であり、同フィルタは、
複数の２Ｄタイプ・バイカッド回路を縦続接続した場合
と同等のディジタルフィルタを実現するものとして構成
される。同ディジタルフィルタはその概要として、複数
の値から乗数を選択して乗算演算を行う第１〜第５の可
変乗数乗算回路３１〜３５と、第１〜第３の加算回路３
６〜３８と、第１〜第４の遅延回路４１〜４４と、複数
の入力から一つを選択し出力するマルチプレクサ回路４
５とを具備する。

【００６５】より詳しくは、第１〜第５の可変乗数乗算
回路３１〜３５はそれぞれ、複数の乗数を格納するメモ
リ３１１，３２１，３３１，３４１，３５１と、複数の
乗数の中から一つを選択し出力するマルチプレクサ３１
２，３２２，３３２，３４２，３５２と、乗算演算を行
う演算部３１３，３２３，３３３，３４３，３５３とに
よって構成される。メモリ３１１には係数値Ａ[1][1]、
Ａ[2][1]、Ａ[3][1]が格納され、メモリ３２１には係数
値Ａ[1][2]、Ａ[2][2]、Ａ[3][2]が格納され、メモリ３
３１には係数値Ｂ[1][0]、Ｂ[2][0]、Ｂ[3][0]が格納さ
れ、メモリ３４１には係数値Ｂ[1][1]、Ｂ[2][1]、Ｂ
[3][1]が格納され、メモリ３５１には係数値Ｂ[1][2]、
Ｂ[2][2]、Ｂ[3][2]が格納されている。

【００６６】帰還ループ部（ＩＩＲフィルタ部）に設け
られる第１，第２の可変乗数乗算回路３１，３２は、第
１の加算回路３６の出力をそれぞれの入力とし、循環ル
ープ部（ＦＩＲフィルタ部）に設けられる第３〜第５の
可変乗数乗算回路３３〜３５は、マルチプレクサ回路４
５の出力をそれぞれの入力とする。

【００６７】第１の加算回路３６は、第３の可変乗数乗
算回路３３の出力と第１の遅延回路４１の出力とを加算
し、第２の加算回路３７は、第１及び第４の可変乗数乗
算回路３１，３４の各出力と第２の遅延回路４２の出力
とを加算し、第３の加算回路３８は、第２及び第５の可
変乗数乗算回路３２，３５の各出力を加算する。

【００６８】第１の遅延回路４１は、第２の加算回路３
７の出力を入力とし、第２の遅延回路４２は、第３の加
算回路３８の出力を入力とする。ここで、動作クロック
の周波数は、入力されるディジタル信号のサンプリング
周波数ｆ［Ｈｚ］に対して３倍の３ｆ［Ｈｚ］となって
おり、第１，第２の遅延回路４１，４２は何れも３段の
シフトレジスタにて構成される。このとき、第１の遅延
回路４１の出力は、３動作クロック前の第２の加算回路
３７の出力であり、第２の遅延回路４２の出力は、３動
作クロック前の第３の加算回路３８の出力である。

【００６９】なお本実施の形態では、第１，第２の可変
乗数乗算回路３１，３２が帰還ループ部に設けられるＬ
個の乗算回路に相当し、第３〜第５の可変乗数乗算回路
３３〜３５が循環ループ部に設けられるＭ個の乗算回路
に相当する。また、第１，第２の遅延回路４１，４２が
帰還ループ部及び循環ループ部で共有される遅延レジス
タに相当する。

【００７０】従来構成と同様の上記帰還ループ部以外
に、本ディジタルフィルタでは、第１の加算回路３６の
出力を信号入力部に帰還させるための別の帰還ループが
設けられ、その途中には、第１の加算回路３６の出力を
入力とする第３の遅延回路４３が設けられている。第３
の遅延回路４３の出力は、「信号選択回路」としてのマ
ルチプレクサ回路４５に入力される。マルチプレクサ回
路４５は、入力端子４６から入力されるディジタル信号
と第３の遅延回路４３の出力とを入力とし、これら各信
号から一つを選択して出力する。

【００７１】また、第１の加算回路３６の出力は、第４
の遅延回路４４を介して出力端子４７より出力される。
なお、第４の遅延回路４４は、本ディジタルフィルタの
出力データを一時的に保持するための「データ保持回
路」に相当する。

【００７２】ここで、上記構成のディジタルフィルタに
て実現する伝達関数を、

【００７３】

【数１０】 とする。

【００７４】図２の構成のディジタルフィルタは、１サ
ンプリング周期（動作クロック３周期分）の間に下記の
３つのステップにより出力を決定するものであり、以
下、上記ディジタルフィルタの動作を、ステップ１→ス
テップ２→ステップ３の順に説明する。

【００７５】（ステップ１）先ず、ディジタル信号のサ
ンプリング周波数ｆに同期した最初のクロックパルス
で、マルチプレクサ回路４５は入力端子４６より入力さ
れるディジタル信号を選択する。またそれと同時に、第
１〜第５の可変乗数乗算回路３１〜３５内のマルチプレ
クサ３１２，３２２，３３２，３４２，３５２はそれぞ
れ、メモリ３１１，３２１，３３１，３４１，３５１か
ら係数値Ａ[1][1]、Ａ[1][2]、Ｂ[1][0]、Ｂ[1][1]、Ｂ
[1][2]を選択し、演算部３１３，３２３，３３３，３４
３，３５３にそれぞれ出力する。この状態において、従
来図４のディジタルフィルタにおける一段目のバイカッ
ド回路での演算が行われる。すなわち、各乗算回路３１
〜３５からの出力を基に第１〜第３の加算回路３６〜３
８で加算演算が行われ、その演算結果が第１の加算回路
３６から出力される。このとき、第１の加算回路３６の
出力は第３の遅延回路４３でラッチされる。なお、ステ
ップ１での加算回路３６の値は出力端子４７には出力さ
れない。

【００７６】（ステップ２）次のクロックパルスでは、
マルチプレクサ回路４５は第３の遅延回路４３でラッチ
されている信号（すなわち、ステップ１による出力）を
選択する。またそれと同時に、各乗算回路内のマルチプ
レクサ３１２，３２２，３３２，３４２，３５２はそれ
ぞれ、メモリ３１１，３２１，３３１，３４１，３５１
から係数値Ａ[2][1]、Ａ[2][2]、Ｂ[2][0]、Ｂ[2][1]、
Ｂ[2][2]を選択し、演算部３１３，３２３，３３３，３
４３，３５３にそれぞれ出力する。この状態において、
従来図４のディジタルフィルタにおける二段目のバイカ
ッド回路での演算が行われる。このとき、第１の加算回
路３６の出力は第３の遅延回路４３で再びラッチされ
る。なお、ステップ２でも加算回路３６の値は出力端子
４７には出力されない。

【００７７】（ステップ３）更に次のクロックパルスで
は、マルチプレクサ回路４５は第３の遅延回路４３でラ
ッチされている信号（すなわち、ステップ２による出
力）を選択する。またそれと同時に、各乗算回路内のマ
ルチプレクサ３１２，３２２，３３２，３４２，３５２
はそれぞれ、メモリ３１１，３２１，３３１，３４１，
３５１から係数値Ａ[3][1]、Ａ[3][2]、Ｂ[3][0]、Ｂ
[3][1]、Ｂ[3][2]を選択し、演算部３１３，３２３，３
３３，３４３，３５３にそれぞれ出力する。この状態に
おいて、従来図４のディジタルフィルタにおける三段目
のバイカッド回路での演算が行われる。このとき、本ス
テップ３での第１の加算回路３６の出力をディジタルフ
ィルタの出力とすべく、第４の遅延回路４４を通じて第
１の加算回路３６の演算結果を出力する。その後、第４
の遅延回路４４は、この出力値を、次の信号サンプリン
グ時におけるステップ３によって次の出力値が確定する
までラッチする。

【００７８】上記ステップ１〜３によれば、ディジタル
信号のサンプリング周期の１／３周期となるクロックパ
ルスに同期してマルチプレクサ回路４５による信号選
択、各乗算回路３１〜３５による乗数値の切り替え、並
びに第３の遅延回路４３でのラッチ処理が行われる。以
降、上記ステップ１，２，３の順に各動作が繰り返され
る。これにより、２Ｄタイプ・バイカッド回路を３段縦
続接続していた従来のディジタルフィルタと同様に、デ
ィジタル信号のサンプリング毎に上記式（１０）の伝達
関数に基づく信号抽出が可能となり、所望とする６次の
ＩＩＲ型ディジタルフィルタが構築できる。

【００７９】以上詳述した第２の実施の形態によれば、
上記第１の実施の形態と同様に、乗算回路及び加算回路
を時分割して用いることにより、複数段のバイカッド回
路を縦続接続した従来のディジタルフィルタと比べて、
乗算回路及び加算回路の数が大幅に低減できる。その結
果、回路規模が小さく、消費電力の少ない高次のディジ
タルフィルタを構築することができる。

【００８０】特に上記の通り２Ｄタイプ・バイカッド回
路構成を用いて６次のディジタルフィルタを構成した場
合において、従来構成（図４及び図６の構成）と比較し
て乗算回路及び加算回路の数が１／３となり（乗算回路
が１５個→５個、加算回路＝９個→３個となる）、ディ
ジタルフィルタ回路の占有面積を小さくすると共に、消
費電カを大幅に低減することができる。

【００８１】（第３の実施の形態）次に、第３の実施の
形態におけるディジタルフィルタを図３を用いて説明す
る。

【００８２】図３は、６次のＩＩＲ型ディジタルフィル
タの回路構成を示すブロック図であり、同フィルタは、
複数の３Ｄタイプ・バイカッド回路を縦続接続した場合
と同等のディジタルフィルタを実現するものとして構成
される。同ディジタルフィルタはその概要として、複数
の値から乗数を選択して乗算演算を行う第１〜第５の可
変乗数乗算回路５１〜５５と、加算回路５６と、第１〜
第６の遅延回路（遅延レジスタ）６１〜６６と、複数の
入力から一つを選択し出力するマルチプレクサ回路６７
とを具備する。

【００８３】より詳しくは、第１〜第５の可変乗数乗算
回路５１〜５５はそれぞれ、複数の乗数を格納するメモ
リ５１１，５２１，５３１，５４１，５５１と、複数の
乗数の中から一つを選択し出力するマルチプレクサ５１
２，５２２，５３２，５４２，５５２と、乗算演算を行
う演算部５１３，５２３，５３３，５４３，５５３とに
よって構成される。メモリ５１１には係数値Ａ[1][1]、
Ａ[2][1]、Ａ[3][1]が格納され、メモリ５２１には係数
値Ａ[1][2]、Ａ[2][2]、Ａ[3][2]が格納され、メモリ５
３１には係数値Ｂ[1][0]、Ｂ[2][0]、Ｂ[3][0]が格納さ
れ、メモリ５４１には係数値Ｂ[1][1]、Ｂ[2][1]、Ｂ
[3][1]が格納され、メモリ５５１には係数値Ｂ[1][2]、
Ｂ[2][2]、Ｂ[3][2]が格納されている。

【００８４】帰還ループ部（ＩＩＲフィルタ部）におい
て、第１の可変乗数乗算回路５１は、第１の遅延回路６
１の出力を入力とし、第２の可変乗数乗算回路５２は、
第２の遅延回路６２の出力を入力とする。また、循環ル
ープ部（ＦＩＲフィルタ部）において、第３の可変乗数
乗算回路５３は、マルチプレクサ回路６７の出力を入力
とし、第４の可変乗数乗算回路５４は、第３の遅延回路
６３の出力を入力とし、第５の可変乗数乗算回路５５
は、第４の遅延回路６４の出力を入力とする。加算回路
５６は、第１〜第５の可変乗数乗算回路５１〜５５の各
出力を一度に加算する。

【００８５】なお本実施の形態では、第１，第２の可変
乗数乗算回路５１，５２が帰還ループ部に設けられるＬ
個の乗算回路に相当し、第３〜第５の可変乗数乗算回路
５３〜５５が循環ループ部に設けられるＭ個の乗算回路
に相当する。

【００８６】第１の遅延回路６１は、加算回路５６の出
力を入力とし、第２の遅延回路６２は、第１の遅延回路
６１の出力を入力とする。また、第３の遅延回路６３
は、マルチプレクサ回路６７の出力を入力とし、第４の
遅延回路６４は、第３の遅延回路６３の出力を入力とす
る。ここで、動作クロックの周波数は、入力されるディ
ジタル信号のサンプリング周波数ｆ［Ｈｚ］に対して３
倍の３ｆ［Ｈｚ］となっており、第１〜第４の遅延回路
６１〜６４は何れも３段のシフトレジスタにて構成され
る。このとき、第１の遅延回路６１の出力は、３動作ク
ロック前の加算回路５６の出力、第２の遅延回路６２の
出力は、３動作クロック前の第１の遅延回路６１の出
力、第３の遅延回路６３の出力は、３動作クロック前の
マルチプレクサ回路６７の出力、第４の遅延回路６４の
出力は、３動作クロック前の第３の遅延回路６３の出力
である。

【００８７】従来構成と同様の上記帰還ループ部以外
に、本ディジタルフィルタでは、加算回路５６の出力を
信号入力部に帰還させるための別の帰還ループが設けら
れ、その途中には、加算回路５６の出力を入力とする第
５の遅延回路６５が設けられている。第５の遅延回路６
５の出力は、「信号選択回路」としてのマルチプレクサ
回路６７に入力される。マルチプレクサ回路６７は、入
力端子６８から入力されるディジタル信号と第５の遅延
回路６５の出力とを入力とし、これら各信号から一つを
選択して出力する。

【００８８】また、加算回路５６の出力は、第６の遅延
回路６６を介して出力端子６９より出力される。なお、
第６の遅延回路６６は、本ディジタルフィルタの出力デ
ータを一時的に保持するための「データ保持回路」に相
当する。

【００８９】ここで、上記構成のディジタルフィルタに
て実現する伝達関数を、

【００９０】

【数１１】 とする。

【００９１】図３の構成のディジタルフィルタは、１サ
ンプリング周期（動作クロック３周期分）の間に下記の
３つのステップにより出力を決定するものであり、以
下、上記ディジタルフィルタの動作を、ステップ１→ス
テップ２→ステップ３の順に説明する。

【００９２】（ステップ１）先ず、ディジタル信号のサ
ンプリング周波数ｆに同期した最初のクロックパルス
で、マルチプレクサ回路６７は入力端子６８より入力さ
れるディジタル信号を選択する。またそれと同時に、第
１〜第５の可変乗数乗算回路５１〜５５内のマルチプレ
クサ５１２，５２２，５３２，５４２，５５２はそれぞ
れ、メモリ５１１，５２１，５３１，５４１，５５１か
ら係数値Ａ[1][1]、Ａ[1][2]、Ｂ[1][0]、Ｂ[1][1]、Ｂ
[1][2]を選択し、演算部５１３，５２３，５３３，５４
３，５５３にそれぞれ出力する。この状態において、従
来図４のディジタルフィルタにおける一段目のバイカッ
ド回路での演算が行われる。すなわち、各乗算回路５１
〜５５からの出力を基に加算回路５６で加算演算が行わ
れ、その演算結果が同加算回路５６から出力される。こ
のとき、加算回路５６の出力は第５の遅延回路６５でラ
ッチされる。なお、ステップ１での加算回路５６の値は
出力端子６９には出力されない。

【００９３】（ステップ２）次のクロックパルスでは、
マルチプレクサ回路６７は第５の遅延回路６５でラッチ
されている信号（すなわち、ステップ１による出力）を
選択する。またそれと同時に、各乗算回路内のマルチプ
レクサ５１２，５２２，５３２，５４２，５５２はそれ
ぞれ、メモリ５１１，５２１，５３１，５４１，５５１
から係数値Ａ[2][1]、Ａ[2][2]、Ｂ[2][0]、Ｂ[2][1]、
Ｂ[2][2]を選択し、演算部５１３，５２３，５３３，５
４３，５５３にそれぞれ出力する。この状態において、
従来図４のディジタルフィルタにおける二段目のバイカ
ッド回路での演算が行われる。このとき、加算回路５６
の出力は第５の遅延回路６５で再びラッチされる。な
お、ステップ２でも加算回路５６の値は出力端子６９に
は出力されない。

【００９４】（ステップ３）更に次のクロックパルスで
は、マルチプレクサ回路６７は第５の遅延回路６５でラ
ッチされている信号（すなわち、ステップ２による出
力）を選択する。またそれと同時に、各乗算回路内のマ
ルチプレクサ５１２，５２２，５３２，５４２，５５２
はそれぞれ、メモリ５１１，５２１，５３１，５４１，
５５１から係数値Ａ[3][1]、Ａ[3][2]、Ｂ[3][0]、Ｂ
[3][1]、Ｂ[3][2]を選択し、演算部５１３，５２３，５
３３，５４３，５５３にそれぞれ出力する。この状態に
おいて、従来図４のディジタルフィルタにおける三段目
のバイカッド回路での演算が行われる。このとき、本ス
テップ３での加算回路５６の出力をディジタルフィルタ
の出力とすべく、第６の遅延回路６６を通じて加算回路
５６の演算結果を出力する。その後、第６の遅延回路６
６は、この出力値を、次の信号サンプリング時における
ステップ３によって次の出力値が確定するまでラッチす
る。

【００９５】上記ステップ１〜３によれば、ディジタル
信号のサンプリング周期の１／３周期となるクロックパ
ルスに同期してマルチプレクサ回路６７による信号選
択、各乗算回路５１〜５５による乗数値の切り替え、並
びに第５の遅延回路６５でのラッチ処理が行われる。以
降、上記ステップ１，２，３の順に各動作が繰り返され
る。これにより、３Ｄタイプ・バイカッド回路を３段縦
続接続していた従来のディジタルフィルタと同様に、デ
ィジタル信号のサンプリング毎に上記式（１１）の伝達
関数に基づく信号抽出が可能となり、所望とする６次の
ＩＩＲ型ディジタルフィルタが構築できる。

【００９６】以上詳述した第３の実施の形態によれば、
上記第１，第２の実施の形態と同様に、乗算回路及び加
算回路を時分割して用いることにより、複数段のバイカ
ッド回路を縦続接続した従来のディジタルフィルタと比
べて、乗算回路及び加算回路の数が大幅に低減できる。
その結果、回路規模が小さく、消費電力の少ない高次の
ディジタルフィルタを構築することができる。

【００９７】特に上記の通り３Ｄタイプ・バイカッド回
路構成を用いて６次のディジタルフィルタを構成した場
合において、従来構成と比較して乗算回路及び加算回路
の数が１／３となり（乗算回路が１５個→５個、加算回
路＝３個→１個となる）、ディジタルフィルタ回路の占
有面積を小さくすると共に、消費電カを大幅に低減する
ことができる。

【００９８】なお本発明は、上記以外に次の形態にて具
体化できる。図１〜図３の構成のディジタルフィルタに
おいて、第１〜第５の可変乗数乗算回路にて選択される
係数値（乗数）を、その何れかに０を含むものとすれ
ば、６次以下の如何なる次数のディジタルフィルタをも
任意に構築できる。

【００９９】すなわち、例えば、図１の構成のディジタ
ルフィルタにおいて、第２，第５の可変乗数乗算回路１
２，１５で選択される係数値のうち、Ａ[3][2]、Ｂ[3]
[2]を０とする。この場合、次数Ｎを６とした時と同様
の回路構成により、次数Ｎが５であるＩＩＲ型ディジタ
ルフィルタが実現できる。また同様に、第２，第５の可
変乗数乗算回路１２，１５で選択される係数値のうち、
Ａ[2][2]、Ｂ[2][2]を０としたり、或いはＡ[1][2]、Ｂ
[1][2]を０としたりすることにより、次数Ｎが５である
ＩＩＲ型ディジタルフィルタが実現できる。

【０１００】図２，図３の構成のディジタルフィルタに
ついても同じく、第２，第５の可変乗数乗算回路で選択
される係数値のうち、Ａ[3][2]、Ｂ[3][2]を０とした
り、Ａ[2][2]、Ｂ[2][2]を０としたり、或いはＡ[1]
[2]、Ｂ[1][2]を０としたりすることにより、次数Ｎが
５であるＩＩＲ型ディジタルフィルタが実現できる。

【０１０１】更に、例えば、図１の構成のディジタルフ
ィルタにおいて、第１〜第５の可変乗数乗算回路１１〜
１５で選択される係数値のうち、Ａ[3][1]、Ａ[3][2]、
Ｂ[3][1]、Ｂ[3][2]を０とし、Ｂ[3][0]を１とする。こ
の場合、次数Ｎを６とした時と同様の構成により、次数
Ｎが４であるＩＩＲ型ディジタルフィルタが実現でき
る。また同様に、第１〜第５の可変乗数乗算回路１１〜
１５で選択される係数値のうち、Ａ[2][1]、Ａ[2][2]、
Ｂ[2][1]、Ｂ[2][2]を０としＢ[2][0]を１としたり、Ａ
[1][1]、Ａ[1][2]、Ｂ[1][1]、Ｂ[1][2]を０としＢ[1]
[0]を１としたりすることにより、次数Ｎが４であるＩ
ＩＲ型ディジタルフィルタが実現できる。

【０１０２】図２，図３の構成のディジタルフィルタに
ついても同じく、第１〜第５の可変乗数乗算回路で選択
される係数値のうち、Ａ[3][1]、Ａ[3][2]、Ｂ[3][1]、
Ｂ[3][2]を０としＢ[3][0]を１としたり、Ａ[2][1]、Ａ
[2][2]、Ｂ[2][1]、Ｂ[2][2]を０としＢ[2][0]を１とし
たり、Ａ[1][1]、Ａ[1][2]、Ｂ[1][1]、Ｂ[1][2]を０と
しＢ[1][0]を１としたりすることにより、次数Ｎが４で
あるＩＩＲ型ディジタルフィルタが実現できる。

【０１０３】以下同様に考察すれば、図１〜図３の構成
のディジタルフィルタを用いることにより、その構成要
素を変更することなくても、６次以下の如何なる次数の
ＩＩＲ型ディジタルフィルタも実現できることが分か
る。

【０１０４】図１〜図３の構成のディジタルフィルタに
おいて、第１〜第５の可変乗数乗算回路のうち、帰還ル
ープ部（ＩＩＲフィルタ部）に設けられる可変乗数乗算
回路の係数値（乗数）を何れも０とする。すなわち、図
１のディジタルフィルタでは、メモリ１１１，１２１内
の係数値を何れも０とし、図２のディジタルフィルタで
は、メモリ３１１，３２１内の係数値を何れも０とし、
図３のディジタルフィルタでは、メモリ５１１，５２１
内の係数値を何れも０とする。本構成によれば、帰還ル
ープ部における演算を無効化することにより、ＩＩＲ型
のディジタルフィルタのみならず、ＦＩＲ型のディジタ
ルフィルタが構築できる。かかるＦＩＲ型構成の場合に
もやはり、回路規模が小さく、消費電力の少ない高次の
ディジタルフィルタを構築することができる。

【０１０５】上記各実施の形態では、６次のディジタル
フィルタを実現する回路構成を説明したが、勿論他の次
数のディジタルフィルタを実現しても良い。何れにして
も、乗算回路及び加算回路の数が大幅に減じられること
に変わりはなく、Ｎ次のディジタルフィルタを実現する
ための回路構成では、バイカッド回路を縦続接続した従
来構成に比べて、乗算回路及び加算回路の数が

【０１０６】

【数１２】 にまで低減できる。それ故、ディジタルフィルタ回路の
占有面積を小さくすると共に、消費電カを低減すること
ができる。

【０１０７】上記の通りディジタルフィルタの次数を変
更する場合、それに合わせて動作クロックの周波数も変
更する。Ｎ次のディジタルフィルタを実現するための回
路構成では、

【０１０８】

【数１３】 としてクロック周波数をｎｆ［Ｈｚ］とする。そして、
各遅延回路（遅延レジスタ）を、クロック周波数ｎｆで
駆動するｎ段のシフトレジスタで構成すると共に、マル
チプレクサ回路（信号選択回路）による信号選択、可変
乗数乗算回路による乗数値の切り替え、並びに遅延回路
でのラッチ処理を、クロック周波数ｎｆに応じて実行す
る。

【０１０９】また、必ずしも既述した２次形１Ｄ〜３Ｄ
タイプのバイカッド型構成とならずとも本発明が適用で
きる。Ｎ次のディジタルフィルタを実現するための回路
構成において、一般にｍ次形フィルタの場合には、ｍ次
形ディジタルフィルタ回路を縦続接続した従来構成に比
べて、乗算回路及び加算回路の数が、

【０１１０】

【数１４】 にまで低減できる。それ故、本発明の適用により回路規
模が小さく、消費電力の少ない高次のディジタルフィル
タが構築できる。またこの場合、

【０１１１】

【数１５】 として、クロック周波数をｎｆ［Ｈｚ］とする。

【図面の簡単な説明】

【図１】第１の実施の形態におけるＩＩＲ型ディジタル
フィルタの回路構成を示すブロック図。

【図２】第２の実施の形態におけるＩＩＲ型ディジタル
フィルタの回路構成を示すブロック図。

【図３】第３の実施の形態におけるＩＩＲ型ディジタル
フィルタの回路構成を示すブロック図。

【図４】従来技術においてバイカッド回路を縦続接続し
たＩＩＲ型ディジタルフィルタの回路構成を示すブロッ
ク図。

【図５】１Ｄタイプ・バイカッド回路の構成を示すブロ
ック図。

【図６】２Ｄタイプ・バイカッド回路の構成を示すブロ
ック図。

【符号の説明】

１１〜１５…可変乗数乗算回路、１６〜１９…加算回
路、２１〜２４…遅延回路、２５…マルチプレクサ回
路、３１〜３５…可変乗数乗算回路、３６〜３８…加算
回路、４１〜４４…遅延回路、４５…マルチプレクサ回
路、５１〜５５…可変乗数乗算回路、５６…加算回路、
６１〜６６…遅延回路、６７…マルチプレクサ回路。

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数の乗算回路と、それら乗算回路の出力
   を加算演算する加算回路と、遅延データを生成する遅延
   レジスタとを備えるディジタルフィルタにおいて、 前記乗算回路は、複数の値から乗数を順次選択して乗算
   演算を行う可変乗数乗算回路であり、各乗数を用いたそ
   の時々の当該ディジタルフィルタの出力をラッチするた
   めの遅延回路を設けると共に、同フィルタの信号入力部
   に信号選択回路を設け、該信号選択回路は、前記遅延回
   路の出力とディジタル信号入力との何れか一つを選択し
   て出力することを特徴とするディジタルフィルタ。
2. 【請求項２】Ｌ個の乗算回路とこれらの乗算結果を加算
   する加算回路とを帰還ループ部に設けると共に、Ｍ個の
   乗算回路とこれらの乗算結果を加算する加算回路とを循
   環ループ部に設け、前記各ループ部で遅延レジスタを共
   有するディジタルフィルタにおいて、 前記乗算回路は、複数の値から乗数を順次選択して乗算
   演算を行う可変乗数乗算回路であり、各乗数を用いて乗
   算及び加算された演算結果を循環ループ部側の加算回路
   から出力端子へ出力する際にその出力をラッチするため
   の遅延回路を設けると共に、当該ディジタルフィルタの
   信号入力部に信号選択回路を設け、該信号選択回路は、
   前記遅延回路の出力とディジタル信号入力との何れか一
   つを選択して出力することを特徴とするディジタルフィ
   ルタ。
3. 【請求項３】帰還ループ部に設けられるＬ個の乗算回路
   と、循環ループ部に設けられるＭ個の乗算回路と、前記
   各ループ部での乗算結果を、各ループ部で共有される遅
   延レジスタを通じて加算する加算回路とを備えるディジ
   タルフィルタにおいて、 前記乗算回路は、複数の値から乗数を順次選択して乗算
   演算を行う可変乗数乗算回路であり、各乗数を用いて乗
   算及び加算された演算結果を前記加算回路から出力端子
   へ出力する際にその出力をラッチするための遅延回路を
   設けると共に、当該ディジタルフィルタの信号入力部に
   信号選択回路を設け、該信号選択回路は、前記遅延回路
   の出力とディジタル信号入力との何れか一つを選択して
   出力することを特徴とするディジタルフィルタ。
4. 【請求項４】Ｌ個の乗算回路と該乗算回路への入力を遅
   延させる遅延レジスタとを帰還ループ部に設けると共
   に、Ｍ個の乗算回路と該乗算回路への入力を遅延させる
   遅延レジスタとを循環ループ部に設け、前記各ループ部
   での乗算結果を加算回路で一度に加算するディジタルフ
   ィルタにおいて、 前記乗算回路は、複数の値から乗数を順次選択して乗算
   演算を行う可変乗数乗算回路であり、各乗数を用いて乗
   算及び加算された演算結果を前記加算回路から出力端子
   へ出力する際にその出力をラッチするための遅延回路を
   設けると共に、当該ディジタルフィルタの信号入力部に
   信号選択回路を設け、該信号選択回路は、前記遅延回路
   の出力とディジタル信号入力との何れか一つを選択して
   出力することを特徴とするディジタルフィルタ。
5. 【請求項５】前記乗算回路は、複数の乗数を格納するメ
   モリと、複数の乗数の中から一つを選択し出力するマル
   チプレクサと、乗算演算を行う演算部とによって構成さ
   れるものである請求項１〜４の何れかに記載のディジタ
   ルフィルタ。
6. 【請求項６】入力されるディジタル信号のサンプリング
   周波数ｆ［Ｈｚ］に対してｎ倍（ｎは整数）のクロック
   周波数ｎｆ［Ｈｚ］にて、信号選択回路による信号選
   択、乗算回路による乗数値の切り替え、並びに遅延回路
   でのラッチ処理を行う請求項１〜５の何れかに記載のデ
   ィジタルフィルタ。
7. 【請求項７】請求項６に記載のディジタルフィルタにお
   いて、 前記遅延レジスタは、クロック周波数ｎｆ［Ｈｚ］で駆
   動するｎ段のシフトレジスタにより構成されるディジタ
   ルフィルタ。
8. 【請求項８】前記した各乗算回路にて選択される乗数の
   値は、その何れかに０を含むものである請求項１〜７の
   何れかに記載のディジタルフィルタ。
9. 【請求項９】前記した各乗算回路のうち、帰還ループ部
   に設けられる乗算回路の乗数を０とする請求項１〜７の
   何れかに記載のディジタルフィルタ。
10. 【請求項１０】出力端子の直前部に、出力データを一時
    的に保持するためのデータ保持回路を具備する請求項１
    〜９の何れかに記載のディジタルフィルタ。