JP2000307525A - 半導体集積回路およびそれを用いた光受信器 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ動作する増幅部と、デジタル動作す
るデジタル駆動部とをワンチップ態様に構成した光受信
用ＩＣを提供する。 【解決手段】 増幅部１０２から外部駆動部１０４まで
の経路上に、ベースバンドデジタル信号における各１ビ
ット期間の中央が増幅部１０２へと入力されるタイミン
グと、外部駆動部１０４のスイッチング動作のタイミン
グとが互いにずれるように、その経路を伝送される信号
を積極的に遅延させる遅延回路１１０を設ける。これに
より、増幅部１０２とデジタル駆動部１０３とをワンチ
ップ態様に構成しても、外部駆動部１０４のスイッチン
グ動作による雑音がベースバンドデジタル信号の１ビッ
ト期間中央に生じることがなくなる。なお、雑音が偶然
１ビット期間中央に生じると、信号制御部１０６がハイ
レベル，ローレベルを取り違えて、正確な信号再生を行
えない場合がある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、より特定的には、光通信に用いられ、アナログ信
号とデジタル信号を同時に扱う半導体集積回路、および
それを用いた光受信器に関する。

【０００２】

【従来の技術】従来、光受信器の回路構成として、”ア
イ・イー・イー・イー・ジャーナルオブライトウエーブ
テクノロジー，Ｖｏｌ．１２，Ｎｏ．２，１９９４”の
ｐ３２５〜ｐ３３１に記載された例がある。この従来例
では、シリコンバイポーラプロセスを用いることによっ
て、光信号を電気信号に変換するためのプリアンプと、
識別用コンパレータと、クロック再生用回路とから構成
される光受信器を実現している。

【０００３】そこでは、各構成要素は、それぞれ別パッ
ケージに封入されている。その理由は、以下の通りであ
る。上記の従来例では、特に受信感度を向上させる必要
のあるアプリケーションに対応するためには、プリアン
プでのゲインを大きく確保する必要がある。こうするこ
とで、回路として本来避けることのできない熱雑音の影
響を小さくすることができる。このとき仮に、プリアン
プと識別用コンパレータとを同一パッケージに封入した
とすると、識別用コンパレータが動作する時に発生する
雑音が、半導体集積回路の基板等を通じてプリアンプ側
に回り込み、その雑音の影響をプリアンプが受ける。そ
の結果、プリアンプ動作が不安定になることがある。こ
れを避けるために、上記従来の光受信器では、別チップ
態様が採用されていた。

【０００４】また、”アイ・イー・イー・イー・ジャー
ナルオブソリッドステートサーキット，Ｖｏｌ．３０，
Ｎｏ．９，１９９５”のｐ９９１〜９９７に記載された
別の例がある。この別の従来例では、ＣＭＯＳプロセス
を用いることによって、プリアンプと、メインアンプと
から構成される光受信用ＩＣを実現している。

【０００５】そこでも、プリアンプとメインアンプと
は、それぞれ別パッケージに封入されている。その理由
は、以下の通りである。上記別の従来例（以下、光受信
用ＩＣ）では、メインアンプ出力として、ＣＭＯＳデジ
タルレベル信号を用いており、その出力振幅は、電源レ
ベルとグランドレベルとの間の電圧（レベル差）に相当
する大きさを持つ。光受信用ＩＣの出力端子を、信号線
を介して外部回路の入力端子に接続した場合、それら入
出力端子や信号線に付着する浮遊容量を充放電するため
に、出力信号のスイッチングのタイミングで大振幅の
（つまりスパイク状の）駆動電流が必要になる。このス
パイク状の駆動電流は、電源線、もしくはグランド線に
流れ込み、電源レベル、グランドレベルの変動を引き起
こす。こうして引き起こされた電源・グランドレベルの
変動がプリアンプ側へと回り込み、プリアンプに影響を
及ぼす。アナログ動作するプリアンプからみれば、この
電源・グランドレベルの変動は、極めて大きな雑音とな
る。特にゲインが大きく設定されたプリアンプの場合、
受ける影響が大きい。これを避けるために、上記の光受
信用ＩＣでは、別チップ態様が採用されていた。

【０００６】

【発明が解決しようとする課題】さて、近年、光加入者
システムを実現する要望が高まりつつあり、低コストで
かつ小型化された機器を実現することが強く求められて
いる。そのためには、光信号を受信するＩＣに関しても
集積度を向上させ、できるだけパッケージ数を減らして
実現することが求められてきている。しかしながら、ア
ナログ動作する高感度プリアンプと、デジタル動作する
メインアンプ，識別用コンパレータ等とをワンチップ態
様に構成した光受信用ＩＣ、より一般的には、アナログ
動作回路とデジタル動作回路とをワンチップ態様に構成
した半導体集積回路は、従来なかった。

【０００７】それゆえに、本発明の目的は、アナログ動
作回路とデジタル動作回路とをワンチップ態様に構成し
た半導体集積回路、およびそれを用いた光受信器を提供
することである。

【０００８】

【課題を解決するための手段および発明の効果】第１の
発明は、アナログ動作する回路とデジタル動作する回路
とが単一の半導体基板内に集積された半導体集積回路で
あって、ベースバンドデジタル信号が入力され、その信
号をアナログ増幅して出力する増幅部、増幅部の出力信
号が入力され、その信号をデジタル変換して出力するデ
ジタル駆動部、デジタル駆動部の出力信号が入力され、
その信号に基づいてスイッチング動作を行うことによ
り、デジタルレベル信号を単一の半導体基板の外部へと
出力する外部駆動部、および増幅部から外部駆動部まで
の経路上に設けられ、ベースバンドデジタル信号におけ
る各１ビット期間の中央が増幅部へと入力されるタイミ
ングと、外部駆動部のスイッチング動作のタイミングと
が互いにずれるように、当該経路を伝送される信号を遅
延させる遅延部が、単一の半導体基板内に集積されてい
る。

【０００９】上記第１の発明では、アナログ動作する増
幅部と、デジタル動作するデジタル駆動部およびそれに
付随する外部駆動部とを単一半導体基板内に集積して
も、外部駆動部のスイッチング動作による雑音がベース
バンドデジタル信号の１ビット期間中央に生じることが
なくなる。なお、雑音が偶然１ビット期間中央に生じる
と、ハイレベル，ローレベルを取り違えて、正確な信号
再生を行えない場合がある。これにより、集積度の高い
半導体集積回路が得られ、また、それを用いることによ
り、低コストでかつ小型化された機器が実現できる。

【００１０】第２の発明は、第１の発明において、遅延
部は、互いに直列的に接続された複数の差動回路を含ん
でいる。

【００１１】上記第２の発明では、半導体集積回路に遅
延回路を追加しても、遅延回路自身のスイッチング動作
による雑音が新たに生じる弊害が少ない。なぜなら、差
動回路は、定電流動作をするからである。

【００１２】第３の発明は、第２の発明において、遅延
部に含まれる差動回路の数と各差動回路での遅延時間と
は、増幅部、デジタル駆動部および外部駆動部で自ずか
ら生じる遅延時間と、遅延部が積極的に生じさせる遅延
時間とを総合した総合遅延時間が、ベースバンドデジタ
ル信号の１ビット期間をＴとして、０から０．２＊Ｔま
での間の任意の値、または｛（ｎ＋０．８）＊Ｔ｝から
｛（ｎ＋１．２）＊Ｔ｝までの間の任意の値（ただし、
ｎは任意の負でない整数）となるように、それぞれ選ば
れたことを特徴としている。なお、記号＊は、乗算を表
す（以下同様）。

【００１３】上記第３の発明では、ベースバンドデジタ
ル信号において雑音の生じる位置は、１ビット期間Ｔの
中央位置（すなわち、いわゆるアイパターン中心）の前
後２０％の範囲の外側となり、ハイレベル，ローレベル
を取り違える可能性を十分小さくできる。

【００１４】第４の発明は、アナログ動作する回路とデ
ジタル動作する回路とが単一の半導体基板内に集積され
た半導体集積回路であって、ベースバンドデジタル信号
が入力され、その信号をアナログ増幅して出力する増幅
部、増幅部の出力信号が入力され、その信号をデジタル
変換して出力するデジタル駆動部、およびデジタル駆動
部の出力信号が入力され、その信号に基づいてスイッチ
ング動作を行うことにより、デジタルレベル信号を単一
の半導体基板の外部へと出力する外部駆動部が、単一の
半導体基板内に集積され、増幅部は、互いに直列的に接
続された複数のリミッタアンプを含み、各リミッタアン
プは、ベースバンドデジタル信号における各１ビット期
間の中央が増幅部へと入力されるタイミングと、外部駆
動部のスイッチング動作のタイミングとが互いにずれる
ように、当該ベースバンドデジタル信号を遅延させるこ
とを特徴としている。

【００１５】上記第４の発明では、アナログ動作する増
幅部と、デジタル動作するデジタル駆動部およびそれに
付随する外部駆動部とを単一半導体基板内に集積して
も、外部駆動部のスイッチング動作による雑音がベース
バンドデジタル信号の１ビット期間中央に生じることが
なくなる。なお、雑音が偶然１ビット期間中央に生じる
と、ハイレベル，ローレベルを取り違えて、正確な信号
再生を行えない場合がある。これにより、集積度の高い
半導体集積回路が得られ、また、それを用いることによ
り、低コストでかつ小型化された機器が実現できる。

【００１６】第５の発明は、第４の発明において、増幅
部に含まれるリミッタアンプの数と各リミッタアンプで
のゲインおよび遅延時間とは、各リミッタアンプでのゲ
インの合計値が一定の条件を満たし、かつ増幅部、デジ
タル駆動部および外部駆動部で自ずから生じる遅延時間
と、各リミッタアンプが積極的に生じさせる遅延時間と
を総合した総合遅延時間が、ベースバンドデジタル信号
の１ビット期間をＴとして、０から０．２＊Ｔまでの間
の任意の値、または｛（ｎ＋０．８）＊Ｔ｝から｛（ｎ
＋１．２）＊Ｔ｝までの間の任意の値（ただし、ｎは任
意の負でない整数）となるように、それぞれ選ばれたこ
とを特徴としている。

【００１７】上記第５の発明では、所望のゲインが得ら
れると共に、ベースバンドデジタル信号において雑音の
生じる位置は、１ビット期間Ｔの中央位置（すなわち、
いわゆるアイパターン中心）の前後２０％の範囲の外側
となり、ハイレベル，ローレベルを取り違える可能性を
十分小さくできる。また、増幅部が増幅機能と遅延機能
とを併せ持つので、第１の発明と比べ、回路の集積度が
さらに高まる。

【００１８】第６の発明は、アナログ動作する回路とデ
ジタル動作する回路とが単一の半導体基板内に集積され
た半導体集積回路を用いた光受信器であって、ベースバ
ンドデジタル信号が入力され、その信号をアナログ増幅
して出力する増幅部、増幅部の出力信号が入力され、そ
の信号をデジタル変換して出力するデジタル駆動部、デ
ジタル駆動部の出力信号が入力され、その信号に基づい
てスイッチング動作を行うことにより、デジタルレベル
信号を単一の半導体基板の外部へと出力する外部駆動
部、および増幅部から外部駆動部までの経路上に設けら
れ、ベースバンドデジタル信号における各１ビット期間
の中央が増幅部へと入力されるタイミングと、外部駆動
部のスイッチング動作のタイミングとが互いにずれるよ
うに、当該経路を伝送される信号を遅延させる遅延部
が、単一の半導体基板内に集積された、半導体集積回
路、および光信号が入力され、その信号を光電気変換し
て、半導体集積回路へ向けて出力する光電気変換部を備
えている。

【００１９】第７の発明は、アナログ動作する回路とデ
ジタル動作する回路とが単一の半導体基板内に集積され
た半導体集積回路を用いた光受信器であって、ベースバ
ンドデジタル信号が入力され、その信号をアナログ増幅
して出力する増幅部、増幅部の出力信号が入力され、そ
の信号をデジタル変換して出力するデジタル駆動部、お
よびデジタル駆動部の出力信号が入力され、その信号に
基づいてスイッチング動作を行うことにより、デジタル
レベル信号を単一の半導体基板の外部へと出力する外部
駆動部が、単一の半導体基板内に集積された半導体集積
回路、および光信号が入力され、その信号を光電気変換
して、半導体集積回路へ向けて出力する光電気変換部を
備え、増幅部は、互いに直列的に接続された複数のリミ
ッタアンプを含み、各リミッタアンプは、ベースバンド
デジタル信号における各１ビット期間の中央が増幅部へ
と入力されるタイミングと、外部駆動部のスイッチング
動作のタイミングとが互いにずれるように、当該ベース
バンドデジタル信号を遅延させることを特徴としてい
る。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る半導体集積回路の構成を示すブロック図である。図
１において、第１の実施形態に係る半導体集積回路（半
導体集積回路１０１）は、ベースバンドデジタル信号を
アナログ増幅する増幅部１０２と、増幅部１０２の出力
信号をデジタル変換するデジタル駆動部１０３と、デジ
タル駆動部１０３の出力信号を半導体集積回路１０１の
外部へと出力する外部駆動部１０４とを備えている。こ
こでは、半導体集積回路１０１の出力信号は、外部信号
線１０５を通じ、信号制御部１０６へと導かれる。

【００２１】増幅部１０２は、プリアンプ回路１０７
と、メインアンプ回路１０８とを含む。デジタル駆動部
１０３は、判定回路１０９と、遅延回路１１０とを含
む。信号制御部１０６は、クロック信号再生回路１１１
と、識別回路１１２とを含む。

【００２２】プリアンプ回路１０７の入力へは、ベース
バンドデジタル信号を伝送する外部信号線１１３が接続
される。プリアンプ回路１０７の出力がメインアンプ回
路１０８の入力に接続され、メインアンプ回路１０８の
出力は、判定回路１０９の入力に接続される。判定回路
１０９の出力が遅延回路１１０の入力に接続され、遅延
回路１１０の出力は、外部駆動部１０４に接続される。
外部駆動部１０４の出力は、外部信号線１０５を介し
て、クロック信号再生回路１１１の入力と、識別回路１
１２の入力とに接続される。クロック信号再生回路１１
１の出力は、識別回路１１２の入力側に接続される。識
別回路１１２の出力は、デジタルレベル信号を伝送する
外部信号線１１４に接続される。

【００２３】容量１１５は、半導体集積回路１０１と信
号制御部１０６とを接続する外部信号線１０５に付く浮
遊容量と、半導体集積回路１０１の出力端子および信号
制御部１０６の入力端子（いずれも図示せず）に付く浮
遊容量とを総合した総合浮遊容量を示している。半導体
集積回路１０１は、電源線１１６に接続され、かつ、グ
ランド１１７に接地される。

【００２４】図２は、図１の遅延回路１１０の内部構成
の一例を示す回路図である。図２において、遅延回路１
１０は、同一構成を有する複数の差動回路２０１（ここ
では３つの差動回路２０１）を含む。複数の差動回路２
０１は、互いに直列に接続されている。各差動回路２０
１は、一対の負荷抵抗２０２，２０３と、ソース端子同
士が接続され、差動動作する一対のトランジスタ２０
４，２０５と、一対のトランジスタ２０４，２０５へ電
流を供給する電流源２０６と、遅延時間を設定するため
の一対の容量２０７，２０８と、一対のトランジスタ２
０４，２０５からの差動出力のインピーダンスを変換す
るための一対のソースフォロワ回路２０９，２１０とか
らなる。

【００２５】図３は、図１の各回路部（プリアンプ回路
１０７、メインアンプ回路１０８、判定回路１０９、遅
延回路１１０、外部駆動部１０４、クロック信号再生回
路１１１および識別回路１１２）からの出力信号と、電
源線１１６から半導体集積回路１０１へと供給される電
流および半導体集積回路１０１からグランド１１７へと
流れ込む電流とについて、それぞれの波形および相互の
位相関係を示した図である。図３において、波形に関
し、波形３０１は、プリアンプ回路１０７からの出力信
号の波形を示す（これはまた、メインアンプ回路１０８
への入力信号の波形でもある）。波形３０２は、メイン
アンプ回路１０８からの出力信号の波形を示す。波形３
０３は、判定回路１０９からの出力信号の波形を示す。
波形３０４は、遅延回路１１０を経由して外部駆動部１
０４から出力される信号（雑音のあるデジタルレベル信
号；後述）の波形を示している。

【００２６】波形３０５は、クロック信号再生回路１１
１からの出力信号（クロック信号）の波形を示す。波形
３０６は、識別回路１１２からの出力信号（雑音のない
デジタルレベル信号）の波形を示す。波形３０７は、電
源線１１６から半導体集積回路１０１へと供給される電
流の波形を示し、波形３０８は、半導体集積回路１０１
からグランド１１７へと流れ込む電流の波形を示す。

【００２７】位相に関し、図示しない時間軸は、図面左
から右へと向かっている。参照番号３０２〜３０４で示
される各信号は、参照番号３０１で示される信号に対し
て、メインアンプ回路１０８、判定回路１０９、遅延回
路１１０および外部駆動部１０４でそれぞれ生じる遅延
のため、順番に位相が遅れている。プリアンプ回路１０
７の出力から外部駆動部１０４の出力までの遅延時間、
すなわち、メインアンプ回路１０８、判定回路１０９、
遅延回路１１０および外部駆動部１０４で生じる遅延を
総合した総合遅延時間が、図中に記載のｔ１である。

【００２８】クロック信号の位相は、信号の立ち上がり
（参照番号３０９で示される）が、外部駆動部１０４の
出力信号（波形３０４を参照）の１ビット期間Ｔのちょ
うど中央（いわゆるアイパターンの中心）にくるよう
に、予め調整されている。

【００２９】各波形に生じた雑音に関し、外部駆動部１
０４のスイッチング動作のタイミングで、プリアンプ回
路１０７の出力信号（波形３０１を参照）に雑音が生じ
る。すなわち、例えば、外部駆動部１０４の出力信号
（波形３０４を参照）がハイレベルからローレベルにス
イッチングした瞬間（参照番号３１０で示される）、半
導体集積回路１０１からグランド１１７へ流れる電流
（波形３０８を参照）においてパルス（参照番号３１１
で示される）が生じる。このパルス３１１がプリアンプ
回路１０７側に回り込み、その結果、プリアンプ回路１
０７の出力信号（波形３０１を参照）において雑音（参
照番号３１２で示される）が生じる。

【００３０】以下では、上記のように構成された半導体
集積回路１０１の動作について、図３を用いて説明す
る。プリアンプ回路１０７は、例えば光電変換素子（図
示せず）などから外部信号線１１３を通じて伝送されて
くるベースバンドデジタル信号（微小電気信号）を増幅
し、出力する。プリアンプ回路１０７の出力信号は、図
３に記載の波形３０１のようになる。なお、波形３０１
には雑音が生じているが、それについては後述する。

【００３１】プリアンプ回路１０７の出力信号は、その
振幅が非常に小さいため、メインアンプ回路１０８に入
力され、十分に振幅が大きくなるように増幅される。メ
インアンプ回路１０８の出力信号は、波形３０２のよう
になる。メインアンプ回路１０８の出力信号は、判定回
路１０９に入力され、デジタル信号に変換される。変換
は、入力される信号を、図示しない基準電圧と比較して
二値化することにより行われる。判定回路１０９の出力
信号は、波形３０３のようになる。

【００３２】判定回路１０９の出力信号は、遅延回路１
１０に入力され、遅延される。ここで補足すれば、遅延
回路１１０以外の回路でも、回路特性に応じた一定の遅
延が必然的に生じる。これに対し、遅延回路１１０は、
上記の総合遅延時間ｔ１を調節する目的で、信号を積極
的に遅延させるための回路である。遅延回路１１０の動
作の詳細については、後述する。

【００３３】遅延回路１１０の出力信号は、外部駆動部
１０４へと入力される。外部駆動部１０４は、入力され
た信号を、デジタルレベル信号の態様で外部に出力す
る。外部駆動部１０４の出力信号は、波形３０４のよう
になる。ここで、デジタルレベル信号とは、”１”すな
わちハイレベルが電源電圧レベル、”０”すなわちロー
レベルがグランドレベルであるようなデジタル信号をい
う。波形３０１と波形３０４とを比較すればわかるよう
に、外部駆動部１０４の出力信号は、プリアンプ回路１
０７の出力信号と比較して、位相が時間ｔ１だけ遅延し
ている。

【００３４】外部駆動部１０４の出力信号は、外部信号
線１０５を通じて信号制御部１０６側へ伝達される。そ
して、信号制御部１０６内で２分岐され、クロック信号
再生回路１１１および識別回路１１２へと入力される。
クロック信号再生回路１１１は、入力された信号（波形
３０４を参照）をもとに、クロック信号を再生する。そ
して、再生したクロック信号の位相を、信号の立ち上が
り（参照番号３０９）が外部駆動部１０４の出力信号
（波形３０４を参照）の１ビット期間Ｔのちょうど中央
（いわゆるアイパターンの中心）にくるように調整す
る。クロック信号再生回路１１１の出力信号は、波形３
０５のようになる。

【００３５】一方、識別回路１１２へは、外部駆動部１
０４からの信号に加え、クロック信号再生回路１１１の
出力信号（クロック信号；波形３０５を参照）が与えら
れる。識別回路１１２は、クロック信号を参照して外部
駆動部１０４からの信号を識別し、それによって、雑音
のないデジタルレベル信号を生成する。

【００３６】上記の識別は、次のようにして行われる。
すなわち、識別回路１１２は、クロック信号の立ち上が
りエッジ（参照番号３０９で示される）をトリガーとし
て、外部駆動部１０４からの信号（波形３０４を参照）
の値（すなわちレベル）を検出する。そして、検出した
値を、次にクロック信号が立ち上がるまでの期間、保持
する。これを繰り返すことによって、外部駆動部１０４
からの信号を識別、つまり信号の値がハイレベルかロー
レベルかを区別できる。

【００３７】ここで重要なのは、次の点である。識別回
路１１２が外部駆動部１０４からの信号の値を検出する
際、その信号の１ビット期間Ｔのちょうど中央に雑音が
あると、ハイレベル，ローレベルを取り違える可能性が
ある。一方、雑音が外部駆動部１０４の出力信号の１ビ
ット期間Ｔ内のどの位置に生じるかは、総合遅延時間ｔ
１で決まる。そこで、半導体集積回路１０１では、遅延
回路１１０を設けて総合遅延時間ｔ１を調節し、それに
よって、雑音の発生位置を、１ビット期間の中央から積
極的にずらすようにしている。

【００３８】識別回路１１２の出力信号は、波形３０６
のようになる。この雑音のないデジタルレベル信号は、
外部信号線１１４を通じ、信号制御部１０６の外部へと
送出される。以上が、半導体集積回路１０１（および信
号制御部１０６）の動作である。

【００３９】次に、信号に生じる雑音、および総合遅延
時間ｔ１について説明する。図１において、外部駆動部
１０４は、デジタルレベル信号を外部へと出力する際、
併せて、容量１１５、すなわち外部信号線１０５や半導
体集積回路１０１の出力端子，信号制御部１０６の入力
端子（いずれも図示せず）等に備わる浮遊容量を充放電
する必要がある。このため、外部駆動部１０４のスイッ
チング動作のタイミングで、電源線１１６，グランド１
１７間には、瞬間的に大振幅の電流が流れる。

【００４０】すなわち、外部駆動部１０４から出力され
るデジタルレベル信号がローレベルからハイレベルへと
スイッチングするタイミングで、半導体集積回路１０１
からグランド１１７へは、スパイク状の電流が流れ込む
（波形３０８を参照）。一方、ハイレベルからローレベ
ルへとスイッチングするタイミングで、スパイク状の電
流が電源線１１６から半導体集積回路１０１へと供給さ
れる（波形３０６を参照）。

【００４１】一般的には、半導体集積回路１０１がパッ
ケージに封入された状態で、ガラスエポキシ等で形成し
た多層基板に実装される場合、その出力端子に付く容量
は、１０〜２０ｐＦ程度である。このとき、電源電圧を
５Ｖ、スイッチングに要する時間を２ｎｓｅｃとすれ
ば、スパイク状の電流のピーク値は、容量を充放電する
分だけで２５ｍＡ〜５０ｍＡとなり、これにトランジス
タを駆動する分がさらに加算される。

【００４２】このようなピーク値を持つスパイク状の電
流が電源線１１６，グランド１１７間に流れると、電源
線１１６およびグランド１１７への信号線のインピーダ
ンスのために電源線１１６，グランド１１７間の電圧レ
ベルが変動し、その変動成分がプリアンプ回路１０７の
入力側に回り込む。回り込んだ変動成分は、ベースバン
ドデジタル信号に重畳され、プリアンプ回路１０７へと
入力される。そしてプリアンプ回路１０７において増幅
され、プリアンプ回路１０７の出力信号（波形３０１を
参照）には、雑音３１２が生じる。

【００４３】その際、プリアンプ回路１０７の出力から
外部駆動部１０４の出力までの総合遅延時間がｔ１なの
で、プリアンプ回路１０７の出力信号には、信号の立ち
下がり位置から時間ｔ１だけ遅れた位置、および信号の
立ち上がりからｔ１だけ遅れた位置に、雑音が生じる
（波形３０１を参照）。

【００４４】雑音の生じた信号は、メインアンプ回路１
０８で増幅された後、判定回路１０９に到達する。この
とき、雑音のレベルが基準電圧を超えていると、判定回
路１０９の出力信号では、二値化によって、雑音のレベ
ルが信号のハイレベル，ローレベルと等しいレベルにま
で増幅される（波形３０３を参照）。

【００４５】判定回路１０９の出力信号は、遅延回路１
１０を通じて外部駆動部１０４に達し、外部駆動回路か
らデジタルレベル信号の態様（波形３０４を参照）で出
力される。この雑音の生じたデジタルレベル信号は、信
号制御部１０６へと到達する。信号制御部１０６では、
到達した信号のハイ・ローを識別する処理が行われる
が、先に説明したように、識別は、到達した信号の１ビ
ット期間Ｔの中央を見て行われる。このため、仮に雑音
が信号の１ビット期間Ｔの中央ないしはその近辺に生じ
ているとすると、ハイ・ローが誤って識別される可能性
がある。

【００４６】この識別エラーを防ぐには、雑音が信号の
１ビット期間Ｔの中央から外れて生じるように、総合遅
延時間ｔ１が｛（０．５＋ｎ）＊Ｔ｝（ｎは任意の負で
ない整数；以下同様）と一致しないようにすればよい。
遅延回路１１０は、総合遅延時間ｔ１が｛（０．５＋
ｎ）＊Ｔ｝と一致することがないように、その総合遅延
時間ｔ１を調節するために設けられる。また、遅延回路
１１０は、好ましくは、それ自身による遅延時間が任意
に設定可能なように構成される。

【００４７】次に、遅延回路１１０について、図２を用
いて説明する。図２において、遅延回路１１０は、差動
回路２０１が多数段（図では３段）接続された構成を有
する。各段の差動回路２０１には、一対の容量２０７，
２０８が接続されており、差動回路２０１の段数と、各
段の一対の容量２０７，２０８の値とを適切に選ぶこと
で、任意の遅延時間を設定することが可能となる。遅延
時間を適切に設定した遅延回路１１０を半導体集積回路
１０１に設ければ、総合遅延時間ｔ１は、｛（０．５＋
ｎ）＊Ｔ｝と一致することがなくなる。

【００４８】なお、一般に、半導体集積回路１０１に遅
延回路１１０を追加した場合、遅延回路１１０自身のス
イッチング動作によって電源線１１６，グランド１１７
間電圧が変動し、雑音が新たに生じる弊害がある。しか
し、差動回路２０１は、定電流動作をするため、スイッ
チング動作による電源線１１６，グランド１１７間電圧
の変動は小さい。よって、差動回路２０１が多数段接続
された構成を有する遅延回路１１０を追加しても、新た
な雑音の発生は最小限に止まる。

【００４９】次に、好ましい総合遅延時間ｔ１について
説明する。総合遅延時間ｔ１は、好ましくは、１ビット
期間Ｔに対して、０から０．２＊Ｔまでの間の任意の
値、または｛（ｎ＋０．８）＊Ｔ｝から｛（ｎ＋１．
２）＊Ｔ｝までの間の任意の値に設定される。このよう
に設定することで、プリアンプ回路１０７の出力信号
（波形３０１を参照）において雑音の生じる位置は、１
ビット期間Ｔの中央位置（すなわち、いわゆるアイパタ
ーン中心）の前後２０％の範囲の外側となる。これによ
って、信号制御部１０６では、半導体集積回路１０１の
出力信号（雑音の生じたデジタルレベル信号）をもと
に、雑音のないデジタルレベル信号を正しく生成するこ
とができるようになる。

【００５０】以上のように、本実施形態によれば、アナ
ログ動作する増幅部１０２と、デジタル動作するデジタ
ル駆動部１０３およびそれに付随する外部駆動部１０４
とを単一半導体基板内に集積しても、外部駆動部１０４
のスイッチング動作による雑音がベースバンドデジタル
信号の１ビット期間中央に生じることがなくなる。その
ため、雑音が偶然１ビット期間中央に生じて信号制御部
１０６がハイレベル，ローレベルを取り違えることがな
くなり、正確な信号再生を行えるようになる。これによ
り、集積度の高い半導体集積回路１０１が得られ、ま
た、それを用いることにより、低コストでかつ小型化さ
れた機器が実現できる。

【００５１】（第２の実施形態）図４は、本発明の第２
の実施形態に係る半導体集積回路の構成を示すブロック
図である。図４において、第２の実施形態に係る半導体
集積回路（半導体集積回路４０１）は、ベースバンドデ
ジタル信号をアナログ増幅する増幅部４０２と、増幅部
４０２の出力信号をデジタル変換するデジタル駆動部４
０３と、デジタル駆動部４０３の出力信号を半導体集積
回路４０１の外部へと出力する外部駆動部４０４とを備
えている。ここでは、半導体集積回路４０１の出力信号
は、外部信号線４０５を通じ、図示しない他の回路へと
導かれる。

【００５２】増幅部４０２は、プリアンプ回路４０６
と、メインアンプ回路４０７とを含む。デジタル駆動部
４０３は、判定回路４０８と、遅延回路４０９と、クロ
ック信号再生回路４１０と、識別回路４１１とを含む。

【００５３】プリアンプ回路４０６の入力へは、ベース
バンドデジタル信号を伝送する外部信号線４１２が接続
される。プリアンプ回路４０６の出力がメインアンプ回
路４０７の入力に接続され、メインアンプ回路４０７の
出力は、判定回路４０８の入力に接続される。判定回路
４０８の出力が遅延回路４０９の入力に接続され、遅延
回路４０９の出力は、クロック信号再生回路４１０の入
力と、識別回路４１１の入力とに接続される。クロック
信号再生回路４１０の出力は、識別回路４１１の入力側
に接続される。識別回路４１１の出力は、外部駆動部４
０４に接続される。外部駆動部４０４の出力は、デジタ
ルレベル信号を伝送する外部信号線４０５に接続され
る。

【００５４】容量４１３は、半導体集積回路４０１と上
記他の回路とを接続する外部信号線４０５に付く浮遊容
量と、半導体集積回路４０１の出力端子および上記他の
回路の入力端子（いずれも図示せず）に付く浮遊容量と
を総合した総合浮遊容量を示している。半導体集積回路
４０１は、電源線４１４に接続され、かつ、グランド４
１５に接地される。

【００５５】図４に示される各構成要素は、図１に示さ
れるものと同様の動作を行う。図４の遅延回路４０９の
内部構成は、図１の遅延回路１１０のそれと同様であ
り、図２の回路図に示されている。本実施形態が第１の
実施形態と異なるのは、次の３つの点である。

【００５６】第１の相違は、第１の実施形態では、半導
体集積回路１０１の外部に信号制御部１０６が設けられ
ていたが、本実施形態では、半導体集積回路４０１の内
部に信号制御部１０６相当の回路（クロック信号再生回
路４１０および識別回路４１１）を設けた点である。こ
の場合、デジタル動作するクロック信号再生回路４１０
および識別回路４１１は、デジタル駆動部４０３に含ま
れる。

【００５７】第２の相違は、半導体集積回路４０１の内
部にクロック信号再生回路４１０および識別回路４１１
を設けた結果、外部駆動部４０４が、最後段（識別回路
４１１の後段）に設けられる点である。この場合、当
然、外部駆動部４０４は、スイッチング動作を行う際
に、半導体集積回路４０１と上記他の回路との間の外部
信号線４０５等に付く浮遊容量（容量４１３）を充放電
する。

【００５８】第３の相違は、外部駆動部４０４が半導体
集積回路４０１の最後段に設けられた結果、プリアンプ
回路４０６の出力から外部駆動部４０４の出力までの遅
延時間が、メインアンプ回路４０７、判定回路４０８、
遅延回路４０９、識別回路４１１および外部駆動部４０
４で生じる遅延を総合した総合遅延時間ｔ２となる点で
ある。なお、第１の実施形態では、プリアンプ回路１０
７の出力から外部駆動部１０４の出力までの遅延時間
は、メインアンプ回路１０８、判定回路１０９、遅延回
路１１０および外部駆動部１０４で生じる遅延を総合し
た総合遅延時間ｔ１であった。

【００５９】従って、本実施形態では、識別回路４１１
での識別エラーを防ぐには、雑音が信号の１ビット期間
Ｔの中央から外れて生じるように、総合遅延時間ｔ２が
｛（０．５＋ｍ）＊Ｔ｝（ｍは任意の負でない整数；以
下同様）と一致しないようにすればよい。遅延回路４０
９は、総合遅延時間ｔ２が｛（０．５＋ｍ）＊Ｔ｝と一
致することがないように、その総合遅延時間ｔ２を調節
するために設けられる。遅延時間を適切に設定した遅延
回路４０９を半導体集積回路４０１に設ければ、総合遅
延時間ｔ２は、｛（０．５＋ｍ）＊Ｔ｝と一致すること
がなくなる。

【００６０】総合遅延時間ｔ２は、好ましくは、１ビッ
ト期間Ｔに対して、０から０．２＊Ｔまでの間の任意の
値、または｛（ｍ＋０．８）＊Ｔ｝から｛（ｍ＋１．
２）＊Ｔ｝までの間の任意の値に設定される。このよう
に設定することで、プリアンプ回路４０６の出力信号に
おいて雑音の生じる位置は、１ビット期間Ｔの中央位置
（すなわち、いわゆるアイパターン中心）の前後２０％
の範囲の外側となる。これによって、半導体集積回路４
０１からは、雑音のないデジタルレベル信号が出力さ
れ、その信号が入力される上記他の回路では、誤動作等
が生じないようになる。

【００６１】以上のように、本実施形態によれば、アナ
ログ動作する増幅部４０２と、デジタル動作するデジタ
ル駆動部４０３およびそれに付随する外部駆動部４０４
とを単一半導体基板内に集積しても、外部駆動部４０４
のスイッチング動作による雑音がベースバンドデジタル
信号の１ビット期間中央に生じることがなくなる。その
ため、雑音が偶然１ビット期間中央に生じて識別回路４
１１がハイレベル，ローレベルを取り違えることがなく
なり、正確な信号再生を行えるようになる。これによ
り、集積度の高い半導体集積回路４０１が得られ、ま
た、それを用いることにより、低コストでかつ小型化さ
れた機器が実現できる。

【００６２】（第３の実施形態）図５は、本発明の第３
の実施形態に係る半導体集積回路の構成を示すブロック
図である。図５において、第３の実施形態に係る半導体
集積回路（半導体集積回路５０１）は、ベースバンドデ
ジタル信号をアナログ増幅する増幅部５０２と、増幅部
５０２の出力信号をデジタル変換するデジタル駆動部５
０３と、デジタル駆動部５０３の出力信号を半導体集積
回路５０１の外部へと出力する外部駆動部５０４とを備
えている。ここでは、半導体集積回路５０１の出力信号
は、外部信号線５０５を通じ、図示しない他の回路へと
導かれる。

【００６３】増幅部５０２は、プリアンプ回路５０６
と、メインアンプ回路５０７とを含む。デジタル駆動部
５０３は、判定回路５０８と、クロック信号再生回路５
０９と、識別回路５１０とを含む。

【００６４】プリアンプ回路５０６の入力へは、ベース
バンドデジタル信号を伝送する外部信号線５１１が接続
される。プリアンプ回路５０６の出力がメインアンプ回
路５０７の入力に接続され、メインアンプ回路５０７の
出力は、判定回路５０８の入力に接続される。判定回路
５０８の出力がクロック信号再生回路５０９の入力と、
識別回路５１０の入力とに接続される。クロック信号再
生回路５０９の出力は、識別回路５１０の入力側に接続
される。識別回路５１０の出力は、外部駆動部５０４に
接続される。外部駆動部５０４の出力は、デジタルレベ
ル信号を伝送する外部信号線５０５に接続される。

【００６５】容量５１２は、半導体集積回路５０１と上
記他の回路とを接続する外部信号線５０５に付く浮遊容
量と、半導体集積回路５０１の出力端子および上記他の
回路の入力端子（いずれも図示せず）に付く浮遊容量と
を総合した総合浮遊容量を示している。半導体集積回路
５０１は、電源線５１３に接続され、かつ、グランド５
１５に接地される。

【００６６】つまり、図５に示される半導体集積回路５
０１は、図４に示される半導体集積回路４０１におい
て、メインアンプ回路４０７および遅延回路４０９に代
えて、メインアンプ回路５０７を備えている。図５にお
いて、メインアンプ回路５０７は、プリアンプ回路５０
６の出力信号を増幅し、かつ積極的に遅延させる。すな
わち、半導体集積回路５０１に備わるメインアンプ回路
５０７は、半導体集積回路４０１に備わるメインアンプ
回路４０７および遅延回路４０９の機能を兼ね備えてい
る。メインアンプ回路５０７以外の構成要素は、図４に
示されるものと同様の動作を行う。

【００６７】上記のような機能を有するメインアンプ回
路５０７は、例えば、リミッタアンプを多段階構成する
ことによって実現される。図６は、図５のメインアンプ
回路５０７の内部構成の一例を示す回路図である。図６
において、メインアンプ回路５０７は、同一構成を有す
る複数のリミッタアンプ６０１（ここでは３つのリミッ
タアンプ６０１）を含む。複数のリミッタアンプ６０１
は、互いに直列に接続されている。各リミッタアンプ６
０１は、一対の負荷抵抗６０２，６０３と、ソース端子
同士が接続され、差動動作する一対のトランジスタ６０
４，６０５と、一対のトランジスタ６０４，６０５へ電
流を供給する一対の電流源６０６，６０７と、ゲインを
設定するための抵抗６０８と、一対のトランジスタ６０
４，６０５からの出力のインピーダンスを変換するため
の一対のバッファ６０９，６１０とからなる。

【００６８】上記のように構成されたメインアンプ回路
５０７について、以下に説明する。アンプは一般に、入
力信号を一定の増幅率で増幅して出力する。メインアン
プ回路５０７に用いられるリミッタアンプ６０１もその
点は同じであるが、出力信号のレベルがある一定の値以
下に制限される点が異なる。一方、ここで増幅しようと
する信号は、ベースバンドデジタル信号なので、振幅中
心の位相のみが保存されていればよい。よって、上記の
ような特徴を有するリミッタアンプ６０１を多段階構成
したメインアンプ回路５０７では、リミッタアンプ６０
１の段数と、抵抗の値とを適切に設定することにより、
所望のゲインと遅延時間とを得ることができる。

【００６９】また、本実施形態では、第２の実施形態に
おいて、メインアンプ回路４０７および遅延回路４０９
に代えて、メインアンプ回路５０７が設けられた結果、
プリアンプ回路５０６の出力から外部駆動部５０４の出
力までの遅延時間が、メインアンプ回路５０７、判定回
路５０８、識別回路５１０および外部駆動回路で生じる
遅延を総合した総合遅延時間ｔ３となる。なお、第２の
実施形態では、プリアンプ回路４０６の出力から外部駆
動部４０４の出力までの遅延時間は、メインアンプ回路
４０７、判定回路４０８、遅延回路４０９、識別回路４
１１および外部駆動部４０４で生じる遅延を総合した総
合遅延時間ｔ２であった。

【００７０】従って、本実施形態では、識別回路５１０
での識別エラーを防ぐには、雑音が信号の１ビット期間
Ｔの中央から外れて生じるように、総合遅延時間ｔ３が
｛（０．５＋ｒ）＊Ｔ｝（ｒは任意の負でない整数；以
下同様）と一致しないようにすればよい。メインアンプ
回路５０７は、適切に設定されたゲインを持ち、プリア
ンプ回路５０６の出力信号を所望のレベルまで増幅する
と共に、総合遅延時間ｔ３が｛（０．５＋ｒ）＊Ｔ｝と
一致することがないように、その総合遅延時間ｔ３を調
節する。遅延時間を適切に設定したメインアンプ回路５
０７を半導体集積回路５０１に設ければ、総合遅延時間
ｔ３は、｛（０．５＋ｒ）＊Ｔ｝と一致することがなく
なる。

【００７１】総合遅延時間ｔ３は、好ましくは、１ビッ
ト期間Ｔに対して、０から０．２＊Ｔまでの間の任意の
値、または｛（ｒ＋０．８）＊Ｔ｝から｛（ｒ＋１．
２）＊Ｔ｝までの間の任意の値に設定される。このよう
に設定することで、プリアンプ回路５０６の出力信号に
おいて雑音の生じる位置は、１ビット期間Ｔの中央位置
（すなわち、いわゆるアイパターン中心）の前後２０％
の範囲の外側となる。これによって、半導体集積回路５
０１からは、雑音のないデジタルレベル信号が出力さ
れ、その信号が入力される上記他の回路では、誤動作等
が生じないようになる。

【００７２】以上のように、本実施形態によれば、アナ
ログ動作する増幅部５０２と、デジタル動作するデジタ
ル駆動部５０３およびそれに付随する外部駆動部５０４
とを単一半導体基板内に集積しても、外部駆動部５０４
のスイッチング動作による雑音がベースバンドデジタル
信号の１ビット期間中央に生じることがなくなる。その
ため、雑音が偶然１ビット期間中央に生じて識別回路５
１０がハイレベル，ローレベルを取り違えることがなく
なり、正確な信号再生を行えるようになる。これによ
り、集積度の高い半導体集積回路５０１が得られ、ま
た、それを用いることにより、低コストでかつ小型化さ
れた機器が実現できる。

【００７３】（他の実施形態）本発明の他の実施形態
は、半導体集積回路を用いた光受信器である。図７に、
本発明の他の実施形態に係る光受信器の構成を示す。図
７に示される光受信器は、光信号を電気信号に変換する
光電気変換素子７０１と、その光電気変換素子７０１の
出力信号が入力される半導体集積回路４０１とを備えて
いる。図７において、半導体集積回路４０１は、図４に
示す半導体集積回路４０１（第２の実施形態を参照）と
同様のものである。

【００７４】なお、上記の光受信器において、半導体集
積回路４０１に代えて、図１に示す半導体集積回路１０
１および信号制御部１０６（第１の実施形態を参照）と
同様のものを備えてもよい。あるいは、図５に示す半導
体集積回路５０１（第３の実施形態を参照）と同様のも
のを備えてもよい。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
（半導体集積回路１０１）の構成を示すブロック図であ
る。

【図２】図１の遅延回路１１０の内部構成の一例を示す
回路図である。

【図３】図１の各回路部（プリアンプ回路１０７、メイ
ンアンプ回路１０８、判定回路１０９、遅延回路１１
０、外部駆動部１０４、クロック信号再生回路１１１お
よび識別回路１１２）からの出力信号と、電源線１１６
から半導体集積回路１０１へと供給される電流および半
導体集積回路１０１からグランド１１７へと流れ込む電
流とについて、それぞれの波形および相互の位相関係を
示した図である。

【図４】本発明の第２の実施形態に係る半導体集積回路
（半導体集積回路４０１）の構成を示すブロック図であ
る。

【図５】本発明の第３の実施形態に係る半導体集積回路
（半導体集積回路５０１）の構成を示すブロック図であ
る。

【図６】図５のメインアンプ回路５０７の内部構成の一
例を示す回路図である。

【図７】本発明の他の実施形態に係る光受信器の構成を
示すブロック図である。

【符号の説明】

１０１，４０１，５０１…半導体集積回路 １０２，４０２，５０２…増幅部 １０３，４０３，５０３…デジタル駆動部 １０４，４０４，５０４…外部駆動部 １０５，４０５，５０５…外部信号線 １０７，４０６，５０６…プリアンプ回路 １０８，４０７，５０７…メインアンプ回路 １０９，４０８，５０８…判定回路 １１０，４０９…遅延回路 １１５，４１３，５１２…容量 ２０１…差動回路 ４１０，５０９…クロック信号再生回路 ４１１，５１０…識別回路 ６０１…リミッタアンプ ７０１…光電気変換素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/04 10/06

Claims (7)

【特許請求の範囲】
1. 【請求項１】 アナログ動作する回路とデジタル動作す
   る回路とが単一の半導体基板内に集積された半導体集積
   回路であって、 ベースバンドデジタル信号が入力され、その信号をアナ
   ログ増幅して出力する増幅部、 前記増幅部の出力信号が入力され、その信号をデジタル
   変換して出力するデジタル駆動部、 前記デジタル駆動部の出力信号が入力され、その信号に
   基づいてスイッチング動作を行うことにより、デジタル
   レベル信号を前記単一の半導体基板の外部へと出力する
   外部駆動部、および前記増幅部から前記外部駆動部まで
   の経路上に設けられ、ベースバンドデジタル信号におけ
   る各１ビット期間の中央が前記増幅部へと入力されるタ
   イミングと、前記外部駆動部のスイッチング動作のタイ
   ミングとが互いにずれるように、当該経路を伝送される
   信号を遅延させる遅延部が、前記単一の半導体基板内に
   集積された、半導体集積回路。
2. 【請求項２】 前記遅延部は、互いに直列的に接続され
   た複数の差動回路を含む、請求項１に記載の半導体集積
   回路。
3. 【請求項３】 前記遅延部に含まれる差動回路の数と各
   差動回路での遅延時間とは、前記増幅部、前記デジタル
   駆動部および前記外部駆動部で自ずから生じる遅延時間
   と、前記遅延部が積極的に生じさせる遅延時間とを総合
   した総合遅延時間が、前記ベースバンドデジタル信号の
   １ビット期間をＴとして、０から０．２＊Ｔまでの間の
   任意の値、または｛（ｎ＋０．８）＊Ｔ｝から｛（ｎ＋
   １．２）＊Ｔ｝までの間の任意の値（ただし、ｎは任意
   の負でない整数）となるように、それぞれ選ばれたこと
   を特徴とする、請求項２に記載の半導体集積回路。
4. 【請求項４】 アナログ動作する回路とデジタル動作す
   る回路とが単一の半導体基板内に集積された半導体集積
   回路であって、 ベースバンドデジタル信号が入力され、その信号をアナ
   ログ増幅して出力する増幅部、 前記増幅部の出力信号が入力され、その信号をデジタル
   変換して出力するデジタル駆動部、および前記デジタル
   駆動部の出力信号が入力され、その信号に基づいてスイ
   ッチング動作を行うことにより、デジタルレベル信号を
   前記単一の半導体基板の外部へと出力する外部駆動部
   が、前記単一の半導体基板内に集積され、 前記増幅部は、互いに直列的に接続された複数のリミッ
   タアンプを含み、 各前記リミッタアンプは、ベースバンドデジタル信号に
   おける各１ビット期間の中央が前記増幅部へと入力され
   るタイミングと、前記外部駆動部のスイッチング動作の
   タイミングとが互いにずれるように、当該ベースバンド
   デジタル信号を遅延させることを特徴とする、半導体集
   積回路。
5. 【請求項５】 前記増幅部に含まれるリミッタアンプの
   数と各リミッタアンプでのゲインおよび遅延時間とは、 各前記リミッタアンプでのゲインの合計値が一定の条件
   を満たし、かつ 前記増幅部、前記デジタル駆動部および前記外部駆動部
   で自ずから生じる遅延時間と、各前記リミッタアンプが
   積極的に生じさせる遅延時間とを総合した総合遅延時間
   が、前記ベースバンドデジタル信号の１ビット期間をＴ
   として、０から０．２＊Ｔまでの間の任意の値、または
   ｛（ｎ＋０．８）＊Ｔ｝から｛（ｎ＋１．２）＊Ｔ｝ま
   での間の任意の値（ただし、ｎは任意の負でない整数）
   となるように、それぞれ選ばれたことを特徴とする、請
   求項４に記載の半導体集積回路。
6. 【請求項６】 アナログ動作する回路とデジタル動作す
   る回路とが単一の半導体基板内に集積された半導体集積
   回路を用いた光受信器であって、 ベースバンドデジタル信号が入力され、その信号をアナ
   ログ増幅して出力する増幅部、 前記増幅部の出力信号が入力され、その信号をデジタル
   変換して出力するデジタル駆動部、 前記デジタル駆動部の出力信号が入力され、その信号に
   基づいてスイッチング動作を行うことにより、デジタル
   レベル信号を前記単一の半導体基板の外部へと出力する
   外部駆動部、および前記増幅部から前記外部駆動部まで
   の経路上に設けられ、ベースバンドデジタル信号におけ
   る各１ビット期間の中央が前記増幅部へと入力されるタ
   イミングと、前記外部駆動部のスイッチング動作のタイ
   ミングとが互いにずれるように、当該経路を伝送される
   信号を遅延させる遅延部が、前記単一の半導体基板内に
   集積された、半導体集積回路、および光信号が入力さ
   れ、その信号を光電気変換して、前記半導体集積回路へ
   向けて出力する光電気変換部を備える、光受信器。
7. 【請求項７】 アナログ動作する回路とデジタル動作す
   る回路とが単一の半導体基板内に集積された半導体集積
   回路を用いた光受信器であって、 ベースバンドデジタル信号が入力され、その信号をアナ
   ログ増幅して出力する増幅部、 前記増幅部の出力信号が入力され、その信号をデジタル
   変換して出力するデジタル駆動部、および前記デジタル
   駆動部の出力信号が入力され、その信号に基づいてスイ
   ッチング動作を行うことにより、デジタルレベル信号を
   前記単一の半導体基板の外部へと出力する外部駆動部
   が、前記単一の半導体基板内に集積された半導体集積回
   路、および光信号が入力され、その信号を光電気変換し
   て、前記半導体集積回路へ向けて出力する光電気変換部
   を備え、 前記増幅部は、互いに直列的に接続された複数のリミッ
   タアンプを含み、 各前記リミッタアンプは、ベースバンドデジタル信号に
   おける各１ビット期間の中央が前記増幅部へと入力され
   るタイミングと、前記外部駆動部のスイッチング動作の
   タイミングとが互いにずれるように、当該ベースバンド
   デジタル信号を遅延させることを特徴とする、光受信
   器。