JP2000277614A - 半導体集積回路の設計方法及び半導体集積回路 - Google Patents
半導体集積回路の設計方法及び半導体集積回路Info
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- JP2000277614A JP2000277614A JP11077121A JP7712199A JP2000277614A JP 2000277614 A JP2000277614 A JP 2000277614A JP 11077121 A JP11077121 A JP 11077121A JP 7712199 A JP7712199 A JP 7712199A JP 2000277614 A JP2000277614 A JP 2000277614A
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Abstract
(57)【要約】
【課題】 ＲＡＭ及び該ＲＡＭの記憶素子をビット単位
で利用する論理回路を有する半導体集積回路及びその設
計方法において、タイミング不良を回避し、必要な動作
速度を達成する。 【解決手段】 ＲＡＭ３の記憶素子をビット単位で利用
する論理回路を有する半導体集積回路１において、記憶
素子Ａと、記憶素子Ｂとでは、データ入力ポートから各
記憶素子までの遅延時間が異なる。これを配慮し、ＲＡ
Ｍ３の遅延値を記憶素子単位で設計ライブラリに定義す
る。又、該遅延値を利用して回路設計を行うと共に、該
遅延値を用い又ＲＡＭ３外の遅延値も含め考慮し、タイ
ミング解析を行う。例えば、フリップフロップＦＦ１あ
るいはＦＦ４に対する、記憶素子ＡあるいはＢの接続
を、記憶素子間のアクセス時間の較差に応じて入れ替え
る。
で利用する論理回路を有する半導体集積回路及びその設
計方法において、タイミング不良を回避し、必要な動作
速度を達成する。 【解決手段】 ＲＡＭ３の記憶素子をビット単位で利用
する論理回路を有する半導体集積回路１において、記憶
素子Ａと、記憶素子Ｂとでは、データ入力ポートから各
記憶素子までの遅延時間が異なる。これを配慮し、ＲＡ
Ｍ３の遅延値を記憶素子単位で設計ライブラリに定義す
る。又、該遅延値を利用して回路設計を行うと共に、該
遅延値を用い又ＲＡＭ３外の遅延値も含め考慮し、タイ
ミング解析を行う。例えば、フリップフロップＦＦ１あ
るいはＦＦ４に対する、記憶素子ＡあるいはＢの接続
を、記憶素子間のアクセス時間の較差に応じて入れ替え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＡＭ、及び該Ｒ
ＡＭの記憶素子をビット単位で利用する論理回路を有す
る半導体集積回路の設計方法及び半導体集積回路に関す
る。
ＡＭの記憶素子をビット単位で利用する論理回路を有す
る半導体集積回路の設計方法及び半導体集積回路に関す
る。
【０００２】
【従来の技術】図１は、順序回路及び組合せ回路を含む
論理回路の一例の回路図である。
論理回路の一例の回路図である。
【０００３】この図において、符号Ｃ１〜Ｃ１０は、順
序回路を含まない組合せ回路部分である。又、フリップ
フロップＦＦ及びＲＡＭ（random access memory）３
は、順序回路の１つとして示されている。又、この図の
回路は、入力ＩＮから入力した信号に対して、上記のよ
うな組合せ回路部分Ｃ１〜Ｃ１０、フリップフロップＦ
Ｆ、及びＲＡＭ３により所定の処理を行い、その結果を
出力ＯＵＴとして出力する。
序回路を含まない組合せ回路部分である。又、フリップ
フロップＦＦ及びＲＡＭ（random access memory）３
は、順序回路の１つとして示されている。又、この図の
回路は、入力ＩＮから入力した信号に対して、上記のよ
うな組合せ回路部分Ｃ１〜Ｃ１０、フリップフロップＦ
Ｆ、及びＲＡＭ３により所定の処理を行い、その結果を
出力ＯＵＴとして出力する。
【０００４】このような順序回路及び組合せ回路を含む
論理回路では、いわゆるセットアップ時間、ホールド時
間の制約を受ける。
論理回路では、いわゆるセットアップ時間、ホールド時
間の制約を受ける。
【０００５】例えばフリップフロップを一例とし、その
動作を示す図２のようなタイムチャートを考える。又、
時刻ｔ０におけるクロック信号ＣＬＫの立ち上がりで、
入力Ｄの論理状態を取り込むものとする。
動作を示す図２のようなタイムチャートを考える。又、
時刻ｔ０におけるクロック信号ＣＬＫの立ち上がりで、
入力Ｄの論理状態を取り込むものとする。
【０００６】このような場合、該時刻ｔ０より「セット
アップ時間」だけ前の時刻ｔ１までに、取り込もうとす
る論理状態の入力Ｄがフリップフロップに入力されてい
る必要がある。更に、このように入力された入力Ｄの論
理状態は、該時刻ｔ０より「ホールド時間」だけ後の時
刻ｔ２まで、その論理状態が保持されている必要があ
る。
アップ時間」だけ前の時刻ｔ１までに、取り込もうとす
る論理状態の入力Ｄがフリップフロップに入力されてい
る必要がある。更に、このように入力された入力Ｄの論
理状態は、該時刻ｔ０より「ホールド時間」だけ後の時
刻ｔ２まで、その論理状態が保持されている必要があ
る。
【０００７】又、上記の場合で時刻ｔ１からｔ２までの
時間で、入力Ｄの論理状態が変化してしまうとする。す
ると、フリップフロップＦＦに取り込まれる論理状態
は、入力Ｄの論理状態の変化前によるものか、あるいは
変化後によるものであるか、不定になってしまう。
時間で、入力Ｄの論理状態が変化してしまうとする。す
ると、フリップフロップＦＦに取り込まれる論理状態
は、入力Ｄの論理状態の変化前によるものか、あるいは
変化後によるものであるか、不定になってしまう。
【０００８】このようなセットアップ時間やホールド時
間に関する制約は、フリップフロップ以外にも、ラッチ
や、メモリなどのセルでも要求される。又、タイミング
に関する制約には、これらセットアップ時間やホールド
時間以外にもある。そして、このような素子やセルに関
してタイミングの制約が守られていることを検証するこ
とが、タイミング解析と呼ばれている。
間に関する制約は、フリップフロップ以外にも、ラッチ
や、メモリなどのセルでも要求される。又、タイミング
に関する制約には、これらセットアップ時間やホールド
時間以外にもある。そして、このような素子やセルに関
してタイミングの制約が守られていることを検証するこ
とが、タイミング解析と呼ばれている。
【０００９】該タイミング解析は、例えば図１の回路に
おいて具体的には、クロック信号ＣＬＫにクロック波形
を与え、入力ＩＮに入力タイミング、出力に出力ストロ
ーブを定義する。そして、入力ＩＮから、フリップフロ
ップＦＦの入力Ｄまでの信号遅延が、クロック信号ＣＬ
Ｋのクロック波形に対して、タイミングの制約を満たし
ているか解析する。又、フリップフロップＦＦの出力Ｑ
から、ＲＡＭ３の入力Ｄ０までの信号遅延が、クロック
信号ＣＬＫのクロック波形に対して、タイミングの制約
を満たしているか解析する。更に、ＲＡＭ３の出力Ｑ０
から、出力ＯＵＴまでの信号遅延が、クロック信号ＣＬ
Ｋのクロック波形と出力ストローブのタイミングから決
定される制約を満たしているか解析するというものであ
る。
おいて具体的には、クロック信号ＣＬＫにクロック波形
を与え、入力ＩＮに入力タイミング、出力に出力ストロ
ーブを定義する。そして、入力ＩＮから、フリップフロ
ップＦＦの入力Ｄまでの信号遅延が、クロック信号ＣＬ
Ｋのクロック波形に対して、タイミングの制約を満たし
ているか解析する。又、フリップフロップＦＦの出力Ｑ
から、ＲＡＭ３の入力Ｄ０までの信号遅延が、クロック
信号ＣＬＫのクロック波形に対して、タイミングの制約
を満たしているか解析する。更に、ＲＡＭ３の出力Ｑ０
から、出力ＯＵＴまでの信号遅延が、クロック信号ＣＬ
Ｋのクロック波形と出力ストローブのタイミングから決
定される制約を満たしているか解析するというものであ
る。
【００１０】
【発明が解決しようとする課題】従来のＡＳＩＣ（appl
ication specific integrated circuit）の設計で
は、ＲＡＭ内のデータ入力ポートから各記憶素子までの
書込み時間、及び各記憶素子からデータ出力ポートまで
の読出し時間を一律に定義した、タイミング解析用のモ
デルを使用している。又、該モデルの諸データは、ＲＡ
Ｍ内の記憶素子で、書込み時間又は読出し時間が最長の
ものに基づいている。なお、書込み時間又は読出し時間
に関係し、信号に対する処理や、信号伝播の遅延に係
る、タイミング解析に用いるこのようなデータを、以下
遅延値と呼ぶ。
ication specific integrated circuit）の設計で
は、ＲＡＭ内のデータ入力ポートから各記憶素子までの
書込み時間、及び各記憶素子からデータ出力ポートまで
の読出し時間を一律に定義した、タイミング解析用のモ
デルを使用している。又、該モデルの諸データは、ＲＡ
Ｍ内の記憶素子で、書込み時間又は読出し時間が最長の
ものに基づいている。なお、書込み時間又は読出し時間
に関係し、信号に対する処理や、信号伝播の遅延に係
る、タイミング解析に用いるこのようなデータを、以下
遅延値と呼ぶ。
【００１１】ここで、一例として、図３のようなＡＳＩ
Ｃの半導体集積回路について考える。この図では、集積
回路における説明上必要な各素子の、レイアウトを示す
ように回路図が図示されている。該半導体集積回路は、
ＲＡＭ３、及び該ＲＡＭ３の記憶素子をビット単位で利
用する、フリップフロップＦＦ１〜ＦＦ４による論理回
路を有する。
Ｃの半導体集積回路について考える。この図では、集積
回路における説明上必要な各素子の、レイアウトを示す
ように回路図が図示されている。該半導体集積回路は、
ＲＡＭ３、及び該ＲＡＭ３の記憶素子をビット単位で利
用する、フリップフロップＦＦ１〜ＦＦ４による論理回
路を有する。
【００１２】ＲＡＭ３は１ワードが４ビットであり、１
６ワードで構成される。該ＲＡＭ３は、選択信号ＣＳ
Ｎ、読出し書込み制御信号ＲＷＮの入力、及び４ビット
のアドレス信号ＡＤＤＲに従って、該当するワードアド
レスに対する書込みアクセス、あるいは読出しアクセス
がなされる。書込みアクセスの際に入力するデータは、
４ビットのデータ入力ＤＩＮによる。又、読出しアクセ
スの際に出力するデータは、４ビットのデータ出力ＤＯ
ＵＴによる。符号３ａの範囲には、１６行４列のマトリ
ックス状に、記憶素子が配列されている。又、この符号
３ａの部分には、４対のビット線が図示されている。こ
れら記憶素子はワード単位で、図示されないアドレスデ
コーダで４ビットのアドレス信号ＡＤＤＲをデーコード
し、選択されたワードに対して、ビット線対を経由して
アクセスされる。なお、該ＲＡＭ３において、説明上必
要な記憶素子は、符号ＡあるいはＢを付して■印で図示
している。
６ワードで構成される。該ＲＡＭ３は、選択信号ＣＳ
Ｎ、読出し書込み制御信号ＲＷＮの入力、及び４ビット
のアドレス信号ＡＤＤＲに従って、該当するワードアド
レスに対する書込みアクセス、あるいは読出しアクセス
がなされる。書込みアクセスの際に入力するデータは、
４ビットのデータ入力ＤＩＮによる。又、読出しアクセ
スの際に出力するデータは、４ビットのデータ出力ＤＯ
ＵＴによる。符号３ａの範囲には、１６行４列のマトリ
ックス状に、記憶素子が配列されている。又、この符号
３ａの部分には、４対のビット線が図示されている。こ
れら記憶素子はワード単位で、図示されないアドレスデ
コーダで４ビットのアドレス信号ＡＤＤＲをデーコード
し、選択されたワードに対して、ビット線対を経由して
アクセスされる。なお、該ＲＡＭ３において、説明上必
要な記憶素子は、符号ＡあるいはＢを付して■印で図示
している。
【００１３】図３において、符号Ｃで示すＲＡＭ３の部
分は、その内部の記憶素子に書き込むビットデータを入
力する部分である。一方、符号Ｄで示すＲＡＭ３の部分
は、その内部の記憶素子から読み出されるビットデータ
を出力する部分である。又、これら符号ＣやＤの箇所
（データ入力ポート又はデータ出力ポート）から、各記
憶素子までの距離や、ワード線やビット線の各記憶素子
における配線長には、記憶素子間で較差が存在する。
分は、その内部の記憶素子に書き込むビットデータを入
力する部分である。一方、符号Ｄで示すＲＡＭ３の部分
は、その内部の記憶素子から読み出されるビットデータ
を出力する部分である。又、これら符号ＣやＤの箇所
（データ入力ポート又はデータ出力ポート）から、各記
憶素子までの距離や、ワード線やビット線の各記憶素子
における配線長には、記憶素子間で較差が存在する。
【００１４】ここで、該符号Ｃの示す部分からの距離
は、記憶素子Ｂは記憶素子Ａに比べて遠い。従って、記
憶素子Ｂにビットデータを書き込むアクセス時間は、記
憶素子Ａに比べて長くなる。ここで、記憶素子Ｂのデー
タ書き込み時のアクセス時間が、ＲＡＭ３の記憶素子の
中で最大であるとする。
は、記憶素子Ｂは記憶素子Ａに比べて遠い。従って、記
憶素子Ｂにビットデータを書き込むアクセス時間は、記
憶素子Ａに比べて長くなる。ここで、記憶素子Ｂのデー
タ書き込み時のアクセス時間が、ＲＡＭ３の記憶素子の
中で最大であるとする。
【００１５】このような半導体集積回路において、従来
では、ＲＡＭ３の遅延値は、記憶素子Ｂのような、その
ＲＡＭ中で最悪になる記憶素子のアクセス時間を基準に
している。このため、書き込みデータや読み出しデータ
の配線に、同一ワードでもデータの配線に長さの較差が
ある場合、実際の書込み時間にも較差が存在するように
なる。特に、半導体集積回路の製造プロセスにおける、
近年のディープ・サブミクロン化の進展に伴い、配線抵
抗による遅延分が増加しているので、このような配線長
較差による書込み時間較差も増大する傾向がある。
では、ＲＡＭ３の遅延値は、記憶素子Ｂのような、その
ＲＡＭ中で最悪になる記憶素子のアクセス時間を基準に
している。このため、書き込みデータや読み出しデータ
の配線に、同一ワードでもデータの配線に長さの較差が
ある場合、実際の書込み時間にも較差が存在するように
なる。特に、半導体集積回路の製造プロセスにおける、
近年のディープ・サブミクロン化の進展に伴い、配線抵
抗による遅延分が増加しているので、このような配線長
較差による書込み時間較差も増大する傾向がある。
【００１６】又、書込み時間の最悪値を基準にして遅延
値を設定し設計すると、データビット幅方向に対し、タ
イミングの設計が冗長になる。即ち、同じＲＡＭの記憶
素子でも実際のデータ入力ポートからの書込み時間が短
いものは、該書込み時間を有効に活用するなどの回路設
計においてタイミング上の最適化を行うことができな
い。
値を設定し設計すると、データビット幅方向に対し、タ
イミングの設計が冗長になる。即ち、同じＲＡＭの記憶
素子でも実際のデータ入力ポートからの書込み時間が短
いものは、該書込み時間を有効に活用するなどの回路設
計においてタイミング上の最適化を行うことができな
い。
【００１７】例えば、図３において、フリップフロップ
ＦＦ４の出力Ｑから、符号Ｃの部分を経由して、ＲＡＭ
３の記憶素子Ａにアクセスする場合を考える。このよう
な場合も、フリップフロップＦＦ１の出力Ｑから、符号
Ｃの部分を経由して、ＲＡＭ３の記憶素子Ｂにアクセス
する場合と同じ書込み時間が採用される。
ＦＦ４の出力Ｑから、符号Ｃの部分を経由して、ＲＡＭ
３の記憶素子Ａにアクセスする場合を考える。このよう
な場合も、フリップフロップＦＦ１の出力Ｑから、符号
Ｃの部分を経由して、ＲＡＭ３の記憶素子Ｂにアクセス
する場合と同じ書込み時間が採用される。
【００１８】そのため、従来は、フリップフロップＦＦ
１の出力Ｑから符号Ｃまでの配線途中に、バッファを追
加して遅延を少なくしたりする。あるいは、フリップフ
ロップＦＦ１とＦＦ４とを含めた回路全体の配置を変更
したりする。
１の出力Ｑから符号Ｃまでの配線途中に、バッファを追
加して遅延を少なくしたりする。あるいは、フリップフ
ロップＦＦ１とＦＦ４とを含めた回路全体の配置を変更
したりする。
【００１９】しかしながら、これらの変更を手修正によ
ってする場合、他のネットも考慮すると困難である。
又、自動配置配線ツールによって修正するようにして
も、場合によっては、より大きなＣＰＵ（central pro
cessing unit）時間を要するという問題があった。
ってする場合、他のネットも考慮すると困難である。
又、自動配置配線ツールによって修正するようにして
も、場合によっては、より大きなＣＰＵ（central pro
cessing unit）時間を要するという問題があった。
【００２０】本発明は、前記従来の問題点を解決するべ
くなされたもので、動作タイミング不良を回避し、必要
な動作速度を達成することができる半導体集積回路の設
計方法及び半導体集積回路を提供することを目的とす
る。
くなされたもので、動作タイミング不良を回避し、必要
な動作速度を達成することができる半導体集積回路の設
計方法及び半導体集積回路を提供することを目的とす
る。
【００２１】
【課題を解決するための手段】まず、本願の第１発明の
半導体集積回路の設計方法は、ＲＡＭ、及び該ＲＡＭの
記憶素子をビット単位で利用する論理回路を有する半導
体集積回路の設計方法において、データ入力ポートから
記憶素子までの書込み時間、及び該記憶素子からデータ
出力ポートまでの読出し時間の少なくとも一方で表わさ
れる、前記ＲＡＭの遅延値を記憶素子単位で設計ライブ
ラリに定義し、該遅延値を利用して回路設計を行うと共
に、該遅延値を用い、又前記ＲＡＭ外の遅延値も含め考
慮し、タイミング解析を行うようにしたことにより、前
記課題を解決したものである。
半導体集積回路の設計方法は、ＲＡＭ、及び該ＲＡＭの
記憶素子をビット単位で利用する論理回路を有する半導
体集積回路の設計方法において、データ入力ポートから
記憶素子までの書込み時間、及び該記憶素子からデータ
出力ポートまでの読出し時間の少なくとも一方で表わさ
れる、前記ＲＡＭの遅延値を記憶素子単位で設計ライブ
ラリに定義し、該遅延値を利用して回路設計を行うと共
に、該遅延値を用い、又前記ＲＡＭ外の遅延値も含め考
慮し、タイミング解析を行うようにしたことにより、前
記課題を解決したものである。
【００２２】又、前記半導体集積回路の設計方法におい
て、前記タイミング解析結果を受け、動作タイミング不
良、又は動作タイミングに余裕がないエラー箇所で用い
ている前記記憶素子に対する接続と、タイミングの余裕
があり、かつ該エラー箇所より遅延値が小の箇所の前記
記憶素子に対する接続とを、前記ＲＡＭ内部のビット線
が敷設されている領域で、入れ替えるようにしたことに
より、前記遅延値を利用した回路設計を容易に行うこと
ができる。
て、前記タイミング解析結果を受け、動作タイミング不
良、又は動作タイミングに余裕がないエラー箇所で用い
ている前記記憶素子に対する接続と、タイミングの余裕
があり、かつ該エラー箇所より遅延値が小の箇所の前記
記憶素子に対する接続とを、前記ＲＡＭ内部のビット線
が敷設されている領域で、入れ替えるようにしたことに
より、前記遅延値を利用した回路設計を容易に行うこと
ができる。
【００２３】次に、本願の第２発明の半導体集積回路
は、ＲＡＭ、及び該ＲＡＭの記憶素子をビット単位で利
用する論理回路を有する半導体集積回路において、上記
の半導体集積回路の設計方法にて設計され、動作タイミ
ングの余裕がない回路に、前記ＲＡＭの記憶素子の内で
比較して遅延値が小さいものが接続されるように、該Ｒ
ＡＭの内部のビット線が敷設されている領域で、前記記
憶素子に対する接続が入れ替えられていることにより、
前記課題を解決したものである。
は、ＲＡＭ、及び該ＲＡＭの記憶素子をビット単位で利
用する論理回路を有する半導体集積回路において、上記
の半導体集積回路の設計方法にて設計され、動作タイミ
ングの余裕がない回路に、前記ＲＡＭの記憶素子の内で
比較して遅延値が小さいものが接続されるように、該Ｒ
ＡＭの内部のビット線が敷設されている領域で、前記記
憶素子に対する接続が入れ替えられていることにより、
前記課題を解決したものである。
【００２４】以下、本発明の作用について、簡単に説明
する。
する。
【００２５】本発明では、ＲＡＭ、及び該ＲＡＭの記憶
素子をビット単位で利用する論理回路を有する半導体集
積回路が前提である。このような半導体集積回路におい
て、本発明では、データ入力ポートから記憶素子までの
書込み時間、及び該記憶素子からデータ出力ポートまで
の読出し時間の少なくとも一方で表わされる、前記ＲＡ
Ｍの遅延値を記憶素子単位で設計ライブラリに定義す
る。即ち、該ＲＡＭの記憶素子全体で、同一の遅延値を
用いるのではない。又、本発明では、このような遅延値
を前提とし利用して、回路設計を行う。
素子をビット単位で利用する論理回路を有する半導体集
積回路が前提である。このような半導体集積回路におい
て、本発明では、データ入力ポートから記憶素子までの
書込み時間、及び該記憶素子からデータ出力ポートまで
の読出し時間の少なくとも一方で表わされる、前記ＲＡ
Ｍの遅延値を記憶素子単位で設計ライブラリに定義す
る。即ち、該ＲＡＭの記憶素子全体で、同一の遅延値を
用いるのではない。又、本発明では、このような遅延値
を前提とし利用して、回路設計を行う。
【００２６】本発明ではこのような遅延値を用い、又Ｒ
ＡＭ以外の遅延値も含め考慮し、タイミング解析を行う
ので、前述の従来例のようにアクセス時間の最悪値に基
づいて、一律の遅延値を用いる場合のように、タイミン
グの設計が冗長になることはない。
ＡＭ以外の遅延値も含め考慮し、タイミング解析を行う
ので、前述の従来例のようにアクセス時間の最悪値に基
づいて、一律の遅延値を用いる場合のように、タイミン
グの設計が冗長になることはない。
【００２７】即ち、同じＲＡＭの記憶素子でもアクセス
時間が短いものは、該アクセス時間を有効に利用するこ
とができる。従って、タイミング不良を回避し、必要な
動作速度を達成することができる。
時間が短いものは、該アクセス時間を有効に利用するこ
とができる。従って、タイミング不良を回避し、必要な
動作速度を達成することができる。
【００２８】なお、本発明は、ＲＡＭの記憶素子の遅延
値を、かならずしも文字どおりに記憶素子１つずつ設定
するものに限定するものではない。例えば、アクセス時
間の較差を２〜５程度にグループ分けし、グループ毎に
遅延値を設定するようにしてもよい。あるいは、ビット
列間の較差の傾向を把握しておき、演算などで該傾向に
基づいて各記憶素子の遅延値を求めるようにしてもよ
い。即ち、タイミング解析において、同一のＲＡＭの中
記憶素子間で、異なる遅延値を用いるようにしたもの
は、本発明に含まれるものであり、利用する回路素子の
動作速度は同一でも、タイミング不良を回避し、必要な
動作速度を達成することができる。
値を、かならずしも文字どおりに記憶素子１つずつ設定
するものに限定するものではない。例えば、アクセス時
間の較差を２〜５程度にグループ分けし、グループ毎に
遅延値を設定するようにしてもよい。あるいは、ビット
列間の較差の傾向を把握しておき、演算などで該傾向に
基づいて各記憶素子の遅延値を求めるようにしてもよ
い。即ち、タイミング解析において、同一のＲＡＭの中
記憶素子間で、異なる遅延値を用いるようにしたもの
は、本発明に含まれるものであり、利用する回路素子の
動作速度は同一でも、タイミング不良を回避し、必要な
動作速度を達成することができる。
【００２９】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００３０】図４は、本発明が適用された第１実施形態
の半導体集積回路の回路図である。
の半導体集積回路の回路図である。
【００３１】前述した図３において、フリップフロップ
ＦＦ１の出力Ｑから、符号Ｃの部分を経由して、ＲＡＭ
３の記憶素子Ｂにアクセスする回路で、タイミング解析
においてタイミング不良が発生したものとしている。
又、該タイミング不良を解消するために、本発明を適用
して設計変更したものが本実施形態である。なお、本実
施形態の図４では前述の図３と同様、集積回路における
説明上必要な各素子の、レイアウトを示すように回路図
が図示されている。
ＦＦ１の出力Ｑから、符号Ｃの部分を経由して、ＲＡＭ
３の記憶素子Ｂにアクセスする回路で、タイミング解析
においてタイミング不良が発生したものとしている。
又、該タイミング不良を解消するために、本発明を適用
して設計変更したものが本実施形態である。なお、本実
施形態の図４では前述の図３と同様、集積回路における
説明上必要な各素子の、レイアウトを示すように回路図
が図示されている。
【００３２】具体的には、該タイミング不良を解消する
ために、フリップフロップＦＦ１の出力Ｑから、符号Ｃ
の部分を経由してアクセスするＲＡＭ３の記憶素子Ｂ
を、記憶素子Ａに変更している。又、フリップフロップ
ＦＦ４の出力Ｑから、符号Ｃの部分を経由してアクセス
するＲＡＭ３の記憶素子Ａを、記憶素子Ｂに変更してい
る。このように、本発明を適用して、ＲＡＭ３内で比較
して遅延値が小さい記憶素子Ａを、ＲＡＭ３に入力され
るまでの遅延値が大きくてタイミング不良が生じた回路
に接続して用いるようにしている。又、ＲＡＭ３で遅延
値が大きい記憶素子Ｂについては、ＲＡＭ３に入力され
るまでの遅延値が小さい回路に接続して用いるので、該
遅延値大によって問題が生じることはない。
ために、フリップフロップＦＦ１の出力Ｑから、符号Ｃ
の部分を経由してアクセスするＲＡＭ３の記憶素子Ｂ
を、記憶素子Ａに変更している。又、フリップフロップ
ＦＦ４の出力Ｑから、符号Ｃの部分を経由してアクセス
するＲＡＭ３の記憶素子Ａを、記憶素子Ｂに変更してい
る。このように、本発明を適用して、ＲＡＭ３内で比較
して遅延値が小さい記憶素子Ａを、ＲＡＭ３に入力され
るまでの遅延値が大きくてタイミング不良が生じた回路
に接続して用いるようにしている。又、ＲＡＭ３で遅延
値が大きい記憶素子Ｂについては、ＲＡＭ３に入力され
るまでの遅延値が小さい回路に接続して用いるので、該
遅延値大によって問題が生じることはない。
【００３３】上記のようにデータ入力ＤＩＮ側で変更
し、データ入力側の入れ換えを行った場合、論理を合わ
せるため、データ出力ＤＯＵＴ側の入れ換えも必要であ
る。このため、該入れ換えに対応させるように、図４に
おいてデータ出力ＤＯＵＴから出力された信号は、他の
回路ブロック５に読み込まれる前に入れ換えて、これに
よりデータ出力側の入れ換えを行う。
し、データ入力側の入れ換えを行った場合、論理を合わ
せるため、データ出力ＤＯＵＴ側の入れ換えも必要であ
る。このため、該入れ換えに対応させるように、図４に
おいてデータ出力ＤＯＵＴから出力された信号は、他の
回路ブロック５に読み込まれる前に入れ換えて、これに
よりデータ出力側の入れ換えを行う。
【００３４】ここで、本実施形態において行うタイミン
グ解析のライブラリは、下記のとおりである。立ち上が
り遅延や、立ち下がり遅延は、通常、図５に示すよう
に、出力負荷や、入力なまりにより決定されるテーブル
で遅延が定義される。しかしながら、以下では本発明の
適用を簡潔に例示するため、立ち上がり遅延、立ち下が
り遅延それぞれ１つの値のみを明記している。
グ解析のライブラリは、下記のとおりである。立ち上が
り遅延や、立ち下がり遅延は、通常、図５に示すよう
に、出力負荷や、入力なまりにより決定されるテーブル
で遅延が定義される。しかしながら、以下では本発明の
適用を簡潔に例示するため、立ち上がり遅延、立ち下が
り遅延それぞれ１つの値のみを明記している。
【００３５】 ＤＯＵＴ〔３〕 立ち上がり遅延：｛１．２ナノ秒｝ 立ち下がり遅延：｛１．１ナノ秒｝ ＤＯＵＴ〔２〕 立ち上がり遅延：｛１．０ナノ秒｝ 立ち下がり遅延：｛０．９ナノ秒｝ ＤＯＵＴ〔１〕 立ち上がり遅延：｛０．９ナノ秒｝ 立ち下がり遅延：｛０．８ナノ秒｝ ＤＯＵＴ
〔０〕 立ち上がり遅延：｛０．８ナノ秒｝ 立ち下がり遅延：｛０．７ナノ秒｝
【００３６】一方、従来、ＲＡＭ３において一律の遅延
値を用いる場合、タイミング解析のライブラリは、下記
のとおりである。下記従来例では、ＤＯＵＴ〔３〕、Ｄ
ＯＵＴ〔２〕、ＤＯＵＴ〔１〕、ＤＯＵＴ
値を用いる場合、タイミング解析のライブラリは、下記
のとおりである。下記従来例では、ＤＯＵＴ〔３〕、Ｄ
ＯＵＴ〔２〕、ＤＯＵＴ〔１〕、ＤＯＵＴ
〔０〕の内の
最大値が採用されている。即ち、ＤＯＵＴ〔３〕の遅延
値が採用されている。
最大値が採用されている。即ち、ＤＯＵＴ〔３〕の遅延
値が採用されている。
【００３７】 ＤＯＵＴ〔３〕 立ち上がり遅延：｛１．２ナノ秒｝ 立ち下がり遅延：｛１．１ナノ秒｝ ＤＯＵＴ〔２〕 立ち上がり遅延：｛１．２ナノ秒｝ 立ち下がり遅延：｛１．１ナノ秒｝ ＤＯＵＴ〔１〕 立ち上がり遅延：｛１．２ナノ秒｝ 立ち下がり遅延：｛１．１ナノ秒｝ ＤＯＵＴ
〔０〕 立ち上がり遅延：｛１．２ナノ秒｝ 立ち下がり遅延：｛１．１ナノ秒｝
【００３８】図６は、本発明が適用された第２実施形態
の半導体集積回路の回路図である。
の半導体集積回路の回路図である。
【００３９】この第２実施形態においても、前述した図
３において、フリップフロップＦＦ１の出力Ｑから、符
号Ｃの部分を経由して、ＲＡＭ３の記憶素子Ｂにアクセ
スする回路で、タイミング解析においてタイミング不良
が発生したものとしている。又、該タイミング不良を解
消するために、本発明を適用して設計変更したものが本
実施形態である。なお、本実施形態の図６では前述の図
３と同様、集積回路における説明上必要な各素子の、レ
イアウトを示すように回路図が図示されている。
３において、フリップフロップＦＦ１の出力Ｑから、符
号Ｃの部分を経由して、ＲＡＭ３の記憶素子Ｂにアクセ
スする回路で、タイミング解析においてタイミング不良
が発生したものとしている。又、該タイミング不良を解
消するために、本発明を適用して設計変更したものが本
実施形態である。なお、本実施形態の図６では前述の図
３と同様、集積回路における説明上必要な各素子の、レ
イアウトを示すように回路図が図示されている。
【００４０】本実施形態においても、前述した第１実施
形態と同様、該タイミング不良を解消するために、フリ
ップフロップＦＦ１の出力Ｑから、符号Ｃの部分を経由
してアクセスするＲＡＭ３の記憶素子Ｂを、記憶素子Ａ
に変更している。又、フリップフロップＦＦ４の出力Ｑ
から、符号Ｃの部分を経由してアクセスするＲＡＭ３の
記憶素子Ａを、記憶素子Ｂに変更している。
形態と同様、該タイミング不良を解消するために、フリ
ップフロップＦＦ１の出力Ｑから、符号Ｃの部分を経由
してアクセスするＲＡＭ３の記憶素子Ｂを、記憶素子Ａ
に変更している。又、フリップフロップＦＦ４の出力Ｑ
から、符号Ｃの部分を経由してアクセスするＲＡＭ３の
記憶素子Ａを、記憶素子Ｂに変更している。
【００４１】しかしながら、本実施形態では、第１実施
形態とは異なる方法で該変更を行っている。
形態とは異なる方法で該変更を行っている。
【００４２】従来例の図３においては、符号Ｃの部分に
おける配線パターンは、図７のようになっている。この
ような配線パターンを、本実施形態においては、図８の
ようなものに置きかえる。
おける配線パターンは、図７のようになっている。この
ような配線パターンを、本実施形態においては、図８の
ようなものに置きかえる。
【００４３】更に、図３において、符号Ｄの部分におけ
る配線パターンは、図９のようになっている。このよう
な配線パターンを、本実施形態においては、図１０のよ
うなものに置きかえる。
る配線パターンは、図９のようになっている。このよう
な配線パターンを、本実施形態においては、図１０のよ
うなものに置きかえる。
【００４４】以上のような置き換えにより本実施形態に
おいては、前述した第１実施形態と同様の回路を実現し
ている。図３に対する変更は、本実施形態ではこのよう
な置き換えによるものであり、変更方法や変更箇所は第
１実施形態とは異なる。このように本実施形態において
は、動作タイミングの余裕がない回路に、ＲＡＭ３の記
憶素子の内で比較して遅延値が小さいものが接続される
ように、該ＲＡＭ３の内部のビット線が敷設されている
領域で、記憶素子に対する接続を入れ替えることができ
る。
おいては、前述した第１実施形態と同様の回路を実現し
ている。図３に対する変更は、本実施形態ではこのよう
な置き換えによるものであり、変更方法や変更箇所は第
１実施形態とは異なる。このように本実施形態において
は、動作タイミングの余裕がない回路に、ＲＡＭ３の記
憶素子の内で比較して遅延値が小さいものが接続される
ように、該ＲＡＭ３の内部のビット線が敷設されている
領域で、記憶素子に対する接続を入れ替えることができ
る。
【００４５】従って、本実施形態においては、本発明を
適用して、ＲＡＭ３内で比較して遅延値が小さい記憶素
子Ａを、ＲＡＭ３に入力されるまでの遅延値が大きくて
タイミング不良が生じた回路に接続して用いることがで
きる。又、ＲＡＭ３で遅延値が大きい記憶素子Ｂについ
ては、ＲＡＭ３に入力されるまでの遅延値が小さい回路
に接続して用いるので、該遅延値大によって問題が生じ
ることはない。
適用して、ＲＡＭ３内で比較して遅延値が小さい記憶素
子Ａを、ＲＡＭ３に入力されるまでの遅延値が大きくて
タイミング不良が生じた回路に接続して用いることがで
きる。又、ＲＡＭ３で遅延値が大きい記憶素子Ｂについ
ては、ＲＡＭ３に入力されるまでの遅延値が小さい回路
に接続して用いるので、該遅延値大によって問題が生じ
ることはない。
【００４６】又、本実施形態においては、上述のように
接続変更を、ＲＡＭ３の内部のビット線が敷設されてい
る領域において、図７〜図１０の配線パターンの変更
（置き換え）で行う。この際、用いる配線パターンは、
遅延値の大小による、ビット間の入れ替えのパターンに
応じて、種々のものを予めライブラリ化して用意してお
くこともできる。このようにすると、設計者による配線
パターンに要する手間や時間を削減できるだけでなく、
自動化することもできる。
接続変更を、ＲＡＭ３の内部のビット線が敷設されてい
る領域において、図７〜図１０の配線パターンの変更
（置き換え）で行う。この際、用いる配線パターンは、
遅延値の大小による、ビット間の入れ替えのパターンに
応じて、種々のものを予めライブラリ化して用意してお
くこともできる。このようにすると、設計者による配線
パターンに要する手間や時間を削減できるだけでなく、
自動化することもできる。
【００４７】なお、この第２実施形態におけるタイミン
グ解析は、前述した第１実施形態と同様に行うものであ
る。
グ解析は、前述した第１実施形態と同様に行うものであ
る。
【００４８】
【発明の効果】本発明によれば、タイミング不良を回避
し、必要かつ最適な動作速度を達成することができる。
し、必要かつ最適な動作速度を達成することができる。
【図１】順序回路及び組合せ回路を含む論理回路の一例
の回路図
の回路図
【図２】セットアップ時間やホールド時間を説明するた
めのタイムチャート
めのタイムチャート
【図３】ＡＳＩＣにおける説明上必要な各素子のレイア
ウトを示すように作図された回路図
ウトを示すように作図された回路図
【図４】本発明が適用された第１実施形態の半導体集積
回路の回路図
回路の回路図
【図５】上記実施形態で用いるタイミング解析ライブラ
リのデータテーブルを示す表
リのデータテーブルを示す表
【図６】本発明が適用された第２実施形態の半導体集積
回路の回路図
回路の回路図
【図７】上記実施形態においてＲＡＭの入力部で用いる
配線パターンの第１例のレイアウト図
配線パターンの第１例のレイアウト図
【図８】前記実施形態においてＲＡＭの入力部で用いる
配線パターンの第２例のレイアウト図
配線パターンの第２例のレイアウト図
【図９】前記実施形態においてＲＡＭの出力部で用いる
配線パターンの第１例のレイアウト図
配線パターンの第１例のレイアウト図
【図１０】前記実施形態においてＲＡＭの出力部で用い
る配線パターンの第２例のレイアウト図
る配線パターンの第２例のレイアウト図
１…半導体集積回路 ３…ＲＡＭ ３ａ…記憶素子マトリックス ５…他の回路ブロック ＦＦ、ＦＦ１〜ＦＦ４…フリップフロップ Ｃ１〜Ｃ１０…組合せ回路部分 ＩＮ…入力 ＯＵＴ…出力 ＣＬＫ…クロック信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｕ Ｆターム(参考） 5B046 AA08 BA04 JA07 KA06 5F038 CA03 CA17 CD05 CD09 DF11 EZ20 5F064 AA04 BB13 BB19 DD25 EE03 EE47 HH06 HH12 HH17 5F083 GA01 KA05 LA10 LA12 ZA12
Claims (3)
- 【請求項１】ＲＡＭ、及び該ＲＡＭの記憶素子をビット
単位で利用する論理回路を有する半導体集積回路の設計
方法において、 データ入力ポートから記憶素子までの書込み時間、及び
該記憶素子からデータ出力ポートまでの読出し時間の少
なくとも一方で表わされる、前記ＲＡＭの遅延値を記憶
素子単位で設計ライブラリに定義し、 該遅延値を利用して回路設計を行うと共に、 該遅延値を用い、又前記ＲＡＭ外の遅延値も含め考慮
し、タイミング解析を行うようにしたことを特徴とする
半導体集積回路の設計方法。 - 【請求項２】請求項１に記載の半導体集積回路の設計方
法において、 前記タイミング解析結果を受け、動作タイミング不良、
又は動作タイミングに余裕がないエラー箇所で用いてい
る前記記憶素子に対する接続と、タイミングの余裕があ
り、かつ該エラー箇所より遅延値が小の箇所の前記記憶
素子に対する接続とを、前記ＲＡＭ内部のビット線が敷
設されている領域で、入れ替えるようにしたことを特徴
とする半導体集積回路の設計方法。 - 【請求項３】ＲＡＭ、及び該ＲＡＭの記憶素子をビット
単位で利用する論理回路を有する半導体集積回路におい
て、 請求項２の半導体集積回路の設計方法にて設計され、 動作タイミングの余裕がない回路に、前記ＲＡＭの記憶
素子の内で比較して遅延値が小さいものが接続されるよ
うに、該ＲＡＭの内部のビット線が敷設されている領域
で、前記記憶素子に対する接続が入れ替えられているこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07712199A JP4305791B2 (ja) | 1999-03-23 | 1999-03-23 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07712199A JP4305791B2 (ja) | 1999-03-23 | 1999-03-23 | 半導体集積回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277614A true JP2000277614A (ja) | 2000-10-06 |
| JP4305791B2 JP4305791B2 (ja) | 2009-07-29 |
Family
ID=13624974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07712199A Expired - Lifetime JP4305791B2 (ja) | 1999-03-23 | 1999-03-23 | 半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4305791B2 (ja) |
-
1999
- 1999-03-23 JP JP07712199A patent/JP4305791B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP4305791B2 (ja) | 2009-07-29 |
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