JP2000276500A - 重み付き故障検出率評装置及びその評価方法 - Google Patents
重み付き故障検出率評装置及びその評価方法Info
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- JP2000276500A JP2000276500A JP11077428A JP7742899A JP2000276500A JP 2000276500 A JP2000276500 A JP 2000276500A JP 11077428 A JP11077428 A JP 11077428A JP 7742899 A JP7742899 A JP 7742899A JP 2000276500 A JP2000276500 A JP 2000276500A
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- G01R31/317—Testing of digital circuits
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Abstract
(57)【要約】
【課題】ＬＳＩの製造品質と高精度に対応付けられる故
障検出率の高いテストパターンの作成に役立つ重み付き
故障検出率評価装置と評価方法を提供する。 【解決手段】本発明の故障検出率評価装置と評価方法
は、システムＬＳＩ等の大規模ＬＳＩにおいて、故障シ
ミュレーションの結果を製造現場での品質向上に生かす
ために、各論理接続ノ一ドないし内部の基本セルの入出
力端子に仮定される各故障に対して、実際のレイアウト
データから抽出された故障発生に関する各種データと関
連付けて重み付けし、これを用いて故障シミュレーショ
ンの結果から重み付き故障検出率を計算する機能を有す
る。このようにすれば、立上げ途上のプロセスにおいて
発生頻度の高い故障に対する故障検出率が高精度に把握
され、重み付けされた故障検出率が十分高くなるように
テストパターンを追加作成することにより、ＬＳＩの製
造品質を効率的に向上させることができる。
障検出率の高いテストパターンの作成に役立つ重み付き
故障検出率評価装置と評価方法を提供する。 【解決手段】本発明の故障検出率評価装置と評価方法
は、システムＬＳＩ等の大規模ＬＳＩにおいて、故障シ
ミュレーションの結果を製造現場での品質向上に生かす
ために、各論理接続ノ一ドないし内部の基本セルの入出
力端子に仮定される各故障に対して、実際のレイアウト
データから抽出された故障発生に関する各種データと関
連付けて重み付けし、これを用いて故障シミュレーショ
ンの結果から重み付き故障検出率を計算する機能を有す
る。このようにすれば、立上げ途上のプロセスにおいて
発生頻度の高い故障に対する故障検出率が高精度に把握
され、重み付けされた故障検出率が十分高くなるように
テストパターンを追加作成することにより、ＬＳＩの製
造品質を効率的に向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は論理回路の故障検出
率評価装置と評価方法に係り、特に論理ＬＳＩ、ＶＬＳ
Ｉ等のテスト技術、故障シミュレーション技術、及び製
造品質向上技術に関するものである。
率評価装置と評価方法に係り、特に論理ＬＳＩ、ＶＬＳ
Ｉ等のテスト技術、故障シミュレーション技術、及び製
造品質向上技術に関するものである。
【０００２】
【従来の技術】従来の故障検出率評価装置と評価方法に
は、ＬＳＩやその内部の論理回路における内部ノードに
適当な故障を仮定し、故障シミュレーション技術を用い
てＬＳＩの動作をテストするテストパターンが故障をど
の程度検出できるかを計算することにより、前記テスト
パターンの故障検出率の評価を行うものがある。
は、ＬＳＩやその内部の論理回路における内部ノードに
適当な故障を仮定し、故障シミュレーション技術を用い
てＬＳＩの動作をテストするテストパターンが故障をど
の程度検出できるかを計算することにより、前記テスト
パターンの故障検出率の評価を行うものがある。
【０００３】特に、内部ノードが“０”又は“１”に固
定される縮退故障を仮定故障とする故障シミュレーショ
ンは比較的計算が容易であり、求められた故障検出率が
テストパターンを用いて選別を行なった後の「良品」に
混在する不良品の割合や、ＬＳＩ出荷後の市場で発生す
る不良率と強い相関を示すことが知られている。
定される縮退故障を仮定故障とする故障シミュレーショ
ンは比較的計算が容易であり、求められた故障検出率が
テストパターンを用いて選別を行なった後の「良品」に
混在する不良品の割合や、ＬＳＩ出荷後の市場で発生す
る不良率と強い相関を示すことが知られている。
【０００４】従って、テストパターンの故障検出率が低
い場合には、テストパターンを追加・改善して高い故障
検出率を達成することにより、ある程度ＬＳＩの出荷品
質を向上させることができる。しかし、上記の相関は必
ずしも厳密なものではないので、十分高い製造品質を維
持しようとすれば極めて高い故障検出率が要求されるこ
とになる。
い場合には、テストパターンを追加・改善して高い故障
検出率を達成することにより、ある程度ＬＳＩの出荷品
質を向上させることができる。しかし、上記の相関は必
ずしも厳密なものではないので、十分高い製造品質を維
持しようとすれば極めて高い故障検出率が要求されるこ
とになる。
【０００５】一方、テストパターンの追加・改善は一般
に人手により経験的になされているため、ある程度以上
の故障検出率を達成するためには膨大な期間が必要とな
り、十分高い製造品質を達成するためにはさらに高度な
テスト容易化設計手法を用いなければならないという問
題があった。
に人手により経験的になされているため、ある程度以上
の故障検出率を達成するためには膨大な期間が必要とな
り、十分高い製造品質を達成するためにはさらに高度な
テスト容易化設計手法を用いなければならないという問
題があった。
【０００６】但し、テスト容易化設計手法においても、
例えば従来ＡＴＰＧ (Automatic Test Pattern Generat
or) によりテストパターンを自動発生させ、これを用い
て、ないしはこれを前記テストパターンに追加して改善
したテストパターンを用いてＬＳＩやその内部の論理回
路のテストを行うこともなされてきたが、本質的には内
部ノードに一律に“０”及び“１”縮退故障を仮定し
て、前記テストパターンの故障検出率を評価する方法を
用いており、ある程度以上の故障検出率を得るためには
より多くのテスト用付加回路、ないし膨大なＣＰＵ時間
が必要となり、こうしたコストの割には十分高い製造品
質を達成することができないという問題があった。
例えば従来ＡＴＰＧ (Automatic Test Pattern Generat
or) によりテストパターンを自動発生させ、これを用い
て、ないしはこれを前記テストパターンに追加して改善
したテストパターンを用いてＬＳＩやその内部の論理回
路のテストを行うこともなされてきたが、本質的には内
部ノードに一律に“０”及び“１”縮退故障を仮定し
て、前記テストパターンの故障検出率を評価する方法を
用いており、ある程度以上の故障検出率を得るためには
より多くのテスト用付加回路、ないし膨大なＣＰＵ時間
が必要となり、こうしたコストの割には十分高い製造品
質を達成することができないという問題があった。
【０００７】ここで、従来の故障検出率評価において、
前記相関がある程度までしか期待できない理由について
説明する。実際のＬＳＩでは、その入出力端子を含め内
部の基本セルの入出力端子同士を接続する論理接続ノー
ドないし内部の基本セルの入力端子ないし出力端子（以
下特に区別する場合を除き「論理接続ノード等」と呼
ぶ）のそれぞれに対応する部分（入力端子・出力端子は
双方向端子も含む）は、レイアウト上短い配線や長い配
線を伴うもの、ただ１個のコンタクトからなる接合部を
全く含まないものや多く含むもの等、様々なものが存在
する。
前記相関がある程度までしか期待できない理由について
説明する。実際のＬＳＩでは、その入出力端子を含め内
部の基本セルの入出力端子同士を接続する論理接続ノー
ドないし内部の基本セルの入力端子ないし出力端子（以
下特に区別する場合を除き「論理接続ノード等」と呼
ぶ）のそれぞれに対応する部分（入力端子・出力端子は
双方向端子も含む）は、レイアウト上短い配線や長い配
線を伴うもの、ただ１個のコンタクトからなる接合部を
全く含まないものや多く含むもの等、様々なものが存在
する。
【０００８】ここで、基本セルとは、基本的な論理動作
を行う論理回路を指すが、最小のものとして単一の素子
の場合もあり、また、比較的複雑な論理動作するものも
含むものとする。
を行う論理回路を指すが、最小のものとして単一の素子
の場合もあり、また、比較的複雑な論理動作するものも
含むものとする。
【０００９】一方、立上げ途上のプロセスでは歩留りが
高いレベルで安定するようになるまでに、例えばコンタ
クトのオープン不良、配線間ショート等の特定モードの
不良が頻発する場合がある。従って、このような状況で
は実際の故障発生頻度は各論理接続ノード等ごとに異な
っている。
高いレベルで安定するようになるまでに、例えばコンタ
クトのオープン不良、配線間ショート等の特定モードの
不良が頻発する場合がある。従って、このような状況で
は実際の故障発生頻度は各論理接続ノード等ごとに異な
っている。
【００１０】しかしながら、従来の故障シミュレーショ
ンでは論理接続ノード等の各々に対して、“０”縮退及
び“１”縮退の各２個の故障を一律に仮定し、所定のテ
ストパターンがこれらの故障をどの程度検出できるかと
いう形で故障検出率が求められるに過ぎなかった。
ンでは論理接続ノード等の各々に対して、“０”縮退及
び“１”縮退の各２個の故障を一律に仮定し、所定のテ
ストパターンがこれらの故障をどの程度検出できるかと
いう形で故障検出率が求められるに過ぎなかった。
【００１１】このため、従来の故障シミュレーションで
は、いかなる不良モードが発生し易いかという意味で対
象とするＬＳＩの製造プロセスと故障シミュレーション
結果とを対比し、製造プロセス上の問題点を指摘するこ
とは極めて困難であった。
は、いかなる不良モードが発生し易いかという意味で対
象とするＬＳＩの製造プロセスと故障シミュレーション
結果とを対比し、製造プロセス上の問題点を指摘するこ
とは極めて困難であった。
【００１２】また、以上の説明から明らかなように、現
状の故障シミュレーションでは基本的にＬＳＩの論理接
続ノード等に、“０”縮退及び“１”縮退からなる各２
個の故障を一律に仮定しているため、本来プロセスやレ
イアウトのパターン形状が異なれば故障の発生頻度が論
理接続ノード等ごとに異なるという問題に適切に対応す
ることができなかった。
状の故障シミュレーションでは基本的にＬＳＩの論理接
続ノード等に、“０”縮退及び“１”縮退からなる各２
個の故障を一律に仮定しているため、本来プロセスやレ
イアウトのパターン形状が異なれば故障の発生頻度が論
理接続ノード等ごとに異なるという問題に適切に対応す
ることができなかった。
【００１３】しかし、本来プロセスやレイアウトのパタ
ーン形状が異なれば論理接続ノード等における故障発生
頻度が変化する可能性が大きく、また、上記のように従
来の故障シミュレーションでは、故障の発生に強く関連
するレイアウト関連パラメータ情報の量が各論理接続ノ
ード等ごとにばらつくという点が全く無視されていた。
ーン形状が異なれば論理接続ノード等における故障発生
頻度が変化する可能性が大きく、また、上記のように従
来の故障シミュレーションでは、故障の発生に強く関連
するレイアウト関連パラメータ情報の量が各論理接続ノ
ード等ごとにばらつくという点が全く無視されていた。
【００１４】ここで、レイアウト関連パラメータ情報と
は、対象とするＬＳＩのレイアウト情報から、着目する
論理接続ノード等に仮定される故障と関連付けて抽出さ
れるべきレイアウトデータの構成要素、ないし、及び、
これら要素を決定するための制約条件・規則等である。
は、対象とするＬＳＩのレイアウト情報から、着目する
論理接続ノード等に仮定される故障と関連付けて抽出さ
れるべきレイアウトデータの構成要素、ないし、及び、
これら要素を決定するための制約条件・規則等である。
【００１５】具体的には、前記レイアウト関連パラメー
タ情報には、例えば配線の長さや、ただ１個のコンタク
トからなる接合部の数等、故障発生の頻度に関わるレイ
アウト上の情報が含まれる。
タ情報には、例えば配線の長さや、ただ１個のコンタク
トからなる接合部の数等、故障発生の頻度に関わるレイ
アウト上の情報が含まれる。
【００１６】また、レイアウト関連パラメータ情報の量
とは、前記レイアウト上の情報に従って決定される量な
いし値であって、着目する論理接続ノードごとに付与さ
れる故障発生に関する重み付け量を求める際の基礎をな
すものである。なお、レイアウト関連パラメータ情報の
量については本発明の実施の形態でさらに具体的に説明
する。
とは、前記レイアウト上の情報に従って決定される量な
いし値であって、着目する論理接続ノードごとに付与さ
れる故障発生に関する重み付け量を求める際の基礎をな
すものである。なお、レイアウト関連パラメータ情報の
量については本発明の実施の形態でさらに具体的に説明
する。
【００１７】このように、従来の故障シミュレーション
では各論理接続ノード等に仮定される故障と、レイアウ
ト上現実に故障を発生しやすい箇所との対応が考慮され
ていないため、テストパターン作成者は目的とするＬＳ
Ｉの製造品質向上のため、ひたすら一定水準以上の故障
検出率の達成をめざしてテストパターンの追加作成を強
いられる結果になり、膨大なリソースの投入が必要とな
る割には実質上、高い故障検出率の効果が現れ易い量産
立上げの初期にタイムリーに品質の良いテストパターン
を準備することができないという問題があった。
では各論理接続ノード等に仮定される故障と、レイアウ
ト上現実に故障を発生しやすい箇所との対応が考慮され
ていないため、テストパターン作成者は目的とするＬＳ
Ｉの製造品質向上のため、ひたすら一定水準以上の故障
検出率の達成をめざしてテストパターンの追加作成を強
いられる結果になり、膨大なリソースの投入が必要とな
る割には実質上、高い故障検出率の効果が現れ易い量産
立上げの初期にタイムリーに品質の良いテストパターン
を準備することができないという問題があった。
【００１８】
【発明が解決しようとする課題】上記したように、従来
の故障検出率評価装置と評価方法には、論理接続ノード
等に仮定された故障とレイアウト上現実に故障を発生し
やすい箇所との対応が考慮されていないため、膨大なリ
ソース投入の割には品質の良いテストパターンを準備す
ることができないという問題があった。
の故障検出率評価装置と評価方法には、論理接続ノード
等に仮定された故障とレイアウト上現実に故障を発生し
やすい箇所との対応が考慮されていないため、膨大なリ
ソース投入の割には品質の良いテストパターンを準備す
ることができないという問題があった。
【００１９】本発明は上記の問題点を解決すべくなされ
たもので、故障の発生に強く関連するレイアウト関連パ
ラメータ情報の量を論理接続ノード等ごとに対応させる
ことにより、わずかなリソースで短期間に高品質のテス
トパターンを準備し、高い故障検出率の効果が現れ易い
量産立上げの初期にＬＳＩの製造品質向上に大きく寄与
する重み付き故障検出率評価装置と評価方法を提供する
ことを目的とする。
たもので、故障の発生に強く関連するレイアウト関連パ
ラメータ情報の量を論理接続ノード等ごとに対応させる
ことにより、わずかなリソースで短期間に高品質のテス
トパターンを準備し、高い故障検出率の効果が現れ易い
量産立上げの初期にＬＳＩの製造品質向上に大きく寄与
する重み付き故障検出率評価装置と評価方法を提供する
ことを目的とする。
【００２０】
【課題を解決するための手段】本発明の重み付き故障検
出率評価装置と評価方法は、システムＬＳＩ等の大規規
模ＬＳＩにおいて、故障シミュレーションの結果を真に
製造現場での品質向上に生かすため、各論理接続ノ一ド
等に仮定される故障のそれぞれを、実際のレイアウト情
報から抽出される故障発生に関する各種情報と関連付け
て重み付けし、この重み付け量と従来の故障シミュレー
ションの結果とを用いて重み付き故障検出率等を計算す
ることを特徴とする。
出率評価装置と評価方法は、システムＬＳＩ等の大規規
模ＬＳＩにおいて、故障シミュレーションの結果を真に
製造現場での品質向上に生かすため、各論理接続ノ一ド
等に仮定される故障のそれぞれを、実際のレイアウト情
報から抽出される故障発生に関する各種情報と関連付け
て重み付けし、この重み付け量と従来の故障シミュレー
ションの結果とを用いて重み付き故障検出率等を計算す
ることを特徴とする。
【００２１】具体的には本発明の故障検出率評価装置
は、論理回路の論理接続情報と、前記論理回路のレイア
ウト情報と、少なくとも前記論理回路の入出力端子も含
めて内部の基本セルの入出力端子同士を接続する論理接
続ノードに仮定される、前記論理接続情報から求めた故
障に関連付けられて前記レイアウト情報から抽出される
べきレイアウト関連パラメータ情報と、を入力情報とし
て、前記論理回路の重み付き故障リストを出力する重み
付き故障リスト発生装置を備えることを特徴とする。
は、論理回路の論理接続情報と、前記論理回路のレイア
ウト情報と、少なくとも前記論理回路の入出力端子も含
めて内部の基本セルの入出力端子同士を接続する論理接
続ノードに仮定される、前記論理接続情報から求めた故
障に関連付けられて前記レイアウト情報から抽出される
べきレイアウト関連パラメータ情報と、を入力情報とし
て、前記論理回路の重み付き故障リストを出力する重み
付き故障リスト発生装置を備えることを特徴とする。
【００２２】好ましくは前記故障検出率評価装置におい
いて、前記論理接続情報から求めた故障は少なくとも前
記論理接続ノード、及び、論理回路内部の基本セルの入
出力端子、及び、前記論理回路内部の出力端子のいずれ
かに仮定される故障からなることを特徴とする。
いて、前記論理接続情報から求めた故障は少なくとも前
記論理接続ノード、及び、論理回路内部の基本セルの入
出力端子、及び、前記論理回路内部の出力端子のいずれ
かに仮定される故障からなることを特徴とする。
【００２３】また、好ましくは前記故障検出率評価装置
は、前記論理回路の前記論理接続情報と前記論理回路に
対するテストパターンと、前記重み付き故障リストとを
故障シミュレータに入力して故障シミュレーションを実
行して得られた前記論理回路の重み付き故障検出情報リ
ストを入力情報とし、少なくとも前記論理回路の重み付
き故障検出率を出力する重み付き故障検出率等算出装置
をさらに備えることを特徴とする。
は、前記論理回路の前記論理接続情報と前記論理回路に
対するテストパターンと、前記重み付き故障リストとを
故障シミュレータに入力して故障シミュレーションを実
行して得られた前記論理回路の重み付き故障検出情報リ
ストを入力情報とし、少なくとも前記論理回路の重み付
き故障検出率を出力する重み付き故障検出率等算出装置
をさらに備えることを特徴とする。
【００２４】前記算出装置は、未検出故障を効果的に減
少させるテストパターンの追加作成を容易にするための
各種未検出故障解析情報も出力するようになっている場
合もある。
少させるテストパターンの追加作成を容易にするための
各種未検出故障解析情報も出力するようになっている場
合もある。
【００２５】また、本発明の故障検出率評価方法は、論
理回路の論理接続情報と、前記論理回路のレイアウト情
報と、少なくとも前記論理回路の入出力端子も含めて内
部の基本セルの入出力端子同士を接続する論理接続ノー
ドに仮定される、前記論理接続情報から求めた故障に関
連付けられて前記レイアウト情報から抽出されるべきレ
イアウト関連パラメータ情報とを重み付き故障リスト発
生手段に入力して、前記論理回路の重み付き故障リスト
を出力するステップと、前記論理回路の論理接続情報
と、前記論理回路のテストパターンと、前記重み付き故
障リストとを故障シミュレータに入力して故障シミュレ
ーションを実行することにより重み付き故障検出情報リ
ストを出力するステップと、前記重み付き故障検出情報
リストを重み付き故障検出率等算出手段に入力し、少な
くとも、前記論理回路に対する重み付き故障検出率等を
出力するステップとを備えることを特徴とする。
理回路の論理接続情報と、前記論理回路のレイアウト情
報と、少なくとも前記論理回路の入出力端子も含めて内
部の基本セルの入出力端子同士を接続する論理接続ノー
ドに仮定される、前記論理接続情報から求めた故障に関
連付けられて前記レイアウト情報から抽出されるべきレ
イアウト関連パラメータ情報とを重み付き故障リスト発
生手段に入力して、前記論理回路の重み付き故障リスト
を出力するステップと、前記論理回路の論理接続情報
と、前記論理回路のテストパターンと、前記重み付き故
障リストとを故障シミュレータに入力して故障シミュレ
ーションを実行することにより重み付き故障検出情報リ
ストを出力するステップと、前記重み付き故障検出情報
リストを重み付き故障検出率等算出手段に入力し、少な
くとも、前記論理回路に対する重み付き故障検出率等を
出力するステップとを備えることを特徴とする。
【００２６】好ましくは前記故障検出率評価方法におい
いて、前記論理接続情報から求めた故障は、少なくとも
前記論理接続ノード、及び、論理回路内部の基本セルの
入力端子、及び、前記論理回路内部の出力端子のいずれ
かに仮定される故障からなることを特徴とする。
いて、前記論理接続情報から求めた故障は、少なくとも
前記論理接続ノード、及び、論理回路内部の基本セルの
入力端子、及び、前記論理回路内部の出力端子のいずれ
かに仮定される故障からなることを特徴とする。
【００２７】このようにして、立上げ途上のプロセスを
用いたＬＳＩの製造工程において、不良が発生しやすい
工程に関する故障シミュレーション結果に対し、前記レ
イアウト関連パラメータ情報による重み付けを施した形
で故障検出率を求めることができるので、立上げ途上の
プロセスにおいて、発生頻度の高い故障に対する故障検
出率が把握され、この重み付けされた故障検出率が十分
高くなるようにテストパターンを追加作成することによ
りＬＳＩの製造品質を効率的に向上させることができ
る。
用いたＬＳＩの製造工程において、不良が発生しやすい
工程に関する故障シミュレーション結果に対し、前記レ
イアウト関連パラメータ情報による重み付けを施した形
で故障検出率を求めることができるので、立上げ途上の
プロセスにおいて、発生頻度の高い故障に対する故障検
出率が把握され、この重み付けされた故障検出率が十分
高くなるようにテストパターンを追加作成することによ
りＬＳＩの製造品質を効率的に向上させることができ
る。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る重み付き故障検出率評価装置を示す図で
ある。現状の故障シミュレーションは、通常対象とする
論理回路の内部の多数の基本セル及びこれらを前記論理
回路の入出力端子も含め、相互に接続する配線からなる
ゲートレベルの論理接続ネットに対して行なわれるた
め、ゲートレベルの論理接続ネットを用いて説明する。
実際には素子レベルの接続ネットが混在することもある
が、この場合でも本発明の趣旨を適用することは容易で
ある。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る重み付き故障検出率評価装置を示す図で
ある。現状の故障シミュレーションは、通常対象とする
論理回路の内部の多数の基本セル及びこれらを前記論理
回路の入出力端子も含め、相互に接続する配線からなる
ゲートレベルの論理接続ネットに対して行なわれるた
め、ゲートレベルの論理接続ネットを用いて説明する。
実際には素子レベルの接続ネットが混在することもある
が、この場合でも本発明の趣旨を適用することは容易で
ある。
【００２９】また、近い将来、ＨＤＬ (Hardware Descr
iption Language)で記述された論理接続ネットに対して
故障シミュレーションが行われる可能性もあるが、この
場合前記ネットの論理接続ノード (wire)上に故障が仮
定されると考えられる。この場合でも本発明の趣旨を適
用することは容易である。
iption Language)で記述された論理接続ネットに対して
故障シミュレーションが行われる可能性もあるが、この
場合前記ネットの論理接続ノード (wire)上に故障が仮
定されると考えられる。この場合でも本発明の趣旨を適
用することは容易である。
【００３０】第１の実施の形態の故障検出率評価装置
は、論理接続ネットからなる論理回路ないしＬＳＩの論
理接続情報１と、レイアウトのパターンに関するレイア
ウト情報２と、レイアウト情報から論理接続ノード等に
仮定される故障に関連付けて抽出されるべきレイアウト
データの構成要素、ないし、及び、これら要素を決定す
るための制約条件・規則等（最小ピッチ、最小サイズ
等）よりなるレイアウト関連パラメータ情報３とを入力
情報として、論理接続ネットの各接続ノード等に仮定さ
れた故障に重み付けを行う重み付き故障リスト発生装置
４を備えている。この重み付き故障リスト発生装置４で
重み付けされた故障は、重み付き故障リスト５として前
記重み付き故障リスト発生装置４から出力される。
は、論理接続ネットからなる論理回路ないしＬＳＩの論
理接続情報１と、レイアウトのパターンに関するレイア
ウト情報２と、レイアウト情報から論理接続ノード等に
仮定される故障に関連付けて抽出されるべきレイアウト
データの構成要素、ないし、及び、これら要素を決定す
るための制約条件・規則等（最小ピッチ、最小サイズ
等）よりなるレイアウト関連パラメータ情報３とを入力
情報として、論理接続ネットの各接続ノード等に仮定さ
れた故障に重み付けを行う重み付き故障リスト発生装置
４を備えている。この重み付き故障リスト発生装置４で
重み付けされた故障は、重み付き故障リスト５として前
記重み付き故障リスト発生装置４から出力される。
【００３１】次に、前記論理接続情報１と故障検出能力
の評価対象であるテストパターン６と前記重み付き故障
リスト５を従来の故障シミュレータ７に入力することに
より、重み付き故障検出情報リスト８が出力される。こ
の部分については前記重み付き故障リスト５の「重み」部
分を前記故障シミュレータ７用の故障リストにおいて
「コメント」扱いになる（無視される）ようにしておけ
ば、従来の故障シミュレーションと何等異なるところな
く実施できる。
の評価対象であるテストパターン６と前記重み付き故障
リスト５を従来の故障シミュレータ７に入力することに
より、重み付き故障検出情報リスト８が出力される。こ
の部分については前記重み付き故障リスト５の「重み」部
分を前記故障シミュレータ７用の故障リストにおいて
「コメント」扱いになる（無視される）ようにしておけ
ば、従来の故障シミュレーションと何等異なるところな
く実施できる。
【００３２】こうしたやり方が困難な場合は、前記重み
付き故障リスト５を「重み」部分とその他の部分（実は故
障シミュレータ７が解釈できる重み付けされていない故
障リスト）にプログラム的に分割して、後者の部分のみ
を故障シミュレータ７への入力とし、故障シミュレーシ
ョンの結果としての故障検出情報リストに対し、前記
「重み」を付加できるようにすれば良い。いずれにしても
こうした類の処理は本発明の範疇に含まれるものであ
る。
付き故障リスト５を「重み」部分とその他の部分（実は故
障シミュレータ７が解釈できる重み付けされていない故
障リスト）にプログラム的に分割して、後者の部分のみ
を故障シミュレータ７への入力とし、故障シミュレーシ
ョンの結果としての故障検出情報リストに対し、前記
「重み」を付加できるようにすれば良い。いずれにしても
こうした類の処理は本発明の範疇に含まれるものであ
る。
【００３３】第１の実施の形態の故障検出率評価装置
は、前記重み付き故障検出情報リスト８を入力情報とし
て、重み付き故障検出率等からなる出力情報１０を出力
する重み付き故障検出率等算出装置９をさらに備えてい
る。
は、前記重み付き故障検出情報リスト８を入力情報とし
て、重み付き故障検出率等からなる出力情報１０を出力
する重み付き故障検出率等算出装置９をさらに備えてい
る。
【００３４】ここで、重み付き故障検出情報リスト８に
は、「検出」から、通常「ポテンシャル検出」と呼ばれる状
況依存の検出、及び当該テストパターンで「未検出」ま
で、前記論理回路に仮定された各故障の種々の検出レベ
ルが含まれる。
は、「検出」から、通常「ポテンシャル検出」と呼ばれる状
況依存の検出、及び当該テストパターンで「未検出」ま
で、前記論理回路に仮定された各故障の種々の検出レベ
ルが含まれる。
【００３５】また、重み付き故障検出率等からなる出力
情報１０は、通常「検出」のみからなる重み付き故障検出
率、及び「ポテンシャル検出」まで「検出」に含めた場合の
「検出」からなる重み付き故障検出率を含む。また、論理
回路内のブロック別の重み付き故障検出率を含む場合も
ある。さらに、未検出故障を効果的に減少させるテスト
パターンの追加作成を容易にするための、例えば未検出
故障の論理回路内ブロック別表示、重み順表示、といっ
た各種未検出故障解析情報を含むこともある。
情報１０は、通常「検出」のみからなる重み付き故障検出
率、及び「ポテンシャル検出」まで「検出」に含めた場合の
「検出」からなる重み付き故障検出率を含む。また、論理
回路内のブロック別の重み付き故障検出率を含む場合も
ある。さらに、未検出故障を効果的に減少させるテスト
パターンの追加作成を容易にするための、例えば未検出
故障の論理回路内ブロック別表示、重み順表示、といっ
た各種未検出故障解析情報を含むこともある。
【００３６】上記したように、第１の実施の形態の故障
検出率評価装置は、前記重み付き故障リスト発生装置４
と、重み付き故障検出率等算出装置９を主要構成部と
し、レイアウト関連パラメータ情報３にしたがって個々
の故障発生と密接に関連するレイアウト要素（間の）デ
ータの量を抽出し、従来の故障リストに前記データの
量、すなわち、故障のし易さに応じて重率を付与した重
み付き故障リスト５を発生する機能を備え、さらに前記
故障リスト５を用いた故障シミュレーションによって得
られる重み付き故障検出情報リスト８から重み付き故障
検出率等を算出する機能を備えている。
検出率評価装置は、前記重み付き故障リスト発生装置４
と、重み付き故障検出率等算出装置９を主要構成部と
し、レイアウト関連パラメータ情報３にしたがって個々
の故障発生と密接に関連するレイアウト要素（間の）デ
ータの量を抽出し、従来の故障リストに前記データの
量、すなわち、故障のし易さに応じて重率を付与した重
み付き故障リスト５を発生する機能を備え、さらに前記
故障リスト５を用いた故障シミュレーションによって得
られる重み付き故障検出情報リスト８から重み付き故障
検出率等を算出する機能を備えている。
【００３７】このようして得られた重み付き故障検出
率、ないしさらには未検出故障解析情報等からなる出力
情報１０をテストパターンの故障検出力評価に用いれ
ば、現実のＬＳＩの故障モードに密接に対応した故障に
関してテストパターンの故障検出能力を評価することが
できるので、現実のＬＳＩの故障モードの検出に目標を
絞って、故障検出率向上のためのテストパターンの追加
を行うことが可能となり、大幅なリソースの削減を図る
ことができる。
率、ないしさらには未検出故障解析情報等からなる出力
情報１０をテストパターンの故障検出力評価に用いれ
ば、現実のＬＳＩの故障モードに密接に対応した故障に
関してテストパターンの故障検出能力を評価することが
できるので、現実のＬＳＩの故障モードの検出に目標を
絞って、故障検出率向上のためのテストパターンの追加
を行うことが可能となり、大幅なリソースの削減を図る
ことができる。
【００３８】次に、第２の実施の形態として、本発明の
故障検出率評価方法につき、再度図１を用いて具体的に
説明する。まず、対象とするＬＳＩにおける論理回路
の、その入出力端子も含め内部の基本セルの入出力端子
間の接続により構成される論理接続ネット上の論理接続
ノ一ド、及び、論理回路内部の基本セルの入力端子、及
び、出力端子の情報が格納された論理接続情報１と、前
記論理回路のレイアウトデータが格納されたレイアウト
情報２とをレイアウト上で対応させる。
故障検出率評価方法につき、再度図１を用いて具体的に
説明する。まず、対象とするＬＳＩにおける論理回路
の、その入出力端子も含め内部の基本セルの入出力端子
間の接続により構成される論理接続ネット上の論理接続
ノ一ド、及び、論理回路内部の基本セルの入力端子、及
び、出力端子の情報が格納された論理接続情報１と、前
記論理回路のレイアウトデータが格納されたレイアウト
情報２とをレイアウト上で対応させる。
【００３９】一方、前記レイアウトデータにおいて、例
えば、隣り合う配線との距離が最小ピッチとなっている
配線部分の長さや、最小サイズのコンタクトだけで接合
された部分の個数等、故障発生の原因になりやすく、論
理接続ノード等に仮定された故障と対応付けしたいレイ
アウト要素、ないし、その組み合わせ、ないし、それら
を決定するための制約条件・規則等に関する情報を格納
したレイアウト関連パラメータ情報３を用意する。
えば、隣り合う配線との距離が最小ピッチとなっている
配線部分の長さや、最小サイズのコンタクトだけで接合
された部分の個数等、故障発生の原因になりやすく、論
理接続ノード等に仮定された故障と対応付けしたいレイ
アウト要素、ないし、その組み合わせ、ないし、それら
を決定するための制約条件・規則等に関する情報を格納
したレイアウト関連パラメータ情報３を用意する。
【００４０】最近、ＬＳＩのレイアウトデータに対し
て、種々のサイズのダストをランダムに散布し、故障を
生じ易いレイアウト部分を推定する方法が行なわれてい
るが、レイアウト関連パラメータ情報３の作成にはこの
ような方法を用いてもよい。
て、種々のサイズのダストをランダムに散布し、故障を
生じ易いレイアウト部分を推定する方法が行なわれてい
るが、レイアウト関連パラメータ情報３の作成にはこの
ような方法を用いてもよい。
【００４１】このレイアウト関連パラメータ情報３に基
づき、各論理接続ノ一ド等に仮定された故障に対応する
レイアウト関連パラメータ情報の量が、第１の実施の形
態で説明した重み付き故障リスト発生装置４を用いてレ
イアウト情報２から抽出される。このようにして求めた
レイアウト関連パラメータ情報の量を各論理接続ノ一ド
等に仮定される故障の重み付け量として、仮定故障の重
み付き故障リスト５を作成する。
づき、各論理接続ノ一ド等に仮定された故障に対応する
レイアウト関連パラメータ情報の量が、第１の実施の形
態で説明した重み付き故障リスト発生装置４を用いてレ
イアウト情報２から抽出される。このようにして求めた
レイアウト関連パラメータ情報の量を各論理接続ノ一ド
等に仮定される故障の重み付け量として、仮定故障の重
み付き故障リスト５を作成する。
【００４２】次に、故障検出率評価の対象であるテスト
パターン６と、論理接続情報１、及び、前記重み付き故
障リスト５を従来の故障シミュレータに入力することに
より故障シミュレーションを実施し、前記論理接続ノー
ド等に仮定された故障に関する重み付き故障検出情報リ
スト８を出力する。
パターン６と、論理接続情報１、及び、前記重み付き故
障リスト５を従来の故障シミュレータに入力することに
より故障シミュレーションを実施し、前記論理接続ノー
ド等に仮定された故障に関する重み付き故障検出情報リ
スト８を出力する。
【００４３】この重み付き故障検出情報リスト８のデー
タを用いて、前記テストパターンによる重み付き故障検
出率を求め、また場合によってはさらに、未検出故障を
効果的に減少させるテストパターンの追加作成が容易に
できるように、各種の未検出故障解析情報を作成する。
これらの出力情報は、先に第１の実施の形態で説明した
重み付き故障検出率等算出装置９から出力される。
タを用いて、前記テストパターンによる重み付き故障検
出率を求め、また場合によってはさらに、未検出故障を
効果的に減少させるテストパターンの追加作成が容易に
できるように、各種の未検出故障解析情報を作成する。
これらの出力情報は、先に第１の実施の形態で説明した
重み付き故障検出率等算出装置９から出力される。
【００４４】次に、本発明の第３の実施の形態を図２を
用いて説明する。上記した第１及び第２の実施の形態と
の違いは、故障リストとして通常従来の故障シミュレー
タの周辺装置として付随されている故障リスト発生装置
１０４から発生される故障リスト１０５（重み情報な
し）をそのまま利用して故障シミュレーションを実行す
る点である。
用いて説明する。上記した第１及び第２の実施の形態と
の違いは、故障リストとして通常従来の故障シミュレー
タの周辺装置として付随されている故障リスト発生装置
１０４から発生される故障リスト１０５（重み情報な
し）をそのまま利用して故障シミュレーションを実行す
る点である。
【００４５】図中の重み付き故障リスト５は、少なくと
も故障リスト１０５に示されている故障のそれぞれに対
応付けられて、レイアウト関連パラメータ情報３に従っ
て論理回路のレイアウト情報２から抽出された重み情報
を含んでいる。また、重み付き故障検出率等算出装置１
０９は、重み情報のない従来の故障シミュレータでの故
障検出情報リスト１０８と、前記重み付き故障リスト５
を入力情報として、重み付き故障検出率、未検出故障解
析情報等からなる出力情報１０を出力する。
も故障リスト１０５に示されている故障のそれぞれに対
応付けられて、レイアウト関連パラメータ情報３に従っ
て論理回路のレイアウト情報２から抽出された重み情報
を含んでいる。また、重み付き故障検出率等算出装置１
０９は、重み情報のない従来の故障シミュレータでの故
障検出情報リスト１０８と、前記重み付き故障リスト５
を入力情報として、重み付き故障検出率、未検出故障解
析情報等からなる出力情報１０を出力する。
【００４６】本実施の形態は、従来の故障シミュレーシ
ョン環境に本発明を単純に付加するだけであり、もっと
も実現が容易であるが、故障シミュレーションの高速化
のための重要な手法の１つである故障サンプリング手法
を実現しようとする場合、問題が生じる点に注意してお
く必要がある。
ョン環境に本発明を単純に付加するだけであり、もっと
も実現が容易であるが、故障シミュレーションの高速化
のための重要な手法の１つである故障サンプリング手法
を実現しようとする場合、問題が生じる点に注意してお
く必要がある。
【００４７】故障サンプリング手法は、対象とする論理
回路内の故障をランダムに抽出し、それらに対して故障
シミュレーションを実施し、ある程度の統計的誤差を認
めて故障検出率を求める手法であり、故障シミュレーシ
ョンに要するＣＰＵ時間を大幅に削減することが可能で
ある。
回路内の故障をランダムに抽出し、それらに対して故障
シミュレーションを実施し、ある程度の統計的誤差を認
めて故障検出率を求める手法であり、故障シミュレーシ
ョンに要するＣＰＵ時間を大幅に削減することが可能で
ある。
【００４８】故障サンプリング手法を本発明において実
現しようとする場合、ランダム性の確保という意味で
は、あらかじめレイアウト情報から抽出した重みを配慮
して故障サンプリングすることが望ましいが、本実施の
形態では、重み情報を持たない故障リスト５に対して故
障サンプリングすることになり、故障サンプリングに伴
う誤差が拡大してしまう。
現しようとする場合、ランダム性の確保という意味で
は、あらかじめレイアウト情報から抽出した重みを配慮
して故障サンプリングすることが望ましいが、本実施の
形態では、重み情報を持たない故障リスト５に対して故
障サンプリングすることになり、故障サンプリングに伴
う誤差が拡大してしまう。
【００４９】したがって、故障サンプリング手法の利用
も考える場合は、第１及び第２の実施の形態にしたがう
ことが望ましい。重み付き故障に対する故障サンプリン
グの方法としては、例えば、全故障の重みを順に加えて
いき、各故障の重みを加える前から加えた後までの値の
領域をその故障と定義し、全体の総和で割って正規化し
た後、０〜１の一様乱数を発生し、各乱数値を含む領域
に対応する故障をピックアップするという方法もある。
も考える場合は、第１及び第２の実施の形態にしたがう
ことが望ましい。重み付き故障に対する故障サンプリン
グの方法としては、例えば、全故障の重みを順に加えて
いき、各故障の重みを加える前から加えた後までの値の
領域をその故障と定義し、全体の総和で割って正規化し
た後、０〜１の一様乱数を発生し、各乱数値を含む領域
に対応する故障をピックアップするという方法もある。
【００５０】ところで、通常、半導体装置の製造メーカ
ーにおいて、不良が発生し易い製造プロセスについて
は、随時不良箇所に着目したプロセスＴＥＧ (Test Ele
ment Groupの略称）等を流し、不良モードの詳細な解析
が行われている。また、上記したように、最近は、種々
のサイズのダストをランダムに散布し、故障の起こり易
いレイアウト部分を推定して、その部分を修正してから
半導体装置の製造を行なうという方法も行なわれるよう
になった。
ーにおいて、不良が発生し易い製造プロセスについて
は、随時不良箇所に着目したプロセスＴＥＧ (Test Ele
ment Groupの略称）等を流し、不良モードの詳細な解析
が行われている。また、上記したように、最近は、種々
のサイズのダストをランダムに散布し、故障の起こり易
いレイアウト部分を推定して、その部分を修正してから
半導体装置の製造を行なうという方法も行なわれるよう
になった。
【００５１】いずれにしても、半導体装置の製造工場に
量産品を流す前に、ある程度その製造プロセスの弱点、
すなわち不良が発生しやすい問題点が判明していること
が多く、本発明はこのような場合に特に有効に利用する
ことができる。
量産品を流す前に、ある程度その製造プロセスの弱点、
すなわち不良が発生しやすい問題点が判明していること
が多く、本発明はこのような場合に特に有効に利用する
ことができる。
【００５２】なお、このように不良を発生し易い論理接
続ノード等に対する重み付けは、必ずしもこのノード等
に関するレイアウト関連パラメータ情報の量と比例関係
になっている必要はなく、歩留りに顕著な影響を与える
レイアウト関連パラメータが判明していれば、例えば重
み付け量をレイアウト関連パラメタ情報の量のｘ乗（ｘ
＞０）に設定することができる。
続ノード等に対する重み付けは、必ずしもこのノード等
に関するレイアウト関連パラメータ情報の量と比例関係
になっている必要はなく、歩留りに顕著な影響を与える
レイアウト関連パラメータが判明していれば、例えば重
み付け量をレイアウト関連パラメタ情報の量のｘ乗（ｘ
＞０）に設定することができる。
【００５３】例えばｘは１、２、３等の整数のほか１／
２、３／２、５／２等の分数の場合、又は０．３、１．
８等の少数を含む場合がある。また、故障の発生に強く
関連するレイアウト関連パラメータが複数存在する場合
もありうる。
２、３／２、５／２等の分数の場合、又は０．３、１．
８等の少数を含む場合がある。また、故障の発生に強く
関連するレイアウト関連パラメータが複数存在する場合
もありうる。
【００５４】この場合Ａ、Ｂ、Ｃ、…、を互いに異なる
レイアウト関連パラメータ情報の量、各レイアウト関連
パラメータ情報の重み付けの乗数をｘ、ｙ、ｚ、…、
（ｘ＞０、y＞０、z＞０、…）として、さらにα、β、
γ、…、を前記各レイアウト関連パラメータ情報間の重
み付け量として、重み付けされた前記レイアウト関連パ
ラメータ情報の量を、例えばαＡx＋βＢy＋γＣz＋
…、あるいは(αＡ)x＋(βＢ)y＋(γＣ)z＋…、のよう
に数式化して用いることができる。
レイアウト関連パラメータ情報の量、各レイアウト関連
パラメータ情報の重み付けの乗数をｘ、ｙ、ｚ、…、
（ｘ＞０、y＞０、z＞０、…）として、さらにα、β、
γ、…、を前記各レイアウト関連パラメータ情報間の重
み付け量として、重み付けされた前記レイアウト関連パ
ラメータ情報の量を、例えばαＡx＋βＢy＋γＣz＋
…、あるいは(αＡ)x＋(βＢ)y＋(γＣ)z＋…、のよう
に数式化して用いることができる。
【００５５】次に、図３ないし図５を用いて第４の実施
の形態について説明する。第４の実施の形態では上記の
重み付けのため、論理接続ノード等にそれぞれ対応する
レイアウト上の領域を切り分ける方法について具体例を
用いて説明する。
の形態について説明する。第４の実施の形態では上記の
重み付けのため、論理接続ノード等にそれぞれ対応する
レイアウト上の領域を切り分ける方法について具体例を
用いて説明する。
【００５６】前記論理接続ノード等に対応するレイアウ
ト領域から、前記接続ノード等に仮定される故障の発生
と密接に関連するレイアウト関連パラメータ情報の量を
抽出し、前記論理接続ノード等に仮定される故障の重み
付け量に対応付ける。
ト領域から、前記接続ノード等に仮定される故障の発生
と密接に関連するレイアウト関連パラメータ情報の量を
抽出し、前記論理接続ノード等に仮定される故障の重み
付け量に対応付ける。
【００５７】図３（ａ）、図３（ｂ）、図３（ｃ）で
は、ＣＭＯＳインバータを例として、ゲートレベル、素
子レベル、及び、パターンレイアウトレベルの論理接続
が、それぞれ図示されている。
は、ＣＭＯＳインバータを例として、ゲートレベル、素
子レベル、及び、パターンレイアウトレベルの論理接続
が、それぞれ図示されている。
【００５８】図３（ａ）に示すゲートレベルの論理接続
では、インバータ２１を基本セルとしてインバータの論
理記号が示されているが、この論理記号には入力端子
Ａ、及び出力瑞子Ｚのほか、通常トランジスタのゲート
長、内部ノードの接続配線長等の部分的なレイアウト情
報しか記載されていないので、これだけでは入力端子
Ａ、出力端子Ｚに対して十分な重み付け情報を得ること
はできない。
では、インバータ２１を基本セルとしてインバータの論
理記号が示されているが、この論理記号には入力端子
Ａ、及び出力瑞子Ｚのほか、通常トランジスタのゲート
長、内部ノードの接続配線長等の部分的なレイアウト情
報しか記載されていないので、これだけでは入力端子
Ａ、出力端子Ｚに対して十分な重み付け情報を得ること
はできない。
【００５９】しかし、図３（ｂ）に示すＣＭＯＳインバ
ータの素子レベルの論理接続では、ＮＭＯＳ２２、ＰＭ
ＯＳ２３の各入力ゲートまでの部分を入力端子Ａに対応
させ、それ以外の部分を出力端子Ｚに対応させて、それ
ぞれ故障の生じ易さを考慮することにより重み付けの情
報を得ることができる。
ータの素子レベルの論理接続では、ＮＭＯＳ２２、ＰＭ
ＯＳ２３の各入力ゲートまでの部分を入力端子Ａに対応
させ、それ以外の部分を出力端子Ｚに対応させて、それ
ぞれ故障の生じ易さを考慮することにより重み付けの情
報を得ることができる。
【００６０】次に、重み付けの対象となる入力端子Ａ、
出力端子Ｚに対応するレイアウト上の領域を切り分け
る。このように切り分けられた領域から、所定の規則に
したがって入力端子Ａ、出力端子Ｚに仮定する故障の重
み付けに役立つ情報をレイアウト関連パラメータ情報と
して抽出する。このように抽出されたレイアウト関連パ
ラメータ情報の量から、入力端子Ａ、出力端子Ｂに仮定
する故障の重み付け量を定める。
出力端子Ｚに対応するレイアウト上の領域を切り分け
る。このように切り分けられた領域から、所定の規則に
したがって入力端子Ａ、出力端子Ｚに仮定する故障の重
み付けに役立つ情報をレイアウト関連パラメータ情報と
して抽出する。このように抽出されたレイアウト関連パ
ラメータ情報の量から、入力端子Ａ、出力端子Ｂに仮定
する故障の重み付け量を定める。
【００６１】図３（ｃ）に示すＣＭＯＳインバータのパ
ターンレイアウトを例として、パターンレイアウトと仮
定故障の重み付けとの関係をさらに具体的に説明する。
図３（ｃ）のＣＭＯＳインバータは、ＮＭＯＳ形成領域
２４と、ＰＭＯＳ形成領域２５と、ゲート電極２６と、
ドレイン電極２７と、ＶSS電源配線２８とＶDD電源配線
２９とから構成される。
ターンレイアウトを例として、パターンレイアウトと仮
定故障の重み付けとの関係をさらに具体的に説明する。
図３（ｃ）のＣＭＯＳインバータは、ＮＭＯＳ形成領域
２４と、ＰＭＯＳ形成領域２５と、ゲート電極２６と、
ドレイン電極２７と、ＶSS電源配線２８とＶDD電源配線
２９とから構成される。
【００６２】コンタクト３０、３１は、ＰＭＯＳのソー
ス領域とドレイン領域とをそれぞれＶDD電源配線２９と
ドレイン電極２７とに接続するコンタクトである。ま
た、コンタクト３２、３３は、ＮＭＯＳのソース領域と
ドレイン領域とをそれぞれＶSS電源線２８とドレイン電
極２７とに接続するコンタクトである。
ス領域とドレイン領域とをそれぞれＶDD電源配線２９と
ドレイン電極２７とに接続するコンタクトである。ま
た、コンタクト３２、３３は、ＮＭＯＳのソース領域と
ドレイン領域とをそれぞれＶSS電源線２８とドレイン電
極２７とに接続するコンタクトである。
【００６３】図３（ｃ）に示すように、例えばオープン
故障がコンタクト３０、３２で発生すれば、パターンレ
イアウト上故障箇所がＮＭＯＳ、ＰＭＯＳのゲート２６
よりも入力端子Ａ側に位置するにもかかわらず出力端子
Ｚに属する故障となる。
故障がコンタクト３０、３２で発生すれば、パターンレ
イアウト上故障箇所がＮＭＯＳ、ＰＭＯＳのゲート２６
よりも入力端子Ａ側に位置するにもかかわらず出力端子
Ｚに属する故障となる。
【００６４】このとき、もしパターンレイアウト上の位
置で入力端子側と出力端子側の領域を切り分けたとすれ
ば、前記オープン故障は入力端子Ａの故障の重み付けに
寄与することになり、回路機能上明らかに妥当でない。
置で入力端子側と出力端子側の領域を切り分けたとすれ
ば、前記オープン故障は入力端子Ａの故障の重み付けに
寄与することになり、回路機能上明らかに妥当でない。
【００６５】従って、基本的に、故障を仮定する各基本
セルの入力端子及び出力端子に対応する部分の切り分け
は素子レベルの論理接続により行い、仮定故障の重み付
けに関するレイアウト関連パラメータ量の見積もりはパ
ターンレイアウト上で行うのが適切である。一般に、複
数の論理ゲートまたは素子で構成された基本セルの場合
には、その基本セルの出力端子において仮定される故障
と等価なその基本セル内の故障に対応するレイアウト関
連パラメータ情報の量（パターンレイアウト部分）をそ
のセルの出力端子に対応する故障の重み付け量（基本セ
ル内部分）に対応させるべきである。
セルの入力端子及び出力端子に対応する部分の切り分け
は素子レベルの論理接続により行い、仮定故障の重み付
けに関するレイアウト関連パラメータ量の見積もりはパ
ターンレイアウト上で行うのが適切である。一般に、複
数の論理ゲートまたは素子で構成された基本セルの場合
には、その基本セルの出力端子において仮定される故障
と等価なその基本セル内の故障に対応するレイアウト関
連パラメータ情報の量（パターンレイアウト部分）をそ
のセルの出力端子に対応する故障の重み付け量（基本セ
ル内部分）に対応させるべきである。
【００６６】なお、パターンレイアウトにおいて、不良
を発生しやすい箇所は必ずしも点状に存在するばかりで
なく、例えばゲート周辺長に依存して確率的に発生する
こともあり、また、ゲート絶縁膜に問題がある場合には
ゲート面積に依存して確率的に発生する場合もある。従
って、ノードの重み付けはパターンレイアウト上で単に
不良を発生しやすい箇所を数えるばかりでなく、不良発
生に関連する次元の異なる各種の情報を、先に数式を用
いて説明したように、所定の規則に従って包括的に抽出
することにより行われる。
を発生しやすい箇所は必ずしも点状に存在するばかりで
なく、例えばゲート周辺長に依存して確率的に発生する
こともあり、また、ゲート絶縁膜に問題がある場合には
ゲート面積に依存して確率的に発生する場合もある。従
って、ノードの重み付けはパターンレイアウト上で単に
不良を発生しやすい箇所を数えるばかりでなく、不良発
生に関連する次元の異なる各種の情報を、先に数式を用
いて説明したように、所定の規則に従って包括的に抽出
することにより行われる。
【００６７】先にのべたように、故障モード別の故障発
生の態様と発生確率は、あらかじめプロセスＴＥＧ等を
用いて解析されている場合が多いので、これをレイアウ
ト関連パラメータ情報の量として各論理接続ノード等に
仮定する故障の重み付けに用いれば、現実の製造プロセ
スにおける故障モードと密接に関連した重み付き故障リ
ストが得られる。
生の態様と発生確率は、あらかじめプロセスＴＥＧ等を
用いて解析されている場合が多いので、これをレイアウ
ト関連パラメータ情報の量として各論理接続ノード等に
仮定する故障の重み付けに用いれば、現実の製造プロセ
スにおける故障モードと密接に関連した重み付き故障リ
ストが得られる。
【００６８】次に図４を用いて、双方向配線４１におけ
るノード領域の設定の方法を説明する。４２は入力側が
双方向の配線４１に接続されたインバータ、４３は出力
側が双方向の配線４１に接続されたトライステート・バ
ッファである。ここでトライステート・バッファとは、
出力状態として高レベル、低レベルのほかに、ハイ・イ
ンピーダンス（ｈｉ−Ｚ）状態を備えるバッフア回路で
ある。
るノード領域の設定の方法を説明する。４２は入力側が
双方向の配線４１に接続されたインバータ、４３は出力
側が双方向の配線４１に接続されたトライステート・バ
ッファである。ここでトライステート・バッファとは、
出力状態として高レベル、低レベルのほかに、ハイ・イ
ンピーダンス（ｈｉ−Ｚ）状態を備えるバッフア回路で
ある。
【００６９】前記双方向配線４１は１つの論理接続ノー
ドを形成し、この論理接続ノードに関して故障を抽出す
べき領域は破線で囲まれた双方向配線領域４４であると
考えられる。なお、インバータ４２、及びトライステー
ト・バッファ４３をそれぞれ横切るように引かれた破線
は、図２（ｂ）で説明したように、素子レベルの論理接
続を用いて入力ゲートまでの領域とその他の領域とを切
り分けた状態をゲートレベルの論理記号上に概念的に示
したものである。
ドを形成し、この論理接続ノードに関して故障を抽出す
べき領域は破線で囲まれた双方向配線領域４４であると
考えられる。なお、インバータ４２、及びトライステー
ト・バッファ４３をそれぞれ横切るように引かれた破線
は、図２（ｂ）で説明したように、素子レベルの論理接
続を用いて入力ゲートまでの領域とその他の領域とを切
り分けた状態をゲートレベルの論理記号上に概念的に示
したものである。
【００７０】従って、図４に示す双方向配線４１につい
て故障の重み付け量を抽出すべき領域は、図４の破線で
囲まれた双方向配線領域４４に対応するパターンレイア
ウト上の領域である。このとき、前記ＣＭＯＳ型トライ
ステート・バッファの出力端子側からみた構成はＣＭＯ
Ｓ型インバータと同様であるから、入力端子に属するレ
イアウト領域と出力端子に属するレイアウト領域との境
界の設定は図３の例に従って行えばよい。
て故障の重み付け量を抽出すべき領域は、図４の破線で
囲まれた双方向配線領域４４に対応するパターンレイア
ウト上の領域である。このとき、前記ＣＭＯＳ型トライ
ステート・バッファの出力端子側からみた構成はＣＭＯ
Ｓ型インバータと同様であるから、入力端子に属するレ
イアウト領域と出力端子に属するレイアウト領域との境
界の設定は図３の例に従って行えばよい。
【００７１】注意すべき場合として基本セルの複数の出
力端子に関わる回路部分が互いに重複していることがあ
る。１例として図５（ａ）にラッチ回路の場合を示す。
図５（ａ）のラッチ回路は入力クロックト・インバータ
５１と、データ保持用の内部ループを形成するクロック
ト・インバータ５２、インバータ５３と、出力インバー
タ５４、５５から構成される。なお、ＣＬＫ及びＣＬＫ
Ｖは互いに位相の反転したクロック信号であり、クロッ
クト・インバータは矢示した入力信号が“１”の時イン
バータとして動作し、“０”の時ｈｉ−Ｚ出力を行う。
力端子に関わる回路部分が互いに重複していることがあ
る。１例として図５（ａ）にラッチ回路の場合を示す。
図５（ａ）のラッチ回路は入力クロックト・インバータ
５１と、データ保持用の内部ループを形成するクロック
ト・インバータ５２、インバータ５３と、出力インバー
タ５４、５５から構成される。なお、ＣＬＫ及びＣＬＫ
Ｖは互いに位相の反転したクロック信号であり、クロッ
クト・インバータは矢示した入力信号が“１”の時イン
バータとして動作し、“０”の時ｈｉ−Ｚ出力を行う。
【００７２】このとき、出力端子Ｑ、ＱＮに対応するレ
イアウト領域は、基本的には破線５６、５７で囲まれた
領域と定義するのが適当ではないかとみられるが、この
場合には、前記出力端子Ｑ、ＱＮに共通なレイアウト領
域５８が存在することに注意しなければならない。
イアウト領域は、基本的には破線５６、５７で囲まれた
領域と定義するのが適当ではないかとみられるが、この
場合には、前記出力端子Ｑ、ＱＮに共通なレイアウト領
域５８が存在することに注意しなければならない。
【００７３】すなわち、出力端子Ｑ、ＱＮに対応するレ
イアウト領域は、破線５６、５７で囲まれた領域である
と定義すれば、両者に共通なレイアウト領域５８が２重
に数えられることになり不都合である。
イアウト領域は、破線５６、５７で囲まれた領域である
と定義すれば、両者に共通なレイアウト領域５８が２重
に数えられることになり不都合である。
【００７４】この状況を一般化して図５（ｂ）に示す。
入力端子Ａ１〜Ａ４、出力端子Ｚ１〜Ｚ５を備える基本
セル６０において、６６は全ての出力端子に共通なレイ
アウト領域、６１〜６５は出力端子Ｚ１〜Ｚ５に個別に
対応するレイアウト領域である。
入力端子Ａ１〜Ａ４、出力端子Ｚ１〜Ｚ５を備える基本
セル６０において、６６は全ての出力端子に共通なレイ
アウト領域、６１〜６５は出力端子Ｚ１〜Ｚ５に個別に
対応するレイアウト領域である。
【００７５】出力端子Ｚ１〜Ｚ５のいずれかに関わる故
障が検出された場合、レイアウト関連パラメータは前記
共通なレイアウト領域６６と、その故障に個別のレイア
ウト領域から抽出し、その後他の出力端子に関わる故障
が検出されれば、レイアウト関連パラメータは前記他の
出力端子に個別なレイアウト部分から抽出されるように
しなければならない。さらに他の出力端子に関わる故障
が検出された場合も同様である。
障が検出された場合、レイアウト関連パラメータは前記
共通なレイアウト領域６６と、その故障に個別のレイア
ウト領域から抽出し、その後他の出力端子に関わる故障
が検出されれば、レイアウト関連パラメータは前記他の
出力端子に個別なレイアウト部分から抽出されるように
しなければならない。さらに他の出力端子に関わる故障
が検出された場合も同様である。
【００７６】このような切り分け方は、共通なレイアウ
ト領域６６からの重複抽出を避けるための手段である
が、ソフト処理上は各出力端子に関連する領域を求めて
おき、故障シミュレーションの結果に応じて対応する最
終的なレイアウト領域を求めるようにすれば特に不都合
を生じない。
ト領域６６からの重複抽出を避けるための手段である
が、ソフト処理上は各出力端子に関連する領域を求めて
おき、故障シミュレーションの結果に応じて対応する最
終的なレイアウト領域を求めるようにすれば特に不都合
を生じない。
【００７７】次に、論理回路内部の基本セルの入力端子
に故障が仮定された場合のレイアウト関連パラメータ情
報の求め方につき、図６を参照しつつ説明する。図６
（ａ）に示すように、基本セルＡの出力端子ａからの出
力が、基本セルＢ、Ｃ、Ｄの各入力端子ｂ、ｃ、ｄに配
線７１により接続されている場合を考える。
に故障が仮定された場合のレイアウト関連パラメータ情
報の求め方につき、図６を参照しつつ説明する。図６
（ａ）に示すように、基本セルＡの出力端子ａからの出
力が、基本セルＢ、Ｃ、Ｄの各入力端子ｂ、ｃ、ｄに配
線７１により接続されている場合を考える。
【００７８】この図は、論理接続レベルでの接続図を示
している。この時、基本セルＢ、Ｃ、Ｄの各入力端子
ｂ、ｃ、ｄに仮定される故障（それぞれβ、γ、δと表
現する）に対応付けるべき配線７１部分のレイアウト関
連パラメータ量を決定する必要がある。図６（ｂ）は、
この配線の部分が実レイアウトで実現された例を示した
ものである。基本セルＡの端子ａは第２層のＡｌ配線７
２に接続されており、その他の基本セルＢ、Ｃ、Ｄの各
入力端子ｂ、ｃ、ｄには第１層のＡｌ配線７３が接続さ
れている。
している。この時、基本セルＢ、Ｃ、Ｄの各入力端子
ｂ、ｃ、ｄに仮定される故障（それぞれβ、γ、δと表
現する）に対応付けるべき配線７１部分のレイアウト関
連パラメータ量を決定する必要がある。図６（ｂ）は、
この配線の部分が実レイアウトで実現された例を示した
ものである。基本セルＡの端子ａは第２層のＡｌ配線７
２に接続されており、その他の基本セルＢ、Ｃ、Ｄの各
入力端子ｂ、ｃ、ｄには第１層のＡｌ配線７３が接続さ
れている。
【００７９】これら２層のＡｌ配線は、コンタクト７４
によって接続されており、基本セルＡの出力端子ａから
基本セルＢ、Ｃ、Ｄの各入力端子ｂ、ｃ、ｄに信号が供
給されるようになっている。ここで、一般に接続配線に
関わるレイアウト情報の単位を最初の分岐が生じるまで
の有向線分により表現することにすれば、図６（ｂ）の
配線には２個の分岐点Ｂｒ１、Ｂｒ２が存在することに
なる。これを各入力端子ｂ、ｃ、ｄに仮定される故障、
それぞれβ、γ、δの側からみれば、図６（ｂ）に示す
ように、 端子ａからＢｒ１まで（コンタクト７４含む）：β、γ、δに共通 Ｂｒ１からＢｒ２まで ：β、γに共通 Ｂｒ２から端子ｂまで ：βだけに関連 Ｂｒ２から端子ｃまで ：γだけに関連 Ｂｒ１から端子ｄまで ：δだけに関連 ということになる。上記に存在する共通する部分の扱い
は、基本セル内に関して図５（ｂ）で説明した考え方と
同様であり、それを基本セル間の接続配線に適用すれば
よい。なお、図６（ａ）、図６（ｂ）を比較すると分か
るように、論理接続レベルでの接続は、もともと接続配
線７１を単一のものとして処理しているために、レイア
ウトレベルでの接続と同じになっていない可能性があ
る。
によって接続されており、基本セルＡの出力端子ａから
基本セルＢ、Ｃ、Ｄの各入力端子ｂ、ｃ、ｄに信号が供
給されるようになっている。ここで、一般に接続配線に
関わるレイアウト情報の単位を最初の分岐が生じるまで
の有向線分により表現することにすれば、図６（ｂ）の
配線には２個の分岐点Ｂｒ１、Ｂｒ２が存在することに
なる。これを各入力端子ｂ、ｃ、ｄに仮定される故障、
それぞれβ、γ、δの側からみれば、図６（ｂ）に示す
ように、 端子ａからＢｒ１まで（コンタクト７４含む）：β、γ、δに共通 Ｂｒ１からＢｒ２まで ：β、γに共通 Ｂｒ２から端子ｂまで ：βだけに関連 Ｂｒ２から端子ｃまで ：γだけに関連 Ｂｒ１から端子ｄまで ：δだけに関連 ということになる。上記に存在する共通する部分の扱い
は、基本セル内に関して図５（ｂ）で説明した考え方と
同様であり、それを基本セル間の接続配線に適用すれば
よい。なお、図６（ａ）、図６（ｂ）を比較すると分か
るように、論理接続レベルでの接続は、もともと接続配
線７１を単一のものとして処理しているために、レイア
ウトレベルでの接続と同じになっていない可能性があ
る。
【００８０】このように、故障の仮定の仕方（今の場
合、仮定接続先の端子での故障を別のものと仮定）によ
っては、レイアウトでの正しい接続情報に基づいて、レ
イアウト関連パラメータ情報の量を求める必要が出る場
合があることに注意しておく必要がある。
合、仮定接続先の端子での故障を別のものと仮定）によ
っては、レイアウトでの正しい接続情報に基づいて、レ
イアウト関連パラメータ情報の量を求める必要が出る場
合があることに注意しておく必要がある。
【００８１】なお、本発明は上記の実施の形態に限定さ
れることはない。前記第１ないし第４の実施の形態にお
いて、従来の故障シミュレーションから得られた故障検
出情報リストに対して重み付けすることについて説明し
たが、必ずしも故障シミュレーション結果を用いる必要
はない。例えば、ＡＴＰＧの出力を図１のテストパター
ン６として与えれば、同様に本発明の重み付き故障検出
率等を含む出力情報を得ることができる。また、上記の
実施の形態において、基本セルを対象に説明してきた
が、基本セルを回路ブロックとしても同様に実施するこ
とができる。その他本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
れることはない。前記第１ないし第４の実施の形態にお
いて、従来の故障シミュレーションから得られた故障検
出情報リストに対して重み付けすることについて説明し
たが、必ずしも故障シミュレーション結果を用いる必要
はない。例えば、ＡＴＰＧの出力を図１のテストパター
ン６として与えれば、同様に本発明の重み付き故障検出
率等を含む出力情報を得ることができる。また、上記の
実施の形態において、基本セルを対象に説明してきた
が、基本セルを回路ブロックとしても同様に実施するこ
とができる。その他本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【００８２】
【発明の効果】上述したように、本発明の故障検出率評
価装置と評価方法によれば、システムＬＳＩ等の大規模
ＬＳＩにおいて故障シミュレーションの結果を真に製造
現場での品質向上に生かすことができる。
価装置と評価方法によれば、システムＬＳＩ等の大規模
ＬＳＩにおいて故障シミュレーションの結果を真に製造
現場での品質向上に生かすことができる。
【００８３】すなわち、対象回路の各論理接続ノ一ド、
及び、内部の各基本セルの入力端子、及び、前記各基本
セルの出力端子に仮定される故障に対して、実際のレイ
アウトデータから抽出される各種データと関連付けて重
み付けを行い、従来の故障シミュレーションの結果から
重み付きの故障検出率を計算することにより、特に不良
品見逃しが問題となりやすい立上げ途上のプロセスを用
いたＬＳＩ製品の量産において、発生頻度の高い故障に
対するテストパターンの故障検出率を高精度に把握する
ことができる。
及び、内部の各基本セルの入力端子、及び、前記各基本
セルの出力端子に仮定される故障に対して、実際のレイ
アウトデータから抽出される各種データと関連付けて重
み付けを行い、従来の故障シミュレーションの結果から
重み付きの故障検出率を計算することにより、特に不良
品見逃しが問題となりやすい立上げ途上のプロセスを用
いたＬＳＩ製品の量産において、発生頻度の高い故障に
対するテストパターンの故障検出率を高精度に把握する
ことができる。
【００８４】また、重み付けされた故障検出率が十分高
くなるようにテストパターンを追加作成し、製造品質を
効率的に向上させることができるので、従来よりはるか
に少ないリソース投入で顧客に不良品が出荷される確率
を効果的に削減することができる。
くなるようにテストパターンを追加作成し、製造品質を
効率的に向上させることができるので、従来よりはるか
に少ないリソース投入で顧客に不良品が出荷される確率
を効果的に削減することができる。
【００８５】また、不良品が市場に出回った場合でも戻
入品の故障解析を行って不良モードを解明し、その不良
モードに強く関連するレイアウト関連パラメータを抽出
し、そのパラメータに対応した重み付けを行って故障シ
ミュレーション結果を見直し、重み付けされた故障検出
率を向上させるようテストパターン追加することによ
り、同様な不良モードを含む製品が市場にさらに流出す
ることを速やかに防止することが可能になる。
入品の故障解析を行って不良モードを解明し、その不良
モードに強く関連するレイアウト関連パラメータを抽出
し、そのパラメータに対応した重み付けを行って故障シ
ミュレーション結果を見直し、重み付けされた故障検出
率を向上させるようテストパターン追加することによ
り、同様な不良モードを含む製品が市場にさらに流出す
ることを速やかに防止することが可能になる。
【００８６】また、本発明は人手でテストパターン作成
する場合だけでなく、ＡＴＰＧで製造品質向上に対する
寄与の大きいテストパターンを発生する場合にも、同様
に活用することができる。
する場合だけでなく、ＡＴＰＧで製造品質向上に対する
寄与の大きいテストパターンを発生する場合にも、同様
に活用することができる。
【図１】本発明の第１、第２の実施の形態に係る故障検
出率評価装置と評価方法を示す流れ図。
出率評価装置と評価方法を示す流れ図。
【図２】本発明の第３の実施の形態に係る故障検出率評
価装置と評価方法を示す流れ図。
価装置と評価方法を示す流れ図。
【図３】ＣＭＯＳインバータの入出力端子に対するレイ
アウト領域の切り分け方を示す図であって、（ａ）はゲ
ートレベルの論理接続図。（ｂ）は素子レベルの論理接
続図。（ｃ）はレイアウトレベルの論理接続図。
アウト領域の切り分け方を示す図であって、（ａ）はゲ
ートレベルの論理接続図。（ｂ）は素子レベルの論理接
続図。（ｃ）はレイアウトレベルの論理接続図。
【図４】双方向配線からなる論理接続ノードに対応する
領域の切り分け方を示す図。
領域の切り分け方を示す図。
【図５】複数の出力端子に対応するレイアウト領域が重
複する場合を示す図であって、（ａ）はラッチ回路を示
す図。（ｂ）はレイアウト領域が重複する場合を一般化
して示す図。
複する場合を示す図であって、（ａ）はラッチ回路を示
す図。（ｂ）はレイアウト領域が重複する場合を一般化
して示す図。
【図６】基本セルの入力端子に故障の仮定された場合の
レイアウト関連パラメータ情報の求め方を示す図であっ
て、（ａ）は基本セルＡの出力端子が基本セルＢ、Ｃ、
Ｄの入力端子に接続される場合を示す図。（ｂ）は配線
部分の実レイアウトを示す図。
レイアウト関連パラメータ情報の求め方を示す図であっ
て、（ａ）は基本セルＡの出力端子が基本セルＢ、Ｃ、
Ｄの入力端子に接続される場合を示す図。（ｂ）は配線
部分の実レイアウトを示す図。
１…論理接続情報 ２…レイアウト情報 ３…レイアウト関連パラメータ情報 ４…重み付き故障リスト発生装置 ５…重み付き故障リスト ６…テストパターン ７…故障シミュレータ ８…重み付き故障検出情報リスト ９…重み付き故障検出率等算出装置 １０…重み付き故障検出率、未検出故障解析情報等の出
力情報 ２１…インバータ ２２…ＮＭＯＳ ２３…ＰＭＯＳ ２４…ＮＭＯＳ形成領域 ２５…ＰＭＯＳ形成領域 ２６…ゲート電極 ２７…ドレイン電極 ２８…ＶSS電源配線 ２９…ＶDD電源配線 ３０〜３３…コンタクト ４１…双方向配線 ４２…インバータ ４３…トライステート・バッファ ４４…双方向配線領域 ５１…入力インバータ ５２、５３…内部ループインバータ ５４、５５…出力インバータ ５６…出力端子Ｑの領域 ５７…出力端子ＱＮの領域 ５８…共通領域 ６０…基本セル ６１〜６５…出力端子の個別領域 ６６…出力端子の共通領域 ７１…論理的な接続配線 ７２…第２層のＡｌ配線 ７３…第１層のＡｌ配線 ７４…コンタクト １０４…故障リスト発生装置 １０５…故障リスト １０８…故障検出情報リスト １０９…重み付き故障検出率等算出装置
力情報 ２１…インバータ ２２…ＮＭＯＳ ２３…ＰＭＯＳ ２４…ＮＭＯＳ形成領域 ２５…ＰＭＯＳ形成領域 ２６…ゲート電極 ２７…ドレイン電極 ２８…ＶSS電源配線 ２９…ＶDD電源配線 ３０〜３３…コンタクト ４１…双方向配線 ４２…インバータ ４３…トライステート・バッファ ４４…双方向配線領域 ５１…入力インバータ ５２、５３…内部ループインバータ ５４、５５…出力インバータ ５６…出力端子Ｑの領域 ５７…出力端子ＱＮの領域 ５８…共通領域 ６０…基本セル ６１〜６５…出力端子の個別領域 ６６…出力端子の共通領域 ７１…論理的な接続配線 ７２…第２層のＡｌ配線 ７３…第１層のＡｌ配線 ７４…コンタクト １０４…故障リスト発生装置 １０５…故障リスト １０８…故障検出情報リスト １０９…重み付き故障検出率等算出装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｔ
Claims (8)
- 【請求項１】 論理回路の論理接続情報と、 前記論理回路のレイアウト情報と、 少なくとも前記論理回路の入出力端子も含めて内部の基
本セルの入出力端子同士を接続する論理接続ノードに仮
定される、前記論理接続情報から求めた故障に関連付け
られて前記レイアウト情報から抽出されるべきレイアウ
ト関連パラメータ情報と、を入力情報とし、 前記論理回路の重み付き故障リストを出力する重み付き
故障リスト発生装置を備えることを特徴とする故障検出
率評価装置。 - 【請求項２】 論理回路の論理接続情報と、 前記論理回路のレイアウト情報と、 少なくとも前記論理回路の入出力端子も含めて内部の基
本セルの入出力端子同士を接続する論理接続ノードに仮
定される、前記論理接続情報から求めた故障のリスト
と、 前記故障に関連付けられて前記レイアウト情報から抽出
されるべきレイアウト関連パラメータ情報と、を入力情
報とし、 前記論理回路の重み付き故障リストを出力する重み付き
故障リスト発生装置を備えることを特徴とする故障検出
率評価装置。 - 【請求項３】 前記論理接続情報から求めた故障は、少
なくとも前記論理回路内部の基本セルの入出力端子同士
を接続する論理接続ノード、及び、前記論理回路内部の
基本セルの入力端子、及び、前記論理回路内部の基本セ
ルの出力端子に仮定された故障からなることを特徴とす
る請求項１及び２記載の故障検出率評価装置。 - 【請求項４】 前記重み付き故障リストと、故障シミュ
レータから得られた前記論理回路の故障検出情報リスト
とを入力情報とし、少なくとも前記論理回路の重み付き
故障検出率と重み付き検出・未検出故障リストとを出力
する重み付き故障検出率算出装置をさらに備えることを
特徴とする請求項１記載の故障検出率評価装置。 - 【請求項５】 前記論理回路の論理接続情報と、前記重
み付き故障リストと、前記論理回路に対するテストパタ
ーンとを入力情報として故障シミュレーションを実行し
て得られる前記論理回路の故障検出情報リストを入力情
報とし、少なくとも前記論理回路の重み付き故障検出率
と重み付き故障検出情報リストとを出力する重み付き故
障検出率等算出装置をさらに備えることを特徴とする請
求項１記載の故障検出率評価装置。 - 【請求項６】 論理回路の論理接続情報と、前記論理回
路のレイアウト情報と、少なくとも前記論理回路の入出
力端子も含めて内部の基本セルの入出力端子同士を接続
する論理接続ノードに仮定される、前記論理接続情報か
ら求めた故障に関連付けられて前記レイアウト情報から
抽出されるべきレイアウト関連パラメータ情報とを重み
付き故障リスト発生手段に入力し、重み付き故障リスト
を出力するステップと、 前記論理回路の論理接続情報と、前記重み付き故障リス
トと、前記論理回路に対するテストパターンとを入力情
報として故障シミュレーションを実行して得られる前記
論理回路の故障検出情報リストを出力するステップと、 前記故障検出情報リストを重み付き故障検出率算出手段
に入力し、少なくとも、前記論理回路に対する重み付き
故障検出率と未検出故障解析情報とを出力するステップ
と、 を備えることを特徴とする故障検出率評価方法。 - 【請求項７】 論理回路の論理接続情報と、前記論理回
路のレイアウト情報と、少なくとも前記論理回路の入出
力端子も含めて内部の基本セルの入出力端子同士を接続
する論理接続ノードに仮定される、前記論理接続情報か
ら求めた故障のリストと、前記故障に関連付けられて前
記レイアウト情報から抽出されるべきレイアウト関連パ
ラメータ情報とを重み付き故障リスト発生手段に入力
し、重み付き故障リストを出力するステップと、 前記論理回路の論理接続情報と、前記故障のリストと、
前記論理回路に対するテストパターンとを入力情報とし
て故障シミュレーションを実行して得られる前記論理回
路の故障検出情報リストを出力するステップと、 前記故障検出情報リストと前記重み付き故障リストとを
重み付き故障検出率算出手段に入力し、少なくとも、前
記論理回路に対する重み付き故障検出率と未検出故障解
析情報とを出力するステップと、 を備えることを特徴とする故障検出率評価方法。 - 【請求項８】 前記論理接続情報から求めた故障は、少
なくとも前記論理回路内部の基本セルの入出力端子同士
を接続する論理接続ノード、及び、前記論理回路内部の
基本セルの入出力端子、及び、前記論理回路内部の基本
セルの出力端子に仮定された故障からなることを特徴と
する請求項６及び７記載の故障検出率評価方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07742899A JP3813757B2 (ja) | 1999-03-23 | 1999-03-23 | 重み付き故障検出率評価装置 |
| US09/532,882 US6567946B1 (en) | 1999-03-23 | 2000-03-22 | Evaluation device of weighted fault coverage and evaluation method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07742899A JP3813757B2 (ja) | 1999-03-23 | 1999-03-23 | 重み付き故障検出率評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000276500A true JP2000276500A (ja) | 2000-10-06 |
| JP3813757B2 JP3813757B2 (ja) | 2006-08-23 |
Family
ID=13633732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07742899A Expired - Fee Related JP3813757B2 (ja) | 1999-03-23 | 1999-03-23 | 重み付き故障検出率評価装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6567946B1 (ja) |
| JP (1) | JP3813757B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004251895A (ja) * | 2003-01-28 | 2004-09-09 | Matsushita Electric Ind Co Ltd | 遅延故障検査系列の品質評価方法、遅延故障検査系列生成方法、遅延故障シミュレーション方法および故障検査方法 |
| JP2006010351A (ja) * | 2004-06-22 | 2006-01-12 | Toshiba Corp | テストパターン作成装置、テストパターン作成方法及びテストパターン作成プログラム |
| US7162674B2 (en) * | 2002-10-03 | 2007-01-09 | Kabushiki Kaisha Toshiba | Apparatus for selecting test patterns for logic circuit, computer implemented method for selecting test patterns, and computer program product for controlling a computer system so as to select test patterns |
| JP2007147503A (ja) * | 2005-11-29 | 2007-06-14 | Toshiba Corp | 故障検出率算出装置、故障検出率算出方法及び故障検出方法 |
| JP2007188230A (ja) * | 2006-01-12 | 2007-07-26 | Toshiba Corp | 故障リスト及びテストパターン作成装置、故障リスト及びテストパターン作成方法、故障リスト作成及び故障検出率算出装置、及び故障リスト作成及び故障検出率算出方法 |
| US7308660B2 (en) | 2003-01-16 | 2007-12-11 | Kabushiki Kaisha Toshiba | Calculation system of fault coverage and calculation method of the same |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007188230A (ja) * | 2006-01-12 | 2007-07-26 | Toshiba Corp | 故障リスト及びテストパターン作成装置、故障リスト及びテストパターン作成方法、故障リスト作成及び故障検出率算出装置、及び故障リスト作成及び故障検出率算出方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3813757B2 (ja) | 2006-08-23 |
| US6567946B1 (en) | 2003-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051115 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060116 |
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| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060417 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060530 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090609 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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