JP2000269292A - Ｍｏｓデバイスの評価方法 - Google Patents
Ｍｏｓデバイスの評価方法Info
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- JP2000269292A JP2000269292A JP11067532A JP6753299A JP2000269292A JP 2000269292 A JP2000269292 A JP 2000269292A JP 11067532 A JP11067532 A JP 11067532A JP 6753299 A JP6753299 A JP 6753299A JP 2000269292 A JP2000269292 A JP 2000269292A
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Abstract
(57)【要約】
【課題】 ＭＯＳデバイスにおける不良解析、特に、気
まぐれ現象またはＥｒｒａｔｉｃ現象と呼ばれる経時的
に変化する気まぐれ不良箇所の特定とその領域の観察を
可能とするＭＯＳデバイスの評価方法を提供する。 【解決手段】 シリコンウェーハ上に作製したＭＯＳデ
バイスの不良箇所が経時的に変化する気まぐれ不良を、
ＯＢＩＣまたはＥＢＩＣを用いて非破壊で検出し、その
位置を特定し、領域を観察することを特徴とするＭＯＳ
デバイスの評価方法。
まぐれ現象またはＥｒｒａｔｉｃ現象と呼ばれる経時的
に変化する気まぐれ不良箇所の特定とその領域の観察を
可能とするＭＯＳデバイスの評価方法を提供する。 【解決手段】 シリコンウェーハ上に作製したＭＯＳデ
バイスの不良箇所が経時的に変化する気まぐれ不良を、
ＯＢＩＣまたはＥＢＩＣを用いて非破壊で検出し、その
位置を特定し、領域を観察することを特徴とするＭＯＳ
デバイスの評価方法。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコンウェーハ
上に作製されたＭＯＳデバイスの気まぐれ現象またはＥ
ｒｒａｔｉｃ現象と呼ばれる不良（以下、気まぐれ不良
ということがある）の評価方法に関する。
上に作製されたＭＯＳデバイスの気まぐれ現象またはＥ
ｒｒａｔｉｃ現象と呼ばれる不良（以下、気まぐれ不良
ということがある）の評価方法に関する。
【０００２】
【従来の技術】ＭＯＳデバイスにおける不良解析技術と
しては、酸化膜の電気的特性を確認する絶縁破壊特性以
外に、Liquid Crystal Thermal Mapping(G.J.West,"A s
impletechnique for analysis of ESD failure of dyna
mic RAMs using liquid crystals", in Proc.IEEE Int.
Rel.Phys.Symp.,185(1982).) や、Visible and Infrare
d radiation emission (K.S.Wills,C.Duvvury,and O.Ad
ams,"Photoemission testing for ESD failures,advant
ages and limitations",in EOS/ESD Symp.Proc.,53(198
8).) 、IR microscopy(C.E.Stephens and C.T.Amos,"A
study of EOS inmicrocircuits using the infra-red m
icroscope",in EOS/ESD Symp. Proc., 219(1986).)等が
あり、ＭＯＳデバイス中の不良箇所特定には非常に有効
な手段である。
しては、酸化膜の電気的特性を確認する絶縁破壊特性以
外に、Liquid Crystal Thermal Mapping(G.J.West,"A s
impletechnique for analysis of ESD failure of dyna
mic RAMs using liquid crystals", in Proc.IEEE Int.
Rel.Phys.Symp.,185(1982).) や、Visible and Infrare
d radiation emission (K.S.Wills,C.Duvvury,and O.Ad
ams,"Photoemission testing for ESD failures,advant
ages and limitations",in EOS/ESD Symp.Proc.,53(198
8).) 、IR microscopy(C.E.Stephens and C.T.Amos,"A
study of EOS inmicrocircuits using the infra-red m
icroscope",in EOS/ESD Symp. Proc., 219(1986).)等が
あり、ＭＯＳデバイス中の不良箇所特定には非常に有効
な手段である。
【０００３】しかしながら、上記のような不良解析法
は、不良箇所特定は可能であったが、デバイス内で不良
箇所が経時的に変化するような気まぐれ現象またはＥｒ
ｒａｔｉｃ現象と呼ばれる不良については、その発生の
時点では不良箇所の情報は得られるが、経時的に変化す
ることで不良発生の原因解析が非常に困難であった。近
年、このような気まぐれ不良がＭＯＳデバイスの特性や
歩留りを低下させる一因であると考えられている。
は、不良箇所特定は可能であったが、デバイス内で不良
箇所が経時的に変化するような気まぐれ現象またはＥｒ
ｒａｔｉｃ現象と呼ばれる不良については、その発生の
時点では不良箇所の情報は得られるが、経時的に変化す
ることで不良発生の原因解析が非常に困難であった。近
年、このような気まぐれ不良がＭＯＳデバイスの特性や
歩留りを低下させる一因であると考えられている。
【０００４】このように、経時的に不良箇所が変化する
気まぐれ不良については、ＬＯＣＯＳ分離端でのＣｕデ
コレーション法（以下、Ｃｕデコ法ということがある）
による結果において、ＭＯＳデバイス内に複数のＣｕ析
出物が観察されている(M.Itsumi,O.Nakajima,and K.Min
egishi,J.Electrochem.Soc.,130,1160(1983). 参照)こ
とからも判るように、ＭＯＳデバイス内で不良箇所が必
ずしも一箇所でなく複数個有ることが示唆されている。
気まぐれ不良については、ＬＯＣＯＳ分離端でのＣｕデ
コレーション法（以下、Ｃｕデコ法ということがある）
による結果において、ＭＯＳデバイス内に複数のＣｕ析
出物が観察されている(M.Itsumi,O.Nakajima,and K.Min
egishi,J.Electrochem.Soc.,130,1160(1983). 参照)こ
とからも判るように、ＭＯＳデバイス内で不良箇所が必
ずしも一箇所でなく複数個有ることが示唆されている。
【０００５】尚、Ｃｕデコ法とは、酸化膜を形成したウ
ェーハを下部電極の上に置き、メタノール溶液中にこの
ウェーハより数ミリメートル上方の位置に銅製の上部電
極をセットし、上部電極に正電界を印加する方法であ
り、酸化膜に電流が流れ易い部分があると、その部分に
局所的に銅が析出し、欠陥位置がわかると言うものであ
る。このようにＣｕデコ法においては、一つのＭＯＳキ
ャパシタ中に不良原因と考えられるものを検出している
が、不良箇所の経時的な変化を追跡することは不可能で
ある。
ェーハを下部電極の上に置き、メタノール溶液中にこの
ウェーハより数ミリメートル上方の位置に銅製の上部電
極をセットし、上部電極に正電界を印加する方法であ
り、酸化膜に電流が流れ易い部分があると、その部分に
局所的に銅が析出し、欠陥位置がわかると言うものであ
る。このようにＣｕデコ法においては、一つのＭＯＳキ
ャパシタ中に不良原因と考えられるものを検出している
が、不良箇所の経時的な変化を追跡することは不可能で
ある。
【０００６】
【発明が解決しようとする課題】本発明はこのような問
題点に鑑みなされたもので、ＭＯＳデバイスにおける不
良解析、特に、気まぐれ現象またはＥｒｒａｔｉｃ現象
と呼ばれる経時的に変化する気まぐれ不良箇所の特定と
その領域の観察を可能とするＭＯＳデバイスの評価方法
を提供することを主たる目的とする。
題点に鑑みなされたもので、ＭＯＳデバイスにおける不
良解析、特に、気まぐれ現象またはＥｒｒａｔｉｃ現象
と呼ばれる経時的に変化する気まぐれ不良箇所の特定と
その領域の観察を可能とするＭＯＳデバイスの評価方法
を提供することを主たる目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明の請求項１に記載した発明は、シリコンウェ
ーハ上に作製したＭＯＳデバイスの不良箇所が経時的に
変化する気まぐれ不良を、ＯＢＩＣまたはＥＢＩＣを用
いて検出することを特徴とするＭＯＳデバイスの評価方
法である。
め、本発明の請求項１に記載した発明は、シリコンウェ
ーハ上に作製したＭＯＳデバイスの不良箇所が経時的に
変化する気まぐれ不良を、ＯＢＩＣまたはＥＢＩＣを用
いて検出することを特徴とするＭＯＳデバイスの評価方
法である。
【０００８】このようにＭＯＳデバイスの不良解析をＯ
ＢＩＣ（Optical Beam Induced Current) またはＥＢＩ
Ｃ(Electron Beam Induced Current) を用いて実施する
ことにより、従来は解析できなかったＭＯＳデバイスの
気まぐれ現象またはＥｒｒａｔｉｃ現象と呼ばれる電気
的不良箇所が経時的に変化する気まぐれ不良を高感度、
非破壊で検出でき、その発生領域の観察と特定が容易に
行えるようになり、ＭＯＳデバイスを評価する上で極め
て有効で適切な方法である。
ＢＩＣ（Optical Beam Induced Current) またはＥＢＩ
Ｃ(Electron Beam Induced Current) を用いて実施する
ことにより、従来は解析できなかったＭＯＳデバイスの
気まぐれ現象またはＥｒｒａｔｉｃ現象と呼ばれる電気
的不良箇所が経時的に変化する気まぐれ不良を高感度、
非破壊で検出でき、その発生領域の観察と特定が容易に
行えるようになり、ＭＯＳデバイスを評価する上で極め
て有効で適切な方法である。
【０００９】そして本発明の請求項２に記載した発明
は、ＯＢＩＣによるＭＯＳデバイスの気まぐれ不良評価
方法において、最上部に電極を有するＬＯＣＯＳ分離構
造ＭＯＳデバイスを作製し、この電極を通じて、または
裏面よりレーザービームを走査しながら照射してキャリ
アを注入し、シリコンウェーハに空乏層が形成される方
向に電圧を印加し、発生する電流を画像処理して第一の
欠陥領域を観察した後、該印加電圧を一旦低下させ、そ
の後再びシリコンウェーハに空乏層が形成される方向に
電圧を印加し、発生する電流を画像処理して第二の欠陥
領域を観察し、前記第一の欠陥領域と第二の欠陥領域を
比較することを特徴とするＭＯＳデバイスの評価方法で
ある。
は、ＯＢＩＣによるＭＯＳデバイスの気まぐれ不良評価
方法において、最上部に電極を有するＬＯＣＯＳ分離構
造ＭＯＳデバイスを作製し、この電極を通じて、または
裏面よりレーザービームを走査しながら照射してキャリ
アを注入し、シリコンウェーハに空乏層が形成される方
向に電圧を印加し、発生する電流を画像処理して第一の
欠陥領域を観察した後、該印加電圧を一旦低下させ、そ
の後再びシリコンウェーハに空乏層が形成される方向に
電圧を印加し、発生する電流を画像処理して第二の欠陥
領域を観察し、前記第一の欠陥領域と第二の欠陥領域を
比較することを特徴とするＭＯＳデバイスの評価方法で
ある。
【００１０】このように、ウェーハに印加した電圧によ
り、発生したＯＢＩＣの画像を観察した後、印加した電
圧を一旦下げてから再び印加して観察し、観察画像を比
較することにより、気まぐれ不良の発生領域を特定する
ことができる。
り、発生したＯＢＩＣの画像を観察した後、印加した電
圧を一旦下げてから再び印加して観察し、観察画像を比
較することにより、気まぐれ不良の発生領域を特定する
ことができる。
【００１１】さらに、この場合請求項３に記載した発明
は、ＯＢＩＣによるＭＯＳデバイスの気まぐれ不良評価
方法において、最上部に電極を有するＬＯＣＯＳ分離構
造ＭＯＳデバイスを作製し、この電極を通じて、または
裏面よりレーザービームを走査しながら照射してキャリ
アを注入し、シリコンウェーハに空乏層が形成される方
向に電圧を印加し、発生する電流を画像処理して第一の
欠陥領域を観察した後、該印加電圧を一定時間保持し、
その後発生する電流を画像処理して第二の欠陥領域を観
察し、前記第一の欠陥領域と第二の欠陥領域を比較する
ことを特徴とするＭＯＳデバイスの評価方法である。
は、ＯＢＩＣによるＭＯＳデバイスの気まぐれ不良評価
方法において、最上部に電極を有するＬＯＣＯＳ分離構
造ＭＯＳデバイスを作製し、この電極を通じて、または
裏面よりレーザービームを走査しながら照射してキャリ
アを注入し、シリコンウェーハに空乏層が形成される方
向に電圧を印加し、発生する電流を画像処理して第一の
欠陥領域を観察した後、該印加電圧を一定時間保持し、
その後発生する電流を画像処理して第二の欠陥領域を観
察し、前記第一の欠陥領域と第二の欠陥領域を比較する
ことを特徴とするＭＯＳデバイスの評価方法である。
【００１２】このように、ウェーハに印加した電圧によ
り、発生したＯＢＩＣの画像を観察した後、その観察画
像に変化が生ずるまでそのまま電圧を一定時間印加し続
け、最初の観察画像と変化後の画像を比較することによ
り、気まぐれ不良の発生領域を特定することができる。
り、発生したＯＢＩＣの画像を観察した後、その観察画
像に変化が生ずるまでそのまま電圧を一定時間印加し続
け、最初の観察画像と変化後の画像を比較することによ
り、気まぐれ不良の発生領域を特定することができる。
【００１３】次に、本発明の請求項４に記載した発明
は、ＥＢＩＣによるＭＯＳデバイスの気まぐれ不良評価
方法において、最上部に電極を有するＬＯＣＯＳ分離構
造ＭＯＳデバイスを作製し、この電極を通じて電子ビー
ムを走査しながら照射してキャリアを注入し、シリコン
ウェーハに空乏層が形成される方向に電圧を印加し、発
生する電流を画像処理して第一の欠陥領域を観察した
後、該印加電圧を一旦低下させ、その後再びシリコンウ
ェーハに空乏層が形成される方向に電圧を印加し、発生
する電流を画像処理して第二の欠陥領域を観察し、前記
第一の欠陥領域と第二の欠陥領域を比較することを特徴
とするＭＯＳデバイスの評価方法である。
は、ＥＢＩＣによるＭＯＳデバイスの気まぐれ不良評価
方法において、最上部に電極を有するＬＯＣＯＳ分離構
造ＭＯＳデバイスを作製し、この電極を通じて電子ビー
ムを走査しながら照射してキャリアを注入し、シリコン
ウェーハに空乏層が形成される方向に電圧を印加し、発
生する電流を画像処理して第一の欠陥領域を観察した
後、該印加電圧を一旦低下させ、その後再びシリコンウ
ェーハに空乏層が形成される方向に電圧を印加し、発生
する電流を画像処理して第二の欠陥領域を観察し、前記
第一の欠陥領域と第二の欠陥領域を比較することを特徴
とするＭＯＳデバイスの評価方法である。
【００１４】このように、ウェーハに印加した電圧によ
り、発生したＥＢＩＣの画像を観察した後、印加した電
圧を一旦下げてから再び印加して観察し、観察画像を比
較することにより、気まぐれ不良の発生領域を特定する
ことができる。
り、発生したＥＢＩＣの画像を観察した後、印加した電
圧を一旦下げてから再び印加して観察し、観察画像を比
較することにより、気まぐれ不良の発生領域を特定する
ことができる。
【００１５】そして請求項５に記載した発明は、ＥＢＩ
ＣによるＭＯＳデバイスの気まぐれ不良評価方法におい
て、最上部に電極を有するＬＯＣＯＳ分離構造ＭＯＳデ
バイスを作製し、この電極を通じて電子ビームを走査し
ながら照射してキャリアを注入し、シリコンウェーハに
空乏層が形成される方向に電圧を印加し、発生する電流
を画像処理して第一の欠陥領域を観察した後、該印加電
圧を一定時間保持し、その後発生する電流を画像処理し
て第二の欠陥領域を観察し、前記第一の欠陥領域と第二
の欠陥領域を比較することを特徴とするＭＯＳデバイス
の評価方法である。
ＣによるＭＯＳデバイスの気まぐれ不良評価方法におい
て、最上部に電極を有するＬＯＣＯＳ分離構造ＭＯＳデ
バイスを作製し、この電極を通じて電子ビームを走査し
ながら照射してキャリアを注入し、シリコンウェーハに
空乏層が形成される方向に電圧を印加し、発生する電流
を画像処理して第一の欠陥領域を観察した後、該印加電
圧を一定時間保持し、その後発生する電流を画像処理し
て第二の欠陥領域を観察し、前記第一の欠陥領域と第二
の欠陥領域を比較することを特徴とするＭＯＳデバイス
の評価方法である。
【００１６】このように、ウェーハに印加した電圧によ
り、発生したＥＢＩＣの画像を観察した後、その観察画
像に変化が生ずるまでそのまま電圧を一定時間印加し続
け、最初の観察画像と変化後の画像を比較することによ
り、気まぐれ不良の発生領域を特定することができる。
り、発生したＥＢＩＣの画像を観察した後、その観察画
像に変化が生ずるまでそのまま電圧を一定時間印加し続
け、最初の観察画像と変化後の画像を比較することによ
り、気まぐれ不良の発生領域を特定することができる。
【００１７】この際、本発明の請求項６に記載したよう
に、ＭＯＳデバイスのＬＯＣＯＳ構造を、ＬＯＣＯＳ端
周辺長とゲート酸化膜面積との比が、ゲート酸化膜面積
の４倍以上とすることができる。このようにＭＯＳデバ
イスの構造を、（ＬＯＣＯＳ端周辺長 /ゲート酸化膜面
積）≧４［ｃｍ-1］とすれば、特にＬＯＣＯＳ周辺長さ
の大きい矩形状のＭＯＳデバイスを使用することにな
り、ＬＯＣＯＳ端部において、ＯＢＩＣ像またはＥＢＩ
Ｃ像を明瞭に観察することができる。
に、ＭＯＳデバイスのＬＯＣＯＳ構造を、ＬＯＣＯＳ端
周辺長とゲート酸化膜面積との比が、ゲート酸化膜面積
の４倍以上とすることができる。このようにＭＯＳデバ
イスの構造を、（ＬＯＣＯＳ端周辺長 /ゲート酸化膜面
積）≧４［ｃｍ-1］とすれば、特にＬＯＣＯＳ周辺長さ
の大きい矩形状のＭＯＳデバイスを使用することにな
り、ＬＯＣＯＳ端部において、ＯＢＩＣ像またはＥＢＩ
Ｃ像を明瞭に観察することができる。
【００１８】さらに、本発明の請求項７に記載したよう
に、前記印加電圧を、電界強度で２〜４０ＭＶ／ｃｍの
範囲とすることができる。このように、レーザービーム
または電子ビームを照射してキャリアを注入し、シリコ
ンウェーハに空乏層が形成される方向に電圧を印加する
が、このときの印加電圧はゲート酸化膜の厚さに応じて
決まり、電界強度で２〜４０ＭＶ／ｃｍの範囲とする
と、ＯＢＩＣ像または、ＥＢＩＣ像を明瞭に観察するこ
とができる。
に、前記印加電圧を、電界強度で２〜４０ＭＶ／ｃｍの
範囲とすることができる。このように、レーザービーム
または電子ビームを照射してキャリアを注入し、シリコ
ンウェーハに空乏層が形成される方向に電圧を印加する
が、このときの印加電圧はゲート酸化膜の厚さに応じて
決まり、電界強度で２〜４０ＭＶ／ｃｍの範囲とする
と、ＯＢＩＣ像または、ＥＢＩＣ像を明瞭に観察するこ
とができる。
【００１９】本発明の請求項８に記載した発明は、ＯＢ
ＩＣまたはＥＢＩＣを用いて検出されたＭＯＳデバイス
の気まぐれ不良領域の近傍にマーキングを行い、このマ
ーキングされた不良領域を含む試料を切り出し、切り出
された試料の不良領域の周囲を収束イオンビーム装置に
より除去した後、走査型電子顕微鏡または透過型電子顕
微鏡によって観察することを特徴とするＭＯＳデバイス
評価方法である。このような手段により、ＭＯＳデバイ
スの気まぐれ不良の位置を直接観察することが可能にな
るため、高感度で不良原因を解析することができる。
ＩＣまたはＥＢＩＣを用いて検出されたＭＯＳデバイス
の気まぐれ不良領域の近傍にマーキングを行い、このマ
ーキングされた不良領域を含む試料を切り出し、切り出
された試料の不良領域の周囲を収束イオンビーム装置に
より除去した後、走査型電子顕微鏡または透過型電子顕
微鏡によって観察することを特徴とするＭＯＳデバイス
評価方法である。このような手段により、ＭＯＳデバイ
スの気まぐれ不良の位置を直接観察することが可能にな
るため、高感度で不良原因を解析することができる。
【００２０】この場合、請求項９に記載したように、レ
ーザーを用いて不良領域のマーキングを行なえば、極め
て高精度で気まぐれ不良領域を観察するための試料を作
製することができる。
ーザーを用いて不良領域のマーキングを行なえば、極め
て高精度で気まぐれ不良領域を観察するための試料を作
製することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付した図面に基づいて具体的に説明するが、本発
明はこれらに限定されるものではない。ここで、図１は
本発明の評価対象となるＭＯＳデバイスの構造の一例を
示す概略図である。図２はＯＢＩＣによる酸化膜欠陥の
評価装置、図４はＥＢＩＣによる酸化膜欠陥の評価装置
の各構成例を示す概略図である。
て、添付した図面に基づいて具体的に説明するが、本発
明はこれらに限定されるものではない。ここで、図１は
本発明の評価対象となるＭＯＳデバイスの構造の一例を
示す概略図である。図２はＯＢＩＣによる酸化膜欠陥の
評価装置、図４はＥＢＩＣによる酸化膜欠陥の評価装置
の各構成例を示す概略図である。
【００２２】まず、本発明において採用したＯＢＩＣ法
とＥＢＩＣ法を簡単に説明する。ＯＢＩＣ法とは、光に
よって発生したキャリアを検出することである。詳しく
は半導体の禁制帯エネルギー幅よりも大きいエネルギー
を持つ光を照射した時に発生するキャリアを電流として
取り出すことで半導体内部の現象を評価する方法であ
る。一方ＥＢＩＣ法は、上記ＯＢＩＣ法で用いている光
の代わりに、電子ビームを用いてキャリアを注入し評価
する方法である。
とＥＢＩＣ法を簡単に説明する。ＯＢＩＣ法とは、光に
よって発生したキャリアを検出することである。詳しく
は半導体の禁制帯エネルギー幅よりも大きいエネルギー
を持つ光を照射した時に発生するキャリアを電流として
取り出すことで半導体内部の現象を評価する方法であ
る。一方ＥＢＩＣ法は、上記ＯＢＩＣ法で用いている光
の代わりに、電子ビームを用いてキャリアを注入し評価
する方法である。
【００２３】図１は、本発明の評価対象となるＭＯＳデ
バイスの構造の一例を示す。（ａ）は平面図、（ｂ）は
縦断面図であって、ＬＯＣＯＳパターンを多数配列した
ＭＯＳデバイスの一例を表している。この構造は、ベー
スとなるシリコンウェーハ（シリコン基板）４の上にゲ
ート酸化膜３を形成し、その上にゲート電極１（例え
ば、不純物をドープした多結晶シリコン、アルミニウ
ム、銅など）を設けている。ゲート酸化膜３の両端はい
わゆるＬＯＣＯＳ酸化膜２と呼ばれる酸化膜で、個々の
デバイスを電気的に絶縁分離する厚い絶縁分離膜であ
る。
バイスの構造の一例を示す。（ａ）は平面図、（ｂ）は
縦断面図であって、ＬＯＣＯＳパターンを多数配列した
ＭＯＳデバイスの一例を表している。この構造は、ベー
スとなるシリコンウェーハ（シリコン基板）４の上にゲ
ート酸化膜３を形成し、その上にゲート電極１（例え
ば、不純物をドープした多結晶シリコン、アルミニウ
ム、銅など）を設けている。ゲート酸化膜３の両端はい
わゆるＬＯＣＯＳ酸化膜２と呼ばれる酸化膜で、個々の
デバイスを電気的に絶縁分離する厚い絶縁分離膜であ
る。
【００２４】図２はＯＢＩＣによる酸化膜欠陥の評価装
置の構成例を示し、主として走査型レーザー顕微鏡シス
テム５、ＯＢＩＣ電流増幅器１２，ＥＷＳ(Engineering
Work Station)９、欠陥画像表示ＣＲＴ(Cathode Ray T
ube)８から構成されている。
置の構成例を示し、主として走査型レーザー顕微鏡シス
テム５、ＯＢＩＣ電流増幅器１２，ＥＷＳ(Engineering
Work Station)９、欠陥画像表示ＣＲＴ(Cathode Ray T
ube)８から構成されている。
【００２５】本発明では、評価の対象となる試料ウェー
ハ１３（多数のＬＯＣＯＳパターンを多数配列したもの
［図１参照］）を走査型レーザー顕微鏡５の試料台にセ
ットし、裏面側をＧＮＤ（接地マイナス、ＯＢＩＣ電流
増幅器１２の入力側）に、ゲート電極側をプラス電位
（ｐ型ウェーハの場合。ｎ型ウェーハでは、ゲート電極
側をマイナス電位とする）が出力できるようにプローブ
１０を通じてＤＣ電源１１に接続する。
ハ１３（多数のＬＯＣＯＳパターンを多数配列したもの
［図１参照］）を走査型レーザー顕微鏡５の試料台にセ
ットし、裏面側をＧＮＤ（接地マイナス、ＯＢＩＣ電流
増幅器１２の入力側）に、ゲート電極側をプラス電位
（ｐ型ウェーハの場合。ｎ型ウェーハでは、ゲート電極
側をマイナス電位とする）が出力できるようにプローブ
１０を通じてＤＣ電源１１に接続する。
【００２６】次に、レーザーを細く絞り、ウェーハ表面
をスキャナー６により走査しながらキャリアを注入す
る。この場合、レーザーとしては、例えば波長５３３ｎ
ｍのＨｅ−Ｎｅレーザーが用いられるが、ＭＯＳデバイ
ス電極がアルミニウムの場合は、サンプルの裏面よりレ
ーザーを深く照射する必要があるので、波長の長いレー
ザー（例えば、波長１１５２ｎｍのＨｅ−Ｎｅレーザ
ー）を用いる。１４はレーザースキャンの範囲を示して
いる。このとき、シリコンウェーハに空乏層が形成され
る方向に電圧を印加する。印加電圧はゲート酸化膜の厚
さに応じて決まり、電界強度で２〜４０ＭＶ／ｃｍの範
囲で電圧を印加し、ＯＢＩＣを観察する。
をスキャナー６により走査しながらキャリアを注入す
る。この場合、レーザーとしては、例えば波長５３３ｎ
ｍのＨｅ−Ｎｅレーザーが用いられるが、ＭＯＳデバイ
ス電極がアルミニウムの場合は、サンプルの裏面よりレ
ーザーを深く照射する必要があるので、波長の長いレー
ザー（例えば、波長１１５２ｎｍのＨｅ−Ｎｅレーザ
ー）を用いる。１４はレーザースキャンの範囲を示して
いる。このとき、シリコンウェーハに空乏層が形成され
る方向に電圧を印加する。印加電圧はゲート酸化膜の厚
さに応じて決まり、電界強度で２〜４０ＭＶ／ｃｍの範
囲で電圧を印加し、ＯＢＩＣを観察する。
【００２７】ＭＯＳデバイスへの印加電圧を、０からプ
ラス方向へ大きくしていくと、酸化膜にかかる電界強度
換算で、５〜１０ＭＶ／ｃｍあたりから、ＯＢＩＣが観
察される。このとき発生する微少電流をＯＢＩＣ電流増
幅器１２で増幅してＭＰＵ(Micro Processing Unit) ７
に入力し、スキャナー６を通じてＭＰＵ７に入力される
レーザービーム照射位置情報とを合成し、さらにＥＷＳ
９でデータを演算処理して欠陥画像表示ＣＲＴ８に欠陥
画像を表示する。この場合、高感度、高Ｓ／Ｎ比の検出
器を用い、検出感度を調整することで、ＭＯＳデバイス
の不良箇所からのＯＢＩＣを正常箇所と区別することが
でき、ＭＯＳデバイスのあちらこちらで不良箇所に対応
するＯＢＩＣ像１５（第一の欠陥領域）が観察できる
（図３（ａ）参照）。
ラス方向へ大きくしていくと、酸化膜にかかる電界強度
換算で、５〜１０ＭＶ／ｃｍあたりから、ＯＢＩＣが観
察される。このとき発生する微少電流をＯＢＩＣ電流増
幅器１２で増幅してＭＰＵ(Micro Processing Unit) ７
に入力し、スキャナー６を通じてＭＰＵ７に入力される
レーザービーム照射位置情報とを合成し、さらにＥＷＳ
９でデータを演算処理して欠陥画像表示ＣＲＴ８に欠陥
画像を表示する。この場合、高感度、高Ｓ／Ｎ比の検出
器を用い、検出感度を調整することで、ＭＯＳデバイス
の不良箇所からのＯＢＩＣを正常箇所と区別することが
でき、ＭＯＳデバイスのあちらこちらで不良箇所に対応
するＯＢＩＣ像１５（第一の欠陥領域）が観察できる
（図３（ａ）参照）。
【００２８】一旦この状態から、ＭＯＳデバイスへの印
加電圧をＯＢＩＣ像が観察されなくなるまで下げた後、
再度酸化膜へ電界を印加していくと、先程（図３（ａ）
参照）とは、異なった箇所で、前記方法にてＯＢＩＣ像
（第二の欠陥領域）が得られる（図３（ｂ）参照）。
尚、この場合、図３（ａ）を観察した後に電圧を下げる
ことなく、その電圧のまま一定時間保持することによっ
ても気まぐれ不良の発生を検出することができる。ある
いは、印加電圧を幾分変動させた状態で一定時間保持し
てもよい。保持時間としては、測定効率を考慮すれば、
１〜１０分程度が好ましいが、気まぐれ不良が検出でき
る範囲であれば、特に限定されない。
加電圧をＯＢＩＣ像が観察されなくなるまで下げた後、
再度酸化膜へ電界を印加していくと、先程（図３（ａ）
参照）とは、異なった箇所で、前記方法にてＯＢＩＣ像
（第二の欠陥領域）が得られる（図３（ｂ）参照）。
尚、この場合、図３（ａ）を観察した後に電圧を下げる
ことなく、その電圧のまま一定時間保持することによっ
ても気まぐれ不良の発生を検出することができる。ある
いは、印加電圧を幾分変動させた状態で一定時間保持し
てもよい。保持時間としては、測定効率を考慮すれば、
１〜１０分程度が好ましいが、気まぐれ不良が検出でき
る範囲であれば、特に限定されない。
【００２９】一方、図４はＥＢＩＣによる酸化膜欠陥評
価装置の構成例を示し、主として走査型電子顕微鏡シス
テム（ＳＥＭ : Scanning Electron Microscope)１６、
ＥＢＩＣ電流増幅器１８，ＳＥＭ用ＣＲＴ１９から構成
されている。
価装置の構成例を示し、主として走査型電子顕微鏡シス
テム（ＳＥＭ : Scanning Electron Microscope)１６、
ＥＢＩＣ電流増幅器１８，ＳＥＭ用ＣＲＴ１９から構成
されている。
【００３０】本発明では、評価の対象となる試料ウェー
ハ１３（多数のＬＯＣＯＳパターンを多数配列したもの
［図１参照］）をＳＥＭ１６の試料台にセットし、裏面
側をＧＮＤ（接地マイナス、ＥＢＩＣ電流増幅器１８の
入力側）に、ゲート電極側をプラス電位（ｐ型ウェーハ
の場合。ｎ型ウェーハでは、ゲート電極側をマイナス電
位とする）が出力できるようにプローブ１０を通じてＤ
Ｃ電源１１に接続する。
ハ１３（多数のＬＯＣＯＳパターンを多数配列したもの
［図１参照］）をＳＥＭ１６の試料台にセットし、裏面
側をＧＮＤ（接地マイナス、ＥＢＩＣ電流増幅器１８の
入力側）に、ゲート電極側をプラス電位（ｐ型ウェーハ
の場合。ｎ型ウェーハでは、ゲート電極側をマイナス電
位とする）が出力できるようにプローブ１０を通じてＤ
Ｃ電源１１に接続する。
【００３１】次に、ＳＥＭ１６の電子ビーム１７を走査
しながら照射してキャリアを注入する。ＯＢＩＣの場合
と異なり、加速電圧がパラメータとして加わる。H. J.
Leamy の論文("Charge collection scanning electron
microscopy", J. Appl. Phys., 53, R51(1982). 参照)
にあるように、加速電圧により電子ビームによるキャリ
ア注入効率の最も良い深さは異なる。
しながら照射してキャリアを注入する。ＯＢＩＣの場合
と異なり、加速電圧がパラメータとして加わる。H. J.
Leamy の論文("Charge collection scanning electron
microscopy", J. Appl. Phys., 53, R51(1982). 参照)
にあるように、加速電圧により電子ビームによるキャリ
ア注入効率の最も良い深さは異なる。
【００３２】電子ビーム１７によるキャリア注入効率の
最も良い深さ、すなわち、加速電圧は、電圧印加により
広がる空乏層幅（抵抗率により決まる最大空乏層幅）の
２倍程度に設定する。このときＭＯＳデバイスへの印加
電圧を、０からプラス方向へ大きくしていくと、酸化膜
にかかる電界強度換算で、２〜４０ＭＶ／ｃｍの範囲、
好ましくは５〜１０ＭＶ／ｃｍあたりから、ＭＯＳデバ
イス全面から強いＥＢＩＣが観察される。このとき発生
する微少電流をＥＢＩＣ電流増幅器１８で増幅し、電子
ビーム照射位置情報とを合成してＳＥＭ用ＣＲＴ１９に
欠陥画像を表示する。この場合、高感度、高Ｓ／Ｎ比の
検出器を用い、検出感度を調整することで、ＭＯＳデバ
イスの不良箇所からのＥＢＩＣを正常箇所と区別するこ
とができ、ＭＯＳデバイスのあちらこちらで不良箇所に
対応する第一のＥＢＩＣ像（前記ＯＢＩＣ像を示す図３
（ａ）参照）を観察することができる。
最も良い深さ、すなわち、加速電圧は、電圧印加により
広がる空乏層幅（抵抗率により決まる最大空乏層幅）の
２倍程度に設定する。このときＭＯＳデバイスへの印加
電圧を、０からプラス方向へ大きくしていくと、酸化膜
にかかる電界強度換算で、２〜４０ＭＶ／ｃｍの範囲、
好ましくは５〜１０ＭＶ／ｃｍあたりから、ＭＯＳデバ
イス全面から強いＥＢＩＣが観察される。このとき発生
する微少電流をＥＢＩＣ電流増幅器１８で増幅し、電子
ビーム照射位置情報とを合成してＳＥＭ用ＣＲＴ１９に
欠陥画像を表示する。この場合、高感度、高Ｓ／Ｎ比の
検出器を用い、検出感度を調整することで、ＭＯＳデバ
イスの不良箇所からのＥＢＩＣを正常箇所と区別するこ
とができ、ＭＯＳデバイスのあちらこちらで不良箇所に
対応する第一のＥＢＩＣ像（前記ＯＢＩＣ像を示す図３
（ａ）参照）を観察することができる。
【００３３】一旦この状態から、前記ＯＢＩＣの場合と
同様に、ＭＯＳデバイスへの印加電圧を第一のＥＢＩＣ
像が観察されなくなるまで下げた後、再度酸化膜へ電界
を印加していくと、先程（前記ＯＢＩＣ像を示す図３
（ａ）参照）とは、異なった箇所で、上記方法にて第二
のＥＢＩＣ像が得られる（前記ＯＢＩＣ像を示す図３
（ｂ）参照）。尚、この場合、第一のＥＢＩＣ像を観察
した後に電圧を下げることなく、その電圧のまま一定時
間保持することによっても気まぐれ現象の発生を検出す
ることができる。あるいは、印加電圧を幾分変動させた
た状態で一定時間保持してもよい。適切な保持時間につ
いては、前記ＯＢＩＣの場合と同様である。
同様に、ＭＯＳデバイスへの印加電圧を第一のＥＢＩＣ
像が観察されなくなるまで下げた後、再度酸化膜へ電界
を印加していくと、先程（前記ＯＢＩＣ像を示す図３
（ａ）参照）とは、異なった箇所で、上記方法にて第二
のＥＢＩＣ像が得られる（前記ＯＢＩＣ像を示す図３
（ｂ）参照）。尚、この場合、第一のＥＢＩＣ像を観察
した後に電圧を下げることなく、その電圧のまま一定時
間保持することによっても気まぐれ現象の発生を検出す
ることができる。あるいは、印加電圧を幾分変動させた
た状態で一定時間保持してもよい。適切な保持時間につ
いては、前記ＯＢＩＣの場合と同様である。
【００３４】このように、ＯＢＩＣまたはＥＢＩＣによ
る手法を用いれば、ＭＯＳデバイス中の不良箇所が経時
的に変化する気まぐれ不良の発生する領域やその発生率
を高感度、非破壊で検出でき、その発生領域の観察と特
定が容易に行えるようになり、ＭＯＳデバイスを評価す
る上で極めて有効で適切な方法となる。
る手法を用いれば、ＭＯＳデバイス中の不良箇所が経時
的に変化する気まぐれ不良の発生する領域やその発生率
を高感度、非破壊で検出でき、その発生領域の観察と特
定が容易に行えるようになり、ＭＯＳデバイスを評価す
る上で極めて有効で適切な方法となる。
【００３５】この場合、前記ＭＯＳデバイスのＬＯＣＯ
Ｓ構造を、ＬＯＣＯＳ端周辺長とゲート酸化膜面積との
比が、ゲート酸化膜面積の４倍以上とすることができ
る。このようにＭＯＳデバイスの構造を、（ＬＯＣＯＳ
端周辺長 /ゲート酸化膜面積）≧４［ｃｍ-1] とすれ
ば、特にＬＯＣＯＳ周辺長さの大きい矩形状のＭＯＳデ
バイスを使用することになり、ＬＯＣＯＳ端部におい
て、非破壊でＯＢＩＣ像またはＥＢＩＣ像を明瞭に観察
することができる。ここで、ゲート酸化膜面積は、図１
（ａ）の黒い領域の面積であり、その領域の辺の総和が
ＬＯＣＯＳ端周辺長に相当する。
Ｓ構造を、ＬＯＣＯＳ端周辺長とゲート酸化膜面積との
比が、ゲート酸化膜面積の４倍以上とすることができ
る。このようにＭＯＳデバイスの構造を、（ＬＯＣＯＳ
端周辺長 /ゲート酸化膜面積）≧４［ｃｍ-1] とすれ
ば、特にＬＯＣＯＳ周辺長さの大きい矩形状のＭＯＳデ
バイスを使用することになり、ＬＯＣＯＳ端部におい
て、非破壊でＯＢＩＣ像またはＥＢＩＣ像を明瞭に観察
することができる。ここで、ゲート酸化膜面積は、図１
（ａ）の黒い領域の面積であり、その領域の辺の総和が
ＬＯＣＯＳ端周辺長に相当する。
【００３６】さらに、上記ＯＢＩＣまたはＥＢＩＣによ
る手法を用いてＭＯＳデバイス中の気まぐれ現象の発生
する領域を特定した後、その領域が識別できるようにマ
ーキングを施すようにすることができる。マーキングと
しては、例えば、炭酸ガスレーザーなどのＭＯＳデバイ
ス表面を変質することができる程度の出力をもったレー
ザービーム等を用いて、気まぐれ不良の発生した領域近
傍に照射すればよい。
る手法を用いてＭＯＳデバイス中の気まぐれ現象の発生
する領域を特定した後、その領域が識別できるようにマ
ーキングを施すようにすることができる。マーキングと
しては、例えば、炭酸ガスレーザーなどのＭＯＳデバイ
ス表面を変質することができる程度の出力をもったレー
ザービーム等を用いて、気まぐれ不良の発生した領域近
傍に照射すればよい。
【００３７】そして、このマーキングされた不良領域を
含む試料をダイシングにより切り出し、切り出された試
料の不良領域の周囲を収束イオンビーム装置により除去
した後、走査型電子顕微鏡または透過型電子顕微鏡によ
り観察する。これにより、従来未知であった気まぐれ不
良を引き起こす原因となる欠陥等を直接観察して特定す
ることが可能となるので、この結果をシリコンウェーハ
製造プロセスやＭＯＳデバイス作製プロセスにフィード
バックすることにより、これらのプロセスを改善するこ
とができ、ひいては、シリコンウェーハやＭＯＳデバイ
スの品質、および歩留りと生産性の向上を図ることが可
能となり非常に有益である。
含む試料をダイシングにより切り出し、切り出された試
料の不良領域の周囲を収束イオンビーム装置により除去
した後、走査型電子顕微鏡または透過型電子顕微鏡によ
り観察する。これにより、従来未知であった気まぐれ不
良を引き起こす原因となる欠陥等を直接観察して特定す
ることが可能となるので、この結果をシリコンウェーハ
製造プロセスやＭＯＳデバイス作製プロセスにフィード
バックすることにより、これらのプロセスを改善するこ
とができ、ひいては、シリコンウェーハやＭＯＳデバイ
スの品質、および歩留りと生産性の向上を図ることが可
能となり非常に有益である。
【００３８】
【実施例】以下、本発明の実施例を挙げて、本発明を詳
細に説明するが、これらは本発明を限定するものではな
い。 （実施例１）［ＯＢＩＣ法を用いた不良箇所の経時変化
の観察］ 試料として用いたシリコンウェーハは、直径２００ｍ
ｍ、エピタキシャル層厚６μｍのｐ／ｐ+ エピタキシャ
ルウェーハ（抵抗率０．０１Ω・ｃｍのｐ型シリコン基
板に１０Ω・ｃｍのｐ型エピタキシャル層を形成したエ
ピタキシャルウェーハ）である。このエピタキシャルウ
ェーハにＬＯＣＯＳ構造で分離したＭＯＳキャパシタを
作製する。ＭＯＳキャパシタのゲート酸化膜厚さは約１
０ｎｍとした。ＯＢＩＣによる酸化膜欠陥評価装置は、
デジタルＯＢＩＣスキャナーＪＤＬＭ−６６０２Ｅ（日
本電子（株）製商品名）を使用した。
細に説明するが、これらは本発明を限定するものではな
い。 （実施例１）［ＯＢＩＣ法を用いた不良箇所の経時変化
の観察］ 試料として用いたシリコンウェーハは、直径２００ｍ
ｍ、エピタキシャル層厚６μｍのｐ／ｐ+ エピタキシャ
ルウェーハ（抵抗率０．０１Ω・ｃｍのｐ型シリコン基
板に１０Ω・ｃｍのｐ型エピタキシャル層を形成したエ
ピタキシャルウェーハ）である。このエピタキシャルウ
ェーハにＬＯＣＯＳ構造で分離したＭＯＳキャパシタを
作製する。ＭＯＳキャパシタのゲート酸化膜厚さは約１
０ｎｍとした。ＯＢＩＣによる酸化膜欠陥評価装置は、
デジタルＯＢＩＣスキャナーＪＤＬＭ−６６０２Ｅ（日
本電子（株）製商品名）を使用した。
【００３９】多数のＬＯＣＯＳパターンを多数配列した
ＭＯＳデバイス（図１参照）を、図２に示したようなＯ
ＢＩＣ評価装置の試料台に載せ、裏面側をＧＮＤ（接地
マイナス、ＯＢＩＣ電流増幅器の入力側）に、リンドー
プ多結晶シリコン電極側をプラス電位を出力できるよう
に接続した。次に、Ｈｅ−Ｎｅレーザー（波長：５３３
ｎｍ）を細く絞り、ウェーハ表面を走査しながら照射し
た。ＭＯＳキャパシタへの印加電圧を、０からプラス方
向へ大きくしていくと、酸化膜にかかる電界強度換算
で、５〜１０ＭＶ／ｃｍあたりで、ＯＢＩＣが観察され
た。このとき感度を調整することで、ＭＯＳキャパシタ
のあちらこちらで不良箇所を示すＯＢＩＣ像が観察され
た（図３（ａ）参照）。
ＭＯＳデバイス（図１参照）を、図２に示したようなＯ
ＢＩＣ評価装置の試料台に載せ、裏面側をＧＮＤ（接地
マイナス、ＯＢＩＣ電流増幅器の入力側）に、リンドー
プ多結晶シリコン電極側をプラス電位を出力できるよう
に接続した。次に、Ｈｅ−Ｎｅレーザー（波長：５３３
ｎｍ）を細く絞り、ウェーハ表面を走査しながら照射し
た。ＭＯＳキャパシタへの印加電圧を、０からプラス方
向へ大きくしていくと、酸化膜にかかる電界強度換算
で、５〜１０ＭＶ／ｃｍあたりで、ＯＢＩＣが観察され
た。このとき感度を調整することで、ＭＯＳキャパシタ
のあちらこちらで不良箇所を示すＯＢＩＣ像が観察され
た（図３（ａ）参照）。
【００４０】一旦この状態から、ＭＯＳキャパシタへの
印加電圧を０（ゼロ）Ｖとし、再度酸化膜へ電界を印加
していくと、先程（図３（ａ）参照）とは、異なった箇
所（不良箇所が経時的に変化した）で、前記方法にてＯ
ＢＩＣ像が得られた（図３（ｂ）参照）。この２回のＯ
ＢＩＣ観察でいずれか一方のみに不良箇所を示すＯＢＩ
Ｃが観察された領域が気まぐれ不良領域に対応するの
で、これにより、ＭＯＳデバイスにおける気まぐれ不良
領域を特定することができた。
印加電圧を０（ゼロ）Ｖとし、再度酸化膜へ電界を印加
していくと、先程（図３（ａ）参照）とは、異なった箇
所（不良箇所が経時的に変化した）で、前記方法にてＯ
ＢＩＣ像が得られた（図３（ｂ）参照）。この２回のＯ
ＢＩＣ観察でいずれか一方のみに不良箇所を示すＯＢＩ
Ｃが観察された領域が気まぐれ不良領域に対応するの
で、これにより、ＭＯＳデバイスにおける気まぐれ不良
領域を特定することができた。
【００４１】次に、この特定された気まぐれ不良領域に
レーザーによりマーキングを行い、このマーキングされ
た不良領域を含む試料をダイシングにより切り出し、切
り出された試料の不良領域の周囲を収束イオンビーム装
置により除去した後、透過型電子顕微鏡により観察する
ことにより、気まぐれ不良原因の解析ができた。
レーザーによりマーキングを行い、このマーキングされ
た不良領域を含む試料をダイシングにより切り出し、切
り出された試料の不良領域の周囲を収束イオンビーム装
置により除去した後、透過型電子顕微鏡により観察する
ことにより、気まぐれ不良原因の解析ができた。
【００４２】（実施例２）［ＥＢＩＣ法を用いた不良箇
所の経時変化の観察］ 試料として用いたシリコンウェーハは、直径２００ｍ
ｍ、エピタキシャル層厚６μｍのｐ／ｐ+ エピタキシャ
ルウェーハ（抵抗率０．０１Ω・ｃｍのｐ型シリコン基
板に１０Ω・ｃｍのｐ型エピタキシャル層を形成したエ
ピタキシャルウェーハ）である。このエピタキシャルウ
ェーハにＬＯＣＯＳ構造で分離したＭＯＳキャパシタを
作製する。ＭＯＳキャパシタのゲート酸化膜厚さは約１
０ｎｍとした。
所の経時変化の観察］ 試料として用いたシリコンウェーハは、直径２００ｍ
ｍ、エピタキシャル層厚６μｍのｐ／ｐ+ エピタキシャ
ルウェーハ（抵抗率０．０１Ω・ｃｍのｐ型シリコン基
板に１０Ω・ｃｍのｐ型エピタキシャル層を形成したエ
ピタキシャルウェーハ）である。このエピタキシャルウ
ェーハにＬＯＣＯＳ構造で分離したＭＯＳキャパシタを
作製する。ＭＯＳキャパシタのゲート酸化膜厚さは約１
０ｎｍとした。
【００４３】多数のＬＯＣＯＳパターンを多数配列した
ＭＯＳデバイス（図１参照）を、図４に示したＥＢＩＣ
評価装置であるＳＥＭの試料台に載せ、裏面側をＧＮＤ
（接地マイナス、ＥＢＩＣ電流増幅器の入力側）に、多
結晶シリコン電極側をプラス電位を出力できるように接
続した。次に、ＳＥＭの電子ビームを走査しながら照射
した。ＯＢＩＣの場合と異なり、加速電圧がパラメータ
として加わる。
ＭＯＳデバイス（図１参照）を、図４に示したＥＢＩＣ
評価装置であるＳＥＭの試料台に載せ、裏面側をＧＮＤ
（接地マイナス、ＥＢＩＣ電流増幅器の入力側）に、多
結晶シリコン電極側をプラス電位を出力できるように接
続した。次に、ＳＥＭの電子ビームを走査しながら照射
した。ＯＢＩＣの場合と異なり、加速電圧がパラメータ
として加わる。
【００４４】電子ビームによるキャリア注入効率の最も
良い深さ、すなわち、加速電圧は、電圧印加により広が
る空乏層幅（抵抗率により決まる最大空乏層幅）の２倍
程度に設定する。本実施例では、加速電圧を３０ｋｅＶ
に設定（電子ビームによるキャリア注入効率の最もよい
深さは、約３μｍである）し、ＭＯＳキャパシタへの印
加電圧を、０からプラス方向へ大きくしていくと、酸化
膜にかかる電界強度換算で、５〜１０ＭＶ／ｃｍあたり
から、ＥＢＩＣが観察された。このとき感度を調整する
ことで、ＭＯＳキャパシタのあちらこちらで不良箇所を
示すＥＢＩＣ像が観察できた。この状態で、ＭＯＳキャ
パシタへの印加電圧を固定したまま約５分保持すると、
先程とは異なった箇所（不良箇所が経時的に変化した）
でＥＢＩＣ像が得られた。
良い深さ、すなわち、加速電圧は、電圧印加により広が
る空乏層幅（抵抗率により決まる最大空乏層幅）の２倍
程度に設定する。本実施例では、加速電圧を３０ｋｅＶ
に設定（電子ビームによるキャリア注入効率の最もよい
深さは、約３μｍである）し、ＭＯＳキャパシタへの印
加電圧を、０からプラス方向へ大きくしていくと、酸化
膜にかかる電界強度換算で、５〜１０ＭＶ／ｃｍあたり
から、ＥＢＩＣが観察された。このとき感度を調整する
ことで、ＭＯＳキャパシタのあちらこちらで不良箇所を
示すＥＢＩＣ像が観察できた。この状態で、ＭＯＳキャ
パシタへの印加電圧を固定したまま約５分保持すると、
先程とは異なった箇所（不良箇所が経時的に変化した）
でＥＢＩＣ像が得られた。
【００４５】この２回のＥＢＩＣ観察でいずれか一方の
みに不良箇所を示すＥＢＩＣが観察された領域が気まぐ
れ不良領域に対応するので、これにより、ＭＯＳデバイ
スにおける気まぐれ不良領域を特定することができた。
みに不良箇所を示すＥＢＩＣが観察された領域が気まぐ
れ不良領域に対応するので、これにより、ＭＯＳデバイ
スにおける気まぐれ不良領域を特定することができた。
【００４６】次に、この特定された気まぐれ不良領域に
レーザーによりマーキングを行い、このマーキングされ
た不良領域を含む試料をダイシングにより切り出し、切
り出された試料の不良領域の周囲を収束イオンビーム装
置により除去した後、透過型電子顕微鏡により観察する
ことにより、直接不良領域を観察することができた。
レーザーによりマーキングを行い、このマーキングされ
た不良領域を含む試料をダイシングにより切り出し、切
り出された試料の不良領域の周囲を収束イオンビーム装
置により除去した後、透過型電子顕微鏡により観察する
ことにより、直接不良領域を観察することができた。
【００４７】なお、本発明は、上記実施形態に限定され
るものではない。上記実施形態は、例示であり、本発明
の特許請求の範囲に記載された技術的思想と実質的に同
一な構成を有し、同様な作用効果を奏するものは、いか
なるものであっても本発明の技術的範囲に包含される。
るものではない。上記実施形態は、例示であり、本発明
の特許請求の範囲に記載された技術的思想と実質的に同
一な構成を有し、同様な作用効果を奏するものは、いか
なるものであっても本発明の技術的範囲に包含される。
【００４８】
【発明の効果】以上説明してきたように本発明によれ
ば、ＭＯＳデバイスの電気的欠陥を高感度で非破壊で検
出でき、特に、不良箇所が経時的に変化する気まぐれ現
象またはＥｒｒａｔｉｃ現象と呼ばれる気まぐれ不良領
域の観察と特定が可能になるため、従来は原因解析にま
で至らなかった気まぐれ不良現象の原因を追及できるよ
うになり、ウェーハ品質、デバイス品質の向上に極めて
有効である。
ば、ＭＯＳデバイスの電気的欠陥を高感度で非破壊で検
出でき、特に、不良箇所が経時的に変化する気まぐれ現
象またはＥｒｒａｔｉｃ現象と呼ばれる気まぐれ不良領
域の観察と特定が可能になるため、従来は原因解析にま
で至らなかった気まぐれ不良現象の原因を追及できるよ
うになり、ウェーハ品質、デバイス品質の向上に極めて
有効である。
【図１】ＬＯＣＯＳパターンを多数配列したＭＯＳデバ
イスの一例を示す図である。 （ａ）平面図、（ｂ）縦断面図。
イスの一例を示す図である。 （ａ）平面図、（ｂ）縦断面図。
【図２】ＯＢＩＣによる酸化膜欠陥の評価装置の概略図
である。
である。
【図３】ＯＢＩＣによる酸化膜欠陥の評価装置で、シリ
コンウェーハにＬＯＣＯＳパターンを多数配列したＭＯ
Ｓキャパシタを観察した時に得られたＯＢＩＣ像を示す
図である。 （ａ）１回目の評価の場合。 （ｂ）２回目の評価の場合。１回目の評価の場合とは不
良箇所が移動してる。
コンウェーハにＬＯＣＯＳパターンを多数配列したＭＯ
Ｓキャパシタを観察した時に得られたＯＢＩＣ像を示す
図である。 （ａ）１回目の評価の場合。 （ｂ）２回目の評価の場合。１回目の評価の場合とは不
良箇所が移動してる。
【図４】ＥＢＩＣによる酸化膜欠陥の評価装置の概略図
である。
である。
１…多結晶シリコンゲート電極、２…ＬＯＣＯＳ酸化
膜、３…ゲート酸化膜、４…シリコンウェーハ、５…走
査型レーザー顕微鏡システム、６…スキャナー、７…Ｍ
ＰＵ、８…欠陥画像表示ＣＲＴ、９…ＥＷＳ、１０…プ
ローブ、１１…ＤＣ電源、１２…ＯＢＩＣ電流増幅器、
１３…試料ウェーハ、１４…レーザースキャンの範囲、
１５…観察された気まぐれ不良に対応するＯＢＩＣサイ
ト、１６…走査型電子顕微鏡（ＳＥＭ）システム、１７
…電子ビーム、１８…ＥＢＩＣ電流増幅器、１９…ＳＥ
Ｍ用ＣＲＴ。
膜、３…ゲート酸化膜、４…シリコンウェーハ、５…走
査型レーザー顕微鏡システム、６…スキャナー、７…Ｍ
ＰＵ、８…欠陥画像表示ＣＲＴ、９…ＥＷＳ、１０…プ
ローブ、１１…ＤＣ電源、１２…ＯＢＩＣ電流増幅器、
１３…試料ウェーハ、１４…レーザースキャンの範囲、
１５…観察された気まぐれ不良に対応するＯＢＩＣサイ
ト、１６…走査型電子顕微鏡（ＳＥＭ）システム、１７
…電子ビーム、１８…ＥＢＩＣ電流増幅器、１９…ＳＥ
Ｍ用ＣＲＴ。
フロントページの続き (72)発明者 大槻 剛 群馬県安中市磯部２丁目13番１号 信越半 導体株式会社半導体磯部研究所内 (72)発明者 高洲 信一 東京都昭島市武蔵野３丁目１番２号 日本 電子ライオソニック株式会社内 Ｆターム(参考） 2G032 AB20 AF07 4M106 AA07 AB01 BA02 BA03 BA04 BA14 CA70 DA05 DH01 DH32 DH33 DH60 DJ11 DJ18 DJ24 9A001 BB05 JJ45 KK37 LL05
Claims (9)
- 【請求項１】 シリコンウェーハ上に作製したＭＯＳデ
バイスの不良箇所が経時的に変化する気まぐれ不良を、
ＯＢＩＣまたはＥＢＩＣを用いて検出することを特徴と
するＭＯＳデバイスの評価方法。 - 【請求項２】 前記ＯＢＩＣによるＭＯＳデバイスの気
まぐれ不良評価方法において、最上部に電極を有するＬ
ＯＣＯＳ分離構造ＭＯＳデバイスを作製し、この電極を
通じて、または裏面よりレーザービームを走査しながら
照射してキャリアを注入し、シリコンウェーハに空乏層
が形成される方向に電圧を印加し、発生する電流を画像
処理して第一の欠陥領域を観察した後、該印加電圧を一
旦低下させ、その後再びシリコンウェーハに空乏層が形
成される方向に電圧を印加し、発生する電流を画像処理
して第二の欠陥領域を観察し、前記第一の欠陥領域と第
二の欠陥領域を比較することを特徴とする請求項１に記
載したＭＯＳデバイスの評価方法。 - 【請求項３】 前記ＯＢＩＣによるＭＯＳデバイスの気
まぐれ不良評価方法において、最上部に電極を有するＬ
ＯＣＯＳ分離構造ＭＯＳデバイスを作製し、この電極を
通じて、または裏面よりレーザービームを走査しながら
照射してキャリアを注入し、シリコンウェーハに空乏層
が形成される方向に電圧を印加し、発生する電流を画像
処理して第一の欠陥領域を観察した後、該印加電圧を一
定時間保持し、その後発生する電流を画像処理して第二
の欠陥領域を観察し、前記第一の欠陥領域と第二の欠陥
領域を比較することを特徴とする請求項１に記載したＭ
ＯＳデバイスの評価方法。 - 【請求項４】 前記ＥＢＩＣによるＭＯＳデバイスの気
まぐれ不良評価方法において、最上部に電極を有するＬ
ＯＣＯＳ分離構造ＭＯＳデバイスを作製し、この電極を
通じて電子ビームを走査しながら照射してキャリアを注
入し、シリコンウェーハに空乏層が形成される方向に電
圧を印加し、発生する電流を画像処理して第一の欠陥領
域を観察した後、該印加電圧を一旦低下させ、その後再
びシリコンウェーハに空乏層が形成される方向に電圧を
印加し、発生する電流を画像処理して第二の欠陥領域を
観察し、前記第一の欠陥領域と第二の欠陥領域を比較す
ることを特徴とする請求項１に記載したＭＯＳデバイス
の評価方法。 - 【請求項５】 前記ＥＢＩＣによるＭＯＳデバイスの気
まぐれ不良評価方法において、最上部に電極を有するＬ
ＯＣＯＳ分離構造ＭＯＳデバイスを作製し、この電極を
通じて電子ビームを走査しながら照射してキャリアを注
入し、シリコンウェーハに空乏層が形成される方向に電
圧を印加し、発生する電流を画像処理して第一の欠陥領
域を観察した後、該印加電圧を一定時間保持し、その後
発生する電流を画像処理して第二の欠陥領域を観察し、
前記第一の欠陥領域と第二の欠陥領域を比較することを
特徴とする請求項１に記載したＭＯＳデバイスの評価方
法。 - 【請求項６】 前記ＭＯＳデバイスのＬＯＣＯＳ構造
を、ＬＯＣＯＳ端周辺長とゲート酸化膜面積との比が、
ゲート酸化膜面積の４倍以上とすることを特徴とする請
求項２ないし請求項５のいずれか１項に記載したＭＯＳ
デバイスの評価方法。 - 【請求項７】 前記印加電圧を、電界強度で２〜４０Ｍ
Ｖ／ｃｍの範囲とすることを特徴とする請求項２ないし
請求項５のいずれか１項に記載したＭＯＳデバイスの評
価方法。 - 【請求項８】 請求項１ないし請求項７のいずれか１項
に記載した方法により検出されたＭＯＳデバイスの気ま
ぐれ不良領域の近傍にマーキングを行い、このマーキン
グされた不良領域を含む試料を切り出し、切り出された
試料の不良領域の周囲を収束イオンビーム装置により除
去した後、走査型電子顕微鏡または透過型電子顕微鏡に
よって観察することを特徴とするＭＯＳデバイスの評価
方法。 - 【請求項９】前記マーキングを、レーザーを用いて行な
うことを特徴とする請求項８に記載したＭＯＳデバイス
の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067532A JP2000269292A (ja) | 1999-03-12 | 1999-03-12 | Ｍｏｓデバイスの評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067532A JP2000269292A (ja) | 1999-03-12 | 1999-03-12 | Ｍｏｓデバイスの評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269292A true JP2000269292A (ja) | 2000-09-29 |
Family
ID=13347696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11067532A Withdrawn JP2000269292A (ja) | 1999-03-12 | 1999-03-12 | Ｍｏｓデバイスの評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021534580A (ja) * | 2018-08-28 | 2021-12-09 | エーエスエムエル ネザーランズ ビー．ブイ． | 時間依存欠陥検査装置 |
-
1999
- 1999-03-12 JP JP11067532A patent/JP2000269292A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021534580A (ja) * | 2018-08-28 | 2021-12-09 | エーエスエムエル ネザーランズ ビー．ブイ． | 時間依存欠陥検査装置 |
| US11651935B2 (en) | 2018-08-28 | 2023-05-16 | Asml Netherlands B.V. | Time-dependent defect inspection apparatus |
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