JPS5979544A - 半導体素子の検査方法及び検査装置 - Google Patents
半導体素子の検査方法及び検査装置Info
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- JPS5979544A JPS5979544A JP57189110A JP18911082A JPS5979544A JP S5979544 A JPS5979544 A JP S5979544A JP 57189110 A JP57189110 A JP 57189110A JP 18911082 A JP18911082 A JP 18911082A JP S5979544 A JPS5979544 A JP S5979544A
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- Japan
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- semiconductor element
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子におけるｐｎ接合の良否を判定する
半導体素子検査技術に関する。
半導体素子検査技術に関する。
トランジスタやＩＣ（半導体集積回路）等のｐｎ接合の
欠陥を検査する方法として、従来は（１）金属顕微鏡や
走査型電子顕微鏡を使って拡大された半導体素子表面部
分を観察して異常を探し出すか、又は（２） 測定装
置のプローブ（検出子）′を半導体素子表面に機械的に
接触させることにより電気的特性を調べろ方法がある。
欠陥を検査する方法として、従来は（１）金属顕微鏡や
走査型電子顕微鏡を使って拡大された半導体素子表面部
分を観察して異常を探し出すか、又は（２） 測定装
置のプローブ（検出子）′を半導体素子表面に機械的に
接触させることにより電気的特性を調べろ方法がある。
しかしく１）の面微鐘観察による方法ではｐｎ接合に欠
陥があってもわずかにリーク電流を生じている場合等は
外観上の異常の弁別は困難であり、特に半導体層内部の
ｐｎ接合でリークしている場合には外観からは検出不可
能である。又、（２）のプローブを使用する方法ではｐ
ｎ接合のある領域ごとに個々に判定してい（ことは非常
に手間がかかる。しかもこの方法は配線が完成した状態
で行なう検査法であるから配線前の微細な拡散状態を全
ての領域にわたって検査することは事実上不可能であっ
た。
陥があってもわずかにリーク電流を生じている場合等は
外観上の異常の弁別は困難であり、特に半導体層内部の
ｐｎ接合でリークしている場合には外観からは検出不可
能である。又、（２）のプローブを使用する方法ではｐ
ｎ接合のある領域ごとに個々に判定してい（ことは非常
に手間がかかる。しかもこの方法は配線が完成した状態
で行なう検査法であるから配線前の微細な拡散状態を全
ての領域にわたって検査することは事実上不可能であっ
た。
・本発明は、上記した問題点を解決したものであつて、
半導体素子上の全てのｐｎ接合の形成状態の良否を高速
で検査する方法及びそのための検査装置を提供すること
を目的とする。
半導体素子上の全てのｐｎ接合の形成状態の良否を高速
で検査する方法及びそのための検査装置を提供すること
を目的とする。
第１図はＩＣの表面の一部（半導体素子）を模型断面図
により本発明の詳細な説明するだめのものである。同図
において１は接地されたｐ型Ｓｉ基板、２はその土にエ
ピタキシャル成長法等により形成されたｎ型Ｓｉ層、３
はｎ型Ｓｉ層２０表面に選択的不純物拡散により形成さ
れたｐ型層で通常ｎｐｎ）ランジスタのベースとなる部
分である。このようなｐｎ接合を有する半導体素子であ
って表面と９酸化膜（Ｓ ｒ ０２膜）やＡ１等の配線
を形成しない状態で電子１Ｖ１（ｅｌを表面に照射する
と、ｐ型層３０部分では電子Ｏが蓄積される（ｐ型層３
とＮ型層２との間の逆方向のｐｎ接合ＪＩ（ダイオード
で示される）によりｎｑ層へは電子○は流出しない）た
め電位は低下してい（が、一方、ｎ９層２０部分は順方
向ｐｎ接合Ｊ、を通ってｐ型基板１に電子○が放電され
るため電位は一定（ＯＶ）である。このためｐ型層３は
ｐｎ接合のブレークダウン電圧にまで電位が下がり、二
次電子の放出は多（なる。一方、ｎ型Ｎ２の方は二次電
子の放出は少ない（ｆなわち変化がな（・）。
により本発明の詳細な説明するだめのものである。同図
において１は接地されたｐ型Ｓｉ基板、２はその土にエ
ピタキシャル成長法等により形成されたｎ型Ｓｉ層、３
はｎ型Ｓｉ層２０表面に選択的不純物拡散により形成さ
れたｐ型層で通常ｎｐｎ）ランジスタのベースとなる部
分である。このようなｐｎ接合を有する半導体素子であ
って表面と９酸化膜（Ｓ ｒ ０２膜）やＡ１等の配線
を形成しない状態で電子１Ｖ１（ｅｌを表面に照射する
と、ｐ型層３０部分では電子Ｏが蓄積される（ｐ型層３
とＮ型層２との間の逆方向のｐｎ接合ＪＩ（ダイオード
で示される）によりｎｑ層へは電子○は流出しない）た
め電位は低下してい（が、一方、ｎ９層２０部分は順方
向ｐｎ接合Ｊ、を通ってｐ型基板１に電子○が放電され
るため電位は一定（ＯＶ）である。このためｐ型層３は
ｐｎ接合のブレークダウン電圧にまで電位が下がり、二
次電子の放出は多（なる。一方、ｎ型Ｎ２の方は二次電
子の放出は少ない（ｆなわち変化がな（・）。
ここでＳＥＭ（走査型電子顕微鏡）を用いて表面を観察
すると、第２図に示すようにｐ型層３の部分はｎ型層２
０部分に比（−てブレークダウン電圧に相当てろ分だけ
明るく観察される。しかし、ｐ型層３とｎ型層２との間
のｐｎ接合が不完全でリーク電流を生じている場合ｐ型
層３とｎ型層２との間の電位差は低下し第３図に示され
るように全体が暗（て明暗がみられず、このことにより
欠陥が予測されろ。
すると、第２図に示すようにｐ型層３の部分はｎ型層２
０部分に比（−てブレークダウン電圧に相当てろ分だけ
明るく観察される。しかし、ｐ型層３とｎ型層２との間
のｐｎ接合が不完全でリーク電流を生じている場合ｐ型
層３とｎ型層２との間の電位差は低下し第３図に示され
るように全体が暗（て明暗がみられず、このことにより
欠陥が予測されろ。
第４図はｐ型層３の中にさらにｎ＋型型数散層４すなわ
ち、通常ｎｐｎ）ランジスタのエミッタが形成されてい
るＩＣの一部を断面図により示すものである。この場合
も表面に酸化膜や配線等を形成したい状態で電子線＜ｅ
”−＞を照射すると、ｐ型層３には電子（−）が蓄積さ
れて電位が低下し、ｎ型層２は電位が一定である点では
第１回の場合と同様であるが、ｎ＋＋層４にお（・ては
電位はｐ型層３ｎ型層２のｐｎｎ接合、でのブレークダ
ウンにより生ずるキャリア（正孔）の注入のため、ｎ型
層２とほぼ同電位になり、ｐ型層３とｎ＋＋層４との間
にもｐ型層３とｎ型層２との間と同様にブレークダウン
′市正に対応する明暗が第５図に示すように生じる。し
たがってｐ型層３とｎ＋＋層４との間のｐｎ接合Ｊ３が
不完全な場合には第６図に示すように明暗がな（なり（
同図ではｐ型層３とｎ型層２とのｐｎｎ接合、では欠陥
がないとする）、上記ｐｎ接合Ｊ３での欠陥を検出でき
る。
ち、通常ｎｐｎ）ランジスタのエミッタが形成されてい
るＩＣの一部を断面図により示すものである。この場合
も表面に酸化膜や配線等を形成したい状態で電子線＜ｅ
”−＞を照射すると、ｐ型層３には電子（−）が蓄積さ
れて電位が低下し、ｎ型層２は電位が一定である点では
第１回の場合と同様であるが、ｎ＋＋層４にお（・ては
電位はｐ型層３ｎ型層２のｐｎｎ接合、でのブレークダ
ウンにより生ずるキャリア（正孔）の注入のため、ｎ型
層２とほぼ同電位になり、ｐ型層３とｎ＋＋層４との間
にもｐ型層３とｎ型層２との間と同様にブレークダウン
′市正に対応する明暗が第５図に示すように生じる。し
たがってｐ型層３とｎ＋＋層４との間のｐｎ接合Ｊ３が
不完全な場合には第６図に示すように明暗がな（なり（
同図ではｐ型層３とｎ型層２とのｐｎｎ接合、では欠陥
がないとする）、上記ｐｎ接合Ｊ３での欠陥を検出でき
る。
ｐｎ接合形成における欠陥の検出原理は以上の通りであ
る。
る。
ところでＩＣにおいては通常これらのｐｎ接合が高密度
に集積されており、従来の機械的なグローブでは数μｍ
の深さの拡散層にしかも多数のｐｎ接合を個々に検査す
ることが可能であることは前述したごとくである。
に集積されており、従来の機械的なグローブでは数μｍ
の深さの拡散層にしかも多数のｐｎ接合を個々に検査す
ることが可能であることは前述したごとくである。
しかしながら上に述べた本発明の原理を用いた方法によ
ると、これら％拡散層（ｐｎ接合）の欠陥を表面より深
いｐｎ接合を含めて全体にわたり走査して高速に検査す
ることが可能である。
ると、これら％拡散層（ｐｎ接合）の欠陥を表面より深
いｐｎ接合を含めて全体にわたり走査して高速に検査す
ることが可能である。
すなわち、半導体素子上のｐｎ接合の位箇はあらかじめ
知ることができ、前記原理によれば半導体素子上のどの
位置でブレークダウン電圧に応じ明暗が期待されるか知
ることができる。一方、検査される素子の方は感度を上
げるため表面に酸化膜などの絶縁膜のない状態とし、Ｓ
ＥＭにより定査しその時の明暗信号（二次電子の強度）
を電気的に検出してあらかじめ求めた期待信号（基準値
）と比較することにより、正常な位肩に正常なｐｎ接合
が形成されているか、ｐｎ接合に欠陥があるかどうかを
知ることができる。
知ることができ、前記原理によれば半導体素子上のどの
位置でブレークダウン電圧に応じ明暗が期待されるか知
ることができる。一方、検査される素子の方は感度を上
げるため表面に酸化膜などの絶縁膜のない状態とし、Ｓ
ＥＭにより定査しその時の明暗信号（二次電子の強度）
を電気的に検出してあらかじめ求めた期待信号（基準値
）と比較することにより、正常な位肩に正常なｐｎ接合
が形成されているか、ｐｎ接合に欠陥があるかどうかを
知ることができる。
このような本発明の方法は、電子線による走査および電
気的な信号比較によるため半導体素子（ＩＣ）の全ての
ｐｎ接合の状態を検査するのに極めて短時間に遂行でき
る。
気的な信号比較によるため半導体素子（ＩＣ）の全ての
ｐｎ接合の状態を検査するのに極めて短時間に遂行でき
る。
又、比較信号と検出信号のエクスクールシブＯＲ（比較
結果）をとりＳＥＭの映像信号に重板させれば視覚的に
不良個所を観察することができ、さらに精度のよい検査
を行なうことができる。当然ながら本方式によれば不良
個所の記録も容易である。
結果）をとりＳＥＭの映像信号に重板させれば視覚的に
不良個所を観察することができ、さらに精度のよい検査
を行なうことができる。当然ながら本方式によれば不良
個所の記録も容易である。
本発明は上記した半導体素子の検査方法を実現するため
の検査装置を含むものであり、この検査装置は、例えば
検査される半導体素子に対して電子に走査的に照射する
手段と、上記半導体素子よりの二次電子を検出し出力信
号として取り出す手段と、上記出力信号を設置された出
力信号と比較する手段及び比較した結果を表示する手段
とから少な（とも構成されるものである。
の検査装置を含むものであり、この検査装置は、例えば
検査される半導体素子に対して電子に走査的に照射する
手段と、上記半導体素子よりの二次電子を検出し出力信
号として取り出す手段と、上記出力信号を設置された出
力信号と比較する手段及び比較した結果を表示する手段
とから少な（とも構成されるものである。
上記した発明の原理に基〜・た半導体素子の検査装置の
一実施例が第７図に示される。
一実施例が第７図に示される。
５はＳＥＭ（走査型電子顕微鏡）であって電子銃６より
走査するための電子線ｅ−を試料（半導体素子）７の表
面に照射する。この試料のｐｎ接合の状態に対応して表
面から二次電子８が放出される。９は二次電子検出器、
例えばシンチレーションカラン！で上記二次電子８を検
出し増幅器（レベル変換回路）１０によりレベル変更が
行われる。
走査するための電子線ｅ−を試料（半導体素子）７の表
面に照射する。この試料のｐｎ接合の状態に対応して表
面から二次電子８が放出される。９は二次電子検出器、
例えばシンチレーションカラン！で上記二次電子８を検
出し増幅器（レベル変換回路）１０によりレベル変更が
行われる。
このときの出力をｆ（Ｘ、）’）とする（ｘ、ｙは試料
上の座標）。
上の座標）。
一方試料となる半導体素子に対応するｐｎ接合の拡散パ
ターン情報１１を用意し、本発明の原理に基づき、比較
信号パターン発生器１２により、２値（明暗）の電気信
号ｙ（ｘｙ）に変換し、他の増幅器（レベル変換回路）
１３によりレベル変換する。これらの増幅器１０．１３
よりの出力信号ｆ（ＸＹ）、ｇ （ｘ、ｙ）を比較回路
１４に入れて電気的に比較し、その結果例えばｆ（ｘ、
ｙ）。
ターン情報１１を用意し、本発明の原理に基づき、比較
信号パターン発生器１２により、２値（明暗）の電気信
号ｙ（ｘｙ）に変換し、他の増幅器（レベル変換回路）
１３によりレベル変換する。これらの増幅器１０．１３
よりの出力信号ｆ（ＸＹ）、ｇ （ｘ、ｙ）を比較回路
１４に入れて電気的に比較し、その結果例えばｆ（ｘ、
ｙ）。
ｇ（ｘ、ｙ）を判定結果表水製Ｍ（例えばブラウン管等
のモニター）１５又はプリンタを備えた表示装置１６等
により出力する。あるいは上記の結果はディジタル化し
て他の判定結果記憶装ｇ１７に例えばマグネティックテ
ープ等に記録し配線後のブローバによる検査の省略や不
良の表示に使うことができる。
のモニター）１５又はプリンタを備えた表示装置１６等
により出力する。あるいは上記の結果はディジタル化し
て他の判定結果記憶装ｇ１７に例えばマグネティックテ
ープ等に記録し配線後のブローバによる検査の省略や不
良の表示に使うことができる。
以上実施例で説明した本発明によれば、従来できなかっ
た拡散層形成段階でのｐｎ接合の評価が素子（ＩＣ）の
全ての部分にわたって精度よ（かつ高速で検査ができる
こと、したがって自動化も容易であること、しかも配線
形成前の拡散プロセスでの検介が可能であることにより
、配線形成後の検査も大幅に省略でさること、さらに不
良解析においても不良個所を迅速に発見でさるためＩＣ
の品貴向上に役立つこと等の諸効果が得られる。
た拡散層形成段階でのｐｎ接合の評価が素子（ＩＣ）の
全ての部分にわたって精度よ（かつ高速で検査ができる
こと、したがって自動化も容易であること、しかも配線
形成前の拡散プロセスでの検介が可能であることにより
、配線形成後の検査も大幅に省略でさること、さらに不
良解析においても不良個所を迅速に発見でさるためＩＣ
の品貴向上に役立つこと等の諸効果が得られる。
本発明はｐｎ接合を有する半導体素子（ＩＣ）の全てに
適用でさ、特に微小のｐｎ接合構造ケもつ素子に適用し
て有効である。
適用でさ、特に微小のｐｎ接合構造ケもつ素子に適用し
て有効である。
第１図は本発明の詳細な説明するための半導体素子の一
つの形態を示す断面図、 第２図及び第３図は同じ（その観察結果を示す平面図で
ある。 第４図は本発明の詳細な説明するための半導体素子の他
の形態を示す断面図、 第５図及び第６図は同じくその観察結果を示す平面図で
ある。 第７図は本発明による半導体素子の検査装置の一実施例
を一部でブロック線図により示す原理説明図である。 １・・・ｐ型Ｓ１基板、２・・・ｎ弗Ｓｉ層、３・・・
ｐ型拡散層、４・・・ｎ＋型型数散層５−走査型電子顕
微鏡、６・・・電子銃、７・・・試料（半導体素子）、
８・・・二次電子、９・・・二次電子検出器、１０・・
増幅器、１１・・・拡散パターン情報、１２・・・比較
信号パターン発生器、１３・・・増幅器、１４・・・比
較回路、１５・・・判定結果表示装置、１６・・・プリ
ンタを備えた表示装置、１７・・・判定結呆記憶装ｆＬ
〆、′１ 代理人 弁理士 薄 １）利 拗、 ７、ｌ− 第 １ 図 第 ２ 図 第 ３ 同 第 ４ 図 第 ５ 図 第 ６ 図
つの形態を示す断面図、 第２図及び第３図は同じ（その観察結果を示す平面図で
ある。 第４図は本発明の詳細な説明するための半導体素子の他
の形態を示す断面図、 第５図及び第６図は同じくその観察結果を示す平面図で
ある。 第７図は本発明による半導体素子の検査装置の一実施例
を一部でブロック線図により示す原理説明図である。 １・・・ｐ型Ｓ１基板、２・・・ｎ弗Ｓｉ層、３・・・
ｐ型拡散層、４・・・ｎ＋型型数散層５−走査型電子顕
微鏡、６・・・電子銃、７・・・試料（半導体素子）、
８・・・二次電子、９・・・二次電子検出器、１０・・
増幅器、１１・・・拡散パターン情報、１２・・・比較
信号パターン発生器、１３・・・増幅器、１４・・・比
較回路、１５・・・判定結果表示装置、１６・・・プリ
ンタを備えた表示装置、１７・・・判定結呆記憶装ｆＬ
〆、′１ 代理人 弁理士 薄 １）利 拗、 ７、ｌ− 第 １ 図 第 ２ 図 第 ３ 同 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、ｐｎ接合の形成された半導体素子に対して電子線を
照射することによりそのｐ型領域に電荷を蓄積して、ｐ
型領域とそれに隣接するｎ型領域との間の電位差を検出
し、上記電位差を基準値と比較することによりｐｎ接合
の良否を判定することを特徴とする半導体素子の検査方
法。 ２、電子線の照射を走査的に行なうことにより一つの基
板に複数個形成されたｐｎ接合の良否を判別する特許請
求の範囲第１項に記載の半導体素子の検査方法。 ３、検査される半導体素子に対して走査的に電子線を照
射する手段と、上記半導体素子よりの二次電子を検出し
、出力信号として取り出す手段と、上記出力信号を用意
されたパターン情報と比較する手段およびその結果を表
示する手段とを少なくとも有する半導体素子の検査製箔
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189110A JPS5979544A (ja) | 1982-10-29 | 1982-10-29 | 半導体素子の検査方法及び検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189110A JPS5979544A (ja) | 1982-10-29 | 1982-10-29 | 半導体素子の検査方法及び検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979544A true JPS5979544A (ja) | 1984-05-08 |
Family
ID=16235535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189110A Pending JPS5979544A (ja) | 1982-10-29 | 1982-10-29 | 半導体素子の検査方法及び検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979544A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08229196A (ja) * | 1996-03-11 | 1996-09-10 | Daiichi Shokai Co Ltd | 電動パチンコ機の制御基板保護構造 |
| EP0892275A2 (en) * | 1997-07-15 | 1999-01-20 | Schlumberger Technologies, Inc. | Method and apparatus for testing semiconductor and integrated circuit structures |
| US7528614B2 (en) | 2004-12-22 | 2009-05-05 | Applied Materials, Inc. | Apparatus and method for voltage contrast analysis of a wafer using a tilted pre-charging beam |
-
1982
- 1982-10-29 JP JP57189110A patent/JPS5979544A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08229196A (ja) * | 1996-03-11 | 1996-09-10 | Daiichi Shokai Co Ltd | 電動パチンコ機の制御基板保護構造 |
| EP0892275A2 (en) * | 1997-07-15 | 1999-01-20 | Schlumberger Technologies, Inc. | Method and apparatus for testing semiconductor and integrated circuit structures |
| EP0892275A3 (en) * | 1997-07-15 | 1999-07-28 | Schlumberger Technologies, Inc. | Method and apparatus for testing semiconductor and integrated circuit structures |
| US6504393B1 (en) | 1997-07-15 | 2003-01-07 | Applied Materials, Inc. | Methods and apparatus for testing semiconductor and integrated circuit structures |
| US7528614B2 (en) | 2004-12-22 | 2009-05-05 | Applied Materials, Inc. | Apparatus and method for voltage contrast analysis of a wafer using a tilted pre-charging beam |
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